JP2015230733A - 半導体装置 - Google Patents

Abstract

【課題】冗長救済回路における寄生容量の増大を防ぐ。【解決手段】半導体装置は、第１回路が形成される第１領域と、第１回路の出力信号を受信する第２回路が形成される第２領域と、第３回路が形成される第３領域と、第３回路の出力信号を受信する第４回路が形成される第４領域と、それぞれが第１方向に延伸し第１ないし第４領域とは異なる高さに配置される第１アドレス信号線領域および第２アドレス信号配線領域とを備え、第１領域および第２領域は第１方向に直交する第２方向に並んで配置され、第３領域および第４領域は第１領域および第２領域と平行に第２方向に並んで配置され、第１領域および第４領域は第１アドレス信号配線領域と交差し第２アドレス信号配線領域と交差しない位置に配置され、第２領域および第３領域は第２アドレス信号配線領域と交差し第１アドレス信号配線領域と交差しない位置に配置される。【選択図】図６

Description

本発明は、半導体装置に関し、特に、不良のあるメモリセルを冗長セルによって置換可能な半導体記憶装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置において、微細化技術の向上に伴い、大容量化が進んでいる。しかしながら、微細化が進むに従って、結晶欠陥や不純物などに起因するメモリアレイ内のメモリセルの不良が増加する傾向にある。

メモリセルの不良を救済するために、メモリチップ内に予め予備のメモリセルを設けておき、不良となったメモリセルをロウ単位またはカラム単位で置き換える方式が実用化されている。例えば、特許文献１には、アンチヒューズ素子等の電気ヒューズ素子を用いることにより、パッケージ封止後において不良となったメモリセルを置換可能とした半導体記憶装置が記載されている。

特開２０１３−１９６７１１号公報

上記特許文献の全開示内容は、本書に引用をもって繰り込み記載されているものとする。以下の分析は、本発明者によってなされたものである。

一般的に、複数のアンチヒューズ回路を備えた冗長救済回路は、アドレス入力比較回路と、それが出力する信号を論理演算する論理回路と、で構成され、これらの回路は、図１で後述されるように、１つのレイアウトパターンを繰り返して配置される。そして、外部から供給されるアドレス信号を供給する外部アドレス信号線と、アンチヒューズ回路が記憶するアドレス信号を供給するヒューズアドレス信号線とは、図１で後述されるように、冗長救済回路を構成する回路レイアウト上を、配線される。

上述の外部アドレス信号線は、メモリセルへの書き込み等のアクセス動作毎に外部からアドレスが供給されるため、供給されるアドレス情報に起因して、信号レベルが頻繁に変わる傾向がある。また、上述の外部アドレス信号線だけではなく、内部信号線の中にも、アクセス動作毎に供給されるアドレス情報に起因して信号レベルが頻繁に変わるものがある。

他方、上述のヒューズアドレス信号線は、ヒューズ回路が記憶するアドレスであるので、一旦、アドレスが決定されると、その後、信号レベルが固定される。ヒューズアドレス信号線は、上述の外部アドレス信号線と異なり、信号レベルが頻繁に動くことが無い。

信号レベルが頻繁に変わる外部アドレス信号線のような配線をより短くすると共に、信号レベルが固定されるヒューズアドレス信号線のような配線をより長くするようなレイアウトにすることで、消費電流を削減する効果が得られる事が考慮されるが、一般的な冗長救済回路のレイアウトは、１つのレイアウトパターンの繰り返し配置であるため、これを考慮及び適用しておらず、消費電流の観点で最適化されていない。

本発明の第１の態様に係る半導体装置は、第１の回路が形成される第１の領域と、前記第１の回路が出力する信号を受信する第２の回路が形成される第２の領域と、第３の回路が形成される第３の領域と、前記第３の回路が出力する信号を受信する第４の回路が形成される第４の領域と、それぞれが第１の方向に延伸すると共に前記第１ないし第４の領域とは異なる高さに配置される第１のアドレス信号線領域および第２のアドレス信号配線領域と、を備え、前記第１の領域および第２の領域は、前記第１の方向に直交する第２の方向に並んで配置され、前記第３の領域および前記第４の領域は、前記第１の領域および前記第２の領域と平行に前記第２の方向に並んで配置され、前記第１の領域および前記第４の領域は、前記第１のアドレス信号配線領域と交差すると共に前記第２のアドレス信号配線領域と交差しない位置に配置され、前記第２の領域および前記第３の領域は、前記第２のアドレス信号配線領域と交差すると共に前記第１のアドレス信号配線領域と交差しない位置に配置される。

本発明に係る半導体装置によると、冗長救済回路においてアドレス信号を供給する配線を最適化し、消費電流を削減することが可能となる。

関連技術に係る冗長救済回路のレイアウトを示す平面図である。 関連技術に係る冗長救済回路の構成を示す断面図である。 実施形態に係る半導体装置の構成を例示するブロック図である。 第１の実施形態に係る半導体装置における冗長救済回路およびポンプ回路の構成例示するブロック図である。 第１の実施形態に係る半導体装置におけるアンチヒューズ回路の構成を例示する回路図である。 第１の実施形態に係る半導体装置における冗長救済回路のレイアウトを例示する平面図である。 第１の実施形態に係る半導体装置における冗長救済回路の構成を例示する断面図である。 第１の実施形態に係る半導体装置における冗長救済回路のレイアウトとＰ／Ｎ分離位置との関係を例示する平面図である。 第２の実施形態に係る半導体装置における冗長救済回路およびポンプ回路の構成を例示するブロック図である。 第２の実施形態に係る半導体装置におけるアンチヒューズアレイの構成を例示する回路図である。 第２の実施形態に係る半導体装置における冗長救済回路のレイアウトを例示する平面図である。 第３の実施形態に係る半導体装置における冗長救済回路およびポンプ回路の構成を例示するブロック図である。 第３の実施形態に係る半導体装置における冗長救済回路のレイアウトを例示する平面図である。

＜実施形態１＞
第１の実施形態に係る半導体装置について、図面を参照して説明する。

図３は、第１ないし第３の実施形態による半導体装置１０の構成を例示するブロック図である。

半導体装置１０は、ＤＤＲ４（Double Data Rate 4）型のシンクロナスＤＲＡＭ（Dynamic Random Access Memory）であり、外部端子として、クロック端子１１ａ、１１ｂ、コマンド端子１２ａ〜１２ｄ、アドレス端子１３、データ入出力端子１４、および、電源端子１５ｖ、１５ｓを備えている。

クロック端子１１ａ、１１ｂは、それぞれ、相補の外部クロック信号ＣＫ、ＣＫＢを受信して内部クロック生成回路２１に供給する。内部クロック生成回路２１は内部クロック信号ＩＣＬＫを生成し、生成した内部クロック信号ＩＣＬＫをＤＬＬ回路２２および各種内部回路に供給する。ＤＬＬ回路２２は、内部クロック信号ＩＣＬＫを受信して出力用の内部クロック信号ＬＣＬＫを生成し、生成した内部クロック信号ＬＣＬＫをデータ入出力回路８０に供給する。

コマンド端子１２ａ〜１２ｄは、ロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥおよびチップセレクト信号ＣＳなどからなるコマンド信号ＣＭＤを受信して、コマンドデコーダ３１に供給する。コマンドデコーダ３１は、内部クロック信号ＩＣＬＫに同期して、コマンド信号の保持、デコード、および、カウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する。

アドレス端子１３は、複数ビットからなるアドレス信号ＡＤＤを受信して、アドレスラッチ回路４１に供給する。アドレスラッチ回路４１は、供給されたアドレス信号ＡＤＤを、内部クロック信号ＩＣＬＫに同期してラッチする。アドレスラッチ回路４１は、ラッチしたアドレス信号ＡＤＤのうち、ロウアドレスＸＡをロウデコーダ５１に供給すると共に、カラムアドレスＹＡをカラムデコーダ５２に供給する。また、アンチヒューズ素子へのプログラミング時には、アドレスラッチ回路４１は、冗長アドレスＲＡを冗長アドレスデコーダ５５に供給する。

ロウデコーダ５１は、ロウアドレスＸＡに基づいて、メモリセルアレイ６０に含まれるいずれかのワード線ＷＬを選択する。

ロウデコーダ５１は、アンチヒューズ回路１Ｘ、ラッチ回路２Ｘ、アドレス比較回路３Ｘ、および、ＥＯＲ回路４Ｘを備えている。ただし、アンチヒューズ回路１Ｘは、ロウデコーダ５１内に設けられることに限定されず、チップ内の別の領域に設けられていてもよい。

アンチヒューズ回路１Ｘは、情報を保持する不揮発性記憶素子であり、例えば、ヒューズ回路、ヒューズ素子、アンチヒューズ素子としてもよい。特に、アンチヒューズ回路１Ｘは、不良アドレス等の情報を記憶する。不良のあるワード線ＷＬに対応するロウアドレスＸＡが入力されると、当該ワード線ＷＬの代わりに冗長ワード線ＲＷＬが選択される。これにより、不良のあるメモリセルＭＣの代わりに冗長メモリセルＲＭＣにアクセスすることができる。

アンチヒューズ回路１Ｘは、不良のあるワード線ＷＬのロウアドレスＸＡを記憶する。ラッチ回路２Ｘは、アンチヒューズ回路１Ｘから出力されたロウアドレスＸＡをラッチすし、アドレス比較回路３Ｘに供給する。アドレス比較回路３Ｘは、アクセスが要求されたロウアドレスＸＡとアンチヒューズ回路１Ｘに記憶されたロウアドレスＸＡを比較し、比較結果をＥＯＲ回路４Ｘに出力する。ＥＯＲ回路４Ｘは、アドレス比較回路３Ｘによる比較結果に応じて、冗長ワード線ＲＷＬを選択するためのヒット信号を生成する。アンチヒューズ制御回路５４および冗長アドレスデコーダ５５は、アンチヒューズ回路１Ｘおよびラッチ回路２Ｘの動作を制御する。

メモリセルアレイ６０は、互いに交差するワード線ＷＬおよびビット線ＢＬと、ワード線ＷＬとビット線ＢＬの交点に配置されるメモリセルＭＣとを備えている。ビット線ＢＬは、センスアンプ列５３内の対応するセンスアンプＳＡに接続されている。

カラムデコーダ５２は、カラムアドレスＹＡに基づいて、ビット線ＢＬを選択する。

カラムデコーダ５２は、アンチヒューズ回路１Ｙ、ラッチ回路２Ｙ、アドレス比較回路３Ｙ、および、ＥＯＲ回路４Ｙを備えている。アンチヒューズ回路１Ｙは、カラムデコーダ５２内に設けられることに限定されず、チップ内の別の領域に設けられていてもよい。さらに、アンチヒューズ回路１Ｘおよび１Ｙは、アレイ状に配置される複数のアンチヒューズで構成されてもよい。

アンチヒューズ回路１Ｙは、情報を記憶する不揮発性記憶素子であり、例えば、ヒューズ回路、ヒューズ素子、アンチヒューズ素子であってもよい。特に、アンチヒューズ回路１Ｙは、不良アドレス情報等を記憶する。不良のあるビット線ＢＬに対応するカラムアドレスＹＡが入力されると、当該ビット線ＢＬの代わりに冗長ビット線ＲＢＬが選択される。これにより、不良のあるメモリセルＭＣの代わりに冗長メモリセルＲＭＣにアクセスすることができる。

アンチヒューズ回路１Ｙは、不良のあるビット線ＢＬのカラムアドレスＹＡを記憶する。ラッチ回路２Ｙは、アンチヒューズ回路１Ｙから出力されたカラムアドレスＹＡをラッチし、アドレス比較回路３Ｙに供給する。アドレス比較回路３Ｙは、アクセスが要求されたカラムアドレスＹＡとアンチヒューズ回路１Ｙに記憶されたカラムアドレスＹＡを比較し、比較結果をＥＯＲ回路４Ｙに出力する。ＥＯＲ回路４Ｙは、アドレス比較回路３Ｙによる比較結果に応じて、冗長ビット線ＲＢＬを選択するためのヒット信号を生成する。アンチヒューズ制御回路５４および冗長アドレスデコーダ５５は、アンチヒューズ回路１Ｙおよびラッチ回路２Ｙの動作を制御する。

カラムデコーダ５２によって選択されたビット線ＢＬまたは冗長ビット線ＲＢＬは、センスアンプＳＡおよびメインＩ／Ｏ配線ＭＩＯを介してメインアンプ７０に接続される。リード動作時において、メインアンプ７０は、メインＩ／Ｏ配線ＭＩＯを介してメモリセルから読み出されたリードデータを増幅してリードライトバスＲＷＢＳに供給する。一方、ライト動作時において、メインアンプ７０は、リードライトバスＲＷＢＳを介して供給されたライトデータをメインＩ／Ｏ配線ＭＩＯに供給する。

リードライトバスＲＷＢＳは、データ入出力回路８０に接続されている。データ入出力回路８０は、リードライトバスＲＷＢＳを介してパラレルに読み出されたリードデータＤＱをデータ入出力端子１４からシリアルに出力する。また、データ入出力回路８０は、データ入出力端子１４を介してシリアルに入力されたライトデータＤＱをリードライトバスＲＷＢＳにパラレルに供給する。

電源端子１５ｖ、１５ｓは、それぞれ、電源電位ＶＤＤおよび接地電位ＶＳＳが供給される。電源端子１５ｖ、１５ｓは、電源回路９０に接続されている。電源回路９０は、電源電位ＶＤＤおよび接地電位ＶＳＳに基づき、各種の内部電位を生成する。

電源回路９０が生成する内部電位は、内部電位ＶＰＰ、ＶＡＲＹ、ＶＰＥＲＩなどを含む。内部電位ＶＰＰは、電源電位ＶＤＤを昇圧することによって生成される電位であり、主にロウデコーダ５１において用いられる。内部電位ＶＡＲＹは、電源電位ＶＤＤを降圧することによって生成される電位であり、主にセンスアンプ列５３において用いられる。内部電位ＶＰＥＲＩは、電源電位ＶＤＤを降圧することによって生成される電位であり、大部分の回路ブロックにおいて電源電位として用いられる。

電源回路９０は、内部電位ＶＰＰをポンプ回路１００にも供給される。ポンプ回路１００は、アンチヒューズ回路１Ｘ、１Ｙに対するコネクト動作時およびロード動作時に用いる各種電位を生成する。ここで、「コネクト動作」とは、アンチヒューズ素子の両端間に高電圧を印加することによって絶縁破壊するプログラミング動作をいう。アンチヒューズ素子が絶縁破壊されているか否かは、「ロード動作」によって判定される。

図４は、図１に示した半導体装置１０におけるアンチヒューズ回路１Ｘ、１Ｙおよびポンプ回路１００の構成を例示する説明するブロック図である。

図４を参照すると、アンチヒューズ回路１Ｘ、１Ｙは、ロード回路１１０、および、コネクト回路１２０を備えている。

ロード回路１１０は、アンチヒューズ素子を含む回路ブロックであり、コネクト動作時およびロード動作時に使用される。コネクト回路１２０およびラッチ回路２Ｘ、２Ｙは、それぞれコネクト動作時およびロード動作時に使用される。

ロード動作は、アンチヒューズ制御回路５４から供給されるプリチャージ信号ＰＲＥＢおよびロード信号ＬＯＡＤＴによって制御される。アンチヒューズ制御回路５４は、半導体装置１０の初期化時に活性化されるリセット信号ＲＳＴＢと、コネクト動作のベリファイ動作時に活性化されるベリファイ信号ＶＲＦＹによって制御される。

コネクト動作は、冗長アドレスデコーダ５５から供給されるセレクト信号ＲＳＥＴおよび冗長アドレスＲＡによって制御される。冗長アドレスデコーダ５５は、コネクト動作時に、冗長アドレスＲＡ（不良のあるワード線ＷＬまたは不良のあるビット線ＢＬのアドレス）を受信し、受信した冗長アドレスＲＡをデコードすることによって、コネクト対象となるアンチヒューズ回路１Ｘ、１Ｙに冗長アドレスＲＡを供給する。

ラッチ回路２Ｘ、２Ｙは、ロード動作時においてアンチヒューズ素子から読み出された情報をセンスするとともに、センスされた情報をラッチすることにより、判定信号である不良アドレス情報ＡＦＢＬＢを生成する。ラッチ回路２Ｘ、２Ｙは、生成した不良アドレス情報ＡＦＢＬＢを、アドレス比較回路３Ｘ、３Ｙに供給する。アドレス比較回路３Ｘ、３Ｙは、不良アドレス情報ＡＦＢＬＢとロウアドレスＸＡまたはカラムアドレスＹＡを比較し、両者が一致するか否かを示す情報をＥＯＲ回路４Ｘ、４Ｙに出力する。両者が不一致（ミスヒット）である場合、ＥＯＲ回路４Ｘ、４Ｙは、ロウアドレスＸＡまたはカラムアドレスＹＡに基づいてワード線ＷＬまたはビット線ＢＬを選択する信号を生成する。一方、不良アドレス情報ＡＦＢＬＢとロウアドレスＸＡまたはカラムアドレスＹＡが一致（ヒット）する場合、ＥＯＲ回路４Ｘ、４Ｙは、冗長ワード線ＲＷＬまたは冗長ビット線ＲＢＬを選択する信号を生成する。

ポンプ回路１００は、ポジティブポンプ１０１、ネガティブポンプ１０２、１０３、電源スイッチ１０４、１０５、および、基準電位発生回路１０６を備えている。

ポジティブポンプ１０１は、内部電位ＶＰＰを用いたポンピング動作によって高電位ＶＰＰＣを生成する回路である。高電位ＶＰＰＣは、例えば、５．０Ｖである。ポジティブポンプ１０１は、生成した高電位ＶＰＰＣを電源スイッチ１０４に供給する。電源スイッチ１０４は、プログラム信号ＰＧＰＴに基づき、高電位ＶＰＰＣおよび電源電位ＶＤＤのいずれか一方を電源配線ＶＰＰＳＶに供給する。電源配線ＶＰＰＳＶは、コネクト回路１２０に接続されている。

ネガティブポンプ１０２、１０３は、内部電位ＶＰＰを用いたポンピング動作によって負電位ＶＢＢＣ、ＶＢＢＬをそれぞれ生成する回路である。負電位ＶＢＢＣ、ＶＢＢＬは同電位であり、例えば、−１．０Ｖである。ネガティブポンプ１０２、１０３は、生成した負電位ＶＢＢＣ、ＶＢＢＬを電源スイッチ１０５に供給する。電源スイッチ１０５は、プログラム信号ＰＧＮＴに基づき、負電位ＶＢＢＣ、ＶＢＢＬのいずれか一方を電源配線ＶＢＢＳＶに供給する。電源配線ＶＢＢＳＶは、ロード回路１１０に接続されている。一例として、電源配線ＶＢＢＳＶは、１アンチヒューズ素子ＡＦが１ビットを記憶する構成において、複数のアンチヒューズ素子ＡＦに共通に接続される構成としてもよい。

基準電位発生回路１０６は、バンドギャップリファレンス電位ＶＢＧＲに基づいてリファレンス電位ＶＲＥＦを生成する。バンドギャップリファレンス電位ＶＢＧＲは、プロセスばらつき、温度変化、電圧変化などに依存しない一定電位である。基準電位発生回路１０６は、リファレンス電位ＶＲＥＦを、バイアス発生回路１５０に含まれる差動アンプ１５１の非反転入力ノード（＋）に供給する。差動アンプ１５１の出力ノードは、抵抗素子１５２を介して反転入力ノード（−）にフィードバックされている。差動アンプ１５１は、出力ノードからラッチ回路２Ｘ、２Ｙにバイアス電位ＢＩＡＳを供給する。

図５は、図２に示したアンチヒューズ回路１Ｘ、１Ｙにおけるロード回路１１０およびコネクト回路１２０、ならびに、ラッチ回路２Ｘ、２Ｙの回路構成を例示する回路図である。

図５を参照すると、ロード回路１１０は、接続ノードＡＦＮと電源配線ＶＢＢＳＶの間に接続されたアンチヒューズ素子ＡＦと、接続ノードＡＦＮとラッチ回路２Ｘ、２Ｙ内のセンスノードＡＦＢＬとの間に挿入されたＮチャネル型ＭＯＳトランジスタ１１１を備えている。

アンチヒューズ素子ＡＦは、初期状態において絶縁されており、コネクト動作によって両端間に高電圧が印加されると絶縁破壊され、導通状態となる。図５は、１個のアンチヒューズ素子ＡＦに対応する回路を示す。したがって、図５に示す回路は、半導体装置１０内にアンチヒューズ素子ＡＦの数だけ設けられる。アンチヒューズ素子ＡＦの必要数は、記憶可能な冗長アドレス数×冗長アドレスのビット数である。その他、イネーブルビット用にもアンチヒューズ素子ＡＦが必要となる場合がある。

トランジスタ１１１は、アンチヒューズ素子ＡＦとセンスノードＡＦＢＬとの接続を制御するためのスイッチである。トランジスタ１１１のゲート電極には、ロード信号ＬＯＡＤＴが供給される。また、トランジスタ１１１の基板は、電源配線ＶＢＢＳＶに接続されている。

ロード信号ＬＯＡＤＴは、ロード動作時においてハイレベルに活性化される信号である。ロード動作時には、センスノードＡＦＢＬは、アンチヒューズ素子ＡＦを介して電源配線ＶＢＢＳＶに接続される。

コネクト回路１２０は、電源配線ＶＰＰＳＶと接続ノードＡＦＮとの間に接続されたＰチャネル型ＭＯＳトランジスタ１２１を備えている。トランジスタ１２１のゲート電極は、セレクト信号ＲＳＥＴおよび冗長アドレスＲＡの対応するビットを受けるＮＡＮＤゲート回路１２２の出力信号を受ける。セレクト信号ＲＳＥＴは、冗長アドレスごとに割り当てられる信号であり、記憶可能な冗長アドレス数がＭ＋１個存在する場合には、Ｍ＋１ビットのセレクト信号ＲＳＥＴが用いられる。所定のセレクト信号ＲＳＥＴに対応したコネクト動作時において、冗長アドレスＲＡの対応するビットの論理レベルがハイレベルである場合、アンチヒューズ素子ＡＦは電源配線ＶＰＰＳＶに接続されて絶縁破壊される。

ラッチ回路２Ｘ、２Ｙは、Ｐチャネル型ＭＯＳトランジスタ１３０およびＮチャネル型ＭＯＳトランジスタ１３２からなるインバータ回路と、判定回路であるインバータ回路１３３が循環接続された構成を備える。インバータ回路１３３の入力ノードは、センスノードＡＦＢＬに接続される。トランジスタ１３０のソースは、内部電位ＶＰＥＲＩが供給され、トランジスタ１３２のソースは、接地電位ＶＳＳが供給される。内部電位ＶＰＥＲＩは、例えば、１．０Ｖである。インバータ回路１３３の動作電源についても、内部電位ＶＰＥＲＩおよび接地電位ＶＳＳ間の電圧（例えば、１．０Ｖ）が用いられる。

Ｐチャネル型のバイアストランジスタ１３４は、トランジスタ１３０とセンスノードＡＦＢＬとの間に接続される。バイアストランジスタ１３４のゲート電極は、バイアス電位ＢＩＡＳを受け、トランジスタ１３０、１３４からなる電流制御回路は、バイアス電位ＢＩＡＳに応じてセンスノードＡＦＢＬに流れるセンス電流の電流量を制御する。

Ｐチャネル型のプリチャージトランジスタ１３５は、内部電位ＶＰＥＲＩが供給される電源配線とセンスノードＡＦＢＬの間に接続される。プリチャージトランジスタ１３５のゲート電極は、プリチャージ信号ＰＲＥＢを受ける。プリチャージ信号ＰＲＥＢがロウレベルに活性化すると、センスノードＡＦＢＬは、ＶＰＥＲＩレベル（例えば、１．０Ｖ）にプリチャージされる。

ここで、図１が参照される。

図１は、関連技術に係る冗長救済回路のレイアウトを示す平面図である。図１は、一例として、不良となったメモリセルをワード線単位で救済するための冗長救済回路の構成を示す。

図１では、複数のアンチヒューズ回路を備えた冗長救済回路は、アドレス入力比較回路と、それが出力する信号を論理演算する論理回路と、で構成され、これらの回路は、1つのレイアウトパターンを繰り返して配置される。

そのため、図１で開示される冗長救済回路は、信号レベルが頻繁に変わる外部アドレス信号線や内部信号配線をより短くすると共に、信号レベルが固定されるヒューズアドレス信号線をより長くするようなレイアウトになっていなく、消費電流の観点で最適化されていない。

次に、アレイ状に配置された複数のアンチヒューズ回路を備えた冗長救済回路に対して、アドレス信号を供給する場合、アドレス信号を供給するための信号線による寄生容量が問題となりうる。

図１を参照すると、冗長救済回路は、同一のレイアウトから成る複数のセル３００と、ＥＯＲ（排他的論理和：exclusive OR）回路４Ｘを備えている。各セル３００は、アンチヒューズ（ＡＦ）回路１Ｘ、ラッチ回路２Ｘ、および、アドレス比較回路３Ｘを備えている。

図１において、横方向の矢印付の実線は、ロウアドレスＸＡのビットＸＡ＜ｉ＞（ｉ＝０〜８）を供給するアドレス信号線Ｘｉを示す。ここでは、ロウアドレスＸＡを９ビットＸＡ＜０＞〜ＸＡ＜８＞とする。一方、縦方向の実線は、アドレス信号線Ｘｉ（ｉ＝０〜８）を経由して供給されたアドレス信号ＸＡのビットＸＡ＜ｉ＞を、セル内のアドレス比較回路３Ｘｉに供給するタングステン配線５−ｉを示す。また、図１における矢印付の破線は、内部信号を表す。

ＡＦ回路１Ｘｉ（ｉ＝０〜８）は、不良メモリセルが存在するワード線に相当するロウアドレス（以下、「冗長ロウアドレス」という。）ＲＡのうちの対応するビットＲＡ＜ｉ＞を保持する。ここでは、冗長ロウアドレスＲＡを９ビットＲＡ＜０＞〜ＲＡ＜８＞とする。ラッチ回路２Ｘｉ（ｉ＝０〜８）は、ＡＦ回路１Ｘｉから出力された冗長ロウアドレスＲＡのビットＲＡ＜ｉ＞をアドレス比較回路３Ｘｉに出力する。アドレス比較回路３Ｘｉ（ｉ＝０〜８）は、ラッチ回路２Ｘｉから出力された冗長ロウアドレスＲＡのビットＲＡ＜ｉ＞とアドレス信号線Ｘｉから供給されたロウアドレスＸＡ（＝ＸＡ＜０＞〜ＸＡ＜８＞）のビットＸＡ＜ｉ＞を比較し、比較結果をＥＯＲ回路４Ｘに出力する。ＥＯＲ回路４Ｘは、アドレス比較回路３Ｘ０〜３Ｘ８による比較結果に基づいて、ＡＦ回路１Ｘ０〜１Ｘ８が保持する冗長ロウアドレスＲＡと、アドレス信号線Ｘ０〜Ｘ８から供給されたロウアドレスＸＡとが一致するか否かを判定し、両アドレスが一致する場合、ワード線上に設けられたメモリセルの代わりに冗長ワード線上に設けられたメモリセルをアクセスするためのヒット（Hit）信号を出力する。

図１に示した冗長救済回路において、アドレス信号線Ｘ０〜Ｘ８（１ＡＬ配線）を経由して供給されたアドレス信号ＸＡを、各セル内のアドレス比較回路３Ｘ０〜３Ｘ８に供給するために、図１に示す縦方向のタングステン配線５−０〜５−８が用いられる。図１に示すように、アドレス信号線Ｘ０〜Ｘ８の配置に依らず、セル３００内のＡＦ回路１、ラッチ回路２およびアドレス比較回路３のレイアウトを同一とした場合、タングステン配線５の配線が冗長となり、寄生容量が生じるという問題がある。

例えば、図１のレイアウトにおいて、アドレス信号線Ｘ０を経由して供給されるアドレス信号ＸＡ＜０＞をアドレス比較回路３Ｘ０に供給するには、ラッチ回路２Ｘ０からアドレス比較回路３Ｘ０に跨るタングステン配線５−０を設ける必要がある。図２は、図１に示した冗長救済回路のＡ−Ａ線における断面図である。図２を参照すると、アドレス信号線Ｘ０とタングステン配線５−０は、スルーホール３１４を介して電気的に接続される。また、アドレス比較回路３Ｘ０においてアドレス信号を受けるトランジスタ３１８のゲート電極３２０と、タングステン配線５−０は、コンタクト３１６を介して電気的に接続される。このとき、タングステン配線５−０は、少なくともアドレス信号線Ｘ０からＸ５に跨るように設ける必要がある。この場合のタングステン配線５−０は、例えば、アドレス比較回路３Ｘ０をアドレス信号線Ｘ０の直下に設けた場合等と比較して相対的に長くなり、タングステン配線５−０による寄生容量も相対的に大きくなる。

そのため、冗長救済回路において、アンチヒューズ素子、ラッチ回路およびアドレス比較回路から成るセルのレイアウトをセル３００間で同一とした場合、アドレス信号を供給するための信号線（例えば、タングステン配線）による寄生容量が大きくなるという問題がある。

図６は、本実施形態の半導体装置における冗長救済回路のレイアウトを例示する平面図である。図６は、一例として、ロウ冗長救済（すなわち、不良のあるワード線を冗長ワード線に置き換えることによる救済）のための冗長救済回路の構成を示す。図６を参照すると、冗長救済回路は、互いに異なるレイアウトから成る複数のセル４００−１〜４００−３と、ＥＯＲ（排他的論理和）回路４Ｘを備えている。各セルは、アンチヒューズ（ＡＦ）素子１Ｘ、ラッチ回路２Ｘ、および、アドレス比較回路３Ｘを備えている。

セル４００−１においては、アンチヒューズ素子１Ｘ、ラッチ回路２Ｘ、アドレス比較回路３Ｘ０の順、すなわち、内部信号の流れと同一順に、セル内の要素が配置されている。一方、セル４００−２においては、ラッチ回路２Ｘが形成される領域に挟まれるようにして、アドレス比較回路３Ｘを形成する領域が配置されている。また、セル４００−３においては、セル４００−１のレイアウトと比較すると、アドレス比較回路３Ｘを形成する領域とＥＯＲ回路４Ｘを形成する領域とが置換されている。

図６において、横方向の矢印付の実線は、ロウアドレスＸＡ（ここでは、ロウアドレスＸＡを９ビットＸＡ＜０＞〜ＸＡ＜８＞とする。）のビットＸＡ＜ｉ＞（ｉ＝０〜８）を供給するアドレス信号線Ｘｉを示す。一方、縦方向の実線は、アドレス信号線Ｘｉ（ｉ＝０〜８）を経由して供給されたアドレス信号ＸＡのビットＸＡ＜ｉ＞を、セル内のアドレス比較回路３Ｘｉに供給するタングステン配線６−ｉを示す。また、矢印付の破線は、内部信号を表す。

ＡＦ素子１Ｘｉ（ｉ＝０〜８）は、不良の存在するワード線のロウアドレス（冗長ロウアドレス）ＲＡのうちの対応するビットＲＡ＜ｉ＞を保持する。ここでは、冗長ロウアドレスを９ビットＲＡ＜０＞〜ＲＡ＜８＞とする。ラッチ回路２Ｘｉ（ｉ＝０〜８）は、アンチヒューズ素子１Ｘｉから出力された冗長ロウアドレスＲＡのビットＲＡ＜ｉ＞をアドレス比較回路３Ｘｉに出力する。アドレス比較回路３Ｘｉ（ｉ＝０〜８）は、ラッチ回路２Ｘｉから出力された冗長ロウアドレスＲＡのビットＲＡ＜ｉ＞とアドレス信号線Ｘｉから供給されたロウアドレスＸＡ（＝ＸＡ＜０＞〜ＸＡ＜８＞）のビットＸＡ＜ｉ＞とを比較し、比較結果をＥＯＲ回路４Ｘに出力する。ＥＯＲ回路４Ｘは、アドレス比較回路３Ｘ０〜３Ｘ８による比較結果に基づいて、アンチヒューズ素子１Ｘ０〜１Ｘ８が保持する冗長ロウアドレスＲＡと、アドレス信号線Ｘ０〜Ｘ８から供給されたロウアドレスＸＡとが一致するか否かを判定し、両アドレスが一致する場合、ワード線ＷＬ上に設けられたメモリセルの代わりに冗長ワード線ＲＷＬ上に設けられたメモリセルをアクセスするための信号としてヒット（Hit）信号を出力する。

図６に示す冗長救済回路において、アドレス信号線Ｘ０〜Ｘ８（１ＡＬ配線）を経由して供給されたアドレス信号ＸＡを、各セル内のアドレス比較回路３Ｘ０〜３Ｘ８に供給するために、図６に示す縦方向のタングステン配線６−０〜６−８が用いられる。図６に示すように、アドレス信号線Ｘ０〜Ｘ８の配置に応じて、セル４００−１〜４００−３内のＡＦ素子１Ｘ、ラッチ回路２Ｘおよびアドレス比較回路３Ｘのレイアウトを別個のレイアウトとした場合、タングステン配線６の配線長を関連技術の半導体装置の冗長救済回路（図１）におけるタングステン配線５の配線長と比較して短くすることができ、寄生容量を削減することが可能となる。

例えば、図６のレイアウトにおいて、アドレス信号線Ｘ３を経由して供給されるアドレス信号ＸＡ＜３＞をアドレス比較回路３Ｘ０に供給するには、アドレス比較回路３Ｘ０が形成される領域に対して比較的短いタングステン配線５−０を設けるだけで十分である。

図６で開示される冗長救済回路は、信号レベルが頻繁に変わる外部アドレス信号線や内部信号配線をより短くすると共に、信号レベルが固定されるヒューズアドレス信号線をより長くするようなレイアウトになっている。図６で開示される冗長救済回路は、消費電流の観点で最適化されている。

図７は、図６に示した冗長救済回路のＢ−Ｂ線における断面図である。図７を参照すると、アドレス信号線Ｘ３とタングステン配線６−０は、スルーホール４１４を介して電気的に接続される。また、アドレス比較回路３Ｘ０においてアドレス信号を受けるトランジスタ４１８のゲート電極４２０とタングステン配線６−０は、コンタクト４１６を介して電気的に接続される。このとき、タングステン配線６−０を、スルーホール４１４からコンタクト４１６に跨るタングステン配線６−０を設ければ十分である。したがって、本実施形態の半導体装置によると、関連技術の半導体装置（図１）と比較して、タングステン配線を相対的に短くすることが可能となり、タングステン配線に起因する寄生容量を相対的に小さくすることができる。

本実施形態の冗長救済回路のように、セル間におけるレイアウトを別個にした場合、関連技術の冗長救済回路（図１）と比較して、内部信号を供給するための内部信号線の配線（図６の矢印付の破線参照）が冗長となる。図６を参照すると、例えば、セル４００−２、４００−３において、内部信号の流れる順序と回路の並び順が異なるため、関連技術と比較して内部信号線が冗長となっている。しかしながら、内部信号はアンチヒューズ素子に書き込みが行われた箇所においてのみ流れるため、内部信号が内部信号線を流れる頻度はアドレス信号がアドレス信号線およびタングステン配線を流れる頻度と比較して低い（例えば、１／５０程度）。したがって、内部信号線が冗長になったとしても、アドレス信号を供給するためのタングステン配線を短くすることにより、全体としては、消費電流を削減することが可能となる。

また、図６のように、複数のレイアウトのセル４００−１〜４００−３を設けたことにより、Ｐ／Ｎ分離位置（Ｐチャネル領域とＮチャネル領域を分離する位置）を変更すると、チップの面積増を招くおそれがある。そこで、発明者は、Ｐ／Ｎ分離位置を変更することなく、複数種類のセルのレイアウトを可能とする方法について検討した。

図８は、本実施形態に係る半導体装置における冗長救済回路のレイアウトとＰ／Ｎ分離位置との関係を例示する平面図である。図８を参照すると、セル４００−１における領域４２２、４２４および４２６は、それぞれ、ラッチ回路２Ｘ、アドレス比較回路３Ｘ、および、ＥＯＲ回路４Ｘを形成する領域を示す。一方、セル４００−２における領域４３２および４３８は、それぞれ、アドレス比較回路３ＸおよびＥＯＲ回路４Ｘを形成する領域を示す。また、セル４００−２における領域４３４の一部の領域と領域４２８は、ラッチ回路２Ｘを第１の回路（例えば、図５示したラッチ回路２Ｘ中のインバータ回路１３３）と第２の回路（ラッチ回路２Ｘからインバータ回路１３３を除いた回路）に分割したときの第１の回路を形成する領域を示し、領域４３４の残部の領域と領域４３６は、第２の回路を形成する領域を示す。さらに、セル４００−３における領域４４２、４４４および４４６は、それぞれ、ラッチ回路２Ｘ、ＥＯＲ回路４Ｘ、および、アドレス比較回路３Ｘを形成する領域を示す。

各セル４００において、ラッチ回路２Ｘ、アドレス比較回路３Ｘ、および、ＥＯＲ回路４Ｘを形成する領域を、図８のように配置することにより、Ｐ／Ｎ分離位置を変更することなく、複数種類のセルのレイアウトを共存させることができる。

以上のように、本実施形態の半導体装置によると、冗長救済回路において、アドレス信号を供給する配線を最適化し、消費電流を削減することが可能となる。

本実施形態の半導体装置によると、冗長救済回路において、アンチヒューズ素子、ラッチ回路およびアドレス比較回路から成るセルのレイアウトをセル間で異なるレイアウトとし、アドレス信号を供給するためのタングステン配線による寄生容量を削減することが可能となる。また、アドレス信号線の寄生容量が削減されることにより、アドレス信号を途中でバッファする素子のサイズを小さくすることができるため、結果として、チップサイズを削減することも可能となる。

＜実施形態２＞
次に、第２の実施形態に係る半導体装置について、図面を参照して説明する。

図９は、本実施形態に係る半導体装置における冗長救済回路（アンチヒューズアレイ１７０、ラッチアレイ１３１、アドレス比較回路３Ｘ、３Ｙ、ＥＯＲ回路４Ｘ、４Ｙ）およびポンプ回路１００の構成を例示するブロック図である。図９を参照すると、本実施形態においては、冗長救済回路は、アレイ状に配置されたアンチヒューズ回路を有するアンチヒューズアレイ１７０と、アレイ状に配置されたラッチ回路を有するラッチアレイ１３１を備えている。本実施形態では、アンチヒューズアレイ１７０と、後段のラッチアレイ１３１、アドレス比較回路３Ｘ、３Ｙ、および、ＥＯＲ回路４Ｘ、４Ｙとは、物理的に離間して配置されている。

また、本実施形態においては、第１の実施形態に係る半導体装置の構成（図４）から、バイアス発生回路１５０が削除され、さらに、ポンプ回路１００からネガティブポンプ１０２および基準電位発生回路１０６が削除されている。また、電源スイッチ１０４、１０５の代わりに電源スイッチ１０７、１０８が用いられる。

電源スイッチ１０７は、プログラム信号ＰＧＴに応答して高電位ＶＰＰＣ（例えば、６．０Ｖ）、または、電源配線ＶＢＢＳＶ上の負電位ＶＢＢ（例えば、−１．０Ｖ）を選択し、選択した電位を電源配線ＶＰＰＳＶに出力する。電源スイッチ１０８は、プログラム信号ＰＧＴに応答して電源配線ＶＢＢＳＶ上の負電位ＶＢＢ（例えば、−１．０Ｖ）、または、内部電位ＶＰＰ（例えば、３．０Ｖ）を選択し、選択した電位をコネクト信号ＡＦＲＥＦとして出力する。その他の構成は、図２に示した第１の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明を省略する。

図１０は、アンチヒューズアレイ１７０の構成を例示する回路図である。図１０を参照すると、アンチヒューズアレイ１７０は、アレイ状に配置された複数のロード回路１１０を備えている。図１０に示す例では、複数のロード回路１１０が（Ｎ＋１）行×（Ｍ＋１）列のアレイを構成している。各行は、冗長アドレスＲＡの各ビットに対応する。一方、各列は、それぞれ１つの冗長アドレスＲＡに対応する。

アンチヒューズアレイ１７０は、行方向に配列された複数のロード回路１１０に対してそれぞれ共通に割り当てられた複数のコネクト回路１２０と、列方向に配列された複数のロード回路１１０に対してそれぞれ共通に割り当てられたドライバ回路１９１を備えている。ラッチアレイ１３１は、行方向に配列された複数のロード回路１１０に対してそれぞれ共通に割り当てられた複数のラッチ回路２Ｘ、２Ｙを備えている。

複数のロード回路１１０のうち、行方向に配列された複数のロード回路１１０は、それぞれの接続ノードＡＦＢＬが共通接続されている。これにより、行方向に配列された複数のロード回路１１０は、対応するラッチ回路２Ｘ、２Ｙに共通に接続されることになる。図１０においては、（Ｎ＋１）個の接続ノードＡＦＢＬをＡＦＢＬ＜０＞〜ＡＦＢＬ＜Ｎ＞と表記している。

複数のロード回路１１０のうち、列方向に配列された複数のロード回路１１０の選択は、ドライバ回路１９１によって行われる。ドライバ回路１９１は、対応するセレクト信号ＲＳＥＴおよびメインワード信号ＭＷＬＲに基づいてプログラム信号ＷＬＰおよびリード信号ＷＬＲを生成し、これらの信号を列方向に配列された複数のロード回路１１０に共通に供給する。図１０においては、（Ｍ＋１）個のセレクト信号ＲＳＥＴをＲＳＥＴ＜０＞〜ＲＳＥＴ＜Ｍ＞と表記し、（Ｍ＋１）個のメインワード信号ＭＷＬＲをＭＷＬＲ＜０＞〜ＭＷＬＲ＜Ｍ＞と表記している。

メインワード信号ＭＷＬＲは、ロード信号ＬＯＡＤＴおよび対応するレジスタ回路１９２の出力信号を受けるＡＮＤゲート回路１９３によって生成される。レジスタ回路１９２は各列に対応して設けられており、図１０に示すように縦続接続されることによってシフトレジスタを構成している。レジスタ回路１９２のクロックノードにはロードクロック信号ＬＯＡＤＣＬＫが供給されており、これによりロードクロック信号ＬＯＡＤＣＬＫのクロッキングに同期してラッチデータが順次シフトすることになる。また、これらレジスタ回路１９２は、ロード信号ＬＯＡＤＴがロウレベルに非活性化されるとリセットされる。

図１１は、本実施形態に係る半導体装置における冗長救済回路のレイアウトを例示する平面図である。図１１を参照すると、本実施形態の冗長救済回路は、互いに異なるレイアウトを有する２種類のセル５００−１〜５００−３を備えている。本実施形態の冗長救済回路において、セル５００−１〜５００−３におけるラッチ回路２ＸからＥＯＲ回路４Ｘまでのレイアウトは、第１の実施形態の冗長救済回路（図６）のセル４００−１〜４００−３と同一である。すなわち、本実施形態のように、半導体装置がアンチヒューズアレイを備え、アンチヒューズアレイと後段のラッチアレイ（ラッチ回路群）とが物理的に離間している場合においても、ラッチ回路、アドレス比較回路およびＥＯＲ回路のレイアウトをセル間で異なるレイアウトとすることができる。

したがって、本実施形態の半導体装置においても、第１の実施形態の半導体装置と同様に、アドレス信号を供給するためのタングステン配線７−０〜７−８による寄生容量を削減することが可能となる。

＜実施形態３＞
次に、第３の実施形態に係る半導体装置について、図面を参照して説明する。

図１２は、本実施形態に係る半導体装置における冗長救済回路（アンチヒューズアレイ１７０、ラッチアレイ１３１、アドレス比較回路３Ｘ、３Ｙ、ＥＯＲ回路４Ｘ、４Ｙ）およびポンプ回路１００の構成を例示するブロック図である。図１２を参照すると、本実施形態においては、第２の実施形態と同様に、冗長救済回路が、アレイ状に配置されたアンチヒューズ回路を有するアンチヒューズアレイ１７０と、アレイ状に配置されたラッチ回路を有するラッチアレイ１３１を備えている。ただし、本実施形態では、第２の実施形態とは異なり、アンチヒューズアレイ１７０およびラッチアレイ１３１と、後段のアドレス比較回路３Ｘ、３ＹおよびＥＯＲ回路４Ｘ、４Ｙとが、物理的に離間して配置されている。

図１３は、本実施形態に係る半導体装置における冗長救済回路のレイアウトを例示する平面図である。図１３を参照すると、本実施形態の冗長救済回路は、互いに異なるレイアウトを有する２種類のセル６００−１、６００−２を備えている。セル６００−１においては、アドレス比較回路３Ｘ、ＥＯＲ回路４Ｘの順、すなわち、内部信号の流れと同一順となるように、アドレス比較回路３Ｘ０〜３Ｘ４が配置されている。一方、セル６００−２においては、セル６００−１のレイアウトと比較すると、アドレス比較回路３Ｘ５〜３Ｘ８を形成する領域とＥＯＲ回路４Ｘを形成する領域とが置換されている。

本実施形態のように、半導体装置がアンチヒューズアレイを備え、アンチヒューズアレイおよびラッチアレイ（ラッチ回路群）と、後段のアドレス比較回路およびＥＯＲ回路とが物理的に離間している場合においても、アドレス比較回路およびＥＯＲ回路の配置をセル間で異なる配置とすることができる。

したがって、本実施形態の半導体装置においても、第１の実施形態および第２の実施形態の半導体装置と同様に、アドレス信号を供給するためのタングステン配線８−０〜８−８による寄生容量を削減することが可能となる。

＜変形例＞
上記第１ないし第３の実施形態においては、アドレス比較回路を設ける領域を、ラッチ回路を設ける領域またはＥＯＲ回路を設ける領域との間で入れ替える場合について説明した。これらの実施形態の変形例として、さらに、アドレス比較回路を形成する領域をアンチヒューズ回路やアンチヒューズアレイを形成する領域と入れ替えるようにしてもよい。

なお、上記特許文献の全開示内容は、本書に引用をもって繰り込み記載されているものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の全開示の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。

１Ｘ、１Ｙ、１Ｘ０〜１Ｘ８ アンチヒューズ回路
２Ｘ、２Ｙ、２Ｘ０〜２Ｘ８ ラッチ回路
３Ｘ、３Ｙ、３Ｘ０〜３Ｘ８ アドレス比較回路
４Ｘ、４Ｙ ＥＯＲ回路
５、５−０〜５−８、６、６−０〜６−８、７−０〜７−８、８−０〜８−８ タングステン配線
１０ 半導体装置
１１ａ、１１ｂ クロック端子
１２ａ〜１２ｄ コマンド端子
１３ アドレス端子
１４ データ入出力端子
１５ｖ、１５ｓ 電源端子
２１ 内部クロック生成回路
２２ ＤＬＬ回路
３１ コマンドデコーダ
４１ アドレスラッチ回路
５１ ロウデコーダ
５２ カラムデコーダ
５３ センスアンプ列
５４ アンチヒューズ制御回路
５５ 冗長アドレスデコーダ
６０ メモリセルアレイ
７０ メインアンプ
８０ データ入出力回路
９０ 電源回路
１００ ポンプ回路
１０１ ポジティブポンプ
１０２、１０３ ネガティブポンプ
１０４、１０５ 電源スイッチ
１０６ 基準電位発生回路
１０７、１０８ 電源スイッチ
１１０ ロード回路
１１１、１３２ Ｎチャネル型ＭＯＳトランジスタ
１２０ コネクト回路
１２１、１３０、１３４、１３５ Ｐチャネル型ＭＯＳトランジスタ
１２２ ＮＡＮＤゲート回路
１３１ ラッチアレイ
１３３ インバータ回路
１５０ バイアス発生回路
１５１ 作動アンプ
１５２ 抵抗素子
１７０ アンチヒューズアレイ
１９１ ドライバ回路
１９２ レジスタ回路
１９３ ＡＮＤゲート回路
３００、４００−１〜４００−３、５００−１〜５００−３、５００−１、５００−２、６００−１、６００−２ セル
３１４、４１４ スルーホール
３１６、４１６ コンタクト
３２０、４２０ ゲート電極
４２２、４２４、４２６、４２８、４３２、４３４、４３６、４３８、４４２、４４４、４４６ 領域
ＡＦ アンチヒューズ素子
ＡＦＢＬ センスノード
ＡＦＮ 接続ノード
ＢＬ ビット線
ＭＣ メモリセル
ＲＡ 冗長ロウアドレス
ＲＢＬ 冗長ビット線
ＲＷＬ 冗長ワード線
ＶＰＰＳＶ、ＶＢＢＳＢ 電源配線
ＷＬ ワード線
ＸＡ ロウアドレス
Ｘ０〜Ｘ８ アドレス信号線

Claims (8)

1. 第１の回路が形成される第１の領域と、
   前記第１の回路が出力する信号を受信する第２の回路が形成される第２の領域と、
   第３の回路が形成される第３の領域と、
   前記第３の回路が出力する信号を受信する第４の回路が形成される第４の領域と、
   それぞれが第１の方向に延伸すると共に前記第１ないし第４の領域とは異なる高さに配置される第１のアドレス信号線領域および第２のアドレス信号配線領域と、を備え、
   前記第１の領域および第２の領域は、前記第１の方向に直交する第２の方向に並んで配置され、
   前記第３の領域および前記第４の領域は、前記第１の領域および前記第２の領域と平行に前記第２の方向に並んで配置され、
   前記第１の領域および前記第４の領域は、前記第１のアドレス信号配線領域と交差すると共に前記第２のアドレス信号配線領域と交差しない位置に配置され、
   前記第２の領域および前記第３の領域は、前記第２のアドレス信号配線領域と交差すると共に前記第１のアドレス信号配線領域と交差しない位置に配置される、
   ことを特徴とする半導体装置。
2. 前記第１の回路は、第１の供給アドレスと第１の不良アドレスを比較する第１のアドレス比較回路であり、
   前記第２の回路は、前記第１のアドレス比較回路が出力する信号を受信する第１の論理演算回路であり、
   前記第３の回路は、第２の供給アドレスと第２の不良アドレスを比較する第２のアドレス比較回路であり、
   前記第４の回路は、前記第２のアドレス比較回路が出力する信号を受信する第２の論理演算回路である、
   請求項１に記載の半導体装置。
3. 前記第１の論理演算回路および前記第２の論理演算回路は、排他的論理和（ＥＯＲ：Exclusive OR）回路を構成する、
   請求項２に記載の半導体装置。
4. 前記第１の回路は、第１のアドレス情報をラッチする第１のラッチ回路であり、
   前記第２の回路は、前記第１のラッチ回路が出力する信号を受信する第１のアドレス比較回路であり、
   前記第３の回路は、前記第１のアドレス情報とは異なる第２のアドレス情報をラッチする第２のラッチ回路であり、
   前記第４の回路は、前記第２のラッチ回路が出力する信号を受信する第２のアドレス比較回路である、
   請求項１に記載の半導体装置。
5. 第１のアンチヒューズ素子が形成される第１のアンチヒューズ素子領域と、
   第２のアンチヒューズ素子が形成される第２のアンチヒューズ素子領域と、をさらに備え、
   前記第１のアンチヒューズ素子領域、前記第１の領域および前記第２の領域は、この順に前記第２の方向に並んで配置され、
   前記第２のアンチヒューズ素子領域、前記第４の領域および前記第３の領域は、この順に前記第２の方向に並んで配置される、
   請求項１ないし３のいずれか１項に記載の半導体装置。
6. 前記第１のアンチヒューズ素子領域は、前記第１の領域と離間して配置され、前記第２のアンチヒューズ素子領域は、前記第４の領域と離間して配置される、
   請求項５に記載の半導体装置。
7. 前記第１のアンチヒューズ素子が出力する信号をラッチする第１のラッチ回路が形成される第１のラッチ回路領域と、
   前記第２のアンチヒューズ素子が出力する信号をラッチする第２のラッチ回路が形成される第２のラッチ回路領域と、をさらに備え、
   前記第１のラッチ回路領域は、前記第１のアンチヒューズ素子領域と前記第１の領域の間に前記第２の方向に並んで配置され、
   前記第２のラッチ回路領域は、前記第２のアンチヒューズ素子領域と前記第４の領域の間に前記第２の方向に並んで配置される、
   請求項５または６に記載の半導体装置。
8. 前記第１のアンチヒューズ素子領域および前記第１のラッチ回路領域と、前記第１の領域とは、前記第２の方向に離間し、
   前記第２のアンチヒューズ素子領域および前記第２のラッチ回路領域と、前記第４の領域とは、前記第２の方向に離間している、
   請求項７に記載の半導体装置。

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