JP2015216363A - 電気信号劣化を抑制するように構成される回路及びその形成方法 - Google Patents

Abstract

【課題】
電気信号劣化を抑制するように構成され得る回路を提供する。
【解決手段】
当該回路は、第１のグランドプレーンと第２のグランドプレーンとの間に、ブロードサイド結合され得る第１の配線及び第２の配線を含み得る。第１及び第２の配線は、それぞれ、差動信号の第１及び第２の信号を搬送するように構成され得る。当該回路はまた、第１の配線と第２の配線との間に配置された第１の誘電体材料を含み得る。さらに、当該回路は、第１の配線と第１のグランドプレーンとの間に配置され且つ第２の配線と第２のグランドプレーンとの間に配置された第２の誘電体材料を含み得る。第１の誘電体材料の第１の誘電率と第２の誘電体材料の第２の誘電率との間の差が、ディファレンシャルモードからコモンモードへの差動信号のモード変換を抑圧し得る。
【選択図】 図１Ａ

Description

ここに説明される実施形態は、差動シグナリングにおいてイントラペア（対内）スキューを補償することに関する。

差動信号は典型的に、２つの異なる信号経路に沿って送られる２つの別々の信号を含む。これら２つの別信号間の比較に基づいて、情報が差動信号から読み出され、また、情報が差動信号に書き込まれる。差動信号の２つの信号によって行き来される２つの異なる信号経路は、回路基板の上又は中の別々の配線であり得る。差動信号の２つの信号は、しかしながら、配線を取り囲む材料における不均一性のために、同じ速さで伝播しないことがあり、それにより、差動信号の２つの信号間にイントラペアスキューが発生し得る。イントラペアスキューは差動信号の劣化及び／又は損失を引き起こし得る。

本願にて特許請求される事項は、上述のような欠点を解決したり上述のような環境においてのみ動作したりする実施形態に限定されるものではない。むしろ、この背景技術は、ここに記載される一部の実施形態が実施され得る一例に係る技術分野を例示するために提示されるに過ぎない。

電気信号劣化を抑制するように構成され得る回路及びその形成方法を提供する。

一実施形態の一態様によれば、当該回路は、第１のグランドプレーン及び第２のグランドプレーンを含み得る。当該回路はまた、第１のグランドプレーンと第２のグランドプレーンとの間に配置された第１の配線を含み得る。第１の配線は、差動信号の第１の信号を搬送するように構成され得る。当該回路はまた、第１の配線と第２のグランドプレーンとの間に配置された第２の配線を含み得る。第２の配線は、第１の配線に実質的に平行にし得るとともに、その少なくとも一部を第１の配線と実質的にアライメントさせ得る。第２の配線はまた、差動信号の第２の信号を搬送するように構成され得る。当該回路はまた、第１の配線と第２の配線との間に配置された、第１の誘電率を有する第１の誘電体材料を含み得る。さらに、当該回路は、第１の配線と第１のグランドプレーンとの間に配置され且つ第２の配線と第２のグランドプレーンとの間に配置された第２の誘電体材料を含み得る。第２の誘電体材料は、第１の誘電率とは異なる第２の誘電率を有し得る。第１の誘電率と第２の誘電率との間の差が、ディファレンシャルモードからコモンモードへの差動信号のモード変換を抑圧するのに十分な大きさにされ得る。

実施形態の目的及び利点は、少なくとも請求項にて特定的に列挙される要素、機構及び組み合わせによって、実現され達成されることになる。

理解されるように、以上の概要説明及び以下の詳細説明はどちらも、例示的且つ説明的なものであり、特許請求に係る発明を限定するものではない。

以下の図を含む添付図面を使用して、更なる具体性及び詳細性をもって、実施形態例の記述及び説明を行う。
差動信号によって経験され得るイントラペアスキューを補償するように構成された一回路例を示す断面図である。 比較的弱い容量結合に関しての、コモンモードパルス、ディファレンシャルモードパルス及びモード変換パルスのミックストモードパルス応答の一例を示すプロットある。 比較的強い容量結合に関しての、コモンモードパルス、ディファレンシャルモードパルス及びモード変換パルスのミックストモードパルス応答の一例を示すプロットある。 比較的弱い誘導結合に関しての、コモンモードパルス、ディファレンシャルモードパルス及びモード変換パルスのミックストモードパルス応答の一例を示すプロットある。 容量結合されているブロードサイド結合された差動ストリップラインの周波数応答の一例を示すプロットある。 誘導結合されているブロードサイド結合された差動ストリップラインの周波数応答の一例を示すプロットある。 差動信号の信号用の２つの配線が同一層上で互いに並んで走る、従来型の疎にエッジ結合された差動ストリップラインの、周波数応答の一例を示すプロットある。 ＰＣＰスタック構成を有する回路の一実施形態例を示す図である。 ＣＰＣスタック構成を有する回路の一実施形態例を示す図である。 電気信号劣化を抑制するように構成された回路をモデル化する一方法例を示すフローチャートである。 電気信号劣化を抑制するように構成された回路を形成する一方法例を示すフローチャートである。

以下の詳細に説明されるように、差動信号によって経験され得るイントラペアスキューを補償するように回路が構成され得る。イントラペアスキューは、差動信号の２つの信号が異なる速さで伝播することによって引き起こされ得る。イントラペアスキューは、差動信号の信号劣化をもたらし得る。例えば、差動信号の２つの信号が有意に異なる速さで伝播するとき、それらは互いに位相が不一致になり、それ故に、例えばディファレンシャルモードからコモンモードに変化するなど、差動信号がモードを変化させ得る。ディファレンシャルモードからコモンモードへの変化は、差動信号によって搬送される情報の損失をもたらし得る。イントラペアスキューによって引き起こされるモード変換は典型的に、差動信号の周波数が高くされるときに増大する。従って、イントラペアスキューは、差動信号に関して得ることができる最大データレートを制限してしまい得る。

ここに記載される一部の実施形態によれば、イントラペアスキューを補償するように構成される回路は、差動信号の第１の信号を搬送するように構成される第１の配線を含み得る。この回路はまた、差動信号の第２の信号を搬送するように構成される第２の配線を含み得る。第１の配線は、回路の第１のグランドプレーンと第２の配線との間に配置されることができ、第２の配線は、第１の配線と回路の第２のグランドプレーンとの間に配置され得る。従って、第１及び第２の配線は、回路の相異なる層（レイヤ）上に配置され得る。さらに、第１及び第２の配線は、互いに実質的に平行とすることができ、また、第１の配線と第２の配線とがブロードサイド結合され得るように、自身の少なくとも一部を互いにアライメントされ得る。

この回路は更に、第１の誘電率を有する第１の誘電体材料と、第１の誘電率とは異なる第２の誘電率を有する第２の誘電体材料とを含み得る。第１の誘電体材料は、第１の配線と第２の配線との間に配置され、第２の誘電体材料は、第１の配線と第１のグランドプレーンとの間、及び第２の配線と第２のグランドプレーンとの間に配置され得る。第１及び第２の誘電率は、それらの間の差が第１の信号と第２の信号との間のイントラペアスキューを補償し得るように設定されることができ、それにより、差動信号のモード変換が抑圧されて、差動信号のディファレンシャルモードが維持され得る。このモード変換抑圧は、差動信号の広い周波数域にわたって維持され、それ故に、この回路では、ここに記載される教示を組み入れない回路と比較して、差動信号のデータレートが増大され得る。

本開示に係る実施形態を、添付図面を参照して説明する。

図１Ａは、ここに開示される少なくとも１つの実施形態に従った、差動信号によって経験され得るイントラペアスキューを補償するように構成された一回路例１００の断面図を示している。回路１００は、２つ以上の層（レイヤ）を含み得る例えば印刷回路基板（ＰＣＢ）又は集積回路（ＩＣ）又はＩＣパッケージなどの積層回路とし得る。

図示した実施形態において、回路１００は、例えば図１Ａに示されるものなどの回路１００の相異なる層に各々が関連付けられ得る第１のグランドプレーン１０２ａ及び第２のグランドプレーン１０２ｂを含み得る。グランドプレーン１０２ａ及び１０２ｂは、図１Ａにおいて“ＧＮＤ”としてラベルを付されており、電流がグランドプレーン１０２ａ及び１０２ｂの至る所を通り得るようにそれらそれぞれの層の相当の部分をカバーし得る如何なる好適種類の導電体を含んでいてもよい。

回路１００はまた、第１のグランドプレーン１０２ａと第２のグランドプレーン１０２ｂとの間に配置された第１の配線１０８ａ及び第２の配線１０８ｂを含み得る。第１の配線１０８ａ及び第２の配線１０８ｂは、電流を搬送するように構成される如何なる好適種類の導電体を含んでいてもよい。第１の配線１０８ａ及び第２の配線１０８ｂは、第１の配線１０８ａが差動信号の第１の信号を搬送するように構成され且つ第２の配線１０８ｂが差動信号の第２の信号を搬送するように構成され得るように、差動ペアとして構成され得る。

第１の配線１０８ａ及び第２の配線１０８ｂは、ブロードサイド結合され得る。例えば、第２の配線１０８ｂの少なくとも一部が、第１の配線１０８ａの真下にあり且つ第１の配線１０８ａに対して実質的に平行に走るようにして、第１の配線１０８ａは回路１００の或る層に配置され、第２の配線１０８ｂは回路１００の別の層に配置され得る。

回路１００はまた、第１の誘電体材料１０４及び第２の誘電体材料１０６を含み得る。第１の誘電体材料１０４は、回路１００の第１の誘電体層１１０を形成するように、例えば図１Ａに示されるようにして、第１の配線１０８ａと第２の配線１０８ｂとの間に配置され得る。第２の誘電体材料１０６は、第２の誘電体層１１２を形成するように、図１Ａに示されるように第１の誘電体材料１０４と第１のグランドプレーン１０２ａとの間に配置され得る。第２の誘電体材料１０６はまた、第３の誘電体層１１４を形成するように、図１Ａに示されるように第１の誘電体材料１０４と第２のグランドプレーン１０２ｂとの間に配置され得る。

第１の誘電体材料１０４は第１の誘電率（“Ｄｋ１”）を有することができ、第２の誘電体材料１０６は第２の誘電率（“Ｄｋ２”）を有することができる。第１の誘電体材料１０４及び第２の誘電体材料１０６は、第１の配線１０８ａ及び第２の配線１０８ｂに沿って伝播し得る差動信号のイントラペアスキューを補償して該差動信号のモード変換を抑圧するように第１の誘電率と第２の誘電率とが互いに異なるように設定され得る。

一部の実施形態において、第１の誘電率は、第２の誘電率より高く設定されることができ、それにより第１の配線１０８ａと第２の配線１０８ｂとの間に容量結合が作り出され得る。他の実施形態において、第１の誘電率は、第２の誘電率より低く設定されることができ、それにより第１の配線１０８ａと第２の配線１０８ｂとの間に誘導結合が作り出され得る。この容量結合又は誘導結合は、差動信号のディファレンシャルモード成分が、広い周波数域にわたって、差動信号から変換されるコモンモード成分より高い利得を有するようにさせ得る。モード変換は、差動信号から変換されるコモンモード成分の利得が差動信号のディファレンシャルモード成分の利得より高いときに問題となり得る。従って、この誘導結合又は容量結合は、差動信号から変換されるコモンモード成分に対してよりも差動信号のディファレンシャルモード成分に対して高い利得を広い周波数域にわたって維持することによって、広い周波数域でモード変換の問題を抑圧し得る。

第１の誘電体材料１０４及び第２の誘電体材料１０６は、第１の誘電率と第２の誘電率との間の差が、差動信号のモード変換を抑圧するのに十分な容量結合又は誘導結合を第１の配線１０８ａと第２の配線１０８ｂとの間に提供しながら、また、第１の誘電率と第２の誘電率との間の過大な差によって引き起こされ得る回路１００内での大きいクロストークを回避するように構成され得る。一部の実施形態において、第１の誘電率及び第２の誘電率は、第１の配線１０８ａ及び第２の配線１０８ｂに沿って伝播し得る差動信号におけるイントラペアスキューの影響の抑制を表現し得る式に基づいて決定され得る。イントラペアスキューの影響の抑制は、“スキュー抑制係数”（Skew Reduction Factor；“ＳＲＦ”）として参照されることができ、次式：
ＳＲＦ＝（Ｄｋ１−Ｄｋ２）／ΔＤｋ
によって表現され得る。

上の式において、“ＳＲＦ”はスキュー抑制係数を表すことができ、“Ｄｋ１”は第１の誘電率を表すことができ、“Ｄｋ２”は第２の誘電率を表すことができる。また、上の式において、“ΔＤｋ”は、Ｄｋ２における最悪の偏差、又はＤｋ１及びＤｋ２における最悪の偏差を結合したものを表すことができ、これは、第１の誘電体材料１０４及び第２の誘電体材料１０６が均質な材料でないことの係数とし得る。

例えば、均質ではない第１の誘電体材料１０４及び第２の誘電体材料１０６を用いると、第１の誘電率に対する第２の誘電体層１１２の第２の誘電率が、第１の誘電率に対する第３の誘電体層１１４の第２の誘電率と異なることがあり得る。第１の誘電体材料１０４が単層（シングルプライ）材料であるとき、第１の誘電体材料１０４は（例えそうでないことがあっても）均質であるとしてモデル化され得る。何故なら、第１の誘電体材料１０４及び第１の誘電率は、第１の配線１０８ａの視点と第２の配線１０８ｂの視点とで実質的に同じであり得るからである。故に、“ΔＤｋ”は、第２の誘電体層１１２と第３の誘電体層１１４との間での第２の誘電率の最悪の偏差を表し得る。

第１の誘電体材料１０４が多層（マルチプライ）材料であるとき、第１の誘電体材料１０４及び付随する第１の誘電率は、第１の配線１０８ａの視点と第２の配線１０８ｂの視点とで異なり得る。故に、“ΔＤｋ”は、第１の誘電体材料１０４の異なるプライ（層）間での第１の誘電率の最悪の偏差と、第２の誘電体層１１２及び第３の誘電体層１１４の第２の誘電体材料１０６の第２の誘電率の偏差とを表し得る。

容量結合に関し、第１の誘電体材料１０４及び第２の誘電体材料１０６は、第１の誘電率、第２の誘電率、及び最悪偏差“ΔＤｋ”が、およそ“１”と“６”との間のスキュー抑制係数をもたらすように構成され得る。このようなスキュー抑制係数は、スキュー抑制に十分な量の結合を提供し得るとともに、余分なクロストークを回避し得るものでもある。誘導結合に関し、第１の誘電体材料１０４及び第２の誘電体材料１０６は、第１の誘電率、第２の誘電率、及び最悪偏差“ΔＤｋ”が、およそ“−１”と“−６”との間のスキュー抑制係数をもたらすように構成され得る。このようなスキュー抑制係数は、スキュー抑制に十分な量の結合を提供し得るとともに、余分なクロストークを回避し得るものでもある。

一部の実施形態において、誘導結合に使用される結合の量は、所望のスキュー効果抑制を達成しながらプレカーサＩＳＩ（シンボル間干渉）を回避するために容量結合に使用される結合の量より小さくなり得る。誘導結合の量が低くなり得るのは、誘導結合は、比較的弱いときであっても、プレカーサＩＳＩを生じさせないとし得るからである。対照的に、容量結合は、容量結合の量が比較的弱いとき、相当量のプレカーサＩＳＩを生じさせ得る。従来からのイコライザでは相当量のプレカーサＩＳＩを補償することができない場合があるので、プレカーサＩＳＩは望ましくないとし得る。

相当量のプレカーサＩＳＩは、比較的弱い誘導結合では発生せずに、比較的弱い容量結合に伴って発生し得る。何故なら、誘導結合では、ディファレンシャルモードパルスがコモンモードパルスより高速に伝播するのに対し、容量結合では、ディファレンシャルモードパルスがコモンモードパルスより低速に伝播するからである。結合（容量性又は誘導性のいずれにせよ）の量が実質的に弱い場合、コモンモードパルスとディファレンシャルモードパルスとの間の分離が低減されて、モード変換パルスの大きさが増大し得る。容量結合においては、モード変換パルスがディファレンシャルモードパルスより先に到着することができ、容量結合が弱いときに大きさが増大するモード変換パルスが、対応するディファレンシャルモードパルスに有意量のプレカーサＩＳＩを生じさせ得る。対照的に、誘導結合においては、モード変換パルスはディファレンシャルモードパルスの後に到着し、誘導結合が弱い場合であっても、モード変換パルスが対応するディファレンシャルモードパルスに有意量のプレカーサＩＳＩを生じさせないようにし得る。従って、誘導結合は、一部の例における容量結合より小さいクロストーク（例えば、プレカーサＩＳＩによって引き起こされる）を可能にし得る。

例として、図１Ｂは、比較的弱い容量結合に関しての、コモンモードパルス１０７、ディファレンシャルモードパルス１０９及びモード変換パルス１１１のミックストモードパルス応答の一例のプロット１０５を示し、図１Ｃは、比較的強い容量結合に関しての、コモンモードパルス１１６、ディファレンシャルモードパルス１１７及びモード変換パルス１１８のミックストモードパルス応答の一例のプロット１１５を示し、そして、図１Ｄは、比較的弱い誘導結合に関しての、コモンモードパルス１２５、ディファレンシャルモードパルス１２３及びモード変換パルス１２７のミックストモードパルス応答の一例のプロット１２１を示している。

図１Ｂのプロット１０５の領域１１３に示されるように、領域１１３内のモード変換パルス１１１は、弱い容量結合がコモンモードパルス１０７とディファレンシャルモードパルス１０９との間に大きい度合いの分離を提供しないために、比較的強くなり得る。領域１１３内のモード変換パルス１１１は、ディファレンシャルモードパルス１０９へと逆変換されるのに十分な強さになることがあり、従って、ディファレンシャルモードパルス１０９の早過ぎる上昇を生じさせ、それにより、有意量のプレカーサＩＳＩが示され得る。

対照的に、図１Ｃに示されるように、容量結合が、コモンモードパルス１１６及びディファレンシャルモードパルス１１７が十分に分離され得るのに十分な強さにされることで、領域１１９内のモード変換パルス１１８が比較的弱くなるようにし得る。領域１１９内のモード変換パルス１１８は、ディファレンシャルモードパルス１１７へと逆変換されてディファレンシャルモードパルス１０９の有意な早過ぎる上昇を生じさせることがないように十分な弱さになることができ、それにより、プレカーサＩＳＩは殆ど又は全く示されない。

また、図１Ｄに示されるように、比較的弱い誘導結合においては、ディファレンシャルモードパルス１２３は、コモンモードパルス１２５より早く到着することができるとともに、モード変換パルス１２７より早く、あるいは最も遅くてもモード変換パルス１２７と同時に到着することができる。故に、ディファレンシャルモードパルス１２３とコモンモードパルス１２５との間の分離が比較的小さく、モード変換パルス１２７が比較的強く、そしてモード変換パルス１２７がディファレンシャルモードパルス１２３へと逆変換され得るとしても、モード変換パルス１２７は、領域１２９に示されるように、ディファレンシャルモードパルス１２３に早過ぎる上昇を生じさせず、それにより、プレカーサＩＳＩは殆ど又は全く示されない。従って、比較的弱い誘導結合であっても、有意量のプレカーサＩＳＩは存在しないとし得る。

図１Ｅは、ここに記載される少なくとも１つの実施形態に従った、容量結合されているブロードサイド結合された差動ストリップライン（例えば、図１Ａの配線１０８ａ及び１０８ｂ）の周波数応答の一例のプロット１２０を示している。図１Ｆは、ここに記載される少なくとも１つの実施形態に従った、誘導結合されているブロードサイド結合された差動ストリップライン（例えば、図１Ａの配線１０８ａ及び１０８ｂ）の周波数応答の一例のプロット１２２を示している。図１Ｇは、差動信号の信号用の２つの配線が同一層上で互いに並んで走る、従来型の疎にエッジ結合された差動ストリップラインの、周波数応答の一例のプロット１２４を示している。

図示した図１Ｅの例において、第１の誘電率は３．４２に等しく、第２の誘電率は３．２２に等しく、そして、第２の誘電率の偏差“ΔＤｋ２”は０．０５に等しいとし得る（第１の誘電率における如何なる偏差も無視する）。これらの値の例に基づくと、スキュー抑制係数は４に等しくなり得る。プロット１２０によって示されるように、４に等しいスキュー抑制係数では、容量結合を有する差動ストリップライン（例えば、図１Ａの配線１０８ａ及び１０８ｂ）を通って伝播する差動信号のディファレンシャルモード成分の利得は、０Ｈｚから７０ＧＨｚまでの周波数域にわたって、モード変換された成分の利得より少なくとも４．７６ｄＢだけ大きくなり得る（プロット１２０中に“マージン＝４．７６ｄＢ”によって指し示される）。従って、０Ｈｚから７０ＧＨｚまでの周波数域にわたって、差動信号のディファレンシャルモードが容量結合で維持され得る。

同様に、図示した図１Ｆの例において、第１の誘電率は３．２２に等しく、第２の誘電率は３．４２に等しく、そして、第２の誘電率の偏差“ΔＤｋ２”は０．０５に等しいとし得る（第１の誘電率における如何なる偏差も無視する）。これらの値の例に基づくと、スキュー抑制係数は−４に等しくなり得る。プロット１２２によって示されるように、−４に等しいスキュー抑制係数では、誘導結合を有する差動ストリップライン（例えば、図１Ａの配線１０８ａ及び１０８ｂ）を通って伝播する差動信号のディファレンシャルモード成分の利得は、０Ｈｚから７０ＧＨｚまでの周波数域にわたって、モード変換された成分の利得より少なくとも３．４３ｄＢだけ大きくなり得る（プロット１２２中に“マージン＝３．４３ｄＢ”によって指し示される）。従って、０Ｈｚから７０ＧＨｚまでの周波数域にわたって、差動信号のディファレンシャルモードが誘導結合で維持され得る。

対照的に、図１Ｇのプロット１２４に示されるように、従来型の疎にエッジ結合された差動ストリップラインにおけるディファレンシャルモード成分の利得は、７０ＧＨｚの周波数域上の特定の複数の周波数で、モード変換された成分の利得より、５０ｄＢより大きいファクタだけ小さくなり得る（プロット１２４中に“マージン＜−５０ｄＢ”によって指し示される）。また、図示した例において、従来型の疎にエッジ結合された差動ストリップラインにおけるディファレンシャルモード成分の利得は、０Ｈｚからおよそ１９ＧＨｚまでの周波数域でのみ維持され得る。

差動ストリップラインの容量結合又は誘導結合は、第１の誘電体材料１０４に望ましい第１の誘電率を達成し且つ第２の誘電体材料１０６に望ましい第２の誘電率を達成するように、特定の特性を有する特定の材料を選択することによって達成され得る。例えば、第１及び第２の誘電率並びにそれらの偏差は、それらそれぞれの誘電体材料がプリプレグ材又はコア材の何れから作製されるかに基づき得る。プリプレグ材及びコア材はどちらも、あるタイプの樹脂を含浸されたガラス繊維材料とし得る。コア材は、導電体パターン（例えば、信号配線）が当該コア材の表面に作製される前に硬化されているとし得る。プリプレグ材は、既に硬化されて表面に導電体パターンを有するコア材とラミネートされた後に、硬化され得る。同じガラス繊維及び樹脂がコア材とプリプレグ材とに使用されるとき、一般に、コア材が典型的にプリプレグ材より高いガラス繊維濃度を有することに起因して、コア材の誘電率の方がプリプレグ材の誘電率よりも高くなり得る。

コア又はプリプレグに使用されるガラス又は樹脂のタイプは、誘電率にも影響を及ぼし得る。例えば、ガラス繊維に使用されるガラスは、相異なる誘電特性を有し得るものであるＥガラス（１ｗ／ｗ％未満のアルカリ酸化物を有するアルミノホウケイ酸ガラス）又はＮＥガラスとし得る。同様に、樹脂タイプは、第１の誘電体材料１０４及び第２の誘電体材料１０６の誘電率に影響を及ぼし得る。例えば、樹脂タイプは、相異なる誘電特性を有し得るものであるＭｅｇｔｒｏｎ６、ＦＸ２、又はＦＬ７００樹脂タイプとし得る。

さらに、第１の誘電体材料１０４又は第２の誘電体材料１０６内の樹脂の割合が、それぞれ、第１または第２の誘電率に影響を及ぼし得る。例えば、５７％の樹脂割合を有する誘電体材料は、他の特性（例えば、ガラス種類、樹脂タイプ、ガラス繊維スタイルなど）が同じであり且つ樹脂の誘電率がガラス繊維の誘電率より低いと仮定すると、７７％の樹脂割合を有する誘電体材料より高い誘電率を有し得る。

また、ガラス繊維に使用されるガラスクロスのスタイルも、或る特定の誘電体材料の誘電率に影響を及ぼし得る。例えば、異なるガラスクロスは異なる織目を有することがあり、これが誘電特性に影響を及ぼし得る。同様に、ガラスクロスのプライ（層）数も、第１の誘電体材料１０４又は第２の誘電体材料１０６の誘電特性に影響を及ぼし得る。例えば、第２の誘電体材料１０６の第２の誘電率の偏差は、マルチプライ（例えば、２プライ）のガラスクロスを用いることによって、シングルプライのガラスクロスと比較して低減され得る。何故なら、マルチプライの誘電効果が平均化され得ることで、第２の誘電体層１１２及び第３の誘電体層の第２の誘電体材料１０６の第２の誘電率の間の偏差が低減され得るからである。逆に、上述のように、第１の誘電体材料１０４の第１の誘電率のバラつきは、２プライ以上のガラスクロスが第１の誘電体材料１０４に使用されるとき、無視できないものになり得る。

一部の実施形態において、第１の誘電体材料１０４はコア材であるとすることができ、第２の誘電体材料１０６はプリプレグ材であるとすることができ、これは、ＰＣＰ（プリプレグ−コア−プリプレグ）スタック構成の回路１００をもたらし得る。他の実施形態において、第１の誘電体材料１０４はプリプレグ材であるとすることができ、第２の誘電体材料１０６はコア材であるとすることができ、これは、ＣＰＣ（コア−プリプレグ−コア）スタック構成の回路１００をもたらし得る。

図２は、ここに記載される少なくとも１つの実施形態に従ったＰＣＰスタック構成を有する回路２００の一実施形態例を示している。回路２００は、第１のグランドプレーン２０２ａと、第２のグランドプレーン２０２ｂと、第１の誘電体層２１０を形成する第１の誘電体材料２０４と、第２の誘電体層２１２及び第３の誘電体層２１４を形成する第２の誘電体材料２０６と、第１の配線２０８ａと、第２の配線２０８ｂとを含むことができ、これらは、それぞれ、図１Ａの第１のグランドプレーン１０２ａ、第２のグランドプレーン１０２ｂと、第１の誘電体層１１０、第１の誘電体材料１０４、第２の誘電体層１１２、第３の誘電体層１１４、第２の誘電体材料１０６、第１の配線１０８ａ、第２の配線１０８ｂと同様とし得る。図示されるように、図２においては、回路２００がＰＣＰスタック構成を有し得るように、第１の誘電体材料２０４はコア材を含み、第２の誘電体材料２０６はプリプレグ材を含み得る。

図３は、ここに記載される少なくとも１つの実施形態に従ったＣＰＣスタック構成を有する回路３００の一実施形態例を示している。回路３００は、第１のグランドプレーン３０２ａと、第２のグランドプレーン３０２ｂと、第１の誘電体層３１０を形成する第１の誘電体材料３０４と、第２の誘電体層３１２及び第３の誘電体層３１４を形成する第２の誘電体材料３０６と、第１の配線３０８ａと、第２の配線３０８ｂとを含むことができ、これらは、それぞれ、図１Ａの第１のグランドプレーン１０２ａ、第２のグランドプレーン１０２ｂと、第１の誘電体層１１０、第１の誘電体材料１０４、第２の誘電体層１１２、第３の誘電体層１１４、第２の誘電体材料１０６、第１の配線１０８ａ、第２の配線１０８ｂと同様とし得る。図示されるように、図３においては、回路３００がＣＰＣスタック構成を有し得るように、第１の誘電体材料３０４はプリプレグ材を含み、第２の誘電体材料３０６はコア材を含み得る。

一部の例において、回路２００のＰＣＰスタック構成は、回路３００のＣＰＣスタック構成よりも増大されたインピーダンス制御を可能にし得る。例えば、配線のアライメントが、配線のインピーダンス及び配線間のインピーダンスに影響を及ぼし得る。回路２００のＰＣＰスタック構成においては、配線２０８ａ及び２０８ｂは、同一のコア材（例えば、第１の誘電体層２１０の第１の誘電体材料２０４）の上でエッチングされることができ、それ故に、配線２０８ａと２０８ｂとのアライメントがかなり正確になり得る。対照的に、ＣＰＣスタック構成における配線３０８ａ及び３０８ｂは、第１の誘電体層３１０にラミネートされ得る別々のコア材（例えば、第２の誘電体層３１２の第２の誘電体層３０６と、第３の誘電体層３１４の第２の誘電体材料３０６）の上でエッチングされ、それにより、配線３０８ａと３０８ｂとが所望のようにはアライメントされない可能性が増大することがもたらされ得る。

さらに、配線のインピーダンス及び配線間のインピーダンスは、配線間の距離によって影響され得る。回路２００のＰＣＰスタック構成においては、配線２０８ａ及び２０８ｂが、比較的堅いものであり得るコア材によって分離されることができ、それ故に、配線２０８ａと２０８ｂとの間の距離が比較的均一になり得る。対照的に、回路３００のＣＰＣスタック構成においては、配線３０８ａ及び３０８ｂが、コア材より柔らかいプリプレグ材によって分離され、それ故に、配線３０８ａと３０８ｂとの間の距離があまり均一にならないことがある。従って、ＣＰＣスタック構成の配線３０８ａ及び３０８ｂ間のインピーダンスは、ＰＣＰスタック構成の配線２０８ａ及び２０８ｂ間のインピーダンスより大きいバラつきを有し得る。

また、配線のインピーダンス及び配線間のインピーダンスは、配線の幅によって影響され得る。狙ったインピーダンスを得るという制約があるとして、配線幅は配線間の誘電体材料の厚さの関数であり、厚い誘電体材料ほど幅広の配線を可能にし得る。回路２００のＰＣＰスタック構成において、配線２０８ａと２０８ｂとの間の第１の誘電体層２１０の厚さは、回路３００のＣＰＣスタック構成における配線３０８ａと３０８ｂとの間の第１の誘電体層３１０の厚さより大きくされ得る。何故なら、ＰＣＰスタックにおいては、第１の誘電体層２１０の厚さから配線２０８ａ及び２０８ｂの厚さが減じられることはないが、ＣＰＣスタックにおいては、第１の誘電体層３１０の厚さから配線３０８ａ及び３０８ｂの厚さが減じられ得る。故に、回路２００のＰＣＰスタック構成では、所望のインピーダンスを達成するために、配線２０８ａ及び２０８ｂが、回路３００のＣＰＣスタック構成での配線３０８ａ及び３０８ｂより幅広にされ得る。従って、ＣＰＣスタック構成は、第１の誘電体層２１０と比較して低減される第１の誘電体層３１０の厚さに起因して、ＰＣＰ構成ほど幅広の配線を可能にしないので、ＣＰＣスタック構成の配線３０８ａ及び３０８ｂの所望のインピーダンスは、ＰＣＰスタック構成の配線２０８ａ及び２０８ｂの所望のインピーダンスよりも、得ることが困難であり得る。

回路２００のＰＣＰスタック構成は、概して容量結合に使用され得る。何故なら、上述のように、コア材は、同じ樹脂を使用するプリプレグより高い誘電率を有することができ、そして、容量結合は、第１の誘電率を第２の誘電率より高くすることによって得られるからである。しかしながら、回路２００のＰＣＰスタック構成は、プリプレグ材と比較して増大されるコア材の誘電率のために、異なる樹脂を用いずに誘導結合を達成する能力を制限し得る。

同様に、回路３００のＣＰＣスタック構成は、プリプレグ材より高いコア材の誘電率のために、概して誘導結合に使用され得る。しかしながら、一部の例において、回路３００のＣＰＣスタック構成はまた、コア材が一般的にはプリプレグより高い誘電率を有するといっても、コア材及びプリプレグ材に同じ樹脂を用いながら、容量結合にも使用され得る。一部の例において、差は比較的小さくなり得るが、プリプレグ材より低い誘電率を有するようにコア材が構成され得る。しかしながら、上述のように、一部の例において、所望量のスキュー効果抑制が、プレカーサＩＳＩを回避しながら、容量結合より小さい誘導結合で達成され得る。従って、第１の誘電率と第２の誘電率との間の差は、誘導結合の場合、容量結合の場合より小さくてよい。故に、コア材がプリプレグ材より高い誘電率を有するように構成され得るＣＰＣスタック構成が、同じコア材及びプリプレグ材が十分な容量結合に有効なＰＣＰスタック構成を作り出さないに場合に、誘導結合に使用され得る。

以下の表１は、上述の特性を用いて得ることができる誘導結合を有する回路の特性を例示している。

以下の表２は、上述の特性を用いて得ることができる容量結合を有する回路の特性を例示している。

従って、上述のように、回路１００、２００及び３００は、広い周波数域でイントラペアスキューを補償して差動信号のディファレンシャルモードを維持するようにして、ブロードサイド結合された差動ストリップライン間に誘導結合又は容量結合を作り出すように構成され得る。図１Ａ−１Ｇ、２及び３には、本開示の範囲を逸脱することなく、変更、付加又は省略が為され得る。例えば、記載された誘電率及び材料は、例示目的でのものであり、限定的なものではない。

図４は、ここに記載される少なくとも１つの実施形態に従って構成された、電気信号劣化を抑制するように構成された回路をモデル化する一方法例４００のフローチャートである。方法４００は、一部の実施形態において、図１Ａ、２及び３それぞれの回路１００、２００、及び３００に関して上述した原理に従って、コンピュータ読み取り可能記憶媒体に格納された適用可能な設計ソフトウェアを用いて実装され得る。個別のブロックとして図示しているが、様々なブロックが、所望の実装に応じて、更なるブロックへと分割され、より少ないブロックへと結合され、あるいは排除されてもよい。

従って、方法４００は、例えば図１Ａ、２及び３それぞれに関して上述した第１の誘電体層１１０、２１０及び３１０を形成する第１の誘電体材料１０４、２０４及び／又は３０４などの、第１の誘電体層を形成する第１の誘電体材料を含む回路をモデル化するために使用され得る。モデル化される回路はまた、例えば図１Ａ、２及び３の第２の誘電体材料１０６、２０６及び／又は３０６、第２の誘電体層１１２、２１２及び／又は３１２、並びに第３の誘電体層１１４、２１４及び／又は３１４に関して上述したものなどの、第２の誘電体層及び第３の誘電体層を形成する第２の誘電体材料を含み得る。さらに、モデル化される回路は、例えば図１Ａ、２及び３に関して上述した第１及び第２の配線１０８ａ及び１０８ｂ、２０８ａ及び２０８ｂ、並びに３０８ａ及び３０８ｂなどの、第１及び第２の配線を含み得る。

第１及び第２の配線は、差動ブロードサイド結合ストリップラインとして構成されることができ、方法４００は、イントラペアスキューを補償し得るようにして、第１及び第２の配線が、容量結合あるいは誘導結合された差動ブロードサイド結合ストリップラインであるように、第１及び第２の誘電体材料を構成するために使用され得る。個別のブロックとして図示しているが、様々なブロックが、所望の実装に応じて、更なるブロックへと分割され、より少ないブロックへと結合され、あるいは排除されてもよい。

方法４００は、ブロック４０２で開始することができ、該ブロックにて、積層回路に関してＰＣＰスタック構成又はＣＰＣスタック構成が選択され得る。ＰＣＰスタック構成又はＣＰＣスタック構成の選択は、例えばその差動ブロードサイド結合ストリップラインには容量結合又は誘導結合の何れが望ましいかや、所望される結合及びインピーダンス制御の量などの、幾つもの数のファクタに基づき得る。

ブロック４０４にて、積層回路の第１の誘電体材料のガラス繊維に関して、また、積層回路の第２の誘電体材料のガラス繊維に関して、ガラスクロスのスタイルが選択され得る。一部の実施形態において、第１の誘電体材料及び第２の誘電体材料に関して、ガラスクロスのスタイルは同じであってもよいし、異なっていてもよい。ブロック４０６にて、選択されたガラスクロススタイルに基づいて、予期される誘電率偏差（例えば、上述の“ΔＤｋ”）が決定され得る。

ブロック４０８にて、第１の誘電体材料の第１の誘電率（“Ｄｋ１”）と第２の誘電体材料の第２の誘電率（“Ｄｋ２”）との間の差の目標範囲が決定され得る。例えば、容量結合又は誘導結合に関連付けられ得る“Ｄｋ１−Ｄｋ２”の目標範囲が、ブロック４０８で決定され得る。

ブロック４１０にて、第１の誘電体材料及び第２の誘電体材料が選定され得る。第１及び第２の誘電体材料は、“Ｄｋ１−Ｄｋ２”の目標範囲及び／又は選択されたガラスクロススタイルに基づいて選定され得る。例えば、第１の誘電体材料及び第２の誘電体材料は、ブロック４０８で決定された“Ｄｋ１−Ｄｋ２”の目標範囲を可能にし得る誘電特性に基づいて選定され得る。

ブロック４１２にて、これらの材料を選定した後、第１の誘電体材料及び第２の誘電体材料に関して選定された材料が、“Ｄｋ１−Ｄｋ２”の目標範囲内にある“Ｄｋ１−Ｄｋ２”の値を生み出すかが決定され得る。“Ｄｋ１−Ｄｋ２”の値が目標範囲内でないとき、方法４００はブロック４０２に戻り得る。“Ｄｋ１−Ｄｋ２”の値が目標範囲内であるとき、方法４００はブロック４１４に進み得る。

ブロック４１４にて、第１の誘電体材料及び第２の誘電体材料に関する材料のガラスクロスのプライ数が決定され得る。上述のように、一部の例において、第１の誘電体材料に関して選択されるプライ数は１とすることができ、第２の誘電体材料に関するプライ数は、誘電率の偏差（“ΔＤｋ”）を低減するために２以上とし得る。

ブロック４１６にて、第１及び第２の配線に使用され得る導電体材料の厚さが決定され得る。この厚さは、第１の配線と第２の配線との間の所望の差動インピーダンスに基づいて選定され得る。ブロック４１８にて、第１の配線と第２の配線との間に所望の差動インピーダンスを得るために、第１及び第２の配線に関して幅が決定され得る。ブロック４２０にて、第１及び第２の配線が所望の差動インピーダンスを得るのに十分な幅であるかが決定され得る。配線が十分に広いとき、方法４００は終了し得る。配線が十分に広くないとき、方法４００は繰り返し得る。

方法４００に従って回路をモデル化することは、回路の差動信号のイントラペアスキューを少なくとも部分的に補償し得る回路を作製するために使用され得る。方法４００には、本開示の範囲を逸脱することなく変更が為され得る。例えば、これらのブロックに関連付けられたステップは、提示した順序とは異なる順序で実行されてもよい。

ここに記載の方法４００は、コンピュータ読み取り可能命令を担持あるいは有するコンピュータ読み取り可能媒体又はそれに格納されたデータ構造を用いて実装され得る。そのようなコンピュータ読み取り可能媒体は、汎用又は専用のコンピュータ（例えば、プロセッサ）によってアクセスされることが可能な如何なる利用可能な媒体であってもよい。非限定的な例として、そのようなコンピュータ読み取り可能媒体は、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、電気的消去プログラム可能読み出し専用メモリ（ＥＥＰＲＯＭ）、コンパクトディスク読み出し専用メモリ（ＣＤ−ＲＯＭ）若しくはその他の光ディスクストレージ、磁気ディスクストレージ若しくはその他の磁気記憶装置、又は、コンピュータ実行可能命令の形態の所望のプログラムコード若しくはデータ構造を担持あるいは格納するために使用されることができ且つ汎用あるいは専用のコンピュータによってアクセスされることが可能なその他の記憶媒体を含む、非一時的あるいは有形のコンピュータ読み取り可能記憶媒体を含み得る。以上のものの組合せもコンピュータ読み取り可能媒体の範囲に含まれ得る。

コンピュータ実行可能命令は、例えば、汎用コンピュータ、専用コンピュータ又は専用処理装置に特定の機能又は機能群を実行させる命令及びデータを含む。ここでは構造上の機構及び／又は方法のステップに特有の言葉にて説明してきたが、理解されるように、請求項に規定される事項は必ずしも、ここで説明された具体的な機構又はステップに限定されるものではない。むしろ、ここで説明された具体的な機構及びステップは、請求項に規定される事項を実現する形態の例として開示されたものである。

図５は、ここに記載される少なくとも１つの実施形態に従って構成された、電気信号劣化を抑制するように構成された回路を形成する一方法例５００のフローチャートである。方法５００は、一部の実施形態において、図１Ａ、２及び３それぞれの回路１００、２００及び３００に関して上述した原理に従って積層回路を形成あるいは製造することによって実行され得る。個別のブロックとして図示しているが、様々なブロックが、所望の実装に応じて、更なるブロックへと分割され、より少ないブロックへと結合され、あるいは排除されてもよい。

方法５００はブロック５０２で開始することができ、該ブロックにて、第１のグランドプレーンが形成され得る。例えば、図１Ａの第２のグランドプレーン１０２ｂがブロック５０２形成され得る。ブロック５０４にて、第１のグランドプレーンに隣接して（例えば、直に接触して）第１の誘電体材料が配置されて、第１の誘電率を有する第１の誘電体層が形成され得る。例えば、図１Ａに関して、ブロック５０４で、第２のグランドプレーン１０２ｂに隣接して第２の誘電体材料１０６が配置されて、第２の誘電率を有する第３の誘電体層が形成され得る。

ブロック５０６にて、ブロック５０４で形成された第１の誘電体層に隣接して第２の誘電体材料が配置されて、ブロック５０４で配置された第１の誘電体材料の第１の誘電率とは異なる第２の誘電率を有する第２の誘電体材料が形成され得る。例えば、図１Ａに関して、ブロック５０６で、第３の誘電体層１１４に隣接して第１の誘電体材料１０４が配置されて、第１の誘電率を有する第１の誘電体層１１０が形成され得る。

ブロック５０８にて、ブロック５０６で形成された第２の誘電体層に隣接して、ブロック５０４で配置された第１の誘電体材料が配置されて、第３の誘電体材料が形成され得る。例えば、図１Ａに関して、ブロック５０８で、第１の誘電体層１１０に隣接して第２の誘電体材料１０６が配置されて、第２の誘電率を有する第２の誘電体層１１２が形成され得る。ブロック５１０にて、ブロック５０８で形成された第３の誘電体層に隣接して第２のグランドプレーンが形成され得る。例えば、図１Ａに関して、ブロック５１０で、第２の誘電体層１１２に隣接して第１のグランドプレーン１０２ａが形成され得る。

ブロック５１２にて、ブロック５０４で形成された第１の誘電体層とブロック５０６で形成された第２の誘電体層との境界面に、第１の配線が配設され得る。第１の配線は、差動信号の第１の信号を搬送するように構成され得る。例えば、図１Ａに関して、第２の配線１０８ｂがブロック５１２で形成され得る。ブロック５１４にて、ブロック５０６で形成された第２の誘電体層とブロック５０８で形成された第３の誘電体層との境界面に、第２の配線が配設され得る。第２の配線は、ブロック５１２で配設された第１の配線に対して実質的に平行とすることができるとともに、少なくともその一部を、ブロック５１２で配設された第１の配線と実質的にアライメントさせ得る。また、第２の配線は、差動信号の第２の信号を搬送するように構成され得る。例えば、図１Ａに関して、第１の配線１０８ａがブロック５１４で配設され得る。

ブロック５０６で形成される第２の誘電体層の第２の誘電率と、ブロック５０４及び５０８で形成される第１及び第３の誘電体層の第１の誘電率との間の差が、広い周波数域にわたって差動信号のディファレンシャルモードが維持されるように、差動信号のモード変換を抑圧し得る。一部の実施形態において、第１の誘電率は、第１の配線と第２の配線との間に誘導結合を形成するよう、第２の誘電率より高くされ得る。他の実施形態において、第１の誘電率は、第１の配線と第２の配線との間に容量結合を形成するよう、第２の誘電率より低くされ得る。また、一部の実施形態において、第１及び第２の誘電率は、上述のスキュー抑制係数が、誘導結合に関して−１より小さく且つ−６より大きくなり得るように、あるいは容量結合に関して１より大きく且つ６より小さくなり得るように設定され得る。

方法５００に従って回路を形成することは、回路の差動信号のイントラペアスキューを少なくとも補償する回路を作製するために使用され得る。方法５００には、本開示の範囲を逸脱することなく変更が為され得る。例えば、これらのブロックに関連付けられたステップは、提示した順序とは異なる順序で実行されてもよい。また、一部の実施形態において、第１の誘電体材料はプリプレグ材とすることができ、第２の誘電体材料はコア材とすることができる。他の実施形態において、第１の誘電体材料はコア材とすることができ、第２の誘電体材料はプリプレグ材とすることができる。

さらに、一部の実施形態において、方法５００は、第１の誘電体材料の、樹脂含有量、樹脂のタイプ、及び／又はガラス材料の種類に基づいて、第１の誘電率を有するように第１の誘電体材料を構成することを含み得る。これら又は他の実施形態において、方法５００は同様に、第２の誘電体材料の、樹脂含有量、樹脂のタイプ、及び／又はガラス材料の種類に基づいて、第２の誘電率を有するように第２の誘電体材料を構成することを含み得る。

ここに記載された全ての例及び条件付きの言葉は、技術を前進させるために本願の発明者によって与えられる概念と本発明とを読者が理解することを支援するための教育的な目的を意図したものであり、そのように具体的に記載した例及び条件への限定ではないと解釈されるべきである。本開示に係る実施形態を詳細に説明したが、理解されるべきことには、これらの実施形態には、本発明の精神及び範囲を逸脱することなく、様々な変形、代用及び改変が為され得る。

以上の説明に関し、更に以下の付記を開示する。
（付記１） 電気信号劣化を抑制するように構成された回路であって、
第１のグランドプレーンと、
第２のグランドプレーンと、
前記第１のグランドプレーンと前記第２のグランドプレーンとの間に配置された第１の配線であり、差動信号の第１の信号を搬送するように構成された第１の配線と、
前記第１の配線と前記第２のグランドプレーンとの間に配置された第２の配線であり、該第２の配線は、前記第１の配線に実質的に平行であり且つその少なくとも一部を前記第１の配線と実質的にアライメントさせており、該第２の配線は、前記差動信号の第２の信号を搬送するように構成されている、第２の配線と、
前記第１の配線と前記第２の配線との間に配置され且つ第１の誘電率を有する第１の誘電体材料と、
前記第１の配線と前記第１のグランドプレーンとの間に配置され且つ前記第２の配線と前記第２のグランドプレーンとの間に配置された第２の誘電体材料であり、該第２の誘電体材料は、前記第１の誘電率とは異なる第２の誘電率を有し、前記第１の誘電率と前記第２の誘電率との間の差が、ディファレンシャルモードからコモンモードへの前記差動信号のモード変換を抑圧する、第２の誘電体材料と、
を有する回路。
（付記２） 前記第１の誘電率は、前記第１の配線と前記第２の配線とが容量結合を有するよう、前記第２の誘電率より高い、付記１に記載の回路。
（付記３） 前記第１の誘電率は、前記第１の配線と前記第２の配線とが誘導結合を有するよう、前記第２の誘電率より低い、付記１に記載の回路。
（付記４） 前記第１の誘電体材料は回路基板プリプレグ材であり、前記第２の誘電体材料は回路基板コア材である、付記１に記載の回路。
（付記５） 前記第１の誘電体材料は回路基板コア材であり、前記第２の誘電体材料は回路基板プリプレグ材である、付記１に記載の回路。
（付記６） 前記第１の誘電体材料は第１の樹脂タイプを含み、前記第２の誘電体材料は、前記第１の樹脂タイプとは異なる第２の樹脂タイプを含む、付記１に記載の回路。
（付記７） 前記第１の誘電率は“Ｄｋ１”によって表され、
前記第２の誘電率は“Ｄｋ２”によって表され、
Ｄｋ１及びＤｋ２のうちの１つ以上に関する誘電率の最悪のバラつきが“ΔＤｋ”によって表され、
前記第１の誘電率及び前記第２の誘電率は、次式：
ＳＲＦ＝（Ｄｋ１−Ｄｋ２）／ΔＤｋ
によって表現される所望のスキュー抑制係数（“ＳＲＦ”）に基づく、
付記１に記載の回路。
（付記８） Ｄｋ１及びＤｋ２は、前記ＳＲＦが−１より小さく且つ−６より大きくあるように設定される、付記７に記載の回路。
（付記９） Ｄｋ１及びＤｋ２は、前記ＳＲＦが１より大きく且つ６より小さくあるように設定される、付記７に記載の回路。
（付記１０） ΔＤｋは、前記第１の誘電体材料及び前記第２の誘電体材料のうちの一方又は双方の１つ以上の特性に基づき、前記１つ以上の特性は、ガラスクロスのスタイル、前記ガラスクロスのプライ数、樹脂含有量、及びガラスの種類のうちの１つ以上を含む、付記７に記載の回路。
（付記１１） 樹脂含有量、樹脂のタイプ、及びガラスの種類のうちの１つ以上に基づいて、前記第１の誘電体材料は前記第１の誘電率を有するように構成され、前記第２の誘電体材料は前記第２の誘電率を有するように構成される、付記１に記載の回路。
（付記１２） 回路を形成する方法であって、
第１のグランドプレーンを形成し、
前記第１のグランドプレーンに隣接して第１の誘電体材料を配置して、第１の誘電率を有する第１の誘電体層を形成し、
前記第１の誘電体層に隣接して第２の誘電体材料を配置して、前記第１の誘電率とは異なる第２の誘電率を有する第２の誘電体層を形成し、
前記第２の誘電体層に隣接して前記第１の誘電体材料を配置して、前記第１の誘電率を有する第３の誘電体層を形成し、
前記第３の誘電体層に隣接して第２のグランドプレーンを配置し、
前記第１の誘電体層と前記第２の誘電体層との境界面に第１の配線を配設し、該第１の配線は、差動信号の第１の信号を搬送するように構成され、
前記第２の誘電体層と前記第３の誘電体層との境界面に第２の配線を配設し、該第２の配線は、前記第１の配線に実質的に平行にされ且つ少なくとも一部を前記第１の配線と実質的にアライメントされ、該第２の配線は、前記差動信号の第２の信号を搬送するように構成され、前記第１の誘電率と前記第２の誘電率との間の差が、ディファレンシャルモードからコモンモードへの前記差動信号のモード変換を抑圧する、
ことを有する方法。
（付記１３） 前記第１の誘電率は、前記第１の配線と前記第２の配線とが誘導結合を有するよう、前記第２の誘電率より高い、付記１２に記載の方法。
（付記１４） 前記第１の誘電率は、前記第１の配線と前記第２の配線とが容量結合を有するよう、前記第２の誘電率より低い、付記１２に記載の方法。
（付記１５） 前記第１の誘電体材料は回路基板プリプレグ材であり、前記第２の誘電体材料は回路基板コア材である、付記１２に記載の方法。
（付記１６） 前記第１の誘電体材料は回路基板コア材であり、前記第２の誘電体材料は回路基板プリプレグ材である、付記１２に記載の方法。
（付記１７） 前記第１の誘電率は“Ｄｋ１”によって表され、
前記第２の誘電率は“Ｄｋ２”によって表され、
Ｄｋ１及びＤｋ２のうちの１つ以上に関する誘電率の最悪のバラつきが“ΔＤｋ”によって表され、
前記第１の誘電率及び前記第２の誘電率は、次式：
ＳＲＦ＝（Ｄｋ１−Ｄｋ２）／ΔＤｋ
によって表現される所望のスキュー抑制係数（“ＳＲＦ”）に基づく、
付記１２に記載の方法。
（付記１８） Ｄｋ１及びＤｋ２は、前記ＳＲＦが−１より小さく且つ−６より大きいか、あるいは１より大きく且つ６より小さいかであるように設定される、付記１７に記載の方法。
（付記１９） ΔＤｋは、前記第１の誘電体材料及び前記第２の誘電体材料のうちの一方又は双方の１つ以上の特性に基づき、前記１つ以上の特性は、ガラスクロスのスタイル、前記ガラスクロスのプライ数、樹脂含有量、及びガラスの種類のうちの１つ以上を含む、付記１７に記載の方法。
（付記２０） 樹脂含有量、樹脂のタイプ、及びガラスの種類のうちの１つ以上に基づいて、前記第１の誘電率を有するように前記第１の誘電体材料を構成し、前記第２の誘電率を有するように前記第２の誘電体材料を構成する、ことを更に有する付記１２に記載の方法。

１００、２００、３００ 回路
１０２、２０２、３０２ グランドプレーン
１０４、２０４、３０４ 第１の誘電体材料
１０６、２０６、３０６ 第２の誘電体材料
１０８、２０８、３０８ 配線
１１０、２１０、３１０ 誘電体層
１１２、２１２、３１２ 誘電体層
１１４、２１４、３１４ 誘電体層
１０７、１１６、１２５ コモンモードパルスのパルス応答
１０９、１１７、１２３ ディファレンシャルモードパルスのパルス応答
１１１、１１８、１２７ モード変換パルスのパルス応答

Claims (12)

1. 電気信号劣化を抑制するように構成された回路であって、
   第１のグランドプレーンと、
   第２のグランドプレーンと、
   前記第１のグランドプレーンと前記第２のグランドプレーンとの間に配置された第１の配線であり、差動信号の第１の信号を搬送するように構成された第１の配線と、
   前記第１の配線と前記第２のグランドプレーンとの間に配置された第２の配線であり、該第２の配線は、前記第１の配線に実質的に平行であり且つその少なくとも一部を前記第１の配線と実質的にアライメントさせており、該第２の配線は、前記差動信号の第２の信号を搬送するように構成されている、第２の配線と、
   前記第１の配線と前記第２の配線との間に配置され且つ第１の誘電率を有する第１の誘電体材料と、
   前記第１の配線と前記第１のグランドプレーンとの間に配置され且つ前記第２の配線と前記第２のグランドプレーンとの間に配置された第２の誘電体材料であり、該第２の誘電体材料は、前記第１の誘電率とは異なる第２の誘電率を有し、前記第１の誘電率と前記第２の誘電率との間の差が、ディファレンシャルモードからコモンモードへの前記差動信号のモード変換を抑圧する、第２の誘電体材料と、
   を有する回路。
2. 前記第１の誘電率は、前記第１の配線と前記第２の配線とが容量結合を有するよう、前記第２の誘電率より高い、請求項１に記載の回路。
3. 前記第１の誘電率は、前記第１の配線と前記第２の配線とが誘導結合を有するよう、前記第２の誘電率より低い、請求項１に記載の回路。
4. 前記第１の誘電体材料は回路基板プリプレグ材であり、前記第２の誘電体材料は回路基板コア材である、請求項１に記載の回路。
5. 前記第１の誘電体材料は回路基板コア材であり、前記第２の誘電体材料は回路基板プリプレグ材である、請求項１に記載の回路。
6. 前記第１の誘電体材料は第１の樹脂タイプを含み、前記第２の誘電体材料は、前記第１の樹脂タイプとは異なる第２の樹脂タイプを含む、請求項１に記載の回路。
7. 前記第１の誘電率は“Ｄｋ１”によって表され、
   前記第２の誘電率は“Ｄｋ２”によって表され、
   Ｄｋ１及びＤｋ２のうちの１つ以上に関する誘電率の最悪のバラつきが“ΔＤｋ”によって表され、
   前記第１の誘電率及び前記第２の誘電率は、次式：
   ＳＲＦ＝（Ｄｋ１−Ｄｋ２）／ΔＤｋ
   によって表現される所望のスキュー抑制係数（“ＳＲＦ”）に基づく、
   請求項１に記載の回路。
8. Ｄｋ１及びＤｋ２は、前記ＳＲＦが−１より小さく且つ−６より大きくあるように設定される、請求項７に記載の回路。
9. Ｄｋ１及びＤｋ２は、前記ＳＲＦが１より大きく且つ６より小さくあるように設定される、請求項７に記載の回路。
10. ΔＤｋは、前記第１の誘電体材料及び前記第２の誘電体材料のうちの一方又は双方の１つ以上の特性に基づき、前記１つ以上の特性は、ガラスクロスのスタイル、前記ガラスクロスのプライ数、樹脂含有量、及びガラスの種類のうちの１つ以上を含む、請求項７に記載の回路。
11. 樹脂含有量、樹脂のタイプ、及びガラスの種類のうちの１つ以上に基づいて、前記第１の誘電体材料は前記第１の誘電率を有するように構成され、前記第２の誘電体材料は前記第２の誘電率を有するように構成される、請求項１に記載の回路。
12. 回路を形成する方法であって、
    第１のグランドプレーンを形成し、
    前記第１のグランドプレーンに隣接して第１の誘電体材料を配置して、第１の誘電率を有する第１の誘電体層を形成し、
    前記第１の誘電体層に隣接して第２の誘電体材料を配置して、前記第１の誘電率とは異なる第２の誘電率を有する第２の誘電体層を形成し、
    前記第２の誘電体層に隣接して前記第１の誘電体材料を配置して、前記第１の誘電率を有する第３の誘電体層を形成し、
    前記第３の誘電体層に隣接して第２のグランドプレーンを配置し、
    前記第１の誘電体層と前記第２の誘電体層との境界面に第１の配線を配設し、該第１の配線は、差動信号の第１の信号を搬送するように構成され、
    前記第２の誘電体層と前記第３の誘電体層との境界面に第２の配線を配設し、該第２の配線は、前記第１の配線に実質的に平行にされ且つ少なくとも一部を前記第１の配線と実質的にアライメントされ、該第２の配線は、前記差動信号の第２の信号を搬送するように構成され、前記第１の誘電率と前記第２の誘電率との間の差が、ディファレンシャルモードからコモンモードへの前記差動信号のモード変換を抑圧する、
    ことを有する方法。

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