JP2015213239A - 回路基板及び分波回路 - Google Patents

Abstract

【課題】損失の発生を抑制できる回路基板及び分波回路を提供することである。
【解決手段】基板本体と、基板本体に設けられ、入力経路に含まれる入力信号線路導体と、基板本体の主面に設けられ、かつ、第１の出力経路に含まれる第１の実装部であって、集中定数素子からなるハイパスフィルタが実装される第１の実装部と、基板本体に設けられ、かつ、第１の出力経路に含まれる少なくとも１以上の第１の出力信号線路導体と、基板本体の主面に設けられ、かつ、第２の出力経路に含まれる第２の実装部であって、集中定数素子からなるローパスフィルタが実装される第２の実装部と、を備えており、信号の伝送方向の最も上流側に設けられる第１の出力信号線路導体は、基板本体の主面に実装される第１の集中定数素子を介して入力信号線路導体に接続されること、を特徴とする。
【選択図】図３

Description

本発明は、回路基板に関し、より特定的には、ハイパスフィルタ及びローパスフィルタを備えた分波回路に用いられる回路基板に関する。また、本発明は、前記回路基板を備えた分波回路に関する。

従来の回路基板に関する発明としては、例えば、特許文献１に記載の分波器が知られている。図１９は、特許文献１に記載の分波器１００を示した図である。

該分波器１００は、第１ポートＰ１ないし第３ポートＰ３、ハイパスフィルタｈｐｆ及びローパスフィルタｌｐｆを備えている。第１ポートＰ１は、入力ポートであり、第２ポートＰ２及び第３ポートＰ３は出力ポートである。第１ポートＰ１に接続された信号経路は、枝分かれして第２ポートＰ２及び第３ポートＰ３に接続されている。また、第１ポートＰ１と第２ポートＰ２との間には、ハイパスフィルタｈｐｆが設けられ、第１ポートＰ１と第３ポートＰ３との間には、ローパスフィルタｌｐｆが設けられている。

ところで、特許文献１に記載の分波器１００では、ハイパスフィルタｈｐｆ及びローパスフィルタｌｐｆは、分波器１００を構成する回路基板に設けられた導体層及び回路基板の表面に設けられたチップ部品により構成されている。そして、ポートＰ１とハイパスフィルタｈｐｆとは、回路基板に設けられた導体層からなる信号線により接続されている。このような信号線には、不要なインダクタ成分が発生するので、第１ポートＰ１と第２ポートＰ２との間のインピーダンス整合が崩れる。その結果、第１ポートＰ１と第２ポートＰ２との間において信号の反射が発生し、分波器１００において損失が発生する。

特開２００５−３２３０６４号公報

そこで、本発明の目的は、損失の発生を抑制できる回路基板及び分波回路を提供することである。

本発明の一形態に係る回路基板は、入力経路と、ハイパスフィルタを含み、かつ、該入力経路に接続される第１の出力経路と、ローパスフィルタを含み、かつ、該入力経路に接続される第２の出力経路と、を備えた分波回路に用いられる回路基板であって、基板本体と、前記基板本体に設けられ、前記入力経路に含まれる入力信号線路導体と、前記基板本体の主面に設けられ、かつ、前記第１の出力経路に含まれる第１の実装部であって、集中定数素子からなる前記ハイパスフィルタが実装される第１の実装部と、前記基板本体に設けられ、かつ、前記第１の出力経路に含まれる少なくとも１以上の第１の出力信号線路導体と、前記基板本体の主面に設けられ、かつ、前記第２の出力経路に含まれる第２の実装部であって、集中定数素子からなる前記ローパスフィルタが実装される第２の実装部と、を備えており、信号の伝送方向の最も上流側に設けられる前記第１の出力信号線路導体は、前記基板本体の主面に実装される第１の集中定数素子を介して前記入力信号線路導体に接続されること、を特徴とする。

本発明の一形態に係る分波回路は、前記回路基板と、前記第１の実装部に実装されている前記ハイパスフィルタと、前記第２の実装部に実装されている前記ローパスフィルタと、信号の伝送方向の最も上流側に設けられる前記第１の出力信号線路導体と前記入力信号線路導体とを接続し、前記基板本体の主面に実装される集中定数素子と、を備えていること、を特徴とする。

本発明によれば、損失の発生を抑制できる。

分波回路２の等価回路図である。 分波回路２を上側から平面視した図である。 回路基板４を上側から平面視した図である。 回路基板４を下側から平面視した図である。 変形例に係る分波回路２ａを上側から平面視した図である。 第１のサンプルにおける通過特性Ｓ２１を示したグラフである。 第２のサンプルにおける通過特性Ｓ２１を示したグラフである。 第１のサンプルに相当する第１のモデルの等価回路図である。 第２のサンプルに相当する第２のモデルの等価回路図である。 第１のモデル及び第２のモデルにおける通過特性Ｓ２１を示したグラフである。 コンピュータシミュレーションにおいて用いたモデルの等価回路図である。 第３のモデルにおける反射特性Ｓ３３を示したグラフである。 第４のモデルにおける反射特性Ｓ３３を示したグラフである。 第５のモデルにおける反射特性Ｓ３３を示したグラフである。 分波回路２ｂの等価回路図である。 分波回路２ｂ上側から平面視した図である。 回路基板４ｂを上側から平面視した図である。 回路基板４ｂを下側から平面視した図である。 特許文献１に記載の分波器１００を示した図である。

以下に本発明の一形態に係る回路基板及び分波回路について図面を参照しながら説明する。図１は、分波回路２の等価回路図である。図２は、分波回路２を上側から平面視した図である。図３は、回路基板４を上側から平面視した図である。図４は、回路基板４を下側から平面視した図である。図２ないし図４において、回路基板４の主面の法線方向を上下方向と定義する。また、回路基板４を上側から平面視したときに、長辺が延在する方向を左右方向と定義し、短辺が延在する方向を前後方向と定義する。

まず、図１を参照しながら、分波回路２の回路構成について説明する。分波回路２は、入力ポートＰ１１、出力ポートＰ１２，Ｐ１３、入力経路Ｉ１及び出力経路Ｏ１，Ｏ２を回路構成として備えている。入力ポートは、高周波信号が入力する端子である。出力ポートＰ１２は、入力ポートＰ１１から入力した高周波信号の内、相対的に高い周波数を有する高周波信号が出力する端子である。出力ポートＰ１３は、入力ポートＰ１１から入力した高周波信号の内、相対的に低い周波数を有する高周波信号が出力する端子である。よって、高周波信号は、入力ポートＰ１１から出力ポートＰ１２，Ｐ１３に向かって伝送される。以下では、出力ポートＰ１２，Ｐ１３から入力ポートＰ１１に向かう方向を上流側と呼び、入力ポートＰ１１から出力ポートＰ１２，Ｐ１３に向かう方向を下流側と呼ぶ。

入力経路Ｉ１の上流側の端部は、入力ポートＰ１１に接続されている。入力経路Ｉ１には、入力ポートＰ１１から入力した高周波信号が伝送される。

出力経路Ｏ１の上流側の端部は、入力経路Ｉ１の下流側の端部に接続されている。出力経路Ｏ１の下流側の端部は、出力ポートＰ１２に接続されている。出力経路Ｏ１は、整合回路ＭＣ１及びハイパスフィルタＨＰＦを含んでいる。

整合回路ＭＣ１は、コンデンサ素子Ｃ１、抵抗素子Ｒ１，Ｒ２及びインダクタ素子Ｌ１により構成されており、インピーダンス整合を取るための回路である。コンデンサ素子Ｃ１、抵抗素子Ｒ１，Ｒ２及びインダクタ素子Ｌ１は、集中定数素子（チップ部品）により構成されている。コンデンサ素子Ｃ１と抵抗素子Ｒ２とは、出力経路Ｏ１において直列に接続されている。また、抵抗素子Ｒ１とインダクタ素子Ｌ１とは、コンデンサ素子Ｃ１と抵抗素子Ｒ２との接続部分とグランドとの間に直列接続されている。

ハイパスフィルタＨＰＦは、カットオフ周波数ｆ１よりも高い周波数を有する高周波信号を通過させ、コンデンサ及びインダクタにより構成されている。ハイパスフィルタＨＰＦは、集中定数素子（チップ部品）により構成されている。ハイパスフィルタＨＰＦは、出力経路Ｏ１において、抵抗素子Ｒ２よりも下流側であって出力ポートＰ１２によりも上流側に接続されている。

出力経路Ｏ２の上流側の端部は、入力経路Ｉ１の下流側の端部に接続されている。出力経路Ｏ２の下流側の端部は、出力ポートＰ１３に接続されている。出力経路Ｏ２は、整合回路ＭＣ２及びローパスフィルタＬＰＦを含んでいる。

整合回路ＭＣ２は、インダクタ素子Ｌ２，Ｌ３、抵抗素子Ｒ３及びコンデンサ素子Ｃ２により構成されており、インピーダンス整合を取るための回路である。インダクタ素子Ｌ２，Ｌ３、抵抗素子Ｒ３及びコンデンサ素子Ｃ２は、集中定数素子（チップ部品）により構成されている。インダクタ素子Ｌ２とインダクタ素子Ｌ３とは、出力経路Ｏ２において直列に接続されている。また、抵抗素子Ｒ３とコンデンサ素子Ｃ２とは、インダクタ素子Ｌ２とインダクタ素子Ｌ３との接続部分とグランドとの間に直列接続されている。

ローパスフィルタＬＰＦは、カットオフ周波数ｆ２よりも低い周波数を有する高周波信号を通過させ、コンデンサ及びインダクタにより構成されている。ローパスフィルタＬＰＦは、集中定数素子（チップ部品）により構成されている。ローパスフィルタＬＰＦは、出力経路Ｏ２において、インダクタ素子Ｌ３よりも下流側であって出力ポートＰ１３によりも上流側に接続されている。

次に、図２ないし図４を参照しながら、分波回路２及び回路基板４の構成について説明する。分波回路２は、回路基板４、入力ポートＰ１１、出力ポートＰ１２，Ｐ１３、入力経路Ｉ１及び出力経路Ｏ１，Ｏ２を備えている。なお、図２ないし図４では、入力ポートＰ１１、出力ポートＰ１２，Ｐ１３は、図示されていない。

図３に示す回路基板４は、基板本体６、信号線路導体１０，１２ａ〜１２ｄ，１４ａ〜１４ｄ、ランド部１６ａ〜１６ｃ，１８ａ〜１８ｃ及びグランド導体Ｇ１，Ｇ２を備えている。基板本体６は、上側から平面視したときに長方形状をなす、板状部材である。以下では、基板本体６の上側の主面を表面と呼び、基板本体６の下側の主面を裏面と呼ぶ。

グランド導体Ｇ１，Ｇ２は接地電位に保たれる。グランド導体Ｇ１は、基板本体６の表面の略全面を覆っている。グランド導体Ｇ２は、基板本体６の裏面の全面を覆っている。そして、グランド導体Ｇ１とグランド導体Ｇ２とは、基板本体６を上下方向に貫通する多数のビアホール導体により接続されている。

信号線路導体１０は、基板本体６の表面上に設けられ、入力経路Ｉ１に含まれている。信号線路導体１０の周囲には、グランド導体Ｇ１が設けられていない。すなわち、信号線路導体１０の左右両側には隙間が開けられた状態でグランド導体Ｇ１が設けられている。これにより、信号線路導体１０とグランド導体Ｇ１とは、コプレーナー導波路を構成している。更に、グランド導体Ｇ２は、基板本体６の裏面の全体を覆っているので、上側から平面視したときに、信号線路導体１０と重なっている。これにより、裏面側にグランドを備えたコプレーナー導波路となっている。

信号線路導体１０は、基板本体６の前側の辺の真ん中から後ろ側に向かって延在している線状導体である。信号線路導体１０の後ろ側の端部は、基板本体６の中央（対角線交点）近傍に位置している。また、信号線路導体１０の後ろ側の端部には、後述するチップ部品を実装できるように、左右に並ぶ２つのはんだ部が設けられている。はんだ部は、導体上にはんだが塗布されることにより構成されており、図３では、黒く塗りつぶされて表記されている。

信号線路導体１２ａ〜１２ｄは、基板本体６の表面上に設けられ、出力経路Ｏ２に含まれている。信号線路導体１２ａ〜１２ｄの周囲には、グランド導体Ｇ１が設けられていない。すなわち、信号線路導体１２ａ〜１２ｄの周囲には隙間が開けられた状態でグランド導体Ｇ１が設けられている。これにより、信号線路導体１２ａ〜１２ｄとグランド導体Ｇ１とは、コプレーナー導波路を構成している。更に、グランド導体Ｇ２は、基板本体６の裏面の全体を覆っているので、上側から平面視したときに、信号線路導体１２ａ〜１２ｄと重なっている。これにより、裏面側にグランドを備えたコプレーナー導波路となっている。

信号線路導体１２ａは、信号線路導体１０の後ろ側の端部に対して後ろ側に位置しており、前後方向に延在する線状導体である。信号線路導体１２ａの前側の端部、後ろ側の端部及び中央の３箇所には、はんだ部が設けられている。

信号線路導体１２ｂは、信号線路導体１２ａの後ろ側の端部に対して右側に位置しており、左右方向に延在する線状導体である。信号線路導体１２ｂの左側の端部及び右側の端部の２箇所には、はんだ部が設けられている。信号線路導体１２ｂの右側の端部に設けられているはんだ部は、ランド部１６ａである。

信号線路導体１２ｃは、信号線路導体１２ｂの右側の端部に対して右側に位置しており、左右方向に延在する線状導体である。信号線路導体１２ｃの右側の端部は、基板本体６の右側の辺の中央に位置している。信号線路導体１２ｃの左側の端部には、ランド部１６ｃであるはんだ部が設けられている。

信号線路導体１２ｄは、信号線路導体１２ａに対して左側に位置しており、前後方向に延在する線状導体である。信号線路導体１２ｄの前側の端部及び後ろ側の端部の２箇所には、はんだ部が設けられている。また、信号線路導体１２ｄの後ろ側の端部に対して後ろ側であって、グランド導体Ｇ１上には、はんだ部が設けられている。

ランド部１６ｂは、信号線路導体１２ｂの右側の端部と信号線路導体１２ｃの左側の端部との間に設けられているはんだ部である。ランド部１６ｂは、グランド導体Ｇ１上にはんだが塗布されることにより構成されている。ランド部１６ａ〜１６ｃは、基板本体６の表面上に設けられ、出力経路Ｏ２に含まれている。また、ランド部１６ａ〜１６ｃは、後述するローパスフィルタＬＰＦが実装される実装部である。

信号線路導体１４ａ〜１４ｄは、基板本体６の表面上に設けられ、出力経路Ｏ１に含まれている。信号線路導体１４ａ〜１４ｄの周囲には、グランド導体Ｇ１が設けられていない。すなわち、信号線路導体１４ａ〜１４ｄの周囲には隙間が開けられた状態でグランド導体Ｇ１が設けられている。これにより、信号線路導体１４ａ〜１４ｄとグランド導体Ｇ１とは、コプレーナー導波路を構成している。更に、グランド導体Ｇ２は、基板本体６の裏面の全体を覆っているので、上側から平面視したときに、信号線路導体１４ａ〜１４ｄと重なっている。これにより、信号線路導体１４ａ〜１４ｄとグランド導体Ｇ２とは、マイクロストリップライン構造をなしている。

信号線路導体１４ａは、信号線路導体１０の後ろ側の端部に対して左側に位置しており、左右方向に延在する線状導体である。信号線路導体１４ａの右側の端部、左側の端部及び中央の３箇所には、はんだ部が設けられている。

信号線路導体１４ｂは、信号線路導体１４ａの左側の端部に対して後ろ側に位置しており、前後方向に延在する線状導体である。信号線路導体１４ｂの前側の端部及び後ろ側の端部の２箇所には、はんだ部が設けられている。信号線路導体１４ｂの後ろ側の端部に設けられているはんだ部は、ランド部１８ａである。

信号線路導体１４ｃは、信号線路導体１４ｂの後ろ側の端部に対して後ろ側に位置しており、前後方向に延在する線状導体である。信号線路導体１４ｃの後ろ側の端部は、基板本体６の後ろ側の辺の中央に位置している。信号線路導体１４ｃの前側の端部には、ランド部１８ｃであるはんだ部が設けられている。

信号線路導体１４ｄは、信号線路導体１４ａに対して前側に位置しており、左右方向に延在する線状導体である。信号線路導体１４ｄの右側の端部及び左側の端部の２箇所には、はんだ部が設けられている。また、信号線路導体１４ｄの左側の端部に対して左側であって、グランド導体Ｇ１上には、はんだ部が設けられている。

ランド部１８ｂは、信号線路導体１４ｂの後ろ側の端部と信号線路導体１４ｃの前側の端部との間に設けられているはんだ部である。ランド部１８ｂは、グランド導体Ｇ１上にはんだが塗布されることにより構成されている。ランド部１８ａ〜１８ｃは、基板本体６の表面上に設けられ、出力経路Ｏ１に含まれている。また、ランド部１８ａ〜１８ｃは、後述するハイパスフィルタＨＰＦが実装される実装部である。

信号線路導体１２ａ〜１２ｄは、概略、基板本体６の中央から右方向に向かって延在し、信号線路導体１４ａ〜１４ｄは、概略、基板本体６の中央から後ろ方向に向かって延在している。よって、信号線路導体１２ａ〜１２ｄと信号線路導体１４ａ〜１４ｄとは、信号線路導体１０に関して非対称な構造を有している。

インダクタ素子Ｌ２は、信号線路導体１０の後ろ側の端部に設けられた右側のはんだ部と信号線路導体１２ａの前側の端部に設けられたはんだ部とに実装されている。すなわち、信号線路導体１２ａ〜１２ｄの内の高周波信号の伝送方向の最も上流側に設けられている信号線路導体１２ａの上流側の端部（前側の端部）は、集中定数素子であるインダクタ素子Ｌ２により信号線路導体１０に接続されている。

インダクタ素子Ｌ３は、信号線路導体１２ａの後ろ側の端部に設けられたはんだ部と信号線路導体１２ｂの左側の端部に設けられたはんだ部とに実装されている。抵抗素子Ｒ３は、信号線路導体１２ｂの中央に設けられたはんだ部と信号線路導体１２ｄの前側に設けられたはんだ部とに実装されている。コンデンサ素子Ｃ２は、信号線路導体１２ｄの後ろ側に設けられたはんだ部と該はんだ部の後ろ側であってグランド導体Ｇ１上に設けられたはんだ部とに実装されている。ローパスフィルタＬＰＦは、ランド部１６ａ〜１６ｃに実装されている。

コンデンサ素子Ｃ１は、信号線路導体１０の後ろ側の端部に設けられた左側のはんだ部と信号線路導体１４ａの右側の端部に設けられたはんだ部とに実装されている。すなわち、信号線路導体１４ａ〜１４ｄの内の高周波信号の伝送方向の最も上流側に設けられている信号線路導体１４ａの上流側の端部（右側の端部）は、集中定数素子であるコンデンサ素子Ｃ１により信号線路導体１０に接続されている。

抵抗素子Ｒ２は、信号線路導体１４ａの左側の端部に設けられたはんだ部と信号線路導体１４ｂの前側の端部に設けられたはんだ部とに実装されている。抵抗素子Ｒ１は、信号線路導体１４ｂの中央に設けられたはんだ部と信号線路導体１４ｄの右側に設けられたはんだ部とに実装されている。インダクタ素子Ｌ１は、信号線路導体１４ｄの左側に設けられたはんだ部と該はんだ部の左側であってグランド導体Ｇ１上に設けられたはんだ部とに実装されている。ハイパスフィルタＬＰＦは、ランド部１８ａ〜１８ｃに実装されている。

以上のような分波回路２では、コンデンサ素子Ｃ２は、ローパスフィルタＬＰＦよりもハイパスフィルタＨＰＦの近くに配置されており、グランド導体Ｇ１に接続されている。そのため、整合回路ＭＣ２は、ローパスフィルタＬＰＦよりもハイパスフィルタＨＰＦの近くにおいてグランド導体Ｇ１に接続されている。すなわち、整合回路ＭＣ２は、ローパスフィルタＬＰＦから離れた位置においてグランド導体Ｇ１に接続されている。

（効果）
以上のように構成された分波回路２及び回路基板４によれば、出力経路Ｏ１において発生する損失を低減できる。より詳細には、信号線路導体１４ａ〜１４ｄの内の高周波信号の伝送方向の最も上流側に設けられている信号線路導体１４ａの上流側の端部は、集中定数素子であるコンデンサ素子Ｃ１により信号線路導体１０に接続されている。すなわち、出力経路Ｏ１は、信号線路導体ではなくコンデンサ素子Ｃ１を介して信号線路導体１０に対して不必要な線路導体を持たない形で接続されている。これにより、整合回路ＭＣ１と信号線路導体１０との間には、インダクタ成分となる信号線路導体が存在しない。これにより、入力ポートＰ１１と出力ポートＰ１２との間のインピーダンス整合が崩れることが抑制され、出力経路Ｏ１において発生する損失が低減される。

また、分波回路２及び回路基板４によれば、出力経路Ｏ２において発生する損失を低減できる。より詳細には、信号線路導体１２ａ〜１２ｄの内の高周波信号の伝送方向の最も上流側に設けられている信号線路導体１２ａの上流側の端部は、集中定数素子であるインダクタ素子Ｌ２により信号線路導体１０に接続されている。すなわち、出力経路Ｏ２は、信号線路導体ではなくインダクタ素子Ｌ２を介して信号線路導体１０に対して接続されている。これにより、整合回路ＭＣ２と信号線路導体１０との間には、インダクタ成分となる信号線路導体が存在しない。これにより、入力ポートＰ１１と出力ポートＰ１３との間のインピーダンス整合が崩れることが抑制され、出力経路Ｏ２において発生する損失が低減される。

また、分波回路２及び回路基板４によれば、整合回路ＭＣ２は、ローパスフィルタＬＰＦよりもハイパスフィルタＨＰＦの近くにおいてグランド導体Ｇ１に接続されている。これにより、後述する実験結果及びシミュレーション結果から分かるように、出力ポートＰ１３から出力される高周波信号において、ローパスフィルタＬＰＦのカットオフ周波数ｆ２よりも高い周波数帯域に２つの減衰極が発生するようになる。これにより、出力経路Ｏ２の広帯域化を図ることができる。

また、分波回路２及び回路基板４によれば、信号線路導体１２ａ〜１２ｄと信号線路導体１４ａ〜１４ｄとは、信号線路導体１０に関して非対称な構造を有している。これにより、信号線路導体１２ａ〜１２ｄ，１４ａ〜１４ｄの配置のレイアウトの自由度が高くなる。

また、信号線路導体１０，１２ａ〜１２ｄ，１４ａ〜１４ｄとグランド導体Ｇ１とはコプレーナー導波路を構成している。また、信号線路導体１０，１２ａ〜１２ｄ，１４ａ〜１４ｄとグランド導体Ｇ２とは裏面にグランドを備えたコプレーナー導波路となっている。これにより、信号線路導体１０，１２ａ〜１２ｄ，１４ａ〜１４ｄの特性インピーダンスを所定値（例えば、５０Ωや７５Ω）に整合させることが可能となる。

（実験結果及びシミュレーション結果）
本願発明者は、分波回路２及び回路基板４において、出力経路Ｏ２の減衰する周波数領域の広帯域化を図ることができることをより明確にするために以下に説明する実験を行った。図５は、変形例に係る分波回路２ａを上側から平面視した図である。図５に示す分波回路２ａでは、コンデンサ素子Ｃ２は、ハイパスフィルタＨＰＦよりもローパスフィルタＬＰＦの近くに配置されており、グランド導体Ｇ１に接続されている。そのため、整合回路ＭＣ２は、ハイパスフィルタＨＰＦよりもローパスフィルタＬＰＦの近くにおいてグランド導体Ｇ１に接続されている。

本願発明者は、図２に示す分波回路２の第１のサンプルを作製するとともに、図５に示す第２のサンプルを作製した。そして、第１のサンプル及び第２のサンプルにおいて、Ｓパラメータを測定した。図６は、第１のサンプルにおける通過特性Ｓ２１を示したグラフである。図７は、第２のサンプルにおける通過特性Ｓ２１を示したグラフである。通過特性Ｓ２１とは、入力ポートＰ１１から入力した信号の強度に対する出力ポートＰ１３から出力した高周波信号の強度の比の値を示すパラメータである。

第１のサンプル及び第２のサンプルのローパスフィルタＬＰＦのカットオフ周波数ｆ２は、１．１ＧＨｚ程度である。そして、図７によれば、第２のサンプルでは、カットオフ周波数ｆ２よりも高い周波数である２．５ＧＨｚ近傍において減衰極が発生していない。一方、図６によれば、第１のサンプルでは、カットオフ周波数ｆ２よりも高い周波数である２．５ＧＨｚ近傍において２つの減衰極が発生している。これにより、第１のサンプルでは、カットオフ周波数ｆ２より高い周波数帯域において、大きな減衰量を得ることができ、減衰する周波数領域の広帯域化が図られていることが分かる。

次に、本願発明者は、分波回路２及び回路基板４において、減衰する周波数領域の広帯域化が図られる原因をより明確にするために、以下に説明するコンピュータシミュレーションを行った。図８は、第１のサンプルに相当する第１のモデルの等価回路図である。図９は、第２のサンプルに相当する第２のモデルの等価回路図である。

第１のモデルは、ローパスフィルタＬＰＦとグランドとの間にインダクタ成分が設けられている点において第２のモデルと相違する。以下に、第１のモデルにおいて、ローパスフィルタＬＰＦとグランドとの間にインダクタ成分を設けた理由について説明する。

図５に示す分波回路２ａ（第２のサンプル及び第２のモデルに対応）では、コンデンサ素子Ｃ２とグランド導体Ｇ１とが接続されているはんだ部と、ローパスフィルタＬＰＦとグランド導体Ｇ１とが接続されているはんだ部（ランド部１６ｂ）とが相対的に近い。そのため、コンデンサ素子Ｃ２とグランド導体Ｇ１とが接続されているはんだ部からローパスフィルタＬＰＦとグランド導体Ｇ１とが接続されているはんだ部までの電流経路には、殆どインダクタ成分が発生しない。よって、図９に示す第２のモデルでは、ローパスフィルタＬＦＰとグランドとの間にはインダクタ成分が設けられていない。

一方、図２に示す分波回路２（第１のサンプル及び第１のモデルに対応）では、コンデンサ素子Ｃ２とグランド導体Ｇ１とが接続されているはんだ部と、ローパスフィルタＬＰＦとグランド導体Ｇ１とが接続されているはんだ部（ランド部１６ｂ）とが相対的に遠い。そのため、コンデンサ素子Ｃ２とグランド導体Ｇ１とが接続されているはんだ部からローパスフィルタＬＰＦとグランド導体Ｇ１とが接続されているはんだ部までの電流経路には、インダクタ成分が発生する。よって、第１のモデルでは、ローパスフィルタＬＦＰとグランドとの間にはインダクタ成分が設けられている。

以上のような第１のモデル及び第２のモデルにおいて、Ｓパラメータを算出した。図１０は、第１のモデル及び第２のモデルにおける通過特性Ｓ２１を示したグラフである。

図１０によれば、第２のモデルでは、カットオフ周波数ｆ２よりも高い周波数である２．５ＧＨｚ近傍において減衰極が１つだけ発生した。一方、図１０によれば、第１のモデルでは、第１のサンプルと同様に、カットオフ周波数ｆ２よりも高い周波数である２．５ＧＨｚ近傍において２つの減衰極が発生している。よって、第１のモデルのように、コンデンサ素子Ｃ２とグランド導体Ｇ１とが接続されているはんだ部と、ローパスフィルタＬＰＦとグランド導体Ｇ１とが接続されているはんだ部（ランド部１６ｂ）とを相対的に大きく離すことにより、２つの減衰極を発生させることができることが分かる。そして、これにより、カットオフ周波数ｆ２より高い周波数帯域において、大きな減衰量を得ることができ、減衰する周波数領域の広帯域化が図られていることが分かる。

次に、本願発明者は、分波回路２及び回路基板４において、出力経路Ｏ１において発生する損失を低減できることを明確にするために、以下に説明するコンピュータシミュレーションを行った。図１１は、コンピュータシミュレーションにおいて用いたモデルの等価回路図である。

図１１に示すモデルでは、コンデンサ素子Ｃ１の上流側及び下流側のそれぞれに配線Ｌｉｎｅ１，Ｌｉｎｅ２を配置するとともに、インダクタ素子Ｌ２の上流側及び下流側のそれぞれに配線Ｌｉｎｅ３，Ｌｉｎｅ４を配置した。配線Ｌｉｎｅ１〜Ｌｉｎｅ４は、信号線路導体により構成されている。そして、配線Ｌｉｎｅ１〜Ｌｉｎｅ４の長さを変化させたときの各モデルのＳパラメータを算出した。

第３のモデル：配線Ｌｉｎｅ１の長さ２ｍｍ、配線Ｌｉｎｅ２の長さ２ｍｍ、配線Ｌｉｎｅ３の長さ２ｍｍ、配線Ｌｉｎｅ４の長さ２ｍｍ
第４のモデル：配線Ｌｉｎｅ１の長さ０ｍｍ、配線Ｌｉｎｅ２の長さ４ｍｍ、配線Ｌｉｎｅ３の長さ２ｍｍ、配線Ｌｉｎｅ４の長さ２ｍｍ
第５のモデル：配線Ｌｉｎｅ１の長さ０ｍｍ、配線Ｌｉｎｅ２の長さ４ｍｍ、配線Ｌｉｎｅ３の長さ０ｍｍ、配線Ｌｉｎｅ４の長さ４ｍｍ

また、以下に、第３のモデルないし第５のモデルに共通する条件について記載する。
コンデンサ素子Ｃ１の容量値：１．８ｐＦ
インダクタ素子Ｌ１の容量値：１０ｎＨ
インダクタ素子Ｌ２の容量値：１５ｎＨ
コンデンサ素子Ｃ２の容量値：３．０ｐＦ

第３のモデルは、比較例に相当する。第３のモデルでは、入力経路Ｉ１と出力経路Ｏ１の整合回路ＭＣ１との間、及び、入力経路Ｉ１と出力経路Ｏ２の整合回路ＭＣ２との間に、信号線路導体（配線Ｌｉｎｅ１，Ｌｉｎｅ３）が存在している。

第４のモデルは、実施例に相当する。第４のモデルでは、入力経路Ｉ１と出力経路Ｏ１の整合回路ＭＣ１との間に、信号線路導体（配線Ｌｉｎｅ１）が存在せず、入力経路Ｉ１と出力経路Ｏ２の整合回路ＭＣ２との間に、信号線路導体（配線Ｌｉｎｅ３）が存在している。すなわち、第４のモデルでは、第３のモデルにおいて、入力経路Ｉ１と出力経路Ｏ１の整合回路ＭＣ１との間に存在していた信号線路導体（配線Ｌｉｎｅ１）を、コンデンサ素子Ｃ１の下流側の信号線路導体（配線Ｌｉｎｅ２）に移動させている。

第５のモデルは、実施例に相当する。第５のモデルでは、入力経路Ｉ１と出力経路Ｏ１の整合回路ＭＣ１との間、及び、入力経路Ｉ１と出力経路Ｏ２の整合回路ＭＣ２との間に、信号線路導体（配線Ｌｉｎｅ１，Ｌｉｎｅ３）が存在しない。すなわち、第５のモデルでは、第３のモデルにおいて、入力経路Ｉ１と出力経路Ｏ１の整合回路ＭＣ１との間に存在していた信号線路導体（配線Ｌｉｎｅ１）を、コンデンサ素子Ｃ１の下流側の信号線路導体（配線Ｌｉｎｅ２）に移動させている。更に、第５のモデルでは、第３のモデルにおいて、入力経路Ｉ１と出力経路Ｏ２の整合回路ＭＣ２との間に存在していた信号線路導体（配線Ｌｉｎｅ３）を、インダクタ素子Ｌ２の下流側の信号線路導体（配線Ｌｉｎｅ４）に移動させている。

本願発明者は、第３のモデルないし第５のモデルを用いて、反射特性Ｓ３３を算出した。反射特性Ｓ３３とは、出力ポートＰ１２から入力した信号の強度に対する出力ポートＰ１２から出力した高周波信号の強度の比の値を示すパラメータである。図１２は、第３のモデルにおける反射特性Ｓ３３を示したグラフである。図１３は、第４のモデルにおける反射特性Ｓ３３を示したグラフである。図１４は、第５のモデルにおける反射特性Ｓ３３を示したグラフである。

図１２と図１３とを比較すると、第４のモデルの方が第３のモデルよりも、１．１ＧＨｚ近傍における反射特性Ｓ３３の減少が大きいことが分かる。これにより、入力経路Ｉ１と出力経路Ｏ１の整合回路ＭＣ１との間から信号線路導体を取り除くことにより、反射特性Ｓ３３を減少させることができる。すなわち、出力経路Ｏ１において発生する損失を低減できることが分かる。

また、図１３と図１４とを比較すると、第４のモデルと第５のモデルとにおいて、１．１ＧＨｚ近傍における反射特性Ｓ３３の減少が同等であることが分かる。これにより、反射特性Ｓ３３が１．１ＧＨｚ近傍において大きく減少した原因は、入力経路Ｉ１と出力経路Ｏ２の整合回路ＭＣ２との間から信号線路導体を取り除いたことではなく、入力経路Ｉ１と出力経路Ｏ１の整合回路ＭＣ１との間から信号線路導体を取り除いたことであることが明確になった。

（変形例）
以下に本発明の変形例に係る回路基板及び分波回路について図面を参照しながら説明する。図１５は、分波回路２ｂの等価回路図である。図１６は、分波回路２ｂ上側から平面視した図である。図１７は、回路基板４ｂを上側から平面視した図である。図１８は、回路基板４ｂを下側から平面視した図である。図１５ないし図１８において、回路基板４ｂの主面の法線方向を上下方向と定義する。

まず、図１５を参照しながら、分波回路２ｂの回路構成について説明する。分波回路２ｂの等価回路は、抵抗素子Ｒ２，Ｒ３及びインダクタ素子Ｌ３が設けられていない点において、分波回路２の等価回路と相違する。分波回路２ｂの等価回路のその他の構成は、分波回路２の等価回路の構成と同じであるので説明を省略する。

次に、図１６ないし図１８を参照しながら、分波回路２ｂ及び回路基板４ｂの構成について説明する。分波回路２ｂは、回路基板４ｂ、入力ポートＰ１１、出力ポートＰ１２，Ｐ１３、入力経路Ｉ１及び出力経路Ｏ１，Ｏ２を備えている。なお、図１６ないし図１８では、入力ポートＰ１１、出力ポートＰ１２，Ｐ１３は、図示されていない。

回路基板４ｂは、基板本体６、信号線路導体１０，１２ｅ，１２ｆ，１４ｅ〜１４ｇ、ランド部１６ａ〜１６ｃ，１８ａ〜１８ｃ及びグランド導体Ｇ１，Ｇ２を備えている。基板本体６は、上側から平面視したときに長方形状をなす、板状部材である。以下では、基板本体６の上側の主面を表面と呼び、基板本体６の下側の主面を裏面と呼ぶ。

回路基板４ｂのグランド導体Ｇ１，Ｇ２は、回路基板４のグランド導体Ｇ１，Ｇ２と同じであるので説明を省略する。

回路基板４ｂの信号線路導体１０は、回路基板４の信号線路導体１０と同じであるので詳細な説明を省略する。また、信号線路導体１０の後ろ側の端部には、後述するチップ部品を実装できるように、左右に並ぶ２つのはんだ部が設けられている。はんだ部は、導体上にはんだが塗布されることにより構成されており、図１７では、黒く塗りつぶされて表記されている。

信号線路導体１２ｅ，１２ｆは、基板本体６の表面上に設けられ、出力経路Ｏ２に含まれている。信号線路導体１２ｅ，１２ｆの周囲には、グランド導体Ｇ１が設けられていない。これにより、信号線路導体１２ｅ，１２ｆとグランド導体Ｇ１とは、コプレーナー導波路を構成している。更に、グランド導体Ｇ２は、基板本体６の裏面の全体を覆っているので、上側から平面視したときに、信号線路導体１２ｅ，１２ｆと重なっている。これにより、信号線路導体１２ｅ，１２ｆとグランド導体Ｇ２とは、裏面グランドを備えたコプレーナー導波路となっている。

信号線路導体１２ｅは、信号線路導体１０の後ろ側の端部に対して右側に位置しており、左右方向に延在する線状導体である。信号線路導体１２ｅの左側の端部、右側の端部及び中央の３箇所には、はんだ部が設けられている。信号線路導体１２ｅの右側の端部に設けられているはんだ部は、ランド部１６ａである。

信号線路導体１２ｆは、信号線路導体１２ｅの右側の端部に対して右側に位置しており、左右方向に延在する線状導体である。信号線路導体１２ｆの右側の端部は、基板本体６の右側の辺に位置している。信号線路導体１２ｆの左側の端部には、ランド部１６ｃであるはんだ部が設けられている。

ランド部１６ｂは、信号線路導体１２ｅの右側の端部と信号線路導体１２ｆの左側の端部との間に設けられているはんだ部である。ランド部１６ｂは、グランド導体Ｇ１上にはんだが塗布されることにより構成されている。ランド部１６ａ〜１６ｃは、基板本体６の表面上に設けられ、出力経路Ｏ２に含まれている。また、ランド部１６ａ〜１６ｃは、後述するローパスフィルタＬＰＦが実装されるランド部である。

信号線路導体１４ｅ〜１４ｇは、基板本体６の表面上に設けられ、出力経路Ｏ１に含まれている。信号線路導体１４ｅ〜１４ｇの周囲には、グランド導体Ｇ１が設けられていない。これにより、信号線路導体１４ｅ〜１４ｇとグランド導体Ｇ１とは、コプレーナー導波路を構成している。更に、グランド導体Ｇ２は、基板本体６の裏面の全体を覆っているので、上側から平面視したときに、信号線路導体１４ｅ〜１４ｇと重なっている。これにより、信号線路導体１４ｅ〜１４ｇとグランド導体Ｇ２とは、裏面グランドを備えたコプレーナー導波路となっている。

信号線路導体１４ｅは、信号線路導体１０の後ろ側の端部に対して左側に位置しており、左右方向に延在する線状導体である。信号線路導体１４ｅの右側の端部、左側の端部及び中央の３箇所には、はんだ部が設けられている。信号線路導体１４ｅの左側の端部に設けられているはんだ部は、ランド部１８ａである。

信号線路導体１４ｆは、信号線路導体１４ｅの左側の端部に対して左側に位置しており、左右方向に延在する線状導体である。信号線路導体１４ｆの左側の端部は、基板本体６の左側の辺に位置している。信号線路導体１４ｆの右側の端部には、ランド部１８ｃであるはんだ部が設けられている。

信号線路導体１４ｇは、信号線路導体１４ｅに対して後ろ側に位置しており、前後方向に延在する線状導体である。信号線路導体１４ｅの前側の端部及び後ろ側の端部の２箇所には、はんだ部が設けられている。また、信号線路導体１４ｇの後ろ側の端部に対して後ろ側であって、グランド導体Ｇ１上には、はんだ部が設けられている。

ランド部１８ｂは、信号線路導体１４ｅの左側の端部と信号線路導体１４ｆの右側の端部との間に設けられているはんだ部である。ランド部１８ｂは、グランド導体Ｇ１上にはんだが塗布されることにより構成されている。

以上のように、信号線路導体１２ｅ，１２ｆは、概略、基板本体６の中央から右方向に向かって延在している。信号線路導体１４ｅ〜１４ｇは、概略、基板本体６の中央から左方向に向かって延在している。これにより、信号線路導体１２ｅ，１２ｆと信号線路導体１４ｅ〜１４ｇとは、信号線路導体１０に関して実質的に線対称な構造を有している。

図１６に示すインダクタ素子Ｌ２は、信号線路導体１０の後ろ側の端部に設けられた右側のはんだ部と信号線路導体１２ｅの左側の端部に設けられたはんだ部とに実装されている。すなわち、信号線路導体１２ｅ，１２ｆの内の高周波信号の伝送方向の最も上流側に設けられている信号線路導体１２ｅの上流側の端部（左側の端部）は、集中定数素子であるインダクタ素子Ｌ２により信号線路導体１０に接続されている。すなわち、不必要な線路導体を備えることなく接続することができる。

図１５に示すコンデンサ素子Ｃ２は、信号線路導体１２ｅの中央に設けられたはんだ部と該はんだ部の後ろ側であってグランド導体Ｇ１上に設けられたはんだ部とに実装されている。ローパスフィルタＬＰＦは、ランド部１６ａ〜１６ｃに実装されている。

コンデンサ素子Ｃ１は、信号線路導体１０の後ろ側の端部に設けられた左側のはんだ部と信号線路導体１４ｅの右側の端部に設けられたはんだ部とに実装されている。すなわち、信号線路導体１４ｅ〜１４ｇの内の高周波信号の伝送方向の最も上流側に設けられている信号線路導体１４ｅの上流側の端部（右側の端部）は、集中定数素子であるコンデンサ素子Ｃ１により信号線路導体１０に接続されている。すなわち、不必要な線路導体を備えることなく接続することができる。

抵抗素子Ｒ１は、信号線路導体１４ｅの中央に設けられたはんだ部と信号線路導体１４ｇの前側の端部に設けられたはんだ部とに実装されている。インダクタ素子Ｌ１は、信号線路導体１４ｇの後ろ側の端部に設けられたはんだ部と該はんだ部の後ろ側であってグランド導体Ｇ１上に設けられたはんだ部とに実装されている。ハイパスフィルタＨＰＦは、ランド部１８ａ〜１８ｃに実装されている。

以上のように構成された分波回路２ｂ及び回路基板４ｂも、分波回路２及び回路基板４と同じ作用効果を奏することができる。

（その他の実施形態）
本発明に係る分波回路及び回路基板は、分波回路２，２ａ，２ｂ及び回路基板４，４ａ，４ｂに限らず、その要旨の範囲内において変更可能である。

なお、分波回路２，２ａ，２ｂ及び回路基板４，４ａ，４ｂの構成を任意に組み合わせてもよい。

また、分波回路２，２ａ，２ｂ及び回路基板４，４ａ，４ｂは、２つの出力経路Ｏ１，Ｏ２を備えているが、３つ以上の出力経路を備えていてもよい。

グランド導体Ｇ２は、基板本体６の裏面に設けられているが、基板本体６内に設けられていてもよい。

また、分波回路２，２ａ及び回路基板４，４ａでは、信号線路導体１４ａ〜１４ｄの内の高周波信号の伝送方向の最も上流側に設けられている信号線路導体１４ａの上流側の端部は、集中定数素子であるコンデンサ素子Ｃ１により信号線路導体１０に接続されていなくてもよい。すなわち、信号線路導体１４ａが信号線路導体１０に直接に接続されていてもよい。同様に、分波回路２ｂ及び回路基板４ｂでは、信号線路導体１４ｅ〜１４ｇの内の高周波信号の伝送方向の最も上流側に設けられている信号線路導体１４ｅの上流側の端部は、集中定数素子であるコンデンサ素子Ｃ１により信号線路導体１０に接続されていなくてもよい。すなわち、信号線路導体１４ｅが信号線路導体１０に直接に接続されていてもよい。

また、信号線路導体１４ａ〜１４ｄの内の高周波信号の伝送方向の最も上流側に設けられている信号線路導体１４ａの上流側の端部と信号線路導体１０とを接続するコンデンサ素子Ｃ１は、整合回路ＭＣ１の一部を構成するのではなく、ハイパスフィルタＨＰＦの一部を構成していてもよい。

また、ハイパスフィルタＨＰＦ及びローパスフィルタＬＰＦは、１つのチップ部品ではなく複数のチップ部品により構成されていてもよい。

なお、分波回路２，２ａ，２ｂ及び回路基板４，４ａ，４ｂにおいて、インダクタ素子Ｌ１の巻回軸と、ハイパスフィルタＨＰＦに含まれるインダクタの巻回軸とは直交していることが好ましい。例えば、インダクタ素子Ｌ１の巻回軸が前後方向に延在し、ハイパスフィルタＨＰＦに含まれるインダクタの巻回軸が左右方向に延在することが好ましい。これにより、インダクタ素子Ｌ１とハイパスフィルタＨＰＦに含まれるインダクタとが磁界結合することが抑制されるようになる。

なお、分波回路２，２ａ，２ｂ及び回路基板４，４ａ，４ｂにおいて、信号線路導体１０，１２ａ〜１２ｆ，１４ａ〜１４ｇは、基板本体６の表面上に設けられている導体層により構成されているが、基板本体６内に設けられている導体層により構成されていてもよい。

なお、分波回路２，２ａ及び回路基板４，４ａにおいて、コンデンサ素子Ｃ１は、信号線路導体１４ａにおいて上流側の端部以外の部分において接続されていてもよい。同様に、分波回路２ｂ及び回路基板４ｂにおいて、コンデンサ素子Ｃ１は、信号線路導体１４ｅにおいて上流側の端部以外の部分において接続されていてもよい。

また、分波回路２，２ａ及び回路基板４，４ａにおいて、インダクタ素子Ｌ２は、信号線路導体１２ａにおいて上流側の端部以外の部分において接続されていてもよい。同様に、分波回路２ｂ及び回路基板４ｂにおいて、インダクタ素子Ｌ２は、信号線路導体１２ｅにおいて上流側の端部以外の部分において接続されていてもよい。

なお、分波回路２，２ａ及び回路基板４，４ａにおいて、信号線路導体１０，１２ａ〜１２ｆ，１４ａ〜１４ｇは、マイクロストリップライン構造をなしていてもよい。

また、分波回路２，２ａ及び回路基板４，４ａにおいて、抵抗素子Ｒ１〜Ｒ３の代わりに、コンデンサ素子やインダクタ素子等の他の受動素子が設けられてもよい。

また、分波回路２，２ａ及び回路基板４，４ａにおいて、出力経路Ｏ１と出力経路Ｏ２との位置関係が入れ替わってもよい。

本発明は、分波回路及び回路基板に適用可能であり、特に、損失の発生を抑制できる点において優れている。

２，２ａ：分波回路
４，４ａ：回路基板
６：基板本体
１０，１２ａ〜１２ｆ，１４ａ〜１４ｇ：信号線路導体
１６ａ〜１６ｃ，１８ａ〜１８ｃ：ランド部
Ｃ１，Ｃ２：コンデンサ素子
Ｇ１，Ｇ２：グランド導体
Ｉ１：入力経路
Ｌ１〜Ｌ３：インダクタ素子
ＬＰＦ：ローパスフィルタ
ＭＣ１：整合回路
ＭＣ２：整合回路
Ｏ１：出力経路
Ｏ２：出力経路
Ｐ１１〜Ｐ１３：入力ポート
Ｒ１〜Ｒ３：抵抗素子

Claims (10)

1. 入力経路と、ハイパスフィルタを含み、かつ、該入力経路に接続される第１の出力経路と、ローパスフィルタを含み、かつ、該入力経路に接続される第２の出力経路と、を備えた分波回路に用いられる回路基板であって、
   基板本体と、
   前記基板本体に設けられ、前記入力経路に含まれる入力信号線路導体と、
   前記基板本体の主面に設けられ、かつ、前記第１の出力経路に含まれる第１の実装部であって、集中定数素子からなる前記ハイパスフィルタが実装される第１の実装部と、
   前記基板本体に設けられ、かつ、前記第１の出力経路に含まれる少なくとも１以上の第１の出力信号線路導体と、
   前記基板本体の主面に設けられ、かつ、前記第２の出力経路に含まれる第２の実装部であって、集中定数素子からなる前記ローパスフィルタが実装される第２の実装部と、
   を備えており、
   信号の伝送方向の最も上流側に設けられる前記第１の出力信号線路導体は、前記基板本体の主面に実装される第１の集中定数素子を介して前記入力信号線路導体に接続されること、
   を特徴とする回路基板。
2. 前記第１の出力経路は、前記第１の集中定数素子を含む第１の整合回路を含んでいること、
   を特徴とする請求項１に記載の回路基板。
3. 前記第１の整合回路は、インダクタ素子を含み、
   前記インダクタ素子の巻回軸と、前記ハイパスフィルタに含まれるインダクタの巻回軸とは直交していること、
   を特徴とする請求項２に記載の回路基板。
4. 前記基板本体に設けられ、かつ、前記第２の出力経路に含まれる少なくとも１以上の第２の出力信号線路導体を、
   更に備えており、
   信号の伝送方向の最も上流側に設けられる前記第２の出力信号線路導体は、前記基板本体の主面に実装される第２の集中定数素子を介して前記入力信号線路導体に接続されること、
   を特徴とする請求項１ないし請求項３のいずれかに記載の回路基板。
5. 前記第２の出力経路は、前記第２の集中定数素子を含む第２の整合回路を含んでいること、
   を特徴とする請求項４に記載の回路基板。
6. 前記基板本体の主面に設けられ、接地電位に保たれる第１の接地導体を、
   更に備えており、
   前記第２の整合回路は、前記ローパスフィルタよりも前記ハイパスフィルタの近くにおいて前記第１の接地導体に接続されること、
   を特徴とする請求項５に記載の回路基板。
7. 前記第１の出力信号線路導体と前記第２の出力信号線路導体とは、前記入力信号線路導体に関して非対称な構造を有していること、
   を特徴とする請求項４ないし請求項６のいずれかに記載の回路基板。
8. 前記基板本体の主面に設けられ、接地電位に保たれる第１の接地導体を、
   更に備えており、
   前記入力信号線路導体は、前記第１の接地導体と共にコプレーナー導波路を構成していること、
   を特徴とする請求項１ないし請求項７のいずれかに記載の回路基板。
9. 前記基板本体に設けられている第２の接地導体であって、該基板本体の主面の法線方向から平面視したときに、前記入力信号線路導体と重なっている第２の接地導体を、
   更に備えていること、
   を特徴とする請求項１ないし請求項８のいずれかに記載の回路基板。
10. 請求項１に記載の回路基板と、
    前記第１の実装部に実装されている前記ハイパスフィルタと、
    前記第２の実装部に実装されている前記ローパスフィルタと、
    信号の伝送方向の最も上流側に設けられる前記第１の出力信号線路導体と前記入力信号線路導体とを接続し、前記基板本体の主面に実装される集中定数素子と、
    を備えていること、
    を特徴とする分波回路。

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