JP2015198278A - 情報処理装置、転送装置、および制御方法 - Google Patents
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- 238000012546 transfer Methods 0.000 title claims abstract description 41
- 230000010365 information processing Effects 0.000 title claims description 24
- 238000000034 method Methods 0.000 title claims description 20
- 230000005540 biological transmission Effects 0.000 claims abstract description 148
- 238000012545 processing Methods 0.000 claims abstract description 47
- 238000012790 confirmation Methods 0.000 claims description 48
- 230000004044 response Effects 0.000 claims description 24
- 239000000872 buffer Substances 0.000 description 125
- 230000015654 memory Effects 0.000 description 55
- 238000006243 chemical reaction Methods 0.000 description 48
- 238000010586 diagram Methods 0.000 description 14
- 238000004891 communication Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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Abstract
【解決手段】記憶装置から読み出されるデータを処理装置に転送する転送装置において、前記転送装置は、保持部が有する複数のエントリのいずれかに保持され、前記処理装置に送信される送信データ又は送信済みの送信データのうち、前記エントリの位置を示す位置情報に基づいた送信予定の送信データの情報を示す送信予定データ情報と、前記エントリの位置を示す位置情報に基づいた前記処理装置への到着が未確認である送信データの情報を示す送達未確認データ情報とをそれぞれ生成するとともに、前記送信予定データ情報または前記送達未確認データ情報が所定の条件を満たすかについての判定結果に基づき、停止要求をそれぞれ出力する複数の送受信部と、前記停止要求が前記送受信部から入力された場合、入力された前記停止要求の出力元の送受信部に対し、前記記憶装置から受信したデータの振り分けを停止する振分部とを有する。
【選択図】図10
Description
サーバ2101は、Central Processing Unit(CPU)2201、プロトコル変換チップ2301、およびメモリ2401−i(i=1、2)を備える。
シリアルインターフェイス2211−jは、プロトコル変換チップ2301のシリアルインターフェイス2321−jとシリアルバスを介して接続し、シリアルデータを送受信する。シリアルインターフェイス2211−iは、シリアルデータとパラレルデータを相互に変換する。
シリアルインターフェイス2321−jは、再送バッファ2322−j、再送バッファ制御部2323−j、および受信部2324−jを備える。
前記複数の送受信部は、保持部が有する複数のエントリのいずれかに保持され、前記処理装置に送信される送信データ又は送信済みの送信データのうち、前記エントリの位置を示す位置情報に基づいた送信予定の送信データの情報を示す送信予定データ情報と、前記エントリの位置を示す位置情報に基づいた前記処理装置への到着が未確認である送信データの情報を示す送達未確認データ情報とをそれぞれ生成するとともに、前記送信予定データ情報または前記送達未確認データ情報が所定の条件を満たすかについての判定結果に基づき、停止要求をそれぞれ出力する。
図9は、実施の形態に係るサーバの構成図である。
CPU201は、データのリクエストをプロトコル変換チップ301に送信し、メモリ401からプロトコル変換チップ301を介してデータを受信する。
シリアルインターフェイス211−jは、プロトコル変換チップ301のシリアルインターフェイス321−jとシリアルバスを介して接続し、シリアルデータを送受信する。シリアルインターフェイス211−iは、シリアルデータとパラレルデータを相互に変換する。
シリアルインターフェイス321−jは、再送バッファ322−j、再送バッファ制御部323−j、および受信部324−jを備える。
プロトコル変換部331は、パケット振り分け部341、閾値判定部351−j、およびリクエストポート部361を備える。
リクエストポート部361がメモリ401にリクエストを送信してから該リクエストに対する応答をパケット振り分け部341が受信するまでの間に再送バッファ322−jが送出可能なデータサイズ = 16バイト * z/x
一定期間Dの間に再送バッファ322−jが送出可能なデータサイズ = 16バイト * t/x
再送バッファ322−jの容量 = 16バイト * 512
次に、プロトコル変換チップ301のシリアルインターフェイス321の詳細について説明する。
リクエストポート部361は、入力されたリクエスト停止要求#jを一定時間遅延させ、供給停止指示#jとして出力する。
図14のタイムチャートは、サイクル0からサイクル55までの信号またはデータを示し、上から順に、リクエスト停止要求#1、リクエスト停止要求#2、リクエスト停止要求#3、供給停止指示#1、供給停止指示#2、供給停止指示#3、リクエスト投入制限信号、メモリ#1へのリクエスト、メモリ#2へのリクエスト、メモリ#1からの応答、メモリ#2からの応答、シリアルインターフェイス#1への応答、シリアルインターフェイス#2への応答、シリアルインターフェイス#3への応答を示す。
上述のように3つのリクエスト停止要求#1〜#3のうちリクエスト停止要求#1がサイクル14でオンとなっている。そのため、リクエスト投入制限信号は、サイクル14で、リクエストの回数を2/3とすることを示す信号となる。また、リクエスト停止要求#1は、サイクル32でオフとなるので、リクエスト投入制限信号もサイクル32でオフとなる。
サーバ1101は、CPU1201、プロトコル変換チップ1301、およびメモリ1401−i(i=1、2)を備える。
シリアライザ1325−jは、再送バッファ1322−jから受信したパラレルデータをシリアルデータに変換し、シリアルデータをCPU1201に送信する。
実施の形態のプロトコル変換チップによれば、送信されるパケットまたは送達未確認のパケットを多く格納しているシリアルインターフェイスにパケットを振り分けないことで、パケット間のレイテンシのばらつきを減少させることができる。
(付記1)
データを記憶する記憶装置と、前記記憶装置にリクエストを送信する処理装置と、前記記憶装置から読み出されるデータを前記処理装置に転送する転送装置とを備える情報処理装置において、
前記転送装置は、
保持部が有する複数のエントリのいずれかに保持され、前記処理装置に送信される送信データ又は送信済みの送信データのうち、前記エントリの位置を示す位置情報に基づいた送信予定の送信データの情報を示す送信予定データ情報と、前記エントリの位置を示す位置情報に基づいた前記処理装置への到着が未確認である送信データの情報を示す送達未確認データ情報とをそれぞれ生成するとともに、前記送信予定データ情報または前記送達未確認データ情報が所定の条件を満たすかについての判定結果に基づき、停止要求をそれぞれ出力する複数の送受信部と、
前記停止要求が前記送受信部から入力された場合、入力された前記停止要求の出力元の送受信部に対し、前記記憶装置から受信したデータの振り分けを停止する振分部とを有することを特徴とする情報処理装置。
(付記2)
前記転送装置は、前記停止要求の数に応じて、所定時間内の前記リクエストの送信の回数を減らすことを特徴とする付記1記載の情報処理装置。
(付記3)
前記送信予定データ情報は、前記送信予定の送信データの合計サイズを示す送信予定サイズであり、
前記送達未確認データ情報は、前記処理装置への到着が未確認である送信データの合計サイズを示す送達未確認サイズであり、
前記複数の送受信部のそれぞれは、
前記送信予定サイズが第1の閾値より大きいまたは前記送達未確認サイズが第2の閾値より大きい場合に前記停止要求を出力し、
前記送信予定サイズが前記第1の閾値より小さい第3の閾値以下、且つ前記送達未確認サイズが前記第2の閾値以下である場合に前記停止要求の出力を停止することを特徴とする付記1または2に記載の情報処理装置。
(付記4)
前記振分部は、前記停止要求が入力されてから一定時間後に、前記記憶装置から受信したデータの振り分けを停止し、
前記一定時間は、前記転送装置が前記記憶装置に前記リクエストを送信してから前記リクエストに対する応答を前記振分部が受信するまでの時間であることを特徴とする付記1乃至3のいずれか1項に記載の情報処理装置。
(付記5)
前記複数の送受信部のそれぞれは、
データの書き込み位置を示す書き込み位置情報と、データの読み出し位置を示す読み出し位置情報と、前記処理装置への到着が確認されたデータの位置を示す送達確認位置情報と、を有し、
前記書き込み位置情報から前記読み出し位置情報を減算することで前記送信予定サイズを算出し、
前記書き込み位置情報から前記送達確認位置情報を減算することで前記送達未確認サイズを算出することを特徴とする付記3または4に記載の情報処理装置。
(付記6)
データを記憶する記憶装置と、前記記憶装置にリクエストを送信する処理装置とに接続され、前記記憶装置から読み出されるデータを前記処理装置に転送する転送装置において、
保持部が有する複数のエントリのいずれかに保持され、前記処理装置に送信される送信データ又は送信済みの送信データのうち、前記エントリの位置を示す位置情報に基づいた送信予定の送信データの情報を示す送信予定データ情報と、前記エントリの位置を示す位置情報に基づいた前記処理装置への到着が未確認である送信データの情報を示す送達未確認データ情報とをそれぞれ生成するとともに、前記送信予定データ情報または前記送達未確認データ情報が所定の条件を満たすかについての判定結果に基づき、停止要求をそれぞれ出力する複数の送受信部と、
前記停止要求が前記送受信部から入力された場合、入力された前記停止要求の出力元の送受信部に対し、前記記憶装置から受信したデータの振り分けを停止する振分部とを有することを特徴とする転送装置。
(付記7)
前記転送装置は、前記停止要求の数に応じて、所定時間内の前記リクエストの送信の回数を減らすことを特徴とする6記載の転送装置。
(付記8)
前記送信予定データ情報は、前記送信予定の送信データの合計サイズを示す送信予定サイズであり、
前記送達未確認データ情報は、前記処理装置への到着が未確認である送信データの合計サイズを示す送達未確認サイズであり、
前記複数の送受信部のそれぞれは、
前記送信予定サイズが第1の閾値より大きいまたは前記送達未確認サイズが第2の閾値より大きい場合に前記停止要求を出力し、
前記送信予定サイズが前記第1の閾値より小さい第3の閾値以下、且つ前記送達未確認サイズが前記第2の閾値以下である場合に前記停止要求の出力を停止することを特徴とする付記6または7に記載の転送装置。
(付記9)
前記振分部は、前記停止要求が入力されてから一定時間後に、前記記憶装置から受信したデータの振り分けを停止し、
前記一定時間は、前記転送装置が前記記憶装置に前記リクエストを送信してから前記リクエストに対する応答を前記振り分け部が受信するまでの時間であることを特徴とする付記6乃至8のいずれか1項に記載の転送装置。
(付記10)
前記複数の送受信部のそれぞれは、
データの書き込み位置を示す書き込み位置情報と、データの読み出し位置を示す読み出し位置情報と、前記処理装置への到着が確認されたデータの位置を示す送達確認位置情報と、を有し、
前記書き込み位置情報から前記読み出し位置情報を減算することで前記送信予定サイズを算出し、
前記書き込み位置情報から前記送達確認位置情報を減算することで前記送達未確認サイズを算出することを特徴とする付記8または9に記載の転送装置。
(付記11)
データを記憶する記憶装置と、前記記憶装置にリクエストを送信する処理装置と、前記記憶装置から読み出されるデータを前記処理装置に転送する転送装置とを備える情報処理装置の制御方法において、
前記情報処理装置が有する複数の送受信部が、保持部が有する複数のエントリのいずれかに保持され、前記処理装置に送信される送信データ又は送信済みの送信データのうち、前記エントリの位置を示す位置情報に基づいた送信予定の送信データの情報を示す送信予定データ情報と、前記エントリの位置を示す位置情報に基づいた前記処理装置への到着が未確認である送信データの情報を示す送達未確認データ情報とをそれぞれ生成し、
前記複数の送受信部が、前記送信予定データ情報または前記送達未確認データ情報が所定の条件を満たすかについての判定結果に基づき、停止要求をそれぞれ出力し、
前記情報処理装置が有する振分部が、前記停止要求が前記送受信部から入力された場合、入力された前記停止要求の出力元の送受信部に対し、前記記憶装置から受信したデータの振り分けを停止することを特徴とする制御方法。
(付記12)
前記転送装置が前記記憶装置に前記リクエストを送信する処理をさらに備え、
前記リクエストを送信する処理において、前記リクエスト停止要求の数に応じて、所定時間内の前記リクエストの送信の回数を減らすことを特徴とする付記11記載の制御方法。
(付記13)
前記送信予定データ情報は、前記送信予定の送信データの合計サイズを示す送信予定サイズであり、
前記送達未確認データ情報は、前記処理装置への到着が未確認である送信データの合計サイズを示す送達未確認サイズであり、
前記停止要求を出力する処理は、
前記送信予定サイズが第1の閾値より大きいまたは前記送達未確認サイズが第2の閾値より大きい場合に前記停止要求を出力し、
前記送信予定サイズが前記第1の閾値より小さい第3の閾値以下、且つ前記送達未確認サイズが前記第2の閾値以下である場合に前記停止要求の出力を停止することを特徴とする付記11または12に記載の制御方法。
(付記14)
前記データの振り分けを停止する処理は、前記停止要求が入力されてから一定時間後に、前記記憶装置から受信したデータの振り分けを停止し、
前記一定時間は、前記転送装置が前記記憶装置に前記リクエストを送信してから前記リクエストに対する応答を前記振分部が受信するまでの時間であることを特徴とする付記11乃至13のいずれか1項に記載の制御方法。
(付記15)
前記停止要求を出力する処理において、前記データの書き込み位置を示す書き込み位置情報からデータの読み出し位置を示す読み出し位置情報を減算することで前記送信予定サイズを算出し、前記書き込み位置情報から前記処理装置への到着が確認されたデータの位置を示す送達確認位置情報を減算することで前記送達未確認サイズを算出することを特徴とする付記13または14に記載の制御方法。
201 CPU
211 シリアルインターフェイス
301 プロトコル変換チップ
311 パラレルインターフェイス
321 シリアルインターフェイス
322 再送バッファ
323 再送バッファ制御部
324 受信部
331 プロトコル変換部
341 パケット振り分け部
351 閾値判定部
361 リクエストポート部
362 シフトレジスタ
363 リクエスト制限部
364 リクエストポート
401 メモリ
Claims (7)
- データを記憶する記憶装置と、前記記憶装置にリクエストを送信する処理装置と、前記記憶装置から読み出されるデータを前記処理装置に転送する転送装置とを備える情報処理装置において、
前記転送装置は、
保持部が有する複数のエントリのいずれかに保持され、前記処理装置に送信される送信データ又は送信済みの送信データのうち、前記エントリの位置を示す位置情報に基づいた送信予定の送信データの情報を示す送信予定データ情報と、前記エントリの位置を示す位置情報に基づいた前記処理装置への到着が未確認である送信データの情報を示す送達未確認データ情報とをそれぞれ生成するとともに、前記送信予定データ情報または前記送達未確認データ情報が所定の条件を満たすかについての判定結果に基づき、停止要求をそれぞれ出力する複数の送受信部と、
前記停止要求が前記送受信部から入力された場合、入力された前記停止要求の出力元の送受信部に対し、前記記憶装置から受信したデータの振り分けを停止する振分部とを有することを特徴とする情報処理装置。 - 前記転送装置は、前記停止要求の数に応じて、所定時間内の前記リクエストの送信の回数を減らすことを特徴とする請求項1記載の情報処理装置。
- 前記送信予定データ情報は、前記送信予定の送信データの合計サイズを示す送信予定サイズであり、
前記送達未確認データ情報は、前記処理装置への到着が未確認である送信データの合計サイズを示す送達未確認サイズであり、
前記複数の送受信部のそれぞれは、
前記送信予定サイズが第1の閾値より大きいまたは前記送達未確認サイズが第2の閾値より大きい場合に前記停止要求を出力し、
前記送信予定サイズが前記第1の閾値より小さい第3の閾値以下、且つ前記送達未確認サイズが前記第2の閾値以下である場合に前記停止要求の出力を停止することを特徴とする請求項1または2に記載の情報処理装置。 - 前記振分部は、前記停止要求が入力されてから一定時間後に、前記記憶装置から受信したデータの振り分けを停止し、
前記一定時間は、前記転送装置が前記記憶装置に前記リクエストを送信してから前記リクエストに対する応答を前記振分部が受信するまでの時間であることを特徴とする請求項1乃至3のいずれか1項に記載の情報処理装置。 - 前記複数の送受信部のそれぞれは、
データの書き込み位置を示す書き込み位置情報と、データの読み出し位置を示す読み出し位置情報と、前記処理装置への到着が確認されたデータの位置を示す送達確認位置情報と、を有し、
前記書き込み位置情報から前記読み出し位置情報を減算することで前記送信予定サイズを算出し、
前記書き込み位置情報から前記送達確認位置情報を減算することで前記送達未確認サイズを算出することを特徴とする請求項3に記載の情報処理装置。 - データを記憶する記憶装置と、前記記憶装置にリクエストを送信する処理装置とに接続され、前記記憶装置から読み出されるデータを前記処理装置に転送する転送装置において、
保持部が有する複数のエントリのいずれかに保持され、前記処理装置に送信される送信データ又は送信済みの送信データのうち、前記エントリの位置を示す位置情報に基づいた送信予定の送信データの情報を示す送信予定データ情報と、前記エントリの位置を示す位置情報に基づいた前記処理装置への到着が未確認である送信データの情報を示す送達未確認データ情報とをそれぞれ生成するとともに、前記送信予定データ情報または前記送達未確認データ情報が所定の条件を満たすかについての判定結果に基づき、停止要求をそれぞれ出力する複数の送受信部と、
前記停止要求が前記送受信部から入力された場合、入力された前記停止要求の出力元の送受信部に対し、前記記憶装置から受信したデータの振り分けを停止する振分部とを有することを特徴とする転送装置。 - データを記憶する記憶装置と、前記記憶装置にリクエストを送信する処理装置と、前記記憶装置から読み出されるデータを前記処理装置に転送する転送装置とを備える情報処理装置の制御方法において、
前記情報処理装置が有する複数の送受信部が、保持部が有する複数のエントリのいずれかに保持され、前記処理装置に送信される送信データ又は送信済みの送信データのうち、前記エントリの位置を示す位置情報に基づいた送信予定の送信データの情報を示す送信予定データ情報と、前記エントリの位置を示す位置情報に基づいた前記処理装置への到着が未確認である送信データの情報を示す送達未確認データ情報とをそれぞれ生成し、
前記複数の送受信部が、前記送信予定データ情報または前記送達未確認データ情報が所定の条件を満たすかについての判定結果に基づき、停止要求をそれぞれ出力し、
前記情報処理装置が有する振分部が、前記停止要求が前記送受信部から入力された場合、入力された前記停止要求の出力元の送受信部に対し、前記記憶装置から受信したデータの振り分けを停止することを特徴とする制御方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Country Status (1)
Country | Link |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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