JP2015191947A

JP2015191947A - Semiconductor device and manufacturing method of the same

Info

Publication number: JP2015191947A
Application number: JP2014066571A
Authority: JP
Inventors: 孝至青戸; Takashi Aoto
Original assignee: Asahi Kasei Electronics Co Ltd
Current assignee: Asahi Kasei Electronics Co Ltd
Priority date: 2014-03-27
Filing date: 2014-03-27
Publication date: 2015-11-02

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device and a manufacturing method of the same, which can further reduce the occurrence of noise in a bipolar transistor.SOLUTION: A manufacturing method of a semiconductor device comprising a bipolar transistor using a polysilicon film for an emitter electrode comprises: a process of forming a collector region 10 in an Si substrate 1; a process of forming a base layer 30 on the collector region 10; a process of forming an insulation film 40 on the base layer 30; a process of forming a polysilicon film 43 on the insulation film 40; a process of etching the polysilicon film 43 and the insulation film 40 to form an emitter opening 45 by making a bottom face of the base layer 30; a process of forming a chemical oxide film 44 on the base layer 30 expose at the emitter opening 45; a process of forming on the chemical oxide film 44, an emitter electrode 50 containing an impurity; and a process of introducing the impurity from the emitter electrode 50 to the base layer 30 to form an emitter region 39.

Description

本発明は、半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof.

近年では、エミッタ電極にポリシリコン膜を使用したバイポーラトランジスタは、高速・高集積を必要とする通信用デバイス等で多く利用されている。バイポーラトランジスタの構造とその製造方法は、例えば特許文献１に開示されている。以下、従来技術に係るバイポーラトランジスタ２００の主要部分の構造を、図１７を参照しつつ簡単に説明する。 In recent years, bipolar transistors using a polysilicon film as an emitter electrode are widely used in communication devices that require high speed and high integration. A structure of a bipolar transistor and a manufacturing method thereof are disclosed in, for example, Patent Document 1. Hereinafter, the structure of the main part of the bipolar transistor 200 according to the prior art will be briefly described with reference to FIG.

図１７は、従来技術に係るバイポーラトランジスタ２００の主要部分の構造を模式的に示した断面図である。図１７に示すように、バイポーラトランジスタ２００は、コレクタ領域１０と素子分離層２０を備えている。このコレクタ領域１０は、高濃度コレクタ領域１１と低濃度コレクタ領域１３で構成されている。また、素子分離層２０は、ディープトレンチ２２とシャロートレンチ２１で構成されている。低濃度コレクタ領域１３上とシャロートレンチ２１上にはベース層３０が形成されており、ベース層３０上にはシリコン酸化膜４１（絶縁膜４０）とポリシリコン膜４３とが積層している。そして、シリコン酸化膜４１とポリシリコン膜４３には共通のエミッタ開口部４５が形成されている。 FIG. 17 is a cross-sectional view schematically showing the structure of the main part of a bipolar transistor 200 according to the prior art. As shown in FIG. 17, the bipolar transistor 200 includes a collector region 10 and an element isolation layer 20. The collector region 10 includes a high concentration collector region 11 and a low concentration collector region 13. The element isolation layer 20 includes a deep trench 22 and a shallow trench 21. A base layer 30 is formed on the low concentration collector region 13 and the shallow trench 21, and a silicon oxide film 41 (insulating film 40) and a polysilicon film 43 are stacked on the base layer 30. A common emitter opening 45 is formed in the silicon oxide film 41 and the polysilicon film 43.

また、バイポーラトランジスタ２００は、ポリシリコン膜４３上に形成され、且つ上記エミッタ開口部４５を埋めてベース層３０に接触するエミッタ電極５０を備えている。さらに、シリコン酸化膜４１(絶縁膜４０)、ポリシリコン膜４３及びエミッタ電極５０の側面には、サイドウォール５９が形成されている。そして、エミッタ電極５０上とベース層３０上とコレクタコンタクト領域１４上には、コバルトシリサイド（ＣｏＳｉ）層６１がそれぞれ形成されている。 The bipolar transistor 200 includes an emitter electrode 50 formed on the polysilicon film 43 and filling the emitter opening 45 and contacting the base layer 30. Further, sidewalls 59 are formed on the side surfaces of the silicon oxide film 41 (insulating film 40), the polysilicon film 43, and the emitter electrode 50. Cobalt silicide (CoSi) layers 61 are formed on the emitter electrode 50, the base layer 30, and the collector contact region 14, respectively.

特開２００４−３１１９７１号公報Japanese Patent Laid-Open No. 2004-311971

ところで、上述のバイポーラトランジスタ２００を製造する際、図１８（ａ）から図１８（ｃ）に示す工程でエミッタ電極５０を形成する場合がある。以下、このエミッタ電極５０の形成工程について簡単に説明する。なお、図１８（ａ）から図１８（ｃ）の各図は、バイポーラトランジスタ２００のエミッタ電極５０とベース層３０との接合部分（界面部分）を拡大して示した断面図である。 By the way, when manufacturing the above-described bipolar transistor 200, the emitter electrode 50 may be formed in the steps shown in FIGS. 18 (a) to 18 (c). Hereinafter, a process of forming the emitter electrode 50 will be briefly described. Each of FIGS. 18A to 18C is a cross-sectional view showing an enlarged junction (interface portion) between the emitter electrode 50 and the base layer 30 of the bipolar transistor 200. FIG.

図１８（ａ）に示すように、まず、ベース層３０上に、エミッタ開口部４５を有するシリコン酸化膜４１とポリシリコン膜４３とを形成する。次に、後述するエミッタ電極５０内、特にベース層３０との接着面等における格子歪みを解消・緩和するために、エミッタ開口部４５において露出したベース層３０の表面上に絶縁膜として、膜厚が３Å〜５Åであるシリコン酸化膜２４４を形成する。このシリコン酸化膜２４４は、例えば、窒素ガス雰囲気下でアニールして形成された酸化膜であって、一般に「ＩＦＯ（ＩｎｔｅｒＦａｃｅＯｘｃｉｄｅ）膜」、または「アニール酸化ＩＦＯ膜」とも呼ばれる酸化膜である。以下、このシリコン酸化膜２４４を便宜的に「アニール酸化膜２４４」とも称する。次に、図１８（ｂ）に示すように、エミッタ開口部４５を埋めてアニール酸化膜２４４に接触するように、エミッタ電極５０を形成する。最後に、図１８（ｃ）に示すように、エミッタ電極５０が形成された基板全体をアニールして、エミッタ電極５０が完成する。なお、上記アニールの際、アニール酸化膜２４４が破壊される場合がある。図１８（ｃ）には、上記アニールによってアニール酸化膜２４４が破壊され、その一部が残存した状態が示されている。 As shown in FIG. 18A, first, a silicon oxide film 41 and a polysilicon film 43 having an emitter opening 45 are formed on the base layer 30. Next, in order to eliminate or alleviate lattice distortion in the emitter electrode 50, which will be described later, particularly on the adhesive surface with the base layer 30, a film thickness is formed as an insulating film on the surface of the base layer 30 exposed in the emitter opening 45. A silicon oxide film 244 having a thickness of 3 to 5 mm is formed. The silicon oxide film 244 is, for example, an oxide film formed by annealing in a nitrogen gas atmosphere, and is an oxide film generally called an “IFO (InterFaceOxide) film” or an “annealed oxide IFO film”. Hereinafter, this silicon oxide film 244 is also referred to as “annealed oxide film 244” for convenience. Next, as shown in FIG. 18B, the emitter electrode 50 is formed so as to fill the emitter opening 45 and come into contact with the annealed oxide film 244. Finally, as shown in FIG. 18C, the entire substrate on which the emitter electrode 50 is formed is annealed to complete the emitter electrode 50. Note that the annealing oxide film 244 may be destroyed during the annealing. FIG. 18C shows a state in which the annealed oxide film 244 is destroyed by the annealing and a part thereof remains.

上記工程を経て製造されたバイポーラトランジスタ２００は、図１９に示すように、エミッタ領域３９とエミッタ電極５０との界面に界面準位や転位（図１９の×印）が生じることがある。上記界面に界面準位や転位が生じると、その界面準位や転位がノイズ発生の原因（つまり、ノイズ発生源）となることがある。これは、その界面準位や転位にキャリアがトラップされ、トラップされたキャリアがランダムなタイミングでエミッタ領域３９に放出されることに起因する。ここで「ノイズ」とは、バイポーラトランジスタの動作時に発生する電気信号の乱れを意味するものである。なお、図１９では、便宜的に、ベース層３０上に残存するアニール酸化膜２４４の記載については省略している。 In the bipolar transistor 200 manufactured through the above steps, as shown in FIG. 19, interface states and dislocations (x marks in FIG. 19) may occur at the interface between the emitter region 39 and the emitter electrode 50. When interface states or dislocations are generated at the interface, the interface states or dislocations may cause noise generation (that is, noise generation sources). This is because carriers are trapped in the interface states and dislocations, and the trapped carriers are emitted to the emitter region 39 at random timing. Here, “noise” means disturbance of an electric signal that occurs during operation of the bipolar transistor. In FIG. 19, the description of the annealed oxide film 244 remaining on the base layer 30 is omitted for convenience.

以上のように、従来技術に係るバイポーラトランジスタの製造方法では、エミッタ領域（ベース層）とエミッタ電極との界面近傍における界面準位や転位の発生を十分に低減することができず、界面準位や転位に起因するノイズを抑制することができないという課題があった。
そこで、本発明は、上記の課題に鑑みてなされたものであって、バイポーラトランジスタにおけるノイズの発生を低減できるようにした半導体装置及びその製造方法を提供することを目的とする。 As described above, in the bipolar transistor manufacturing method according to the prior art, the generation of interface states and dislocations in the vicinity of the interface between the emitter region (base layer) and the emitter electrode cannot be sufficiently reduced. And there is a problem that noise caused by dislocation cannot be suppressed.
Accordingly, the present invention has been made in view of the above-described problems, and an object of the present invention is to provide a semiconductor device capable of reducing the generation of noise in a bipolar transistor and a manufacturing method thereof.

上記課題を解決するために、本発明の一態様は、エミッタ電極にポリシリコン膜を使用したバイポーラトランジスタを備える半導体装置の製造方法であって、基板にコレクタ領域を形成する工程と、前記コレクタ領域上にベース層を形成する工程と、前記ベース層上に絶縁膜を形成する工程と、前記絶縁膜上にポリシリコン膜を形成する工程と、前記ポリシリコン膜と前記絶縁膜とを部分的にエッチングして、前記ベース層を底面とするエミッタ開口部を形成する工程と、前記エミッタ開口部において露出した前記ベース層の表面に、シリコン酸化膜を形成可能な薬液を接触させて、少なくとも前記ベース層上にケミカル酸化膜を形成する工程と、前記ケミカル酸化膜上に不純物を含んだ前記エミッタ電極を形成する工程と、前記エミッタ電極から前記ベース層に前記不純物を導入して、前記ベース層のうちの前記コレクタ領域から離れた上側部位にエミッタ領域を形成する工程と、を有する半導体装置の製造方法である。 In order to solve the above problems, one embodiment of the present invention is a method of manufacturing a semiconductor device including a bipolar transistor using a polysilicon film as an emitter electrode, the step of forming a collector region on a substrate, and the collector region A step of forming a base layer thereon, a step of forming an insulating film on the base layer, a step of forming a polysilicon film on the insulating film, and the polysilicon film and the insulating film partially Etching to form an emitter opening having the base layer as a bottom surface, and bringing a chemical solution capable of forming a silicon oxide film into contact with the surface of the base layer exposed in the emitter opening, so that at least the base Forming a chemical oxide film on the layer; forming the emitter electrode containing impurities on the chemical oxide film; and By introducing the impurity into the base layer from a method for manufacturing a semiconductor device having a step of forming an emitter region in the upper portion apart from said collector region of said base layer.

なお、上記「ケミカル酸化膜」とは、化学的酸化処理が施されて形成したシリコン酸化膜を意味するものである。また、上記「上側部位」とは、ベース層のうちのコレクタ領域とは接していない領域をいう。
また、上記の半導体装置の製造方法において、前記ケミカル酸化膜を形成する工程では、前記ベース層の表面をＳＰＭ洗浄、ＡＰＭ洗浄、またはＨＰＭ洗浄して、前記ケミカル酸化膜を形成してもよい。 The “chemical oxide film” means a silicon oxide film formed by chemical oxidation treatment. The “upper portion” refers to a region of the base layer that is not in contact with the collector region.
In the method for manufacturing a semiconductor device, in the step of forming the chemical oxide film, the surface of the base layer may be subjected to SPM cleaning, APM cleaning, or HPM cleaning to form the chemical oxide film.

なお、上記「洗浄」とは、後述するＳＰＭ、ＡＰＭ、ＨＰＭでベース層の表面を改質させることをいう。
また、上記の半導体装置の製造方法において、前記ケミカル酸化膜を形成する工程では、前記ベース層の表面をケミカル酸化して、前記ケミカル酸化膜を形成してもよい。
また、上記の半導体装置の製造方法において、前記エミッタ領域を形成する工程では、アニールによって、前記ベース層に前記不純物を導入して、前記エミッタ領域を形成してもよい。 The “cleaning” refers to modifying the surface of the base layer with SPM, APM, and HPM, which will be described later.
In the method for manufacturing a semiconductor device, in the step of forming the chemical oxide film, the surface of the base layer may be chemically oxidized to form the chemical oxide film.
In the method for manufacturing a semiconductor device, in the step of forming the emitter region, the emitter region may be formed by introducing the impurity into the base layer by annealing.

また、上記の半導体装置の製造方法において、前記絶縁膜は、前記ベース層上に形成されたシリコン酸化膜を少なくとも含むものであってもよい。
本発明の別の態様は、エミッタ電極にポリシリコン膜を使用したバイポーラトランジスタを備える半導体装置であって、前記バイポーラトランジスタは、基板に形成されたコレクタ領域と、前記コレクタ領域上に形成されたベース層と、前記ベース層のうちの前記コレクタ領域から離れた上側部位に形成されたエミッタ領域と、前記ベース層上に形成され、前記ベース層と前記エミッタ領域との接合部を覆う絶縁膜と、前記絶縁膜上に形成されたポリシリコン膜と、前記ポリシリコン膜上に形成されたケミカル酸化膜と、を含む半導体装置である。 In the method for manufacturing a semiconductor device, the insulating film may include at least a silicon oxide film formed on the base layer.
Another aspect of the present invention is a semiconductor device including a bipolar transistor using a polysilicon film as an emitter electrode, the bipolar transistor including a collector region formed on a substrate and a base formed on the collector region. An insulating region formed on the base layer and covering a junction between the base layer and the emitter region, and an emitter region formed in an upper portion of the base layer away from the collector region; A semiconductor device includes a polysilicon film formed on the insulating film and a chemical oxide film formed on the polysilicon film.

また、上記の半導体装置において、前記ケミカル酸化膜は、前記ポリシリコン膜及び前記ベース層の表面をＳＰＭ洗浄、ＡＰＭ洗浄、またはＨＰＭ洗浄して形成されたシリコン酸化膜であってもよい。
また、上記の半導体装置において、前記ケミカル酸化膜は、前記ポリシリコン膜及び前記ベース層の表面をケミカル酸化して形成されたシリコン酸化膜であってもよい。 In the semiconductor device, the chemical oxide film may be a silicon oxide film formed by performing SPM cleaning, APM cleaning, or HPM cleaning on the surface of the polysilicon film and the base layer.
In the above semiconductor device, the chemical oxide film may be a silicon oxide film formed by chemically oxidizing the surfaces of the polysilicon film and the base layer.

また、上記の半導体装置において、前記エミッタ電極は、不純物を含んでおり、前記エミッタ領域は、前記エミッタ電極から前記ベース層に前記不純物を導入して形成された領域であってもよい。
また、上記の半導体装置において、前記絶縁膜は、前記ベース層上に形成されたシリコン酸化膜を少なくとも含むものであってもよい。 In the above semiconductor device, the emitter electrode may contain an impurity, and the emitter region may be a region formed by introducing the impurity from the emitter electrode into the base layer.
In the above semiconductor device, the insulating film may include at least a silicon oxide film formed on the base layer.

本発明の一態様によれば、バイポーラトランジスタにおけるノイズの発生を低減することができる。 According to one embodiment of the present invention, generation of noise in a bipolar transistor can be reduced.

本実施形態に係る半導体装置の構成例を示した断面図である。It is sectional drawing which showed the structural example of the semiconductor device which concerns on this embodiment. 本実施形態に係る半導体装置の製造方法を工程順に示した製造工程断面図である。It is manufacturing process sectional drawing which showed the manufacturing method of the semiconductor device which concerns on this embodiment to process order. 本実施形態に係る半導体装置の製造方法を工程順に示した製造工程断面図である。It is manufacturing process sectional drawing which showed the manufacturing method of the semiconductor device which concerns on this embodiment to process order. 本実施形態に係る半導体装置の製造方法を工程順に示した製造工程断面図である。It is manufacturing process sectional drawing which showed the manufacturing method of the semiconductor device which concerns on this embodiment to process order. 本実施形態に係る半導体装置の製造方法を工程順に示した製造工程断面図である。It is manufacturing process sectional drawing which showed the manufacturing method of the semiconductor device which concerns on this embodiment to process order. 本実施形態に係る半導体装置の製造方法を工程順に示した製造工程断面図である。It is manufacturing process sectional drawing which showed the manufacturing method of the semiconductor device which concerns on this embodiment to process order. 本実施形態に係るベース層の構成例を示した断面図である。It is sectional drawing which showed the structural example of the base layer which concerns on this embodiment. 本実施形態に係る半導体装置の製造方法を工程順に示した製造工程断面図である。It is manufacturing process sectional drawing which showed the manufacturing method of the semiconductor device which concerns on this embodiment to process order. 本実施形態に係る半導体装置の製造方法を工程順に示した製造工程断面図である。It is manufacturing process sectional drawing which showed the manufacturing method of the semiconductor device which concerns on this embodiment to process order. 本実施形態に係る半導体装置の製造方法を工程順に示した製造工程断面図である。It is manufacturing process sectional drawing which showed the manufacturing method of the semiconductor device which concerns on this embodiment to process order. 本実施形態に係る半導体装置の製造方法を工程順に示した製造工程断面図である。It is manufacturing process sectional drawing which showed the manufacturing method of the semiconductor device which concerns on this embodiment to process order. 本実施形態に係る半導体装置の製造方法を工程順に示した製造工程断面図である。It is manufacturing process sectional drawing which showed the manufacturing method of the semiconductor device which concerns on this embodiment to process order. 本実施形態に係る半導体装置の製造方法を工程順に示した製造工程断面図である。It is manufacturing process sectional drawing which showed the manufacturing method of the semiconductor device which concerns on this embodiment to process order. 本実施形態に係る半導体装置の要部を拡大して示した断面図である。It is sectional drawing which expanded and showed the principal part of the semiconductor device which concerns on this embodiment. 本実施形態に係る半導体装置の製造方法を工程順に示した製造工程断面図である。It is manufacturing process sectional drawing which showed the manufacturing method of the semiconductor device which concerns on this embodiment to process order. ノイズ低減のメカニズムを説明するための断面図である。It is sectional drawing for demonstrating the mechanism of noise reduction. 従来技術に係る半導体装置の構成例を示した断面図である。It is sectional drawing which showed the structural example of the semiconductor device which concerns on a prior art. 従来技術に係るエミッタ電極の製造方法を工程順に示した製造工程断面図である。It is manufacturing process sectional drawing which showed the manufacturing method of the emitter electrode which concerns on a prior art to process order. 課題を説明するための断面図である。It is sectional drawing for demonstrating a subject.

以下、本発明による実施形態を、図面を用いて説明する。なお、以下に説明する各図において、同一の構成で同一の機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。 Hereinafter, embodiments according to the present invention will be described with reference to the drawings. Note that, in each drawing described below, parts having the same configuration and the same function are denoted by the same reference numerals, and repeated description thereof is omitted.

（構成）
図１は、本発明の実施形態に係る半導体装置の構成例を示す断面図である。
図１に示す半導体装置は、エミッタ電極５０にポリシリコン膜を使用したヘテロ接合構造のＮＰＮバイポーラトランジスタ１００を備える。
ＮＰＮバイポーラトランジスタ１００は、シリコン（Ｓｉ）基板１に形成されたＮ型のコレクタ領域（高濃度コレクタ領域１１及び低濃度コレクタ領域１３）１０と、コレクタ領域１０上に形成されたＰ型のベース層３０と、ベース層３０のうちのコレクタ領域１０から離れた上側部位に形成されたＮ型のエミッタ領域３９と、ベース層３０上に形成された絶縁膜４０と、を有する。また、このＮＰＮバイポーラトランジスタ１００において、絶縁膜４０は、エミッタ開口部４５を開けて、ベース層３０を覆っている。ここで、上記「上側部位」とは、ベース層３０のうちのコレクタ領域１０とは接していない領域をいう。 (Constitution)
FIG. 1 is a cross-sectional view showing a configuration example of a semiconductor device according to an embodiment of the present invention.
The semiconductor device shown in FIG. 1 includes an NPN bipolar transistor 100 having a heterojunction structure using a polysilicon film as the emitter electrode 50.
The NPN bipolar transistor 100 includes an N type collector region (high concentration collector region 11 and low concentration collector region 13) 10 formed on a silicon (Si) substrate 1, and a P type base layer formed on the collector region 10. 30, an N-type emitter region 39 formed in an upper part of the base layer 30 away from the collector region 10, and an insulating film 40 formed on the base layer 30. In the NPN bipolar transistor 100, the insulating film 40 covers the base layer 30 by opening the emitter opening 45. Here, the “upper part” refers to a region of the base layer 30 that is not in contact with the collector region 10.

この絶縁膜４０は、ベース層３０上に形成されたシリコン酸化膜４１を少なくとも含んだ膜である。そして、絶縁膜４０上には、ポリシリコン膜４３が形成されている。また、ポリシリコン膜４３上には、ケミカル酸化膜４４が形成されている。ここで「ケミカル酸化膜４４」とは、Ｓｉ表面を、後述するＳＰＭ洗浄、ＡＰＭ洗浄、またはＨＰＭ洗浄して酸化（いわゆる、ケミカル酸化）させて形成したシリコン酸化膜を意味するものである。換言すると、ケミカル酸化膜４４とは、Ｓｉ表面に、シリコン酸化膜を形成可能な薬液を接触させて形成したシリコン酸化膜を意味するものである。 The insulating film 40 is a film including at least a silicon oxide film 41 formed on the base layer 30. A polysilicon film 43 is formed on the insulating film 40. A chemical oxide film 44 is formed on the polysilicon film 43. Here, the “chemical oxide film 44” means a silicon oxide film formed by oxidizing (so-called chemical oxidation) the Si surface by SPM cleaning, APM cleaning, or HPM cleaning described later. In other words, the chemical oxide film 44 means a silicon oxide film formed by bringing a chemical solution capable of forming a silicon oxide film into contact with the Si surface.

上述のＮＰＮバイポーラトランジスタ１００の構造について、以下でより詳しく説明する。
図１に示すように、ＮＰＮバイポーラトランジスタ１００は、Ｐ型のＳｉ基板１を備えている。このＰ型のＳｉ基板１内には、コレクタ領域１０と、素子分離層２０とが形成されている。コレクタ領域１０は、Ｐ型のＳｉ基板１内に形成された高濃度のＮ型Ｓｉ領域である高濃度コレクタ領域１１と、その上部に形成された低濃度のＮ型Ｓｉ領域である低濃度コレクタ領域１３とで構成されている。また、コレクタ領域１０を電気的に分離する素子分離層２０は、ディープトレンチ２２と、ディープトレンチ２２の上部に形成されたシャロートレンチ２１とで構成されている。なお、ディープトレンチ２２はポリシリコンで形成されており、シャロートレンチ２１はシリコン酸化膜で形成されている。 The structure of the NPN bipolar transistor 100 described above will be described in more detail below.
As shown in FIG. 1, the NPN bipolar transistor 100 includes a P-type Si substrate 1. A collector region 10 and an element isolation layer 20 are formed in the P-type Si substrate 1. The collector region 10 includes a high concentration collector region 11 which is a high concentration N type Si region formed in the P type Si substrate 1 and a low concentration collector which is a low concentration N type Si region formed thereon. It consists of a region 13. The element isolation layer 20 that electrically isolates the collector region 10 includes a deep trench 22 and a shallow trench 21 formed on the deep trench 22. The deep trench 22 is made of polysilicon, and the shallow trench 21 is made of a silicon oxide film.

上述の低濃度コレクタ領域１３上及びシャロートレンチ２１上にはベース層３０が形成されている。ベース層３０は、後述の図７に示すように、Ｓｉ層３１と、Ｓｉ層３１上に積層されたシリコンゲルマニウム（ＳｉＧｅ）層３２と、ＳｉＧｅ層３２の上に積層されたＳｉ層３３とを含むヘテロ接合構造の半導体層である。エミッタ領域３９は、このベース層３０の上側部位であるＳｉ層３３に形成されている。このベース層３０においてエミッタ領域３９とコレクタ領域１０（具体的には、低濃度コレクタ領域１３）とに挟まれた領域が、ベースとして実効的に機能する実効ベース領域３５である。 A base layer 30 is formed on the low concentration collector region 13 and the shallow trench 21 described above. As shown in FIG. 7 described later, the base layer 30 includes a Si layer 31, a silicon germanium (SiGe) layer 32 stacked on the Si layer 31, and a Si layer 33 stacked on the SiGe layer 32. A semiconductor layer having a heterojunction structure. The emitter region 39 is formed in the Si layer 33 that is the upper portion of the base layer 30. In this base layer 30, a region sandwiched between the emitter region 39 and the collector region 10 (specifically, the low concentration collector region 13) is an effective base region 35 that effectively functions as a base.

ここで、ベース層３０のうちのシャロートレンチ２１上に形成された部分（領域）は、多結晶のＳｉ層及びＳｉＧｅ層（以下、「多結晶Ｓｉ／ＳｉＧｅ／Ｓｉ層領域」とも表記する。）となっている。一方、ベース層３０のうちのシャロートレンチ２１を除く単結晶領域上（つまり、低濃度コレクタ領域１３上）に形成された部分は、単結晶のＳｉ層及びＳｉＧｅ層（以下、「単結晶Ｓｉ／ＳｉＧｅ／Ｓｉ層領域」とも表記する。）となっている。 Here, portions (regions) formed on the shallow trench 21 in the base layer 30 are polycrystalline Si layers and SiGe layers (hereinafter also referred to as “polycrystalline Si / SiGe / Si layer regions”). It has become. On the other hand, a portion of the base layer 30 formed on the single crystal region excluding the shallow trench 21 (that is, on the low-concentration collector region 13) is composed of a single crystal Si layer and a SiGe layer (hereinafter referred to as “single crystal Si / It is also expressed as “SiGe / Si layer region”.

さらに、ＮＰＮバイポーラトランジスタ１００は、単結晶Ｓｉ／ＳｉＧｅ／Ｓｉ層領域の上部に絶縁膜４０を有している。この絶縁膜４０は、単結晶Ｓｉ／ＳｉＧｅ／Ｓｉ層領域上に形成されたシリコン酸化膜４１を少なくとも含んだ膜である。本実施形態に係るＮＰＮバイポーラトランジスタ１００は、絶縁膜４０としてシリコン酸化膜４１のみを備えたバイポーラトランジスタである。 Further, the NPN bipolar transistor 100 has an insulating film 40 above the single crystal Si / SiGe / Si layer region. This insulating film 40 is a film including at least a silicon oxide film 41 formed on the single crystal Si / SiGe / Si layer region. The NPN bipolar transistor 100 according to the present embodiment is a bipolar transistor that includes only the silicon oxide film 41 as the insulating film 40.

このシリコン酸化膜４１（絶縁膜４０）上には、ポリシリコン膜４３が形成されている。また、ポリシリコン膜４３上には、ケミカル酸化膜４４が形成されている。そして、シリコン酸化膜４１及びポリシリコン膜４３は、共通のエミッタ開口部４５を有している。
ＮＰＮバイポーラトランジスタ１００は、ケミカル酸化膜４４上に形成され、且つ上記エミッタ開口部４５を埋めてベース層３０（具体的には、単結晶Ｓｉ／ＳｉＧｅ／Ｓｉ層領域）に接触するエミッタ電極５０を備えている。また、上述のシリコン酸化膜４１、ポリシリコン膜４３、ケミカル酸化膜４４及びエミッタ電極５０のそれぞれの側面には、シリコン酸化膜からなるサイドウォール５９が一体的に形成されている。また、エミッタ電極５０上と、ベース層３０の多結晶Ｓｉ／ＳｉＧｅ／Ｓｉ層領域上と、コレクタコンタクト領域１４の単結晶Ｓｉ領域上には、ＣｏＳｉ層６１がそれぞれ形成されている。 A polysilicon film 43 is formed on the silicon oxide film 41 (insulating film 40). A chemical oxide film 44 is formed on the polysilicon film 43. The silicon oxide film 41 and the polysilicon film 43 have a common emitter opening 45.
The NPN bipolar transistor 100 includes an emitter electrode 50 formed on the chemical oxide film 44 and filling the emitter opening 45 and contacting the base layer 30 (specifically, a single crystal Si / SiGe / Si layer region). I have. Further, side walls 59 made of a silicon oxide film are integrally formed on the side surfaces of the silicon oxide film 41, the polysilicon film 43, the chemical oxide film 44, and the emitter electrode 50 described above. A CoSi layer 61 is formed on the emitter electrode 50, on the polycrystalline Si / SiGe / Si layer region of the base layer 30, and on the single crystal Si region of the collector contact region 14.

また、Ｓｉ基板１の上方には、上述のＣｏＳｉ層６１やシャロートレンチ２１を覆うシリコン酸化膜からなる層間絶縁膜６５が形成されている。この層間絶縁膜６５には、層間絶縁膜６５を貫通し、ＣｏＳｉ層６１のそれぞれと電気的に接続するタングステン（Ｗ）プラグが形成されている。そして、このＷプラグを備えた層間絶縁膜６５上には、各Ｗプラグと電気的に接続するアルミニウム（Ａｌ）合金膜からなる金属配線が形成されている。より詳しくは、エミッタ電極５０上に形成されたＣｏＳｉ層６１には、上記Ｗプラグとしてエミッタコンタクト部７１が接続されている。また、ベース層３０の多結晶Ｓｉ／ＳｉＧｅ／Ｓｉ層領域上に形成されたＣｏＳｉ層６１には、ベースコンタクト部７３が接続されている。また、コレクタコンタクト領域１４の単結晶Ｓｉ領域上に形成されたＣｏＳｉ層６１には、コレクトコンタクト部７５が接続されている。また、エミッタコンタクト部７１には、金属配線８１が接続されている。また、ベースコンタクト部７３には、金属配線８３が接続されている。また、コレクトコンタクト部７５には、金属配線８５が接続されている。 Further, an interlayer insulating film 65 made of a silicon oxide film covering the CoSi layer 61 and the shallow trench 21 is formed above the Si substrate 1. In the interlayer insulating film 65, tungsten (W) plugs that penetrate the interlayer insulating film 65 and are electrically connected to the respective CoSi layers 61 are formed. A metal wiring made of an aluminum (Al) alloy film that is electrically connected to each W plug is formed on the interlayer insulating film 65 having the W plug. More specifically, an emitter contact portion 71 is connected to the CoSi layer 61 formed on the emitter electrode 50 as the W plug. A base contact portion 73 is connected to the CoSi layer 61 formed on the polycrystalline Si / SiGe / Si layer region of the base layer 30. Further, a collect contact portion 75 is connected to the CoSi layer 61 formed on the single crystal Si region of the collector contact region 14. A metal wiring 81 is connected to the emitter contact portion 71. A metal wiring 83 is connected to the base contact portion 73. A metal wiring 85 is connected to the collect contact portion 75.

（製造方法）
次に、図１に示した半導体装置の製造方法について説明する。
図２から図１５は、本発明の実施形態に係る半導体装置の製造方法を工程順に示した製造工程断面図である。なお、図７は、ベース層３０の構成例を示した断面図である。また、図１４は、要部（エミッタ電極５０とベース層３０との接合部）を拡大した断面図である。なお、本実施形態では、ベース層３０にＳｉ／ＳｉＧｅ／Ｓｉを用いたヘテロ接合構造のＮＰＮバイポーラトランジスタ（ＨＢＴ）を例に説明するが、本発明はこの構造に限るものではない。 (Production method)
Next, a method for manufacturing the semiconductor device shown in FIG. 1 will be described.
2 to 15 are cross-sectional views of a manufacturing process illustrating the semiconductor device manufacturing method according to the embodiment of the present invention in the order of processes. FIG. 7 is a cross-sectional view illustrating a configuration example of the base layer 30. FIG. 14 is an enlarged cross-sectional view of a main part (a junction between the emitter electrode 50 and the base layer 30). In this embodiment, an NPN bipolar transistor (HBT) having a heterojunction structure using Si / SiGe / Si as the base layer 30 will be described as an example. However, the present invention is not limited to this structure.

図２に示すように、まず、Ｐ型のシリコン（Ｓｉ）基板１を用意する。次に、このＳｉ基板１の表面に、膜厚１００Å程度の熱酸化膜３を形成する。次に、リソグラフィーにより、ＨＢＴ形成領域の上方を開口し、それ以外の領域を覆うフォトレジスト５を熱酸化膜３上に形成する。そして、このフォトレジスト５をマスクに用いて、Ｓｉ基板１にＮ型不純物を高濃度にイオン注入する。このイオン注入工程では、Ｎ型不純物としてヒ素もしくはリンを用いる。また、イオン注入のドーズ量は１×１０^１５〜１×１０^１６ｃｍ^−２程度とする。このイオン注入の後、フォトレジスト５を除去する。続いて、熱酸化膜３をウェットエッチングで除去し、Ｓｉ基板１の表面に単結晶Ｓｉ層を１μｍ程度エピタキシャル成長させる。 As shown in FIG. 2, first, a P-type silicon (Si) substrate 1 is prepared. Next, a thermal oxide film 3 having a thickness of about 100 mm is formed on the surface of the Si substrate 1. Next, a photoresist 5 is formed on the thermal oxide film 3 by lithography so as to open above the HBT formation region and cover other regions. Then, using this photoresist 5 as a mask, N-type impurities are ion-implanted into the Si substrate 1 at a high concentration. In this ion implantation process, arsenic or phosphorus is used as the N-type impurity. The dose amount for ion implantation is about 1 × 10 ¹⁵ to 1 × 10 ¹⁶ cm ⁻² . After this ion implantation, the photoresist 5 is removed. Subsequently, the thermal oxide film 3 is removed by wet etching, and a single crystal Si layer is epitaxially grown on the surface of the Si substrate 1 by about 1 μm.

次に、図３に示すように、Ｓｉ基板１の表面に、膜厚１００Å程度の熱酸化膜７を形成する。そして、リソグラフィーにより、ＨＢＴ形成領域の上方を開口し、それ以外の領域を覆うフォトレジスト９を形成する。続いて、このフォトレジスト９をマスクに用いて、Ｓｉ基板１にＮ型不純物を低濃度にイオン注入する。このイオン注入工程では、Ｎ型不純物としてヒ素もしくはリンを用いる。また、イオン注入のドーズ量は１×１０^１２〜１×１０^１３ｃｍ^−２程度とする。このイオン注入の後に、フォトレジスト９は除去する。 Next, as shown in FIG. 3, a thermal oxide film 7 having a thickness of about 100 mm is formed on the surface of the Si substrate 1. Then, a photoresist 9 is formed by lithography so as to open above the HBT formation region and cover other regions. Subsequently, N-type impurities are ion-implanted at a low concentration into the Si substrate 1 using the photoresist 9 as a mask. In this ion implantation process, arsenic or phosphorus is used as the N-type impurity. The dose amount for ion implantation is about 1 × 10 ¹² to 1 × 10 ¹³ cm ⁻² . After this ion implantation, the photoresist 9 is removed.

次に、Ｓｉ基板１全体に１２００℃／６０ｍｉｎ程度の熱処理を施し、Ｓｉ基板１に注入したＮ型不純物を活性化及び拡散させる。これにより、図４に示すように、Ｓｉ基板１に、高濃度コレクタ領域（Ｎ＋層）１１と、高濃度コレクタ領域１１上に位置する低濃度コレクタ領域（Ｎ−層）１３とを形成する。こうして、高濃度コレクタ領域１１と低濃度コレクタ領域１３とからなるコレクタ領域１０を形成する。 Next, the entire Si substrate 1 is subjected to heat treatment at about 1200 ° C./60 min to activate and diffuse the N-type impurities implanted into the Si substrate 1. As a result, as shown in FIG. 4, a high concentration collector region (N + layer) 11 and a low concentration collector region (N− layer) 13 located on the high concentration collector region 11 are formed on the Si substrate 1. Thus, the collector region 10 composed of the high concentration collector region 11 and the low concentration collector region 13 is formed.

次に、同図に示すように、素子分離層２０として、シリコン酸化膜により構成される深さ約０．３μｍのシャロートレンチ２１と、ノンドープポリシリコン膜及びこれを取り囲むシリコン酸化膜により構成される深さ約６μｍのディープトレンチ２２とを形成する。より詳しくは、コレクタ領域１０を形成した後、最初にディープトレンチ２２を形成し、その後シャロートレンチ２１を形成する。こうして、素子分離層２０を形成する。 Next, as shown in the figure, the element isolation layer 20 is constituted by a shallow trench 21 having a depth of about 0.3 μm constituted by a silicon oxide film, a non-doped polysilicon film and a silicon oxide film surrounding the non-doped polysilicon film. A deep trench 22 having a depth of about 6 μm is formed. More specifically, after the collector region 10 is formed, the deep trench 22 is formed first, and then the shallow trench 21 is formed. Thus, the element isolation layer 20 is formed.

次に、図５に示すように、ＣＶＤ法などにより膜厚約１０００Åのシリコン酸化膜２３、膜厚約１０００Åのポリシリコン膜２５をＳｉ基板１の上方全面に堆積し、リソグラフィー、ドライエッチング、ウェットエッチングにより、ＨＢＴ形成領域上からポリシリコン膜２５とシリコン酸化膜２３を部分的に除去する。より詳しくは、シリコン酸化膜２３とポリシリコン膜２５とをこの順にＳｉ基板１の上方全面に堆積した後、まず、フォトレジスト（図示せず）をマスクに用いて、ポリシリコン膜２５をドライエッチングして開口パターンを形成する。その後、そのフォトレジストを除去する。次に、開口パターンを有するポリシリコン膜２５をマスクに用いて、シリコン酸化膜２３をウェットエッチングして開口パターンを形成する。これにより、低濃度コレクタ領域１３の表面を部分的に露出させる。シリコン酸化膜２３をウェットエッチングして開口パターンを形成する際には、図５に示すように、シリコン酸化膜２３をサイドエッチングする等方性エッチングの手法を用いてもよい。また、ドライエッチングして開口パターンを形成する際には、異方性エッチングの手法を用いてもよい。 Next, as shown in FIG. 5, a silicon oxide film 23 having a film thickness of about 1000 mm and a polysilicon film 25 having a film thickness of about 1000 mm are deposited on the entire upper surface of the Si substrate 1 by CVD or the like. The polysilicon film 25 and the silicon oxide film 23 are partially removed from the HBT formation region by etching. More specifically, after depositing a silicon oxide film 23 and a polysilicon film 25 in this order on the entire upper surface of the Si substrate 1, first, the polysilicon film 25 is dry-etched using a photoresist (not shown) as a mask. Thus, an opening pattern is formed. Thereafter, the photoresist is removed. Next, using the polysilicon film 25 having an opening pattern as a mask, the silicon oxide film 23 is wet etched to form an opening pattern. Thereby, the surface of the low concentration collector region 13 is partially exposed. When the opening pattern is formed by wet etching the silicon oxide film 23, an isotropic etching method in which the silicon oxide film 23 is side-etched may be used as shown in FIG. Further, when the opening pattern is formed by dry etching, an anisotropic etching method may be used.

次に、図６に示すように、Ｓｉ基板１上にベース層３０を形成する。ベース層３０の形成工程では、例えば図７に示すように、膜厚約３００ÅのＳｉ層３１、膜厚約７００Åのシリコンゲルマニウム（ＳｉＧｅ）層３２、膜厚約１００ÅのＳｉ層３３を、この順にエピタキシャル成長させる。このとき、単結晶のＳｉ基板１上では単結晶Ｓｉ、ＳｉＧｅが成長し、図６に示したポリシリコン膜２５や図示しないシリコン酸化膜上では多結晶もしくはアモルファスＳｉ、ＳｉＧｅが成長する。換言すると、単結晶からなる低濃度コレクタ領域１３上には単結晶Ｓｉ、ＳｉＧｅが成長し、ポリシリコン膜２５上やシャロートレンチ２１上では多結晶もしくはアモルファスＳｉ、ＳｉＧｅが成長する。 Next, as shown in FIG. 6, a base layer 30 is formed on the Si substrate 1. In the step of forming the base layer 30, for example, as shown in FIG. 7, a Si layer 31 having a thickness of about 300 mm, a silicon germanium (SiGe) layer 32 having a thickness of about 700 mm, and a Si layer 33 having a thickness of about 100 mm are formed in this order. Epitaxially grow. At this time, single crystal Si and SiGe grow on the single crystal Si substrate 1, and polycrystalline or amorphous Si and SiGe grow on the polysilicon film 25 shown in FIG. 6 and a silicon oxide film (not shown). In other words, single crystal Si and SiGe grow on the low concentration collector region 13 made of single crystal, and polycrystalline or amorphous Si and SiGe grow on the polysilicon film 25 and the shallow trench 21.

ベース層３０の形成工程では、例えばｉｎ−ｓｉｔｕドープにより、ＳｉＧｅ層３２にボロンを導入する。これにより、ＳｉＧｅ層３２の導電型をＰ型にする。
次に、図８に示すように、ベース層３０上に絶縁膜４０としてシリコン酸化膜４１を形成し、続いて、シリコン酸化膜４１上にポリシリコン膜４３を形成する。シリコン酸化膜４１の膜厚は、１０〜１００Å程度であることが好ましい。その後、シリコン酸化膜４１上に膜厚約５００Åのポリシリコン膜４３を堆積する。 In the formation process of the base layer 30, boron is introduced into the SiGe layer 32 by, for example, in-situ doping. Thereby, the conductivity type of the SiGe layer 32 is changed to the P type.
Next, as shown in FIG. 8, a silicon oxide film 41 is formed as an insulating film 40 on the base layer 30, and subsequently, a polysilicon film 43 is formed on the silicon oxide film 41. The film thickness of the silicon oxide film 41 is preferably about 10 to 100 mm. Thereafter, a polysilicon film 43 having a thickness of about 500 mm is deposited on the silicon oxide film 41.

上述のシリコン酸化膜４１は、例えば低圧ＣＶＤ法を用いて形成したＣＶＤシリコン酸化膜である。このシリコン酸化膜４１を形成する際には、例えば、ＴＥＯＳ（ＴｅｔｒａＥｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ）をその材料とする。
次に、リソグラフィー及びドライエッチングにより、ポリシリコン膜４３に開口パターンを形成する。開口パターンの形成後、図示しないフォトレジストをアッシングにより除去する。その後、ウェットエッチングにより、開口パターンを有するポリシリコン膜４３をマスクに用いてシリコン酸化膜４１を順次開口させる。上記ドライエッチングは、例えば、プラズマを用いたエッチング(いわゆる、プラズマエッチング)であり、上記ウェットエッチングは、例えば、エッチング液としてフッ酸を用いたエッチングである。これにより、ＨＢＴ形成領域に、ポリシリコン膜４３とシリコン酸化膜４１をそれぞれ貫いてベース層３０を底面とするエミッタ開口部４５を形成する。シリコン酸化膜４１をウェットエッチングしてエミッタ開口部４５を形成する際には、図８に示すように、シリコン酸化膜４１をサイドエッチングする等方性エッチングの手法を用いてもよい。また、ドライエッチングして開口パターンを形成する際には、異方性エッチングの手法を用いてもよい。 The silicon oxide film 41 is a CVD silicon oxide film formed by using, for example, a low pressure CVD method. When the silicon oxide film 41 is formed, for example, TEOS (Tetra Ethyl Ortho Silicate) is used as the material.
Next, an opening pattern is formed in the polysilicon film 43 by lithography and dry etching. After the opening pattern is formed, the photoresist (not shown) is removed by ashing. Thereafter, the silicon oxide film 41 is sequentially opened by wet etching using the polysilicon film 43 having the opening pattern as a mask. The dry etching is, for example, etching using plasma (so-called plasma etching), and the wet etching is, for example, etching using hydrofluoric acid as an etchant. As a result, an emitter opening 45 is formed in the HBT formation region, penetrating the polysilicon film 43 and the silicon oxide film 41 and having the base layer 30 as a bottom surface. When the emitter opening 45 is formed by wet etching the silicon oxide film 41, an isotropic etching method in which the silicon oxide film 41 is side-etched may be used as shown in FIG. Further, when the opening pattern is formed by dry etching, an anisotropic etching method may be used.

次に、図９に示すように、エミッタ開口部４５において露出したベース層３０上と、ポリシリコン膜４３上とを覆うように、シリコン酸化膜からなるケミカル酸化膜４４を形成する。より詳しくは、ベース層３０とポリシリコン膜４３との表面を、ＳＰＭ洗浄、ＡＰＭ洗浄またはＨＰＭ洗浄して、ケミカル酸化膜４４を形成する。こうして形成したケミカル酸化膜４４の膜厚は、１０Å以上３０Å以下の範囲内であることが好ましい。ケミカル酸化膜４４の膜厚が１０Å未満の場合には、ベース層３０の結晶性（単結晶構造）を後述するポリシリコン膜５０´が引き継ぐことに起因して、ノイズ低減の効果が小さくなる場合がある。また、ケミカル酸化膜４４の膜厚が３０Åを超える場合には、ベース層３０の結晶性をポリシリコン膜５０´が引き継ぐ割合は低くなるが、後述するアニールによってケミカル酸化膜４４が破壊されずにエミッタ電極５０とベース層３０との電気的な接続性が不十分となる場合がある。 Next, as shown in FIG. 9, a chemical oxide film 44 made of a silicon oxide film is formed so as to cover the base layer 30 exposed in the emitter opening 45 and the polysilicon film 43. More specifically, the chemical oxide film 44 is formed by performing SPM cleaning, APM cleaning, or HPM cleaning on the surfaces of the base layer 30 and the polysilicon film 43. The thickness of the chemical oxide film 44 thus formed is preferably in the range of 10 to 30 mm. When the thickness of the chemical oxide film 44 is less than 10 mm, the noise reduction effect is reduced due to the fact that the polysilicon film 50 ′ described later takes over the crystallinity (single crystal structure) of the base layer 30. There is. When the thickness of the chemical oxide film 44 exceeds 30 mm, the proportion of the polysilicon film 50 ′ taking over the crystallinity of the base layer 30 is reduced, but the chemical oxide film 44 is not destroyed by annealing described later. The electrical connectivity between the emitter electrode 50 and the base layer 30 may be insufficient.

以下、本実施形態に係るケミカル酸化膜４４の形成について、簡単に説明する。なお、このケミカル酸化膜４４は、「ケミカル酸化ＩＦＯ膜」とも呼ばれる酸化膜であって、アモルファス構造をした酸化膜である。
本実施形態では、エミッタ開口部４５において露出したベース層３０の表面と、ポリシリコン膜４３の表面とを、シリコン酸化膜が形成可能な薬液に接触させて、その薬液で洗浄することで、ケミカル酸化膜４４を形成する。つまり、ベース層３０とポリシリコン膜４３との表面を、薬液を用いてケミカル酸化することで、ケミカル酸化膜４４を形成する。 Hereinafter, the formation of the chemical oxide film 44 according to the present embodiment will be briefly described. The chemical oxide film 44 is an oxide film called a “chemical oxide IFO film” and is an oxide film having an amorphous structure.
In the present embodiment, the surface of the base layer 30 exposed at the emitter opening 45 and the surface of the polysilicon film 43 are brought into contact with a chemical solution capable of forming a silicon oxide film, and are cleaned with the chemical solution. An oxide film 44 is formed. That is, the chemical oxide film 44 is formed by chemically oxidizing the surfaces of the base layer 30 and the polysilicon film 43 using a chemical solution.

上記薬液として、例えば、硫酸（Ｈ_２ＳＯ_４）と過酸化水素（Ｈ_２Ｏ_２）との混合液体（以下、「ＳＰＭ（ＳｕｌｆｕｒｉｃＡｃｉｄＨｙｄｒｏｇｅｎＰｅｒｏｘｉｄｅＭｉｘｔｕｒｅ）」ともいう。）、アンモニア（ＮＨ_３）と過酸化水素との混合液体（以下、「ＡＰＭ（ＡｍｍｏｎｉａＨｙｄｒｏｇｅｎＰｅｒｏｘｉｄｅＭｉｘｔｕｒｅ）」ともいう。）、塩酸（ＨＣｌ）と過酸化水素との混合液体（以下、「ＨＰＭ（ＨｙｄｒｏｃｈｌｏｒｉｃＡｃｉｄＨｙｄｒｏｇｅｎＰｅｒｏｘｉｄｅＭｉｘｔｕｒｅ）」ともいう。）等を用いることができる。なお、ケミカル酸化膜４４の形成に用いられる薬液は、上記薬液に限定されるものではなく、過酸化水素を含んだ薬液であればよい。 As the chemical solution, for example, a mixed liquid of sulfuric acid (H ₂ SO ₄ ) and hydrogen peroxide (H ₂ O ₂ ) (hereinafter, also referred to as “SPM (Surfur Acid Hydrogen Peroxide Mixture)”), ammonia (NH ₃ ). And hydrogen peroxide (hereinafter also referred to as “APM (Ammonia Hydrogen Peroxide Mixture)”), and a liquid mixture of hydrochloric acid (HCl) and hydrogen peroxide (hereinafter referred to as “HPM (Hydrochloric Acid Hydrogen Mixture)”). Or the like) can be used. The chemical solution used for forming the chemical oxide film 44 is not limited to the above chemical solution, and may be any chemical solution containing hydrogen peroxide.

Ｓｉ表面を上記薬液に接触させて、Ｓｉ表面を上記薬液で洗浄すると、上記薬液に含まれる過酸化水素と、Ｓｉ表面を構成するＳｉ原子とが反応して、Ｓｉ表面上に酸化シリコンが形成する。この酸化反応は、下記の反応式（１）で示される。
Ｓｉ＋２Ｈ_２Ｏ_２ → ＳｉＯ_２＋２Ｈ_２Ｏ・・・・・・（１）
こうして、ベース層３０とポリシリコン膜４３の表面をケミカル酸化して、ケミカル酸化膜４４を形成する。 When the Si surface is brought into contact with the chemical solution and the Si surface is washed with the chemical solution, hydrogen peroxide contained in the chemical solution reacts with Si atoms constituting the Si surface to form silicon oxide on the Si surface. To do. This oxidation reaction is represented by the following reaction formula (1).
Si + 2H ₂ O ₂ → SiO ₂ + 2H ₂ O (1)
Thus, the surface of the base layer 30 and the polysilicon film 43 is chemically oxidized to form a chemical oxide film 44.

なお、ＳＰＭは、硫酸と過酸化水素とが５対１の割合で混合した液体であり、硫酸と過酸化水素とから生成したペルオキソ一硫酸（Ｈ_２ＳＯ_５）を含む液体である。このペルオキソ一硫酸は、フォトレジストや金属を除去することが可能な酸である。また、このＳＰＭを用いたＳｉ表面の洗浄（ＳＰＭ洗浄）は、一般に「ピラニア洗浄」とも呼ばれる洗浄（処理）である。 Note that SPM is a liquid in which sulfuric acid and hydrogen peroxide are mixed at a ratio of 5 to 1, and is a liquid containing peroxomonosulfuric acid (H ₂ SO ₅ ) generated from sulfuric acid and hydrogen peroxide. This peroxomonosulfuric acid is an acid that can remove photoresist and metal. Further, the cleaning of the Si surface using this SPM (SPM cleaning) is a cleaning (treatment) generally called “piranha cleaning”.

次に、図１０に示すように、例えばＣＶＤ法などにより、ケミカル酸化膜４４上にエミッタ電極となるノンドープのポリシリコン膜５０´を厚さ約２５００Å程度堆積して、エミッタ開口部４５を埋める。そして、堆積したポリシリコン膜５０´にＮ型不純物をイオン注入する。このイオン注入のドーズ量は５×１０^１５〜１×１０^１６ｃｍ^−２程度とする。なお、ノンドープのポリシリコン膜５０´の堆積とイオン注入を行う代わりに、リンをｉｎ−ｓｉｔｕドープした、いわゆるドープドポリシリコン膜を堆積してもよい。 Next, as shown in FIG. 10, a non-doped polysilicon film 50 ′ serving as an emitter electrode is deposited on the chemical oxide film 44 by a thickness of about 2500 mm to fill the emitter opening 45 by, eg, CVD. Then, N-type impurities are ion-implanted into the deposited polysilicon film 50 '. The dose of this ion implantation is about 5 × 10 ¹⁵ to 1 × 10 ¹⁶ cm ⁻² . Instead of depositing the non-doped polysilicon film 50 'and performing ion implantation, a so-called doped polysilicon film doped with phosphorus in-situ may be deposited.

その後、リソグラフィー及びドライエッチングにより、ポリシリコン膜５０´、ケミカル酸化膜４４及びポリシリコン膜４３をパターニングする。これにより、図１１に示すように、ポリシリコン膜５０´からなるエミッタ電極５０を形成する。より詳しくは、ポリシリコン膜５０´上に形成されたフォトレジスト５３をマスクに用いて、ポリシリコン膜５０´をドライエッチングして、エミッタ電極５０を形成する。なお、ケミカル酸化膜４４及びポリシリコン膜４３のパターニングは、エミッタ電極５０の形成（ポリシリコン膜５０´のパターニング）と連続して実施される。 Thereafter, the polysilicon film 50 ', the chemical oxide film 44, and the polysilicon film 43 are patterned by lithography and dry etching. Thereby, as shown in FIG. 11, the emitter electrode 50 made of the polysilicon film 50 'is formed. More specifically, the emitter film 50 is formed by dry etching the polysilicon film 50 ′ using the photoresist 53 formed on the polysilicon film 50 ′ as a mask. The patterning of the chemical oxide film 44 and the polysilicon film 43 is performed continuously with the formation of the emitter electrode 50 (patterning of the polysilicon film 50 ′).

続いて、エミッタ電極５０上にフォトレジスト５３を残したまま、外部ベース領域（即ち、実効ベース領域を外部へ引き出すための領域）の抵抗を低減するために、ベース層３０のエミッタ電極５０下から露出している領域に１×１０^１５〜１×１０^１６ｃｍ^−２程度のドーズ量でボロンもしくはＢＦ_２をイオン注入する。その後、エミッタ電極５０上からフォトレジスト５３を除去する。 Subsequently, in order to reduce the resistance of the external base region (that is, the region for drawing out the effective base region to the outside) while leaving the photoresist 53 on the emitter electrode 50, the base layer 30 is exposed from under the emitter electrode 50. Boron or BF ₂ is ion-implanted into the exposed region at a dose of about 1 × 10 ¹⁵ to 1 × 10 ¹⁶ cm ⁻² . Thereafter, the photoresist 53 is removed from the emitter electrode 50.

次に、図１２に示すように、リソグラフィー及びドライエッチングにより、シリコン酸化膜４１(絶縁膜４０)及びベース層３０をパターニングして、ベース層３０に外部ベース領域３７を形成する。その後、シリコン酸化膜４１(絶縁膜４０)及びベース層３０のパターニングに用いた図示しないフォトレジストを除去する。なお、ポリシリコン膜２５及びシリコン酸化膜２３は、シリコン酸化膜４１(絶縁膜４０)及びベース層３０をパターニングすると同時、もしくはその後に除去する。 Next, as shown in FIG. 12, the silicon oxide film 41 (insulating film 40) and the base layer 30 are patterned by lithography and dry etching to form an external base region 37 in the base layer 30. Thereafter, the photoresist (not shown) used for patterning the silicon oxide film 41 (insulating film 40) and the base layer 30 is removed. The polysilicon film 25 and the silicon oxide film 23 are removed at the same time as or after the silicon oxide film 41 (insulating film 40) and the base layer 30 are patterned.

次に、図１３に示すように、Ｓｉ基板１の上方に厚さ約１００Åのシリコン酸化膜５５を形成する。そして、リソグラフィーにより、低濃度コレクタ領域１３のコンタクト領域（即ち、コレクタコンタクト領域）１４の上方を開口し、それ以外の領域を覆うフォトレジスト５７を形成する。次に、このフォトレジスト５７をマスクに用いて、１×１０^１５〜５×１０^１５ｃｍ^−２程度のドーズ量でヒ素をイオン注入する。その後、フォトレジスト５７を除去する。 Next, as shown in FIG. 13, a silicon oxide film 55 having a thickness of about 100 mm is formed above the Si substrate 1. Then, a photoresist 57 is formed by lithography so as to open above the contact region (that is, collector contact region) 14 of the low concentration collector region 13 and cover the other regions. Next, arsenic is ion-implanted with a dose of about 1 × 10 ^{15 to} 5 × 10 ¹⁵ cm ⁻² using the photoresist 57 as a mask. Thereafter, the photoresist 57 is removed.

次に、温度９５０℃／時間１０ｓｅｃ程度のアニールをＳｉ基板１全体に施す。これにより、図１４に示すように、ポリシリコン膜５０´からなるエミッタ電極５０に含まれているＮ型不純物を、エミッタ電極５０からベース層３０へ拡散させて、ベース層３０の低濃度コレクタ領域から離れた上側部位（例えば、図７に示したＳｉ層３３）にエミッタ領域３９を形成する。ここで、上記拡散するＮ型不純物によって、エミッタ電極５０（ポリシリコン膜５０´）とベース層３０とで挟まれたケミカル酸化膜４４は破壊される。図１４では、拡散するＮ型不純物によってケミカル酸化膜４４が破壊され消滅した状態を模式的に示している。なお、図１４では、ケミカル酸化膜４４が破壊されて消滅した場合を示しているが、エミッタ領域３９上にケミカル酸化膜４４の一部が残存していてもよい。 Next, annealing is performed on the entire Si substrate 1 at a temperature of about 950 ° C./hour for about 10 seconds. As a result, as shown in FIG. 14, the N-type impurity contained in the emitter electrode 50 made of the polysilicon film 50 ′ is diffused from the emitter electrode 50 to the base layer 30, so that the low concentration collector region of the base layer 30. An emitter region 39 is formed in an upper portion (for example, the Si layer 33 shown in FIG. 7) away from the region. Here, the chemical oxide film 44 sandwiched between the emitter electrode 50 (polysilicon film 50 ') and the base layer 30 is destroyed by the diffusing N-type impurity. FIG. 14 schematically shows a state in which the chemical oxide film 44 is destroyed and disappeared by the diffused N-type impurity. Although FIG. 14 shows the case where the chemical oxide film 44 is destroyed and disappears, a part of the chemical oxide film 44 may remain on the emitter region 39.

次に、Ｓｉ基板１の上方にシリコン酸化膜を３００Å程度堆積し、続けてシリコン酸化膜に異方性のエッチバックを施す。これにより、図１５に示すように、エミッタ電極５０、ケミカル酸化膜４４、ポリシリコン膜４３、シリコン酸化膜４１及びベース層３０のそれぞれの側壁を覆うサイドウォール５９を形成する。
次に、セルフアラインドシリサイドにより、エミッタ電極５０の露出している表面と、外部ベース領域３７の露出している表面と、低濃度コレクタ領域１３の露出している表面（つまり、コレクタコンタクト領域１４の表面）とにそれぞれＣｏＳｉ層６１を形成する。これ以降の工程は、標準的な多層配線プロセスを用い、各素子間の電気的接続を行う。即ち、図１に示したように、層間絶縁膜６５を形成し、層間絶縁膜６５を貫いて各ＣｏＳｉ層６１を底面とするコンタクトホールを形成し、これらコンタクトホール内にそれぞれ電極材を埋め込む。これにより、エミッタ電極５０に電気的に接続するエミッタコンタクト部７１と、外部ベース領域３７に電気的に接続するベースコンタクト部７３と、低濃度コレクタ領域１３（コレクタコンタクト領域１４）に電気的に接続するコレクタコンタクト部７５と、を形成する。 Next, a silicon oxide film is deposited on the upper side of the Si substrate 1 by about 300 mm, and then an anisotropic etch back is performed on the silicon oxide film. As a result, as shown in FIG. 15, sidewalls 59 that cover the respective sidewalls of the emitter electrode 50, the chemical oxide film 44, the polysilicon film 43, the silicon oxide film 41, and the base layer 30 are formed.
Next, due to self-aligned silicide, the exposed surface of the emitter electrode 50, the exposed surface of the external base region 37, and the exposed surface of the low-concentration collector region 13 (that is, the collector contact region 14). The CoSi layer 61 is formed on each of the surfaces. In the subsequent steps, a standard multilayer wiring process is used to make electrical connection between the elements. That is, as shown in FIG. 1, an interlayer insulating film 65 is formed, contact holes are formed through the interlayer insulating film 65 and each CoSi layer 61 is a bottom surface, and an electrode material is embedded in each of these contact holes. Thereby, the emitter contact portion 71 electrically connected to the emitter electrode 50, the base contact portion 73 electrically connected to the external base region 37, and the low concentration collector region 13 (collector contact region 14) are electrically connected. And a collector contact portion 75 to be formed.

最後に、エミッタコンタクト部７１、ベースコンタクト部７３及びコレクタコンタクト部７５が形成された層間絶縁膜６５上に金属配線膜（図示せず）を形成し、その金属配線膜をパターニングする。こうして、図１に示すように、エミッタコンタクト部７１、ベースコンタクト部７３、コレクタコンタクト部７５とそれぞれ電気的に接続した金属配線８１、８３、８５を形成する。 Finally, a metal wiring film (not shown) is formed on the interlayer insulating film 65 on which the emitter contact portion 71, the base contact portion 73, and the collector contact portion 75 are formed, and the metal wiring film is patterned. In this way, as shown in FIG. 1, metal wirings 81, 83, and 85 that are electrically connected to the emitter contact portion 71, the base contact portion 73, and the collector contact portion 75 are formed.

以上の工程を経て、ノイズの発生を低減させたヘテロ接合構造のＮＰＮバイポーラトランジスタ１００を備えた半導体装置が完成する。
この実施形態では、高濃度コレクタ領域１１及び低濃度コレクタ領域１３が本発明のコレクタ領域に対応している。また、シリコン酸化膜４１が本発明の絶縁膜に対応している。さらに、ヘテロ接合構造のＮＰＮバイポーラトランジスタ１００が本発明のバイポーラトランジスタに対応している。 Through the above steps, a semiconductor device including the NPN bipolar transistor 100 having a heterojunction structure with reduced noise generation is completed.
In this embodiment, the high concentration collector region 11 and the low concentration collector region 13 correspond to the collector region of the present invention. The silicon oxide film 41 corresponds to the insulating film of the present invention. Further, the NPN bipolar transistor 100 having a heterojunction structure corresponds to the bipolar transistor of the present invention.

（ポリシリコン膜５０´の結晶構造及びノイズ発生のメカニズム）
本実施形態では、図１０に示すように、ケミカル酸化膜４４上にエミッタ電極となるノンドープのポリシリコン膜５０´を堆積している。以下、このポリシリコン膜５０´の結晶構造と、バイポーラトランジスタの動作時に発生するノイズとの関係性（ノイズ発生のメカニズム）について、図１６を参照しつつ簡単に説明する。 (Crystal structure of polysilicon film 50 'and noise generation mechanism)
In this embodiment, as shown in FIG. 10, a non-doped polysilicon film 50 ′ serving as an emitter electrode is deposited on the chemical oxide film 44. Hereinafter, the relationship between the crystal structure of the polysilicon film 50 'and noise generated during the operation of the bipolar transistor (mechanism of noise generation) will be briefly described with reference to FIG.

図１６（ａ）は、ＩＦＯ膜として、本実施形態に係るケミカル酸化膜４４を形成した場合を示す断面模式図である。また、図１６（ｂ）は、ＩＦＯ膜として、従来技術に係るアニール酸化膜２４４を形成した場合を示す断面模式図である。なお、同図に示されたベース層３０（Ｓｉ層３３）のＳｉ原子の並びは、単結晶構造を示すものである。また、同図に示されたエミッタ電極５０（ポリシリコン膜５０´）のＳｉ原子の並びは、多結晶構造を示すものである。また、同図に示されたＩＦＯ膜（つまり、ケミカル酸化膜４４及びアニール酸化膜２４４）は、アモルファス構造をしている。 FIG. 16A is a schematic cross-sectional view showing a case where the chemical oxide film 44 according to this embodiment is formed as an IFO film. FIG. 16B is a schematic cross-sectional view showing a case where an annealed oxide film 244 according to the prior art is formed as an IFO film. It should be noted that the arrangement of Si atoms in the base layer 30 (Si layer 33) shown in the figure shows a single crystal structure. In addition, the arrangement of Si atoms in the emitter electrode 50 (polysilicon film 50 ') shown in the drawing shows a polycrystalline structure. Further, the IFO film (that is, the chemical oxide film 44 and the annealed oxide film 244) shown in the same figure has an amorphous structure.

図１６（ａ）に示すように、ケミカル酸化膜４４は、図１６（ｂ）に示す従来技術に係るアニール酸化膜２４４と比較して、一般に膜厚を厚く形成することができる。このため、エミッタ電極５０を形成するポリシリコン膜５０´の結晶性は、成膜初期から多結晶（つまり、結晶構造が多結晶構造）となり、エミッタ電極５０内、特にベース層３０との接着面等での結晶格子の歪みを小さくすることができる。その結果、ベース層３０（エミッタ領域３９）とエミッタ電極５０との界面近傍における結晶格子の歪みに起因した界面準位や転位の発生を十分に低減することができる。 As shown in FIG. 16A, the chemical oxide film 44 can generally be formed thicker than the annealed oxide film 244 according to the prior art shown in FIG. For this reason, the crystallinity of the polysilicon film 50 ′ forming the emitter electrode 50 is polycrystalline (that is, the crystal structure is a polycrystalline structure) from the initial stage of film formation, and the bonding surface in the emitter electrode 50, particularly the base layer 30. The distortion of the crystal lattice due to the above can be reduced. As a result, the generation of interface states and dislocations due to crystal lattice distortion in the vicinity of the interface between the base layer 30 (emitter region 39) and the emitter electrode 50 can be sufficiently reduced.

一方、図１６（ｂ）に示すアニール酸化膜２４４は、上述のように、例えば窒素ガス雰囲気下でアニールすることで形成された酸化膜であって、その膜厚を厚くすることが困難なＩＦＯ膜である。このため、エミッタ電極５０を形成するポリシリコン膜５０´の成膜初期は、下地であるベース層３０（エミッタ領域３９）の結晶性を引き継いでしまう。したがって、エミッタ電極５０のアニール酸化膜２４４近傍では、結晶性がより単結晶（つまり、結晶構造が単結晶構造）に近くなっている。その後、成膜が進むにつれてポリシリコン膜５０´の結晶性は多結晶となるため、エミッタ電極５０（ポリシリコン膜５０´）内に単結晶構造の部分と多結晶構造の部分とが共存することになり、単結晶部分と多結晶部分と間で結晶格子の歪み（図中で囲んだ部分）が生じやすくなる。こうして生じた結晶格子の歪みに起因して、界面準位や転位が発生することがある。 On the other hand, the anneal oxide film 244 shown in FIG. 16B is an oxide film formed by annealing, for example, in a nitrogen gas atmosphere as described above, and it is difficult to increase the film thickness. It is a membrane. For this reason, the crystallinity of the base layer 30 (emitter region 39), which is the base layer, is inherited at the initial stage of the formation of the polysilicon film 50 'forming the emitter electrode 50. Therefore, in the vicinity of the annealed oxide film 244 of the emitter electrode 50, the crystallinity is closer to a single crystal (that is, the crystal structure is a single crystal structure). Thereafter, as the film formation proceeds, the crystallinity of the polysilicon film 50 ′ becomes polycrystalline. Therefore, a single crystal structure portion and a polycrystalline structure portion coexist in the emitter electrode 50 (polysilicon film 50 ′). Thus, distortion of the crystal lattice (portion enclosed in the figure) is likely to occur between the single crystal portion and the polycrystalline portion. Interface states and dislocations may occur due to distortion of the crystal lattice generated in this way.

このため、従来技術に係るバイポーラトランジスタ２００の製造方法では、ベース層３０（エミッタ領域３９）とエミッタ電極５０との界面近傍における界面準位や転位の発生を十分に低減することができず、ノイズ発生の低減効果を十分に得ることができないものと考えられる。 For this reason, in the manufacturing method of the bipolar transistor 200 according to the prior art, the generation of interface states and dislocations in the vicinity of the interface between the base layer 30 (emitter region 39) and the emitter electrode 50 cannot be sufficiently reduced, and noise is generated. It is considered that the generation reduction effect cannot be obtained sufficiently.

（評価結果）
従来技術に係るＮＰＮバイポーラトランジスタ２００と、本実施形態に係るＮＰＮバイポーラトランジスタ１００とに対して、ノイズ不良の発生率を評価した。その結果を表１に示す。 (Evaluation results)
The incidence of noise defects was evaluated for the NPN bipolar transistor 200 according to the conventional technique and the NPN bipolar transistor 100 according to the present embodiment. The results are shown in Table 1.

表１は、アニール酸化膜２４４を備えるＮＰＮバイポーラトランジスタ２００（つまり、従来技術）におけるノイズ不良の発生率と、ケミカル酸化膜４４を備えるＮＰＮバイポーラトランジスタ１００（つまり、本実施形態）におけるノイズ不良の発生率とを測定した結果である。
表１に示すように、ＮＰＮバイポーラトランジスタ１００は、ＮＰＮバイポーラトランジスタ２００と比較して、ノイズ不良の発生率が低減している。このことから、ＩＦＯ膜を、従来技術で用いられてきたアニール酸化膜２４４に代えてケミカル酸化膜４４とすることで、バイポーラトランジスタの動作時に発生するノイズを低減することができることがわかった。 Table 1 shows the occurrence rate of noise failure in the NPN bipolar transistor 200 (that is, the prior art) including the annealed oxide film 244 and the occurrence of noise failure in the NPN bipolar transistor 100 (that is, this embodiment) including the chemical oxide film 44. It is the result of measuring the rate.
As shown in Table 1, the NPN bipolar transistor 100 has a lower noise failure rate than the NPN bipolar transistor 200. From this, it was found that the noise generated during the operation of the bipolar transistor can be reduced by using the chemical oxide film 44 instead of the annealed oxide film 244 used in the prior art as the IFO film.

（実施形態の効果）
本発明の実施形態は、以下の効果を奏する。
（１）エミッタ開口部４５において露出したベース層３０上に酸化シリコンからなるケミカル酸化膜４４を形成している。このため、エミッタ電極５０を形成するポリシリコン膜５０´の結晶性は成膜初期から多結晶となり、エミッタ電極５０内での結晶格子の歪みを小さくすることができる。したがって、本実施形態であれば、従来技術に係るアニール酸化膜２４４を形成した場合と比較して、ベース層３０（エミッタ領域３９）とエミッタ電極５０との界面における界面準位や転位の発生を十分に低減することができ、ノイズ発生の低減効果を十分に得ることができる。 (Effect of embodiment)
The embodiment of the present invention has the following effects.
(1) A chemical oxide film 44 made of silicon oxide is formed on the base layer 30 exposed in the emitter opening 45. For this reason, the crystallinity of the polysilicon film 50 ′ forming the emitter electrode 50 becomes polycrystalline from the initial stage of film formation, and the distortion of the crystal lattice in the emitter electrode 50 can be reduced. Therefore, according to the present embodiment, the generation of interface states and dislocations at the interface between the base layer 30 (emitter region 39) and the emitter electrode 50 is compared with the case where the annealed oxide film 244 according to the prior art is formed. This can be sufficiently reduced, and a sufficient noise reduction effect can be obtained.

（２）また、ケミカル酸化膜４４は、ベース層３０の表面をＳＰＭ洗浄、ＡＰＭ洗浄、またはＨＰＭ洗浄して形成されたシリコン酸化膜である。Ｓｉに対して高い酸化力を示すＳＰＭ、ＡＰＭ、ＨＰＭを用いてベース層３０の表面を酸化処理することで、より確実性を高めてベース層３０上にケミカル酸化膜４４を形成することができる。したがって、本実施形態であれば、従来技術と比較して、界面準位や転位に起因するノイズの低減効果をより高めることが可能となる。 (2) The chemical oxide film 44 is a silicon oxide film formed by performing SPM cleaning, APM cleaning, or HPM cleaning on the surface of the base layer 30. By oxidizing the surface of the base layer 30 using SPM, APM, or HPM that exhibits high oxidizing power against Si, the chemical oxide film 44 can be formed on the base layer 30 with higher reliability. . Therefore, according to the present embodiment, it is possible to further enhance the effect of reducing noise caused by interface states and dislocations, as compared with the prior art.

（３）また、ケミカル酸化膜４４は、ベース層３０の表面をケミカル酸化して形成されたシリコン酸化膜である。ベース層３０の表面をケミカル酸化した場合には、ベース層３０の表面をアニール酸化した場合（従来技術）と比較して、膜厚の厚いＩＦＯ膜を形成することができる。このため、エミッタ電極５０を形成するポリシリコン膜５０´の結晶性は成膜初期から多結晶となり、エミッタ電極５０内での結晶格子の歪みを小さくすることができる。したがって、本実施形態であれば、従来技術に係るアニール酸化膜２４４を形成した場合と比較して、ベース層３０（エミッタ領域３９）とエミッタ電極５０との界面近傍における界面準位や転位の発生を十分に低減することができ、ノイズ発生の低減効果を十分に得ることができる。 (3) The chemical oxide film 44 is a silicon oxide film formed by chemically oxidizing the surface of the base layer 30. When the surface of the base layer 30 is chemically oxidized, a thick IFO film can be formed as compared with the case of annealing the surface of the base layer 30 (prior art). For this reason, the crystallinity of the polysilicon film 50 ′ forming the emitter electrode 50 becomes polycrystalline from the initial stage of film formation, and the distortion of the crystal lattice in the emitter electrode 50 can be reduced. Therefore, in the present embodiment, the generation of interface states and dislocations in the vicinity of the interface between the base layer 30 (emitter region 39) and the emitter electrode 50, as compared with the case where the annealed oxide film 244 according to the prior art is formed. Can be sufficiently reduced, and the effect of reducing noise generation can be sufficiently obtained.

（４）また、エミッタ領域３９は、アニールによって、エミッタ電極５０（ポリシリコン膜５０´）に含まれる不純物をベース層３０に導入して形成している。このため、エミッタ領域３９を形成すると同時に、ケミカル酸化膜４４を破壊することができる。したがって、本実施形態であれば、エミッタ領域３９を形成しつつ、エミッタ電極５０とエミッタ領域３９とを電気的に接続することができる。 (4) Further, the emitter region 39 is formed by introducing impurities contained in the emitter electrode 50 (polysilicon film 50 ′) into the base layer 30 by annealing. Therefore, the chemical oxide film 44 can be destroyed simultaneously with the formation of the emitter region 39. Therefore, according to the present embodiment, the emitter electrode 50 and the emitter region 39 can be electrically connected while the emitter region 39 is formed.

（変形例）
（１）上記の実施形態では、シリコン酸化膜４１上にポリシリコン膜４３を形成した場合について説明した。しかしながら、本発明において、シリコン酸化膜４１上にポリシリコン膜４３を形成することなく、ケミカル酸化膜４４を形成してもよい。このような場合であっても、実施形態の効果（１）〜（５）と同様の効果を奏する。 (Modification)
(1) In the above embodiment, the case where the polysilicon film 43 is formed on the silicon oxide film 41 has been described. However, in the present invention, the chemical oxide film 44 may be formed without forming the polysilicon film 43 on the silicon oxide film 41. Even in such a case, the same effects as the effects (1) to (5) of the embodiment are obtained.

（２）上記の実施形態では、エミッタ開口部４５において露出したベース層３０上と、ポリシリコン膜４３上とを覆うように、ケミカル酸化膜４４を形成した場合について説明した。しかしながら、本発明において、ケミカル酸化膜４４はベース層３０とポリシリコン膜４３との表面を覆うシリコン酸化膜に限定されるものではない。ケミカル酸化膜４４は、エミッタ開口部４５において露出したベース層３０上を少なくとも覆っていればよい。このような場合であっても、実施形態の効果（１）〜（５）と同様の効果を奏する。 (2) In the above embodiment, the case where the chemical oxide film 44 is formed so as to cover the base layer 30 exposed in the emitter opening 45 and the polysilicon film 43 has been described. However, in the present invention, the chemical oxide film 44 is not limited to the silicon oxide film that covers the surfaces of the base layer 30 and the polysilicon film 43. The chemical oxide film 44 only needs to cover at least the base layer 30 exposed in the emitter opening 45. Even in such a case, the same effects as the effects (1) to (5) of the embodiment are obtained.

（３）また、上記の実施形態では、本発明のバイポーラトランジスタが、ヘテロ接合構造のＮＰＮバイポーラトランジスタである場合について説明した。しかしながら、本発明においてバイポーラトランジスタはこれに限定されるものではない。例えば、本発明のバイポーラトランジスタは、ヘテロ接合構造のＰＮＰバイポーラトランジスタでもよい。その場合は、上記の実施形態において、各半導体層に含まれる不純物の導電型を、Ｐ型をＮ型に、Ｎ型をＰ型に置き換えればよい。このような場合であっても、実施形態の効果（１）〜（５）と同様の効果を奏する。 (3) In the above embodiment, the case where the bipolar transistor of the present invention is an NPN bipolar transistor having a heterojunction structure has been described. However, the bipolar transistor is not limited to this in the present invention. For example, the bipolar transistor of the present invention may be a PNP bipolar transistor having a heterojunction structure. In that case, in the above-described embodiment, the conductivity type of the impurity contained in each semiconductor layer may be replaced with P-type for N-type and N-type for P-type. Even in such a case, the same effects as the effects (1) to (5) of the embodiment are obtained.

＜その他＞
本発明は、以上に記載した実施形態に限定されうるものではない。当業者の知識に基づいて実施形態に設計の変更等を加えることが可能であり、そのような変形が加えられた態様も本発明の範囲に含まれる。換言すると、本発明は、その要旨の範囲内で種々変形して実施することができる。なお、図面中、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。更に、図面の寸法比率は図示の比率に限られるものではない。 <Others>
The present invention is not limited to the embodiment described above. Based on the knowledge of those skilled in the art, design changes and the like can be made to the embodiments, and such a modified embodiment is also included in the scope of the present invention. In other words, the present invention can be implemented with various modifications within the scope of the gist. In the drawings, positional relationships such as up, down, left and right are based on the positional relationships shown in the drawings unless otherwise specified. Further, the dimensional ratios in the drawings are not limited to the illustrated ratios.

１基板
３、７熱酸化膜
５、９、５３、５７フォトレジスト
１０コレクタ領域
１１高濃度コレクタ領域
１３低濃度コレクタ領域
１４コレクタコンタクト領域
２０素子分離層
２１シャロートレンチ
２２ディープトレンチ
２３、５５シリコン酸化（ＳｉＯ_２）膜
２５、４３ポリシリコン膜
３０ベース層
３１Ｓｉ層
３２ＳｉＧｅ層
３３Ｓｉ層
３５実効ベース領域
３７外部ベース領域
３９エミッタ領域
４０絶縁膜
４１シリコン酸化膜
４４ケミカル酸化膜（ケミカル酸化ＩＦＯ膜）
４５エミッタ開口部
５０エミッタ電極
５０´ ポリシリコン膜
５９サイドウォール
６１ＣｏＳｉ層
６５層間絶縁膜
７１エミッタコンタクト部
７３ベースコンタクト部
７５コレクタコンタクト部
８１、８３、８５金属配線
１００ヘテロ接合構造のＮＰＮバイポーラトランジスタ
２００従来技術に係るＮＰＮバイポーラトランジスタ
２４４アニール酸化膜（アニール酸化ＩＦＯ膜） DESCRIPTION OF SYMBOLS 1 Substrate 3, 7 Thermal oxide film 5, 9, 53, 57 Photoresist 10 Collector region 11 High concentration collector region 13 Low concentration collector region 14 Collector contact region 20 Element isolation layer 21 Shallow trench 22 Deep trench 23, 55 Silicon oxide ( SiO ₂ ) film 25, 43 polysilicon film 30 base layer 31 Si layer 32 SiGe layer 33 Si layer 35 effective base region 37 external base region 39 emitter region 40 insulating film 41 silicon oxide film 44 chemical oxide film (chemical oxide IFO film)
45 Emitter opening 50 Emitter electrode 50 ′ Polysilicon film 59 Side wall 61 CoSi layer 65 Interlayer insulating film 71 Emitter contact part 73 Base contact part 75 Collector contact parts 81, 83, 85 Metal wiring 100 NPN bipolar transistor 200 with heterojunction structure NPN bipolar transistor 244 according to the prior art Annealed oxide film (annealed oxide IFO film)

Claims

A method of manufacturing a semiconductor device comprising a bipolar transistor using a polysilicon film as an emitter electrode,
Forming a collector region on the substrate;
Forming a base layer on the collector region;
Forming an insulating film on the base layer;
Forming a polysilicon film on the insulating film;
Partially etching the polysilicon film and the insulating film to form an emitter opening having the base layer as a bottom surface;
Forming a chemical oxide film on at least the base layer by bringing a chemical solution capable of forming a silicon oxide film into contact with the surface of the base layer exposed in the emitter opening;
Forming the emitter electrode containing impurities on the chemical oxide film;
Introducing the impurity into the base layer from the emitter electrode, and forming an emitter region in an upper part of the base layer away from the collector region.

The method of manufacturing a semiconductor device according to claim 1, wherein in the step of forming the chemical oxide film, the surface of the base layer is subjected to SPM cleaning, APM cleaning, or HPM cleaning to form the chemical oxide film.

3. The method of manufacturing a semiconductor device according to claim 1, wherein, in the step of forming the chemical oxide film, the surface of the base layer is chemically oxidized to form the chemical oxide film.

4. The method of manufacturing a semiconductor device according to claim 1, wherein, in the step of forming the emitter region, the emitter region is formed by introducing the impurity into the base layer by annealing. 5.

The semiconductor device manufacturing method according to claim 1, wherein the insulating film includes at least a silicon oxide film formed on the base layer.

A semiconductor device comprising a bipolar transistor using a polysilicon film as an emitter electrode,
The bipolar transistor is:
A collector region formed in the substrate;
A base layer formed on the collector region;
An emitter region formed in an upper portion of the base layer away from the collector region;
An insulating film formed on the base layer and covering a junction between the base layer and the emitter region;
A polysilicon film formed on the insulating film;
And a chemical oxide film formed on the polysilicon film.

The semiconductor device according to claim 6, wherein the chemical oxide film is a silicon oxide film formed by performing SPM cleaning, APM cleaning, or HPM cleaning on surfaces of the polysilicon film and the base layer.

8. The semiconductor device according to claim 6, wherein the chemical oxide film is a silicon oxide film formed by chemically oxidizing the surfaces of the polysilicon film and the base layer.

The emitter electrode contains impurities,
The semiconductor device according to claim 6, wherein the emitter region is a region formed by introducing the impurity from the emitter electrode into the base layer.

The semiconductor device according to claim 6, wherein the insulating film includes at least a silicon oxide film formed on the base layer.