JP4947692B2 - Semiconductor device manufacturing method and semiconductor device - Google Patents

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Description

この発明は、半導体装置の製造方法及び半導体装置に関し、特に、金属膜を必要以上に薄く形成しなくても、ＬＯＣＯＳエッジ付近での金属膜とベース絶縁膜との過度な合金化を防止できるようにした技術に関する。   The present invention relates to a semiconductor device manufacturing method and a semiconductor device, and in particular, it is possible to prevent excessive alloying between a metal film and a base insulating film in the vicinity of a LOCOS edge without forming a metal film thinner than necessary. Related to the technology.

一般に、同一の半導体基板上に形成されたバイポーラトランジスタとＭＯＳトランジスタとによって構成される回路はＢｉＣＭＯＳと呼ばれ、バイポーラトランジスタの「高パワー、高速性能」特性と、ＣＭＯＳの「低消費電力、高集積特性」特性の両方を備えるため、その用途は広がりつつある。また、エミッタとベースに異なった半導体材料を用いたヘテロ接合バイポーラトランジスタ（ＨＢＴ：ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）が知られている。例えば非特許文献１には、エミッタにシリコン（Ｓｉ）を、ベースにシリコンゲルマニウム（ＳｉＧｅ）をそれぞれ使用したＨＢＴ（以下、「ＳｉＧｅ−ＨＢＴ」ともいう。）が開示されている。   In general, a circuit composed of a bipolar transistor and a MOS transistor formed on the same semiconductor substrate is called BiCMOS, and the “high power, high speed performance” characteristics of the bipolar transistor and the “low power consumption, high integration” of the CMOS. Its application is expanding because it has both "characteristics" characteristics. A heterojunction bipolar transistor (HBT) using different semiconductor materials for the emitter and base is also known. For example, Non-Patent Document 1 discloses an HBT that uses silicon (Si) as an emitter and silicon germanium (SiGe) as a base (hereinafter also referred to as “SiGe-HBT”).

図３６は、従来例に係るＳｉＧｅ−ＨＢＴの構成例を示す断面図である。図３６において、ＳｉＧｅ−ＨＢＴのエミッタ（Ｅｍｉｔｔｅｒ）３０３はＮ型の不純物を含むポリシリコンで構成されている。また、ＳｉＧｅ−ＨＢＴのベース（Ｂａｓｅ）はＰ型の不純物を含む単結晶のシリコンゲルマニウム層で構成されており、図示しない配線部とのコンタクトをとるためにＬＯＣＯＳ層３０７上まで引き出されている。さらに、ＳｉＧｅ−ＨＢＴのコレクタ（Ｃｏｌｌｅｃｔｏｒ）は、基板３０１に設けられた複数のＮ型不純物層で構成されている。そして、図３６に示すように、エミッタ３０３上と、ＬＯＣＯＳ層３０７上に引き出されたベース（即ち、ベース引き出し電極）上と、コレクタ上にはそれぞれチタンシリサイド（ＴｉＳｉｘ）３０９が形成されている。
なお、図３５に示すように、エピタキシャル成長法によって形成されるシリコンゲルマニウム層は、通常、３層構造となっている。これら３層のうち、実際にＧｅがドープされているのは中央の層だけで、上方に形成されているＣａｐ Ｓｉ層と、下方に形成されているＢｏｔｔｏｍ Ｓｉ層はノンドープの層である。Ｃａｐ Ｓｉ層はｃｅｎｔｅｒ ＳｉＧｅ層の安定化や、ベースに含まれるボロンとエミッタ（Ｅｍｉｔｔｅｒ）に含まれるリンの拡散領域となっており、Ｅｍｉｔｔｅｒ／Ｂａｓｅ接合の場を提供する、などの役割を持つ。このような３層構造の層をベース及びベース引き出し電極の材料膜に使用する場合、ＳｉＧｅ層自体はチタンシリサイド化しにくいが、Ｃａｐ Ｓｉ層をチタンシリサイド化することでベース引き出し電極の抵抗を下げることができる。
Ａ．Ｃｈａｎｔｒｅ ｅｔ ａｌ．“Ａ ｈｉｇｈ ｐｅｒｆｏｒｍａｎｃｅ ｌｏｗ ｃｏｍｐｌｅｘｉｔｙ ＳｉＧｅ ＨＢＴ ｆｏｒ ＢｉＣＭＯＳ ｉｎｔｅｇｒａｔｉｏｎ”，ＩＥＥＥ ＢＩＰＯＬＡＲ／ＢｉＣＭＯＳ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ Ｍｅｅｔｉｎｇ（ＢＣＴＭ）５．２，ｐｐ．９３−９６，（１９９８） FIG. 36 is a cross-sectional view showing a configuration example of a SiGe-HBT according to a conventional example. In FIG. 36, an emitter (emitter) 303 of SiGe-HBT is composed of polysilicon containing an N-type impurity. The SiGe-HBT base is composed of a single-crystal silicon germanium layer containing a P-type impurity, and is drawn up to the LOCOS layer 307 to make contact with a wiring portion (not shown). Further, the SiGe-HBT collector is composed of a plurality of N-type impurity layers provided on the substrate 301. As shown in FIG. 36, titanium silicide (TiSi x ) 309 is formed on the emitter 303, the base (that is, the base lead electrode) drawn on the LOCOS layer 307, and the collector, respectively. .
As shown in FIG. 35, the silicon germanium layer formed by the epitaxial growth method usually has a three-layer structure. Of these three layers, only the central layer is actually doped with Ge, and the Cap Si layer formed above and the Bottom Si layer formed below are non-doped layers. The Cap Si layer serves as stabilization of the center SiGe layer, a diffusion region of phosphorus contained in the base and the emitter (Emitter) contained in the base, and provides a field of Emitter / Base junction. When such a three-layer structure is used for the material film of the base and the base lead electrode, the SiGe layer itself is difficult to be titanium silicide, but the Cap Si layer is titanium silicide to reduce the resistance of the base lead electrode. Can do.
A. Chantre et al. “A high performance low complexity SiGe HBT for BiCMOS integration”, IEEE BIPOLAR / BiCMOS Circuits and Technology Meetings (BCTM) 5.2, pp. 93-96, (1998)

ところで、本発明者は、図３６に示したような従来のＳｉＧｅ−ＨＢＴでは、エミッタ領域とＬＯＣＯＳ層との境界部分（以下、「ＬＯＣＯＳエッジ」と言う。）３１０のシリコンゲルマニウム層３０５が過度にチタンシリサイド化され、チタンシリサイド３０９によってシリコンゲルマニウム層３０５が貫かれてしまう場合がある、ということを断面解析で明らかにした。   Incidentally, the present inventor has found that the silicon germanium layer 305 of the boundary portion (hereinafter referred to as “LOCOS edge”) 310 between the emitter region and the LOCOS layer is excessive in the conventional SiGe-HBT as shown in FIG. Cross-sectional analysis revealed that the silicon germanium layer 305 may be penetrated by titanium silicide and titanium silicide 309.

チタンシリサイド３０９によるシリコンゲルマニウム層３０５の貫通は、以下のようなメカニズムによるものであると本発明者は考えている。即ち、段差の起点となるＬＯＣＯＳエッジ３１０付近は平坦部に比べてチタン（Ｔｉ）が厚めにスパッタリング成膜されるので、他の領域よりもＳｉ層 のチタンシリサイド化反応が進み易い。そのため、ＬＯＣＯＳエッジ付近では、チタンシリサイド化によってＣａｐ Ｓｉ層が多く消費され、他の領域よりもＧｅの表面が露出しやすい。また、ＴｉとＳｉＧｅ層との固層反応では、Ｇｅの影響によってＴｉが凝集してしまう傾向がある。そのため、Ｃａｐ Ｓｉ層の消費によってＳｉＧｅ層が表面に現れてしまうと、ＳｉＧｅ層とＴｉとが接触して上述した凝集が起こり、ＳｉＧｅ層のチタンシリサイド化反応が過度に進む。そして、この過度に形成されたチタンシリサイドによって、シリコンゲルマニウム層３０５が貫かれてしまう。   The inventor believes that the penetration of the silicon germanium layer 305 by the titanium silicide 309 is due to the following mechanism. That is, since titanium (Ti) is formed by sputtering thicker in the vicinity of the LOCOS edge 310 where the step starts, compared to the flat portion, the titanium silicidation reaction of the Si layer is more likely to proceed than in other regions. Therefore, in the vicinity of the LOCOS edge, a large amount of Cap Si layer is consumed by titanium silicidation, and the surface of Ge is more easily exposed than in other regions. Further, in the solid layer reaction between Ti and the SiGe layer, Ti tends to aggregate due to the influence of Ge. Therefore, when the SiGe layer appears on the surface due to the consumption of the Cap Si layer, the SiGe layer and Ti come into contact with each other and the above-described aggregation occurs, and the titanium silicidation reaction of the SiGe layer proceeds excessively. The silicon germanium layer 305 is penetrated by the excessively formed titanium silicide.

図３６に示すように、ＳｉＧｅ−ＨＢＴでは、ＬＯＣＯＳエッジ３１０よりもアクティブ側の基板１にはＰ＋層３１３が形成されているが、ＬＯＣＯＳエッジ３１０にはＰ型不純物がさほど含まれていない。そのような部分にシリコンゲルマニウム層３０５を貫通したチタンシリサイドが接触すると、ベースとコレクタ（Ｄｅｅｐ ＮＷｅｌｌ）とが電気的にショートしてしまうおそれがあった（問題点１）。   As shown in FIG. 36, in the SiGe-HBT, a P + layer 313 is formed on the substrate 1 on the active side with respect to the LOCOS edge 310, but the LOCOS edge 310 does not contain much P-type impurities. When titanium silicide penetrating the silicon germanium layer 305 comes into contact with such a portion, the base and the collector (Deep NWell) may be electrically short-circuited (Problem 1).

このような問題点１を解決する方法として、本発明者は、Ｔｉの膜厚を薄くしてチタンシリサイド化反応を抑制し、これによりシリコンゲルマニウム層３０５の貫通を防止する、という方法を見出した。そして、実際に、Ｔｉを薄膜化した試作デバイスを作成し、電気的試験を行ってＴｉの薄膜化がＢａｓｅ−Ｃｏｌｌｅｃｔｏｒリークの減少に効果があることを確認した。しかしながら、この方法では、たしかにＢａｓｅ−Ｃｏｌｌｅｃｔｏｒリーク減少に効果はあるものの、当然ながらチタンシリサイド３０９のシート抵抗値が増大してしまった。ＢｉＣＭＯＳの製造プロセスでは、バイポーラ領域だけでなくＣＭＯＳ領域にもチタンシリサイド３０９を形成するため、チタンシリサイド３０９の抵抗値の増大はＣＭＯＳ特性に意図しない変化をもたらしてしまうおそれがあった（問題点２）。   As a method for solving such problem 1, the present inventor has found a method of reducing the thickness of Ti to suppress the titanium silicidation reaction, thereby preventing penetration of the silicon germanium layer 305. . Then, a prototype device in which Ti was thinned was actually created, and an electrical test was performed to confirm that the thinning of Ti was effective in reducing Base-Collector leakage. However, this method is effective in reducing Base-Collector leakage, but naturally the sheet resistance value of titanium silicide 309 has increased. In the BiCMOS manufacturing process, the titanium silicide 309 is formed not only in the bipolar region but also in the CMOS region, so that an increase in the resistance value of the titanium silicide 309 may cause an unintended change in the CMOS characteristics (Problem 2). ).

そこで、この発明はこのような問題点１、２に鑑みてなされたものであって、金属膜を必要以上に薄く形成しなくても、ＬＯＣＯＳエッジ付近での金属膜とベース絶縁膜との過度な合金化を防止できるようにした半導体装置の製造方法及び半導体装置の提供を目的とする。   Therefore, the present invention has been made in view of such problems 1 and 2, and an excessive amount of the metal film and the base insulating film in the vicinity of the LOCOS edge can be obtained without forming the metal film thinner than necessary. An object of the present invention is to provide a method of manufacturing a semiconductor device and a semiconductor device that can prevent alloying.

〔発明１〕 上記目的を達成するために、発明１の半導体装置の製造方法は、バイポーラトランジスタを基板に形成する半導体装置の製造方法であって、前記バイポーラトランジスタのエミッタ領域に隣接する領域の前記基板にＬＯＣＯＳ層を形成する工程と、前記エミッタ領域の前記基板上から前記ＬＯＣＯＳ層上にかけてベース材料膜を連続して形成する工程と、前記エミッタ領域の前記ベース材料膜上にエミッタを形成する工程と、前記エミッタの側面に絶縁膜からなるサイドウォールを形成する工程と、前記エミッタ領域と前記ＬＯＣＯＳ層との境界部分の前記ベース材料膜上に合金化阻止膜を形成する工程と、前記合金化阻止膜及び前記サイドウォールが形成された前記基板上に金属膜を形成する工程と、前記金属膜が形成された前記基板に熱処理を施すことによって前記ベース材料膜と前記金属膜とを反応させ合金膜を形成する工程とを含み、前記エミッタ領域の前記基板上から前記ＬＯＣＯＳ層上にかけて連続して形成された前記ベース材料膜のうちの、前記エミッタ領域と前記ＬＯＣＯＳ層との境界部分上に存在する部位の合金化を抑制するようにすることを特徴とするものである。 [Invention 1] In order to achieve the above object, a manufacturing method of a semiconductor device of Invention 1 is a manufacturing method of a semiconductor device in which a bipolar transistor is formed on a substrate, wherein the region adjacent to the emitter region of the bipolar transistor is Forming a LOCOS layer on the substrate; continuously forming a base material film from the substrate in the emitter region to the LOCOS layer; and forming an emitter on the base material film in the emitter region. Forming a sidewall made of an insulating film on a side surface of the emitter; forming an alloying prevention film on the base material film at a boundary portion between the emitter region and the LOCOS layer; and alloying A step of forming a metal film on the substrate on which the blocking film and the sidewall are formed, and before the metal film is formed Look including a step of forming an alloy film by reacting with the metal film and the base material film by a heat treatment in serial board, formed continuously toward the LOCOS layer from on the substrate of the emitter region In the base material film, alloying of a portion existing on a boundary portion between the emitter region and the LOCOS layer is suppressed .

ここで、「ベース材料膜」は、例えばシリコンゲルマニウム層（即ち、図に示したような、Ｃａｐ Ｓｉ層／ｃｅｎｔｅｒ ＳｉＧｅ層／Ｂｏｔｔｏｍ Ｓｉ層とからなる３層構造）である。また、「金属膜」とは例えばチタン（Ｔｉ）のことであり、「合金膜」とは例えばチタンシリサイド（ＴｉＳｉｘ）のことである。また、「ＬＯＣＯＳ層」とは、ＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）法によって基板に部分的に形成される絶縁層のことである。 Here, the “base material film” is, for example, a silicon germanium layer (that is, a three-layer structure including a Cap Si layer / center SiGe layer / Bottom Si layer as shown in the figure). The “metal film” is, for example, titanium (Ti), and the “alloy film” is, for example, titanium silicide (TiSi x ). The “LOCOS layer” is an insulating layer partially formed on a substrate by a LOCOS (local oxidation of silicon) method.

発明１の半導体装置の製造方法によれば、エミッタ領域の基板上からＬＯＣＯＳ層上にかけて連続して形成されたベース材料膜のうちの、エミッタ領域とＬＯＣＯＳ層との境界部分（以下、「ＬＯＣＯＳエッジ」ともいう。）上に存在する部位の合金化を抑制することができる。
例えば、ベース材料が（Ｃａｐ Ｓｉ層／Ｃｅｎｔｅｒ ＳｉＧｅ層／Ｂｏｔｔｏｍ Ｓｉ層からなる３層構造の）シリコンゲルマニウム層であり、金属膜がＴｉ（チタン）である場合には、ＬＯＣＯＳエッジでのＣａｐ Ｓｉ層の消費を抑えることができ、Ｃｅｎｔｅｒ ＳｉＧｅ層とＴｉとの接触を防止することができる。これにより、ＬＯＣＯＳエッジでのＣｅｎｔｅｒ ＳｉＧｅ層のチタンシリサイド化を抑制することができるので、チタンシリサイドによるシリコンゲルマニウム層の貫通を防止することができる。 According to the method for manufacturing a semiconductor device of the first aspect, of the base material film continuously formed from the substrate of the emitter region to the LOCOS layer, the boundary portion between the emitter region and the LOCOS layer (hereinafter referred to as “LOCOS edge”). It can also be referred to as “).
For example, when the base material is a silicon germanium layer (with a three-layer structure consisting of Cap Si layer / Center SiGe layer / Bottom Si layer) and the metal film is Ti (titanium), the Cap Si layer at the LOCOS edge Consumption can be suppressed, and contact between the Center SiGe layer and Ti can be prevented. Thereby, titanium silicidation of the Center SiGe layer at the LOCOS edge can be suppressed, so that penetration of the silicon germanium layer by titanium silicide can be prevented.

また、例えば、Ｔｉを必要以上に薄く形成しなくても、ＬＯＣＯＳエッジでのシリコンゲルマニウム層の貫通を防止することができる。これにより、バイポーラトランジスタとＣＭＯＳ等を同一基板に混載した半導体装置（即ち、ＢｉＣＭＯＳ）を製造する際に、所望のＣＭＯＳ特性が得られるようにＴｉの膜厚を任意の値に設定することができるので、ＢｉＣＭＯＳの設計自由度を高めることができる。   Further, for example, even if Ti is not formed thinner than necessary, penetration of the silicon germanium layer at the LOCOS edge can be prevented. Thereby, when manufacturing a semiconductor device (ie, BiCMOS) in which a bipolar transistor and a CMOS are mixedly mounted on the same substrate, the film thickness of Ti can be set to an arbitrary value so as to obtain desired CMOS characteristics. Therefore, the design freedom of BiCMOS can be increased.

〔発明２〕 発明２の半導体装置の製造方法は、バイポーラトランジスタを基板に形成する半導体装置の製造方法であって、前記バイポーラトランジスタのエミッタ領域に隣接する領域の前記基板にＬＯＣＯＳ層を形成する工程と、前記エミッタ領域の前記基板上から前記ＬＯＣＯＳ層上にかけてベース材料膜を連続して形成する工程と、前記エミッタ領域の前記ベース材料膜上にエミッタを形成する工程と、前記エミッタが形成された前記基板上に絶縁膜を形成し、次に当該絶縁膜をエッチバックすることによって、前記エミッタの側面にサイドウォールを形成する工程と、前記エミッタ領域と前記ＬＯＣＯＳ層との境界部分の前記ベース材料膜上に合金化阻止膜を形成する工程と、前記合金化阻止膜及び前記サイドウォールが形成された前記基板上に金属膜を形成する工程と、前記金属膜が形成された前記基板に熱処理を施すことによって前記ベース材料膜と前記金属膜とを反応させ合金膜を形成する工程とを含み、前記サイドウォールを形成する工程では、前記エミッタ領域と前記ＬＯＣＯＳ層との境界部分の前記ベース材料膜上に前記絶縁膜を残存させ、前記エミッタ領域の前記基板上から前記ＬＯＣＯＳ層上にかけて連続して形成された前記ベース材料膜のうちの、前記エミッタ領域と前記ＬＯＣＯＳ層との境界部分上に存在する部位の合金化を抑制するようにすることを特徴とするものである。 [Invention 2] A method of manufacturing a semiconductor device according to Invention 2 is a method of manufacturing a semiconductor device in which a bipolar transistor is formed on a substrate, wherein a LOCOS layer is formed on the substrate in a region adjacent to an emitter region of the bipolar transistor. A step of continuously forming a base material film from the substrate in the emitter region to the LOCOS layer, a step of forming an emitter on the base material film in the emitter region, and the emitter was formed. Forming a sidewall on the side surface of the emitter by forming an insulating film on the substrate and then etching back the insulating film; and the base material at a boundary between the emitter region and the LOCOS layer Forming an alloying prevention film on the film, and before forming the alloying prevention film and the sidewall Serial and forming a metal film on a substrate, and forming the base material film and the metal film and the alloy film by reacting by heat treatment to the substrate on which the metal film is formed, the In the step of forming a sidewall, the insulating film is left on the base material film at a boundary portion between the emitter region and the LOCOS layer, and is continuously formed from the substrate of the emitter region to the LOCOS layer. Of the base material film thus formed, alloying of a portion existing on a boundary portion between the emitter region and the LOCOS layer is suppressed .

ここで、「ベース材料膜」は例えばシリコンゲルマニウム層であり、「金属膜」は例えばチタン（Ｔｉ）であり、「合金膜」とは例えばチタンシリサイド（ＴｉＳｉｘ）である。シリコンゲルマニウム層のうちの絶縁膜で覆われている部位はチタンと接触していないので、チタンシリサイド化が抑制される。
発明２の半導体装置の製造方法によれば、エミッタ領域の基板上からＬＯＣＯＳ層上にかけて連続して形成されたベース材料膜のうち、ＬＯＣＯＳエッジ上に存在する部位の合金化を抑制することができる。 Here, the “base material film” is, for example, a silicon germanium layer, the “metal film” is, for example, titanium (Ti), and the “alloy film” is, for example, titanium silicide (TiSi x ). Since the portion of the silicon germanium layer covered with the insulating film is not in contact with titanium, titanium silicidation is suppressed.
According to the method for manufacturing a semiconductor device of the second aspect of the present invention, it is possible to suppress alloying of a portion existing on the LOCOS edge in the base material film continuously formed from the substrate in the emitter region to the LOCOS layer. .

例えば、ベース材料が（Ｃａｐ Ｓｉ層／Ｃｅｎｔｅｒ ＳｉＧｅ層／Ｂｏｔｔｏｍ Ｓｉ層からなる３層構造の）シリコンゲルマニウム層であり、金属膜がＴｉ（チタン）である場合には、ＬＯＣＯＳエッジでのＣａｐ Ｓｉ層の消費を抑えることができ、Ｃｅｎｔｅｒ ＳｉＧｅ層とＴｉとの接触を防止することができる。これにより、ＬＯＣＯＳエッジでのＣｅｎｔｅｒ ＳｉＧｅ層のチタンシリサイド化を抑制することができるので、チタンシリサイドによるシリコンゲルマニウム層の貫通を防止することができる。   For example, when the base material is a silicon germanium layer (with a three-layer structure consisting of Cap Si layer / Center SiGe layer / Bottom Si layer) and the metal film is Ti (titanium), the Cap Si layer at the LOCOS edge Consumption can be suppressed, and contact between the Center SiGe layer and Ti can be prevented. Thereby, titanium silicidation of the Center SiGe layer at the LOCOS edge can be suppressed, so that penetration of the silicon germanium layer by titanium silicide can be prevented.

また、例えば、Ｔｉを必要以上に薄く形成しなくても、ＬＯＣＯＳエッジでのシリコンゲルマニウム層の貫通を防止することができる。これにより、バイポーラトランジスタとＣＭＯＳ等を同一基板に混載した半導体装置（即ち、ＢｉＣＭＯＳ）を製造する際に、所望のＣＭＯＳ特性が得られるようにＴｉの膜厚を任意の値に設定することができるので、ＢｉＣＭＯＳの設計自由度を高めることができる。   Further, for example, even if Ti is not formed thinner than necessary, penetration of the silicon germanium layer at the LOCOS edge can be prevented. Thereby, when manufacturing a semiconductor device (ie, BiCMOS) in which a bipolar transistor and a CMOS are mixedly mounted on the same substrate, the film thickness of Ti can be set to an arbitrary value so as to obtain desired CMOS characteristics. Therefore, the design freedom of BiCMOS can be increased.

〔発明３〕 発明３の半導体装置の製造方法は、バイポーラトランジスタとＭＯＳトランジスタとを同一の基板に形成する半導体装置の製造方法であって、前記バイポーラトランジスタのエミッタ領域に隣接する領域の前記基板にＬＯＣＯＳ層を形成する工程と、前記ＭＯＳトランジスタのゲート電極を前記基板上に形成する工程と、前記エミッタ領域の前記基板上から前記ＬＯＣＯＳ層上にかけてベース材料膜を連続して形成する工程と、前記エミッタ領域の前記ベース材料膜上にエミッタを形成する工程と、前記ゲート電極と前記エミッタとが形成された前記基板上に絶縁膜を形成し、次に当該絶縁膜をエッチバックすることによって、前記ゲート電極の側面と前記エミッタの側面とにそれぞれサイドウォールを形成する工程と、前記エミッタ領域と前記ＬＯＣＯＳ層との境界部分の前記ベース材料膜上に合金化阻止膜を形成する工程と、前記合金化阻止膜及び前記サイドウォールが形成された前記基板上に金属膜を形成する工程と、前記金属膜が形成された前記基板に熱処理を施すことによって前記ベース材料膜と前記金属膜とを反応させ合金膜を形成する工程とを含み、前記サイドウォールを形成する工程では、前記エミッタ領域と前記ＬＯＣＯＳ層との境界部分の前記ベース材料膜上に前記絶縁膜を残存させ、前記エミッタ領域の前記基板上から前記ＬＯＣＯＳ層上にかけて連続して形成された前記ベース材料膜のうちの、 前記エミッタ領域と前記ＬＯＣＯＳ層との境界部分上に存在する部位の合金化を抑制するようにすることを特徴とするものである。 [Invention 3] A manufacturing method of a semiconductor device according to Invention 3 is a manufacturing method of a semiconductor device in which a bipolar transistor and a MOS transistor are formed on the same substrate, and is formed on the substrate in a region adjacent to an emitter region of the bipolar transistor. A step of forming a LOCOS layer; a step of forming a gate electrode of the MOS transistor on the substrate; a step of continuously forming a base material film from the substrate of the emitter region to the LOCOS layer; Forming an emitter on the base material film in an emitter region, forming an insulating film on the substrate on which the gate electrode and the emitter are formed, and then etching back the insulating film, thereby a step of the side surface of the gate electrode to form respective side walls on the side surface of the emitter, the emitter Forming an alloying prevention film on the base material film at a boundary portion between the contact region and the LOCOS layer, and forming a metal film on the substrate on which the alloying prevention film and the sidewalls are formed. includes a step, and forming an alloy film by reacting with the metal film and the base material film by a heat treatment to the substrate on which the metal film is formed, in the step of forming the sidewall, the Of the base material film continuously formed from the substrate of the emitter region to the LOCOS layer, the insulating film remains on the base material film at a boundary portion between the emitter region and the LOCOS layer . Further, alloying of a portion existing on a boundary portion between the emitter region and the LOCOS layer is suppressed .

発明３の半導体装置の製造方法によれば、エミッタ領域の基板上からＬＯＣＯＳ層上にかけて連続して形成されたベース材料膜のうち、ＬＯＣＯＳエッジ上に存在する部位の合金化を抑制することができる。
例えば、ベース材料が（Ｃａｐ Ｓｉ層／ｃｅｎｔｅｒ ＳｉＧｅ層／Ｂｏｔｔｏｍ Ｓｉ層からなる）３層構造のシリコンゲルマニウム層であり、金属膜がＴｉ（チタン）である場合には、ＬＯＣＯＳエッジでのＣａｐ Ｓｉ層の消費を抑えることができ、ｃｅｎｔｅｒ ＳｉＧｅ層とＴｉとの接触を防止することができる。これにより、ＬＯＣＯＳエッジ付近でのｃｅｎｔｅｒ ＳｉＧｅ層のチタンシリサイド化を抑制することができるので、チタンシリサイドによるシリコンゲルマニウム層の貫通を防止することができる。 According to the method of manufacturing the semiconductor device of the third aspect, in the base material film continuously formed from the substrate in the emitter region to the LOCOS layer, the alloying of the portion existing on the LOCOS edge can be suppressed. .
For example, when the base material is a silicon germanium layer having a three-layer structure (consisting of Cap Si layer / center SiGe layer / Bottom Si layer) and the metal film is Ti (titanium), the Cap Si layer at the LOCOS edge Consumption can be suppressed, and contact between the center SiGe layer and Ti can be prevented. Thereby, titanium silicidation of the center SiGe layer in the vicinity of the LOCOS edge can be suppressed, so that penetration of the silicon germanium layer by titanium silicide can be prevented.

また、例えば、Ｔｉを必要以上に薄く形成しなくても、ＬＯＣＯＳエッジでのシリコンゲルマニウム層の貫通を防止することができるので、所望のＣＭＯＳ特性が得られるようにＴｉを任意の厚さに決定することができる。これにより、例えばＢｉＣＭＯＳの設計自由度を高めることができる。   Further, for example, even if Ti is not formed thinner than necessary, penetration of the silicon germanium layer at the LOCOS edge can be prevented, so that Ti is determined to an arbitrary thickness so that desired CMOS characteristics can be obtained. can do. Thereby, the design freedom of BiCMOS, for example, can be increased.

〔発明４〕 発明４の半導体装置の製造方法は、発明２又は発明３の半導体装置の製造方法において、前記ベース材料膜を形成する前に、前記ＬＯＣＯＳ層上に下地膜を形成して前記境界部分の段差を大きくする工程、をさらに含むことを特徴とするものである。
このような構成であれば、エミッタの側面にサイドウォールを形成する際に、ＬＯＣＯＳエッジに沿って絶縁膜をサイドウォールのように（即ち、セルフアラインで）残すことができるので、ＬＯＣＯＳエッジでのベース材料膜の合金化を抑制することができる。フォトマスクと基板とを高精度に位置合わせしなくても、ＬＯＣＯＳエッジに絶縁膜を残すことができるので、製造コストの抑制に寄与することができる。 [Invention 4] The method for manufacturing a semiconductor device according to Invention 4 is the method for manufacturing a semiconductor device according to Invention 2 or 3, wherein a base film is formed on the LOCOS layer before the base material film is formed. The method further includes a step of increasing the level difference of the portion.
With such a configuration, when the sidewall is formed on the side surface of the emitter, the insulating film can be left like the sidewall (that is, self-aligned) along the LOCOS edge. Alloying of the base material film can be suppressed. Even if the photomask and the substrate are not aligned with high accuracy, the insulating film can be left on the LOCOS edge, which can contribute to the reduction in manufacturing cost.

〔発明５〕 発明５の半導体装置の製造方法は、発明３の半導体装置の製造方法において、前記ベース材料膜を形成する前に、前記ＬＯＣＯＳ層と前記ゲート電極とが形成された前記基板上の全面に下地膜を形成する工程と、前記エミッタ領域の前記基板上から前記下地膜を除去して前記境界部分の段差を大きくする工程と、をさらに含み、前記下地膜を形成する工程では、前記サイドウォールを形成する際にセルフアラインで前記絶縁膜が前記境界部分に残存するように当該下地膜の膜厚を予め調整しておく、ことを特徴とするものである。ここで、セルフアライン（ｓｅｌｆ ａｌｉｇｎ）とは、「自己整合的に」という意味である。即ち、「上記境界部分とフォトマスクとの位置合わせを行わずに、自動的に」という意味である。 [Invention 5] The method for manufacturing a semiconductor device according to Invention 5 is the method for manufacturing a semiconductor device according to Invention 3, wherein the LOCOS layer and the gate electrode are formed on the substrate before the base material film is formed. A step of forming a base film on the entire surface; and a step of removing the base film from the substrate in the emitter region to increase the step of the boundary portion, and forming the base film, When forming the sidewall, the film thickness of the base film is adjusted in advance so that the insulating film remains in the boundary portion by self-alignment. Here, self alignment means “in a self-aligning manner”. That is, it means “automatically without alignment between the boundary portion and the photomask”.

発明５の半導体装置の製造方法によれば、ＬＯＣＯＳエッジに沿って絶縁膜をサイドウォールのように残すことができるので、ＬＯＣＯＳエッジでのベース材料膜の合金化を抑制することができる。これにより、フォトリソグラフィー技術及びドライエッチング技術を用いて絶縁膜をパターニングする必要がなく、また、フォトマスクをＬＯＣＯＳエッジに位置合わせする必要もないので、製造コストの抑制に寄与することができる。また、バイポーラトランジスタを形成するための製造処理を基板に施す際に、ＭＯＳトランジスタが形成される領域（以下、「ＭＯＳ領域」という。）を下地膜で保護することができる。例えば、ＭＯＳトランジスタのゲート電極やサイドウォールが削れるなどのダメージを防ぐことができ、ＭＯＳ領域への不要なイオン注入も抑制することができる。   According to the method for manufacturing a semiconductor device of the fifth aspect, since the insulating film can be left like a sidewall along the LOCOS edge, alloying of the base material film at the LOCOS edge can be suppressed. Thereby, it is not necessary to pattern the insulating film by using the photolithography technique and the dry etching technique, and it is not necessary to align the photomask with the LOCOS edge, which can contribute to the reduction of the manufacturing cost. In addition, when a substrate is subjected to a manufacturing process for forming a bipolar transistor, a region where a MOS transistor is formed (hereinafter referred to as “MOS region”) can be protected by a base film. For example, damage such as scraping of the gate electrode or sidewall of the MOS transistor can be prevented, and unnecessary ion implantation into the MOS region can also be suppressed.

〔発明６〕 発明６の半導体装置の製造方法は、発明５の半導体装置の製造方法において、前記下地膜は、下層が保護膜で上層が出ガス防止膜で構成される積層構造の膜であることを特徴とするものである。
ここで、本発明者は、ＭＯＳ領域をシリコン酸化膜で保護した状態で、基板にバイポーラトランジスタを形成するための熱処理を施すと、最表面のシリコン酸化膜から意図しないガスが出てきて炉内に拡散し、当該ガスがベース材料膜に触れてその膜質が損なわれてしまう、という知見を得た。本発明者の経験によれば、このようなベース材料膜における膜質低下の傾向は、シリコン酸化膜をＴＥＯＳ（ｔｅｔｒａ ｅｔｈｙｌ ｏｒｔｈｏ ｓｉｌｉｃａｔｅ）を用いて形成し、ベース材料膜をシリコンゲルマニウム（ＳｉＧｅ）としたときに特に顕著となる。 [Invention 6] The semiconductor device manufacturing method of Invention 6 is the semiconductor device manufacturing method of Invention 5, wherein the base film is a film having a laminated structure in which a lower layer is a protective film and an upper layer is an outgas prevention film. It is characterized by this.
Here, when the present inventors performed heat treatment for forming a bipolar transistor on the substrate in a state where the MOS region is protected by the silicon oxide film, an unintended gas comes out from the silicon oxide film on the outermost surface, and the inside of the furnace And the gas touches the base material film and the film quality is impaired. According to the experience of the present inventor, the tendency of film quality deterioration in such a base material film is that a silicon oxide film is formed using TEOS (tetraethyl orthosilicate) and the base material film is made of silicon germanium (SiGe). Sometimes it becomes particularly noticeable.

発明６の半導体装置の製造方法によれば、例えば、ＭＯＳ領域へのダメージを防ぎつつ、バイポーラ領域の基板にバイポーラトランジスタを形成するための製造処理を施すことができる。また、例えば熱処理の工程で、保護膜から意図しないガスが発生した場合でも、当該ガスの炉内への拡散を出ガス防止膜で防ぐことができ、当該ガスによるベース材料膜の膜質低下を防ぐことができる。例えば、保護膜がＴＥＯＳで形成されたシリコン酸化膜（即ち、ＴＥＯＳ膜）である場合には、出ガス防止膜として例えばポリシリコン膜を使用することで、ＴＥＯＳ膜からのガスの放出を抑制することができる。   According to the method for manufacturing a semiconductor device of the sixth aspect, for example, a manufacturing process for forming a bipolar transistor on a substrate in the bipolar region can be performed while preventing damage to the MOS region. In addition, even when an unintended gas is generated from the protective film, for example, in the heat treatment step, diffusion of the gas into the furnace can be prevented by the outgas prevention film, and deterioration of the quality of the base material film due to the gas can be prevented. be able to. For example, when the protective film is a silicon oxide film formed of TEOS (that is, a TEOS film), for example, a polysilicon film is used as the outgas prevention film, thereby suppressing the release of gas from the TEOS film. be able to.

〔発明７〕 発明７の半導体装置の製造方法は、発明１から発明６の何れか一の半導体装置の製造方法において、前記ベース材料膜は、シリコンゲルマニウム（ＳｉＧｅ）であることを特徴とするものである。このような構成であれば、シリコンゲルマニウムはシリコン等と同様にエッチングしたり、シリサイド化したりすることが可能であるため、バイポーラトランジスタとＣＭＯＳとを混載した半導体装置の製造が比較的容易である。 [Invention 7] The method of manufacturing a semiconductor device according to Invention 7 is the method of manufacturing a semiconductor device according to any one of Inventions 1 to 6, wherein the base material film is silicon germanium (SiGe). It is. With such a structure, silicon germanium can be etched or silicided in the same way as silicon and the like, so that it is relatively easy to manufacture a semiconductor device in which a bipolar transistor and a CMOS are mixedly mounted.

〔発明８〕 発明８の半導体装置は、バイポーラトランジスタを基板に有する半導体装置であって、前記バイポーラトランジスタのエミッタ領域に隣接する領域の前記基板に形成されたＬＯＣＯＳ層と、前記エミッタ領域の前記基板上から前記ＬＯＣＯＳ層上にかけて連続して形成されたベース材料膜と、前記エミッタ領域の前記ベース材料膜上に形成されたエミッタと、前記エミッタの側面に形成された絶縁膜からなるサイドウォールと、前記エミッタ領域と前記ＬＯＣＯＳ層との境界部分の前記ベース材料膜上に形成された合金化阻止膜と、前記合金化阻止膜及び前記サイドウォールが形成された前記基板上に形成する金属膜と、前記ベース材料膜に形成された合金膜とを備え、前記エミッタ領域と前記ＬＯＣＯＳ層との境界部分の前記ベース材料膜上に前記絶縁膜が残存しており、前記エミッタ領域の前記基板上から前記ＬＯＣＯＳ層上にかけて連続して形成された前記ベース材料膜のうちの、前記エミッタ領域と前記ＬＯＣＯＳ層との境界部分上に存在する部位の合金化を抑制するようにしたことを特徴とするものである。
このような構成であれば、ＬＯＣＯＳエッジでの合金膜の形成を抑制することができ、合金膜によるベース材料膜の貫通を防止することができる。従って、半導体装置の歩留まりを高めることができると共に、その信頼性を高く維持することができる。 [Invention 8] The semiconductor device according to Invention 8 is a semiconductor device having a bipolar transistor on a substrate, and a LOCOS layer formed on the substrate in a region adjacent to an emitter region of the bipolar transistor, and the substrate in the emitter region A base material film continuously formed from above to the LOCOS layer; an emitter formed on the base material film in the emitter region; and a sidewall made of an insulating film formed on a side surface of the emitter; An alloying prevention film formed on the base material film at a boundary portion between the emitter region and the LOCOS layer; a metal film formed on the substrate on which the alloying prevention film and the sidewalls are formed; a alloy film formed on the base material film, wherein the base of the boundary portion between the emitter region and the LOCOS layer The insulating film remains on the source material film, and the emitter region and the LOCOS layer of the base material film formed continuously from the substrate of the emitter region to the LOCOS layer, This is characterized in that the alloying of the portion existing on the boundary portion of the metal is suppressed .
With such a configuration, formation of the alloy film at the LOCOS edge can be suppressed, and penetration of the base material film by the alloy film can be prevented. Therefore, the yield of the semiconductor device can be increased and the reliability thereof can be maintained high.

〔発明９〕 発明９の半導体装置は、発明８の半導体装置において、前記ベース材料膜と前記ＬＯＣＯＳ層との間に形成された下地膜、をさらに備え、前記下地膜が存在することによって、前記境界部分に沿って段差が大きく確保されていることを特徴とするものである。ここで、下地膜としては、例えば、単層のポリシリコン膜、又はポリシリコン膜を含んで構成される積層構造の膜が挙げられる。 [Invention 9] The semiconductor device of Invention 9 is the semiconductor device of Invention 8, further comprising a base film formed between the base material film and the LOCOS layer, wherein the base film exists, A large step is ensured along the boundary portion. Here, examples of the base film include a single-layer polysilicon film or a film having a laminated structure including the polysilicon film.

このような構成であれば、エミッタの側面にサイドウォールを形成する際に、ＬＯＣＯＳエッジに沿って絶縁膜をサイドウォールのように（即ち、セルフアラインで）残すことができる。フォトマスクと基板とを高精度に位置合わせしなくても、ＬＯＣＯＳエッジに絶縁膜を残すことができるので、製造コストの抑制に寄与することができる。   With such a configuration, when the sidewall is formed on the side surface of the emitter, the insulating film can be left like the sidewall (that is, self-aligned) along the LOCOS edge. Even if the photomask and the substrate are not aligned with high accuracy, the insulating film can be left on the LOCOS edge, which can contribute to the reduction in manufacturing cost.

図１は、本発明の実施の形態に係る半導体装置の構成例を示す断面図である。
図１に示すように、この半導体装置は、ベース５１がシリコンゲルマニウム（ＳｉＧｅ）層からなるヘテロ接合バイポーラトランジスタ（以下、「ＳｉＧｅ−ＨＢＴ」という。）５０と、ＰＭＯＳトランジスタ６０と、上部電極及び下部電極が例えばポリシリコンからなるキャパシタ７０と、ＮＭＯＳトランジスタ８０と、を含んだ構成となっている。
ＳｉＧｅ−ＨＢＴ５０は、バイポーラトランジスタが形成される領域（以下、「バイポーラ領域」という。）の基板１上に形成されており、ＰＭＯＳトランジスタ６０と、キャパシタ７０及びＮＭＯＳトランジスタ８０は、ＣＭＯＳトランジスタ等が形成される領域（以下、「ＣＭＯＳ領域という。）の基板１上に形成されている。 FIG. 1 is a cross-sectional view showing a configuration example of a semiconductor device according to an embodiment of the present invention.
As shown in FIG. 1, the semiconductor device includes a heterojunction bipolar transistor (hereinafter referred to as “SiGe-HBT”) 50 having a base 51 made of a silicon germanium (SiGe) layer, a PMOS transistor 60, an upper electrode, and a lower electrode. The electrode includes a capacitor 70 made of polysilicon, for example, and an NMOS transistor 80.
The SiGe-HBT 50 is formed on the substrate 1 in a region where a bipolar transistor is formed (hereinafter referred to as “bipolar region”), and the PMOS transistor 60, the capacitor 70, and the NMOS transistor 80 are formed by a CMOS transistor or the like. A region to be formed (hereinafter referred to as “CMOS region”) is formed on the substrate 1.

また、図１に示すように、バイポーラ領域とＣＭＯＳ領域との間の基板１には、ＤＴＩ（ｄｅｅｐ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）層１３が形成されており、さらにＤＴＩ層１３上にＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）層１５Ａが形成されている。パイポーラ領域とＣＭＯＳ領域は、このＤＴＩ層１３及びＬＯＣＯＳ層１５Ａからなる素子分離層によって電気的に分離されている。   Further, as shown in FIG. 1, a DTI (deep trench isolation) layer 13 is formed on the substrate 1 between the bipolar region and the CMOS region, and a LOCOS (local oxidation of silicon) is further formed on the DTI layer 13. A layer 15A is formed. The bipolar region and the CMOS region are electrically isolated by an element isolation layer including the DTI layer 13 and the LOCOS layer 15A.

図１において、ＳｉＧｅ−ＨＢＴ５０のエミッタ５９はＮ型の不純物を含むポリシリコンで構成されており、ベース５１はＰ型の不純物を含む単結晶のシリコンゲルマニウム層で構成されている。また、ＳｉＧｅ−ＨＢＴ５０のコレクタは、Ｎ型の不純物拡散層（ＳＩＣ−２層５７、ＳＩＣ−１層４３、Ｄｅｅｐ Ｎｗｅｌｌ層６、Ｂｕｒｉｅｄ Ｎ＋層４、Ｎ−Ｓｉｎｋ（Ｎ−）層７及びＮ＋層４５）で構成されている。Ｎ−Ｓｉｎｋ層７はＮ＋層４５よりもＮ型不純物の濃度が低く、Ｎ＋層４５からＢｕｒｉｅｄ Ｎ＋層４に至る電流経路の抵抗を低減させる役割を持つ。 In FIG. 1, the emitter 59 of the SiGe-HBT 50 is made of polysilicon containing N-type impurities, and the base 51 is made of a single crystal silicon germanium layer containing P-type impurities. The collector of the SiGe-HBT50 is, N-type impurity diffusion layer (SIC-2 layer 57, SIC-1 layer 43, Deep Nwell layer 6, Buried N + layer 4, N-Sink (N - ) layer 7 and N + Layer 45). N-Sink layer 7 has a low concentration of N-type impurities than the N + layer 45 has a role of reducing the resistance of the current path from the N + layer 45 in Buried N + layer 4.

図２（ａ）及び（ｂ）は、ＳｉＧｅ−ＨＢＴ５０の要部構成例を示す断面図である。図２（ａ）に示すように、ベース５１はコンタクトをとるＬＯＣＯＳ層１５Ｂ上まで引き出されており、この引き出し部全体がベース抵抗（ＲＢ）に寄与する。さらに、ベース５１は、比較的抵抗の低いＥｘｔｒｉｎｓｉｃベース部と、Ｐ型の不純物としてＳｉＧｅ成長中にｉｎ−ｓｉｔｕドープされるベースのボロンだけしか存在しないＩｎｔｒｉｎｓｉｃベース部とに分類される。Ｉｎｔｒｉｎｓｉｃベース部は、ベース５１のうちのエミッタ５９で覆われている部分である。この半導体装置の製造方法では、Ｉｎｔｒｉｎｓｉｃベース部がＲＢに対して支配的になるように、Ｅｘｔｒｉｎｓｉｃベース部にｐ型不純物をイオン注入したり、その最表層をチタンシリサイド化したりして、その抵抗を下げている。 FIGS. 2A and 2B are cross-sectional views showing a configuration example of main parts of the SiGe-HBT 50. FIG. As shown in FIG. 2A, the base 51 is drawn out to the contacted LOCOS layer 15B, and the whole lead portion contributes to the base resistance (R B ). Further, the base 51 is classified into an extrinsic base portion having a relatively low resistance and an intrinsic base portion in which only boron in-situ doped during SiGe growth exists as a P-type impurity. The intrinsic base portion is a portion of the base 51 that is covered with the emitter 59. In this method of manufacturing a semiconductor device, as Intrinsic base is predominant with respect to R B, or ion implantation of p-type impurity in Extrinsic base portion, the outermost layer with or titanium silicide, the resistance Is lowered.

また、図２（ａ）に示すように、このＳｉＧｅ−ＨＢＴ５０では、ＬＯＣＯＳ層１５Ｂのバーズビーク以外の部分（以下、「フラット面」ともいう。）上にＴＥＯＳ膜４１とポリシリコン膜４７とが設けられている。ＬＯＣＯＳ層１５Ｂのバーズビーク上には、ＴＥＯＳ膜４１とポリシリコン膜４７の両方とも形成されていない。このようなＴＥＯＳ膜４１とポリシリコン膜４７の部分的な形成によって、図２（ｂ）に示すように、ＬＯＣＯＳエッジ９０に沿って段差９１が大きく確保されている。   Further, as shown in FIG. 2A, in this SiGe-HBT 50, a TEOS film 41 and a polysilicon film 47 are provided on a portion of the LOCOS layer 15B other than the bird's beak (hereinafter also referred to as “flat surface”). It has been. Neither the TEOS film 41 nor the polysilicon film 47 is formed on the bird's beak of the LOCOS layer 15B. Due to the partial formation of the TEOS film 41 and the polysilicon film 47, a large step 91 is secured along the LOCOS edge 90, as shown in FIG.

ここで、ＬＯＣＯＳエッジ９０とは、エミッタ領域とＬＯＣＯＳ層１５Ｂとの境界部分のことである。また、ＴＥＯＳ膜とは、例えばＴＥＯＳ（ｔｅｔｒａ ｅｔｈｙｌ ｏｒｔｈｏ ｓｉｌｉｃａｔｅ）を用いたＡＰ−ＣＶＤ（ａｔｍｏｓｐｈｅｒｉｃ ｐｒｅｓｓｕｒｅ−ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、ＬＰ−ＣＶＤ（ｌｏｗ ｐｒｅｓｓｕｒｅ ＣＶＤ）またはＰ−ＣＶＤ（ｐｌａｓｍａ−ＣＶＤ）で形成されたシリコン酸化膜のことである。   Here, the LOCOS edge 90 is a boundary portion between the emitter region and the LOCOS layer 15B. The TEOS film is formed by AP-CVD (atmospheric pressure-chemical vapor deposition), LP-CVD (low pressure CVD), or P-CVD (plasma-CVD) using, for example, TEOS (tetra ethyl orthosilicate). It is a silicon oxide film.

また、図２（ｂ）に示すように、ＬＯＣＯＳエッジ９０に沿って段差９１が大きく確保されていることによって、エミッタ５９の側面にサイドウォール６１Ａを形成する際に、ＬＯＣＯＳエッジ９０に沿ってサイドウォール６１Ｂが付随的に形成される。ＳｉＧｅ−ＨＢＴ５０では、このサイドウォール６１Ｂによって、ＬＯＣＯＳエッジ９０付近のシリコンゲルマニウム層５１（即ち、ベース電極５１Ａ及びベース引き出し電極５１Ｂ）が覆われており、そのチタンシリサイド化が阻止されている。   Further, as shown in FIG. 2B, since the step 91 is largely secured along the LOCOS edge 90, the side wall 61 A is formed along the LOCOS edge 90 when the sidewall 61 A is formed on the side surface of the emitter 59. A wall 61B is incidentally formed. In the SiGe-HBT 50, the side wall 61B covers the silicon germanium layer 51 (that is, the base electrode 51A and the base lead electrode 51B) in the vicinity of the LOCOS edge 90, and titanium silicidation is prevented.

このように、ベース電極５１Ａ及びベース引き出し電極５１Ｂの一部を非チタンシリサイドとすることは、ＲＢの点からは不利に見える。ところが、ＲＢに関しては上記したようにＩｎｔｒｉｎｓｉｃベース部の抵抗が支配的であり、Ｉｎｔｒｉｎｓｉｃベース部は従来の技術と同様、エミッタ５９で覆われている。このため、従来の技術と本発明との間でＩｎｔｒｉｎｓｉｃベース部の抵抗に違いはなく、それゆえ、ＲＢもそれほど大きくはならない。 Thus, to a portion of the base electrode 51A and the base electrode 51B and the non-titanium silicide appears disadvantageous in terms of R B. However, a dominant resistance Intrinsic base as described above with respect to R B, Intrinsic base portion as in the conventional art, are covered by the emitter 59. Therefore, no difference in the resistance of the Intrinsic base portion between the prior art and the present invention, therefore, should not be so large even R B.

なお、図２（ａ）に示すように、このＳｉＧｅ−ＨＢＴ５０では、コレクタの外側にＤＴＩ １３が形成されており、ＣＣＳの低減が図られている。ここで、ＣＣＳとは、コレクタ・基板間の寄生容量のことで、バイポーラトランジスタの高速動作のためには出来るだけ小さいことが望ましい。
次に、上述した半導体装置の製造方法について説明する。 Incidentally, as shown in FIG. 2 (a), this in the SiGe-HBT50, are DTI 13 on the outside of the collector formation, reduction of C CS is achieved. Here, the C CS, by the parasitic capacitance between the collector and the substrate, is preferably smaller as possible for the high-speed operation of the bipolar transistor.
Next, a method for manufacturing the semiconductor device described above will be described.

図３〜図３２は、本発明の実施の形態に係る半導体装置の製造方法を示す工程図である。図３に示すように、まず始めに例えばＰ型のシリコン（Ｓｉ）基板１Ａを用意する。このシリコン基板１Ａは単結晶のシリコンウエーハであり、その抵抗率は例えば９〜１２Ω・ｃｍである。次に、シリコン基板１Ａ上にシリコン酸化（ＳｉＯ２）膜２を形成する。このシリコン酸化膜２の膜厚は例えば４５００Å程度である。そして、シリコン酸化膜上にバイポーラ領域の上方を開口し、それ以外の領域を覆うレジストパターンＲ１を形成する。次に、このレジストパターンＲ１をマスクにシリコン酸化膜２をエッチングして除去する。バイポーラ領域からシリコン酸化膜２を除去した後は、図４に示すように、例えばアッシング処理によってレジストパターンＲ１を除去する。 3 to 32 are process diagrams showing a method for manufacturing a semiconductor device according to an embodiment of the present invention. As shown in FIG. 3, first, for example, a P-type silicon (Si) substrate 1A is prepared. This silicon substrate 1A is a single crystal silicon wafer, and its resistivity is, for example, 9 to 12 Ω · cm. Next, a silicon oxide (SiO 2 ) film 2 is formed on the silicon substrate 1A. The thickness of the silicon oxide film 2 is about 4500 mm, for example. Then, a resist pattern R1 is formed on the silicon oxide film so as to open above the bipolar region and cover other regions. Next, the silicon oxide film 2 is removed by etching using the resist pattern R1 as a mask. After removing the silicon oxide film 2 from the bipolar region, as shown in FIG. 4, the resist pattern R1 is removed by, for example, an ashing process.

次に、図５に示すように、シリコン基板１Ａに熱酸化処理を施して、バイポーラ領域のシリコン基板１Ａ上にパッド酸化膜３を形成する。パッド酸化膜３はＳｉＯ２であり、その膜厚は例えば１８０Å程度である。次に、シリコン基板１Ａ上に形成されたシリコン酸化膜２をマスクに、シリコン基板１ＡにＮ型不純物をイオン注入する。ここでイオン注入するＮ型不純物は例えばヒ素（Ａｓ）であり、その注入量は例えば１．０×１０１５ｃｍ−２、注入エネルギーは例えば１００ｋｅＶである。 Next, as shown in FIG. 5, the silicon substrate 1A is subjected to thermal oxidation to form a pad oxide film 3 on the silicon substrate 1A in the bipolar region. The pad oxide film 3 is SiO 2 and has a film thickness of about 180 mm, for example. Next, N type impurities are ion-implanted into the silicon substrate 1A using the silicon oxide film 2 formed on the silicon substrate 1A as a mask. Here, the N-type impurity to be ion-implanted is, for example, arsenic (As), the implantation amount is, for example, 1.0 × 10 15 cm −2 , and the implantation energy is, for example, 100 keV.

次に、図５において、パッド酸化膜３を、例えばフッ酸（ＨＦ）系の溶液でウェットエッチングして除去した後、シリコン基板１Ａに熱酸化処理を施してシリコン酸化膜（図示せず）を形成し、さらにシリコン基板１Ａに熱処理（アニール）を施してヒ素を拡散させて、Ｂｕｒｉｅｄ Ｎ＋層４を形成する。そして、シリコン酸化膜を例えばフッ酸（ＨＦ）系の溶液でウェットエッチングして除去する。 Next, in FIG. 5, after the pad oxide film 3 is removed by wet etching with, for example, a hydrofluoric acid (HF) solution, the silicon substrate 1A is subjected to thermal oxidation to form a silicon oxide film (not shown). Then, heat treatment (annealing) is performed on the silicon substrate 1A to diffuse arsenic, and the buried N + layer 4 is formed. Then, the silicon oxide film is removed by wet etching with, for example, a hydrofluoric acid (HF) solution.

次に、図６に示すように、Ｐ型の不純物を含む単結晶のシリコン層１Ｂをエピタキシャル成長法によってシリコン基板１Ａ上に形成する。このエピタキシャル成長法によって形成されるシリコン層１Ｂの厚さは例えば１．２μｍ程度であり、その抵抗率は例えば９〜１２Ω・ｃｍである。図６に示すように、このエピタキシャル成長の過程で、シリコン基板１Ａに形成されたＢｕｒｉｅｄ Ｎ＋層４はシリコン層１Ｂ側に拡散する。ここでは説明の便宜上から、シリコン基板１Ａとシリコン層１Ｂとを合わせて基板１と呼ぶ。 Next, as shown in FIG. 6, a single crystal silicon layer 1B containing a P-type impurity is formed on the silicon substrate 1A by an epitaxial growth method. The thickness of the silicon layer 1B formed by this epitaxial growth method is, for example, about 1.2 μm, and its resistivity is, for example, 9-12 Ω · cm. As shown in FIG. 6, in the process of this epitaxial growth, the buried N + layer 4 formed on the silicon substrate 1A is diffused to the silicon layer 1B side. Here, for convenience of explanation, the silicon substrate 1A and the silicon layer 1B are collectively referred to as a substrate 1.

次に、図７に示すように、シリコン層１Ｂ上にパッド酸化膜５を形成する。このパッド酸化膜５はＳｉＯ２であり、例えばシリコン層の熱酸化処理によって１８０Å程度の厚さに形成する。次に、バイポーラ領域の上方を開口し、それ以外の領域を覆うレジストパターンＲ２をパッド酸化膜上に形成する。そして、このレジストパターンＲ２をマスクにして、シリコン層１ＢにＮ型不純物をイオン注入する。図７の工程でイオン注入するＮ型不純物は例えばリン（Ｐ）であり、その注入量は例えば６．０×１０１２ｃｍ−２、注入エネルギーは例えば３２０ｋｅＶである。これにより、シリコン層１ＢにＤｅｅｐ Ｎｗｅｌｌ層６を形成する。Ｄｅｅｐ Ｎｗｅｌｌ層６を形成した後は、例えばアッシング処理によって、パッド酸化膜５上からレジストパターンＲ２を除去する。 Next, as shown in FIG. 7, a pad oxide film 5 is formed on the silicon layer 1B. The pad oxide film 5 is SiO 2, is formed to a thickness of about 180Å, for example by thermal oxidation of the silicon layer. Next, a resist pattern R2 that opens above the bipolar region and covers the other region is formed on the pad oxide film. Then, N-type impurities are ion-implanted into the silicon layer 1B using the resist pattern R2 as a mask. The N-type impurity ion-implanted in the process of FIG. 7 is, for example, phosphorus (P), the implantation amount is, for example, 6.0 × 10 12 cm −2 , and the implantation energy is, for example, 320 keV. Thereby, the Deep Nwell layer 6 is formed in the silicon layer 1B. After the deep nwell layer 6 is formed, the resist pattern R2 is removed from the pad oxide film 5 by, for example, an ashing process.

次に、図８に示すように、バイポーラ領域のうちのコレクタ領域（即ち、コレクタが基板上に引き出される領域）の上方を開口し、それ以外の領域を覆うレジストパターンＲ３をパッド酸化膜５上に形成する。そして、このレジストパターンＲ３をマスクにして、シリコン層１ＢにＮ型不純物をイオン注入する。ここでイオン注入するＮ型不純物は例えばリン（Ｐ）であり、その注入量は例えば６．０×１０１２ｃｍ−２、注入エネルギーは例えば３２０ｋｅＶである。これにより、コレクタ領域のシリコン層１ＢにＮ型のＮ−Ｓｉｎｋ層７を形成する。 Next, as shown in FIG. 8, a resist pattern R3 is formed on the pad oxide film 5 so as to open above the collector region of the bipolar region (that is, the region where the collector is drawn on the substrate) and cover the other region. To form. Then, N-type impurities are ion-implanted into the silicon layer 1B using the resist pattern R3 as a mask. Here, the N-type impurity to be ion-implanted is, for example, phosphorus (P), the implantation amount is, for example, 6.0 × 10 12 cm −2 , and the implantation energy is, for example, 320 keV. Thereby, an N-type N-Sink layer 7 is formed on the silicon layer 1B in the collector region.

次に、例えばアッシング処理によって、パッド酸化膜５上からレジストパターンＲ３を除去する。そして、基板１に熱処理（アニール）を施してＤｅｅｐ Ｎｗｅｌｌ層６およびＮ−Ｓｉｎｋ層７に含まれるリンを拡散させ、図８に示すように、Ｄｅｅｐ Ｎｗｅｌｌ層６をＢｕｒｉｅｄ Ｎ＋層４に接合させると共に、Ｎ−Ｓｉｎｋ層７をＢｕｒｉｅｄ Ｎ＋層４に接合させる。次に、パッド酸化膜５を例えばフッ酸（ＨＦ）系の溶液でウェットエッチングして除去する。 Next, the resist pattern R3 is removed from the pad oxide film 5 by, for example, an ashing process. Then, the substrate 1 is subjected to heat treatment (annealing) to diffuse phosphorus contained in the Deep Nwell layer 6 and the N-Sink layer 7, and the Deep Nwell layer 6 is bonded to the Buried N + layer 4 as shown in FIG. At the same time, the N-Sink layer 7 is bonded to the Buried N + layer 4. Next, the pad oxide film 5 is removed by wet etching using, for example, a hydrofluoric acid (HF) solution.

次に、図９に示すように、シリコン層１Ｂ上にシリコン酸化膜８を形成する。このシリコン酸化膜８は、例えば熱酸化法によって４０００Å程度の厚さに形成する。次に、バイポーラ領域の周りを囲む領域（即ち、素子分離領域）の上方を開口し、それ以外の領域を覆うレジストパターンＲ４をシリコン酸化膜８上に形成する。そして、このレジストパターンＲ４をマスクにして、シリコン酸化膜８をエッチングし、更に例えばアッシング処理によってシリコン酸化膜８上からレジストパターンＲ４を除去する。次に、パターニングされたシリコン酸化膜８をマスクにして、シリコン層１Ｂ及びシリコン基板１Ａをエッチングする。これにより、シリコン基板１Ａの内部に底面が到達する深い溝（即ち、ｄｅｅｐ ｔｒｅｎｃｈ）９を形成する。   Next, as shown in FIG. 9, a silicon oxide film 8 is formed on the silicon layer 1B. The silicon oxide film 8 is formed to a thickness of about 4000 mm by, for example, a thermal oxidation method. Next, a resist pattern R4 is formed on the silicon oxide film 8 so as to open above the region surrounding the bipolar region (that is, the element isolation region) and cover the other region. Then, using the resist pattern R4 as a mask, the silicon oxide film 8 is etched, and the resist pattern R4 is removed from the silicon oxide film 8 by, for example, an ashing process. Next, the silicon layer 1B and the silicon substrate 1A are etched using the patterned silicon oxide film 8 as a mask. Thereby, a deep groove (that is, deep trench) 9 having a bottom surface reaching the inside of the silicon substrate 1A is formed.

次に、シリコン酸化膜８の表面を例えばフッ酸（ＨＦ）系の溶液でウェットエッチングしてシリコン酸化膜８を除去する。そして、図１０に示すようにｄｅｅｐ ｔｒｅｎｃｈの内壁及び底面にシリコン酸化膜１１を薄く形成する。このシリコン酸化膜１１は、例えば熱酸化処理によって４００Å程度の厚さに形成する。   Next, the silicon oxide film 8 is removed by wet etching the surface of the silicon oxide film 8 with, for example, a hydrofluoric acid (HF) solution. Then, as shown in FIG. 10, the silicon oxide film 11 is thinly formed on the inner wall and the bottom surface of the deep trench. This silicon oxide film 11 is formed to a thickness of about 400 mm by, for example, thermal oxidation.

次に、シリコン酸化膜１１が薄く形成されたｄｅｅｐ ｔｒｅｎｃｈの内部に例えばポリシリコン膜を埋め込んで、ＤＴＩ層１３を完成させる。即ち、ポリシリコン膜を例えばＬＰ−ＣＶＤ法によって基板１上に形成し、次に、このポリシリコン膜をエッチバックあるいはＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈ）法で研磨することによって、ｄｅｅｐ ｔｒｅｎｃｈ内にポリシリコン膜を残し、それ以外の領域上からポリシリコン膜を取り除く。   Next, for example, a polysilicon film is embedded in the deep trench where the silicon oxide film 11 is thinly formed to complete the DTI layer 13. That is, a polysilicon film is formed on the substrate 1 by, for example, the LP-CVD method, and then this polysilicon film is etched back or polished by a CMP (chemical mechanical polish) method to thereby form a polysilicon film in the deep trench. The polysilicon film is removed from the remaining region.

次に、図１１に示すように、シリコン層１ＢにＬＯＣＯＳ層１５Ａを形成して、ＤＴＩ層１３とＬＯＣＯＳ層１５Ａとからなる素子分離層１４を完成させる。また、エミッタ領域とコレクタ領域との間には、ＤＴＩ層１３を形成しないでＬＯＣＯＳ層１５Ｂを形成する。さらに、ＣＭＯＳ領域内のＰＭＯＳトランジスタ６０が形成される領域とのＮＭＯＳトランジスタ８０が形成される領域との間には、ＤＴＩ層１３を形成しないでＬＯＣＯＳ層１５Ｃを形成する。この例では、ＬＯＣＯＳ層１５Ａ〜１５Ｃを、ＬＯＣＯＳ法（即ち、シリコン窒化膜をシリコン層表面に部分的に形成した状態で、基板に熱酸化処理を施して、シリコン窒化膜で覆われていないシリコン層表面だけを酸化する方法）で同時に形成する。   Next, as shown in FIG. 11, the LOCOS layer 15A is formed on the silicon layer 1B, and the element isolation layer 14 including the DTI layer 13 and the LOCOS layer 15A is completed. Further, the LOCOS layer 15B is formed between the emitter region and the collector region without forming the DTI layer 13. Further, the LOCOS layer 15C is formed without forming the DTI layer 13 between the region where the PMOS transistor 60 in the CMOS region is formed and the region where the NMOS transistor 80 is formed. In this example, the LOCOS layers 15A to 15C are formed by a LOCOS method (that is, silicon that is not covered with a silicon nitride film by performing a thermal oxidation process on the substrate with a silicon nitride film partially formed on the surface of the silicon layer). It is simultaneously formed by a method in which only the layer surface is oxidized).

また、このようなＬＯＣＯＳ層１５Ａ〜１５Ｃの形成と前後して、ＣＭＯＳ領域のシリコン層１ＢにＰウェル層１６及びＮウェル層１７を形成する。ＬＯＣＯＳ層１５Ａ〜１５Ｃと、Ｐウェル層１６及びＮウェル層１７を形成した後は、ＣＭＯＳ領域の基板１に、ＰＭＯＳトランジスタ６０と、キャパシタ７０及びＮＭＯＳトランジスタ８０をそれぞれ形成する。   Further, before and after the formation of the LOCOS layers 15A to 15C, the P well layer 16 and the N well layer 17 are formed in the silicon layer 1B in the CMOS region. After the LOCOS layers 15A to 15C and the P well layer 16 and the N well layer 17 are formed, the PMOS transistor 60, the capacitor 70, and the NMOS transistor 80 are formed on the substrate 1 in the CMOS region, respectively.

即ち、図１１では、まず始めに、基板１に熱酸化処理を施すことにより、ＣＭＯＳ領域のシリコン層１Ｂ上にゲート酸化膜１８を形成する。次に、ＣＶＤなどの方法により、基板１の上方全面に例えばポリシリコン膜を形成する。そして、フォトリソグラフィー技術及びエッチング技術を用いてポリシリコン膜をパターニングすることによって、ゲート酸化膜１８上にゲート電極１９を形成すると共に、ＬＯＣＯＳ層１５Ｃ上にキャパシタ７０の下部電極２１を形成する。このとき、図１１に示すように、バイポーラ領域の基板１上にはポリシリコン膜２２を残存させる。   That is, in FIG. 11, first, the substrate 1 is subjected to thermal oxidation to form the gate oxide film 18 on the silicon layer 1B in the CMOS region. Next, for example, a polysilicon film is formed on the entire upper surface of the substrate 1 by a method such as CVD. Then, by patterning the polysilicon film using a photolithography technique and an etching technique, the gate electrode 19 is formed on the gate oxide film 18 and the lower electrode 21 of the capacitor 70 is formed on the LOCOS layer 15C. At this time, as shown in FIG. 11, the polysilicon film 22 is left on the substrate 1 in the bipolar region.

つまり、このポリシリコン膜のパターニング工程では、ＣＭＯＳ領域の基板１に、ＰＭＯＳトランジスタ６０と、キャパシタ７０及びＮＭＯＳトランジスタ８０をそれぞれ形成している間、バイポーラ領域のシリコン層１Ｂがエッチングされるのを防ぐために、当該領域をゲート電極１９の材料膜でカバー（即ち、保護）しておく。この例では、図３３に示すようにバイポーラ領域上からその周辺領域上までを全て覆い、且つ、図１１に示すようにバイポーラ領域上を覆うポリシリコン膜２２の側面がＤＴＩ層の真上に位置するように、ポリシリコン膜をパターニングする。   That is, in this polysilicon film patterning process, the silicon layer 1B in the bipolar region is prevented from being etched while the PMOS transistor 60, the capacitor 70, and the NMOS transistor 80 are formed on the substrate 1 in the CMOS region. In order to prevent this, the region is covered (ie, protected) with the material film of the gate electrode 19. In this example, as shown in FIG. 33, the entire side from the bipolar region to the peripheral region is covered, and the side surface of the polysilicon film 22 covering the bipolar region is positioned right above the DTI layer as shown in FIG. Thus, the polysilicon film is patterned.

このようにバイポーラ領域にポリシリコン膜２２を残存させることによって、ＰＭＯＳトランジスタ６０と、キャパシタ７０及びＮＭＯＳトランジスタ８０を形成している間、バイポーラ領域のシリコン層１Ｂはエッチング雰囲気に晒されずに済み、その被エッチングを防止することができる。これにより、ＳｉＧｅ−ＨＢＴ６０のベース真下に位置するシリコン層（即ち、コレクタ）における縦方向の濃度プロファイルの変動を防止することができる。また、バイポーラ領域のシリコン層１Ｂにエッチングによるダメージを与えずに済むので、後工程で形成されるベース材料膜（即ち、シリコンゲルマニウム）に結晶欠陥を生じさせないようにすることができる。   By leaving the polysilicon film 22 in the bipolar region in this way, the silicon layer 1B in the bipolar region is not exposed to the etching atmosphere while the PMOS transistor 60, the capacitor 70, and the NMOS transistor 80 are formed. This etching can be prevented. Thereby, the fluctuation | variation of the density | concentration profile of the vertical direction in the silicon layer (namely, collector) located just under the base of SiGe-HBT60 can be prevented. Further, since it is not necessary to damage the silicon layer 1B in the bipolar region by etching, it is possible to prevent a crystal defect from being generated in a base material film (that is, silicon germanium) formed in a later process.

次に、基板１の上方全面にキャパシタ７０の誘電体となる絶縁膜を形成し、さらに、キャパシタ７０の上部電極となるポリシリコン膜を形成する。そして、フォトリソグラフィー技術及びエッチング技術を用いて、これらポリシリコン膜及び絶縁膜をパターニングして、キャパシタ７０の誘電体２５と上部電極２７とを完成させる。誘電体２５は例えばシリコン酸化膜又はシリコン窒化膜であり、上部電極２７は例えばポリシリコン膜である。また、このような誘電体２５及び上部電極２７の形成と前後して、フォトリソグラフィー技術及びイオン注入技術を用いてＡｓ、Ｐ、Ｂなどの不純物をシリコン層１Ｂ内にイオン注入することによって、ゲート電極１９両側のシリコン層にＮ型またはＰ型のＬＤＤ層をそれぞれ形成する。   Next, an insulating film serving as a dielectric of the capacitor 70 is formed on the entire upper surface of the substrate 1, and a polysilicon film serving as an upper electrode of the capacitor 70 is further formed. Then, the polysilicon film and the insulating film are patterned by using the photolithography technique and the etching technique, and the dielectric 25 and the upper electrode 27 of the capacitor 70 are completed. The dielectric 25 is, for example, a silicon oxide film or a silicon nitride film, and the upper electrode 27 is, for example, a polysilicon film. Further, before and after the formation of the dielectric 25 and the upper electrode 27, impurities such as As, P, and B are ion-implanted into the silicon layer 1B by using a photolithography technique and an ion implantation technique. N-type or P-type LDD layers are respectively formed on the silicon layers on both sides of the electrode 19.

このように、誘電体２５及び上部電極２７、ＬＤＤ層などを形成した後で、ＣＶＤなどの方法によって基板１の上方全面に例えばシリコン窒化膜を形成する。そして、ＲＩＥなどの異方性エッチングを用いてシリコン窒化膜をエッチバックすることによって、ゲート電極１９の側面にサイドウォール２９を形成すると共に、上部電極２７と下部電極２１の側面にそれぞれサイドウォール３１を形成する。また、このサイドウォールの形成工程では、バイポーラ領域に残されているポリシリコン膜２２の側面にもサイドウォール３２が形成される。   Thus, after forming the dielectric 25, the upper electrode 27, the LDD layer, and the like, for example, a silicon nitride film is formed on the entire upper surface of the substrate 1 by a method such as CVD. Then, by etching back the silicon nitride film using anisotropic etching such as RIE, sidewalls 29 are formed on the side surfaces of the gate electrode 19, and sidewalls 31 are formed on the side surfaces of the upper electrode 27 and the lower electrode 21, respectively. Form. In this sidewall forming step, sidewalls 32 are also formed on the side surfaces of the polysilicon film 22 remaining in the bipolar region.

サイドウォール２９、３１、３２を形成した後は、図１２に示すように、バイポーラ領域上を全て開口し、且つポリシリコン膜の端部２２Ａについてはこれを全て覆う形状のレジストパターンＲ５を基板１上に形成する。そして、このレジストパターンＲ５をマスクに用いて、ポリシリコン膜をエッチングする。このようにして、ＬＯＣＯＳ層１５Ｂを含むバイポーラ領域からポリシリコン膜を除去する。図１２に示すように、この例では、サイドウォール３２はレジストパターンＲ５で覆われているので、その外側でのサブトレンチの形成を防止することができる。その後、図１３に示すように、例えばアッシング処理によってレジストパターンを基板１上から除去する。   After the formation of the sidewalls 29, 31, 32, as shown in FIG. 12, a resist pattern R5 having a shape that opens all over the bipolar region and covers all the end 22A of the polysilicon film is formed on the substrate 1. Form on top. Then, using this resist pattern R5 as a mask, the polysilicon film is etched. In this manner, the polysilicon film is removed from the bipolar region including the LOCOS layer 15B. As shown in FIG. 12, in this example, the sidewall 32 is covered with the resist pattern R5, so that the formation of a sub-trench outside thereof can be prevented. Thereafter, as shown in FIG. 13, the resist pattern is removed from the substrate 1 by, for example, an ashing process.

次に、フォトリソグラフィー技術及びイオン注入技術を用いてＢ、Ａｓ、Ｐなどの不純物をＣＭＯＳ領域のシリコン層１Ｂ内にイオン注入することにより、図１３に示すように、サイドウォール２９両側のシリコン層１Ｂに高濃度不純物導入層からなるソース又はドレイン層（以下、「Ｓ／Ｄ」という。）３４、３５を形成する。また、Ｎ型の高濃度不純物導入層であるＮＭＯＳのＳ／Ｄ３５を形成する際には、同時にバイポーラ領域のＮ＋層４５にもイオン注入する。なお、Ｓ／Ｄ３４を形成するＰ型不純物のイオン注入工程では、例えば、バイポーラ領域を図示しないレジストパターンで覆っておく。これにより、バイポーラ領域への不要な高濃度不純物の導入が防がれる。 Next, by using the photolithography technique and the ion implantation technique, impurities such as B, As, and P are ion-implanted into the silicon layer 1B in the CMOS region, and as shown in FIG. Source or drain layers (hereinafter referred to as “S / D”) 34 and 35 made of a high concentration impurity introduction layer are formed on 1B. Further, when forming the NMOS S / D 35 which is an N-type high-concentration impurity introduction layer, ions are simultaneously implanted into the N + layer 45 in the bipolar region. In the P-type impurity ion implantation process for forming S / D 34, for example, the bipolar region is covered with a resist pattern (not shown). This prevents unnecessary high-concentration impurities from being introduced into the bipolar region.

次に、ＣＭＯＳ領域の基板１上にシリコン酸化膜を形成する。これは、ＳｉＧｅ−ＨＢＴ５０を作り込む間、ＣＭＯＳ領域のシリコン層１Ｂがエッチングされるのを防ぐためである。例えば、図１４に示すように、基板１の上方全面に例えばシリコン酸化膜４１を形成する。このシリコン酸化膜４１は、例えばＴＥＯＳを用いたＡＰ−ＣＶＤ、ＬＰ−ＣＶＤまたはＰ−ＣＶＤで形成する。ここでは説明の便宜上から、ＴＥＯＳ法で形成されたシリコン酸化膜をＴＥＯＳ膜と呼ぶ。図１４に示すＴＥＯＳ膜４１の厚さは、例えば５００Å程度である。   Next, a silicon oxide film is formed on the substrate 1 in the CMOS region. This is to prevent the silicon layer 1B in the CMOS region from being etched while the SiGe-HBT 50 is formed. For example, as shown in FIG. 14, for example, a silicon oxide film 41 is formed on the entire upper surface of the substrate 1. The silicon oxide film 41 is formed by AP-CVD, LP-CVD, or P-CVD using TEOS, for example. Here, for convenience of explanation, a silicon oxide film formed by the TEOS method is referred to as a TEOS film. The thickness of the TEOS film 41 shown in FIG. 14 is about 500 mm, for example.

次に、図１５に示すように、エミッタ領域の中心部の上方を開口し、それ以外の領域を覆うレジストパターンＲ６をＴＥＯＳ４１膜上に形成する。そして、このレジストパターンＲ６をマスクにして、シリコン層１ＢにＮ型不純物をイオン注入する。ここでイオン注入するＮ型不純物は例えばリン（Ｐ）であり、その注入量は例えば６．０×１０１２ｃｍ−２、注入エネルギーは例えば２７０ｋｅＶである。これにより、図１６に示すように、ＥＢ接合領域のシリコン層１ＢにＮ型のＳＩＣ−１層４３を形成する。その後、例えばアッシング処理によってレジストパターンＲ６を除去する。 Next, as shown in FIG. 15, a resist pattern R6 is formed on the TEOS 41 film that opens above the center of the emitter region and covers the other regions. Then, N-type impurities are ion-implanted into the silicon layer 1B using the resist pattern R6 as a mask. Here, the N-type impurity to be ion-implanted is, for example, phosphorus (P), the implantation amount is, for example, 6.0 × 10 12 cm −2 , and the implantation energy is, for example, 270 keV. Thus, as shown in FIG. 16, an N-type SIC-1 layer 43 is formed on the silicon layer 1B in the EB junction region. Thereafter, the resist pattern R6 is removed by, for example, an ashing process.

続いて、図１６に示すように、コレクタ領域とその周辺の上方を開口し、それ以外の領域を覆うレジストパターンＲ７をＴＥＯＳ膜４１上に形成する。そして、このレジストパターンＲ７をマスクにして、シリコン層１ＢにＮ型不純物をイオン注入する。ここでイオン注入するＮ型不純物は例えばリン（Ｐ）であり、その注入量は例えば１．０×１０１５ｃｍ−２、注入エネルギーは例えば２７０ｋｅＶである。これによりＮ−Ｓｉｎｋ層７は更に不純物濃度が高められ、コレクタ抵抗を低減させる効果をもつ。その後、例えばアッシング処理によってレジストパターンＲ７を除去する。 Subsequently, as shown in FIG. 16, a resist pattern R <b> 7 is formed on the TEOS film 41 so as to open the collector region and the periphery and cover the other region. Then, N-type impurities are ion-implanted into the silicon layer 1B using the resist pattern R7 as a mask. Here, the N-type impurity to be ion-implanted is, for example, phosphorus (P), the implantation amount is, for example, 1.0 × 10 15 cm −2 , and the implantation energy is, for example, 270 keV. Thereby, the N-sink layer 7 has an effect of further increasing the impurity concentration and reducing the collector resistance. Thereafter, the resist pattern R7 is removed by, for example, an ashing process.

次に、図１７に示すように、基板１の上方全面にポリシリコン膜４７を形成する。このポリシリコン膜４７は、ＴＥＯＳ膜４１から放出されるガスを封じこめる機能を有する膜である。上述したように、本発明者は、ＴＥＯＳ膜４１を形成した基板１に熱処理を施すと、ＴＥＯＳ膜４１から意図しないガスが出てきて炉内に拡散し、当該ガスがベース材料膜（例えば、ＳｉＧｅ）に触れてその膜質が損なわれてしまう、ということに気がついた。そこで、この例では、ベース材料膜を形成する前に、ＴＥＯＳ膜４１上にポリシリコン膜４７を形成する。   Next, as shown in FIG. 17, a polysilicon film 47 is formed on the entire upper surface of the substrate 1. The polysilicon film 47 is a film having a function of sealing a gas released from the TEOS film 41. As described above, when the inventor performs heat treatment on the substrate 1 on which the TEOS film 41 is formed, an unintended gas comes out of the TEOS film 41 and diffuses into the furnace, and the gas is diffused into the base material film (for example, for example, I noticed that touching SiGe) would damage the film quality. Therefore, in this example, the polysilicon film 47 is formed on the TEOS film 41 before the base material film is formed.

また、このポリシリコン膜４７は、ＬＯＣＯＳエッジ９０の段差を大きく確保する（即ち、強調する）機能も併せ持っている。そのため、後述するサイドウォール６１Ａの形成工程でＬＯＣＯＳエッジ９０にセルフアラインで絶縁膜が残存するように（即ち、サイドウォール６１Ｂが形成されるように）、ポリシリコン膜４７の膜厚を予め調整しておく。この例では、ポリシリコン膜４７を例えばＬＰ−ＣＶＤで１０００Å程度の厚さに形成する。   The polysilicon film 47 also has a function of ensuring (that is, emphasizing) a large step in the LOCOS edge 90. Therefore, the film thickness of the polysilicon film 47 is adjusted in advance so that the insulating film remains by self-alignment at the LOCOS edge 90 (that is, the side wall 61B is formed) in the step of forming the side wall 61A described later. Keep it. In this example, the polysilicon film 47 is formed to a thickness of about 1000 mm by LP-CVD, for example.

次に、図１８に示すように、エミッタ領域の上方を開口し、それ以外の領域を覆うレジストパターンＲ８をポリシリコン膜４７上に形成する。ここでは、図３４に示すように、レジストパターンＲ８の開口部の周縁がＬＯＣＯＳエッジ９０と平面視で重なるように、基板とフォトマスクとの位置合わせを行う。次に、図１８に戻って、このレジストパターンＲ８をマスクにして、ポリシリコン膜４７をドライエッチングして取り除き、エミッタ領域のＴＥＯＳ膜４１を露出させる。その後、例えばアッシング処理によってレジストパターンＲ８を除去する。   Next, as shown in FIG. 18, a resist pattern R8 is formed on the polysilicon film 47 so as to open above the emitter region and cover other regions. Here, as shown in FIG. 34, the alignment of the substrate and the photomask is performed so that the periphery of the opening of the resist pattern R8 overlaps the LOCOS edge 90 in plan view. Next, returning to FIG. 18, using this resist pattern R8 as a mask, the polysilicon film 47 is removed by dry etching to expose the TEOS film 41 in the emitter region. Thereafter, the resist pattern R8 is removed by, for example, an ashing process.

次に、図１９において、ポリシリコン膜４７下から露出したエミッタ領域のＴＥＯＳ膜４１を例えばフッ酸（ＨＦ）系の溶液でウェットエッチングして除去する。フッ酸系の溶液ではポリシリコン膜４７はほとんどエッチングされないので、ＴＥＯＳ膜４１を選択性高く除去することができる。図２０に示すように、このウェットエッチングによって、エミッタ領域のＤｅｅｐ Ｎｗｅｌｌ層６が露出することとなる。   Next, in FIG. 19, the TEOS film 41 in the emitter region exposed from under the polysilicon film 47 is removed by wet etching using, for example, a hydrofluoric acid (HF) solution. Since the polysilicon film 47 is hardly etched in the hydrofluoric acid-based solution, the TEOS film 41 can be removed with high selectivity. As shown in FIG. 20, the deep Nwell layer 6 in the emitter region is exposed by this wet etching.

次に、図２１に示すように、基板１の上方全面に、ベース材料膜として例えばシリコンゲルマニウム（ＳｉＧｅ）層５１を形成する。このシリコンゲルマニウム層５１は、例えばエピタキシャル成長法によって１３００Å程度の厚さに形成する。シリコンゲルマニウム層５１のうちの、単結晶のシリコン層上に直接形成される部位（即ち、エミッタ領域に形成される部位）は単結晶構造に形成され、ポリシリコン膜４７上に形成される部位は多結晶構造に形成される。   Next, as shown in FIG. 21, for example, a silicon germanium (SiGe) layer 51 is formed as a base material film on the entire upper surface of the substrate 1. The silicon germanium layer 51 is formed to a thickness of about 1300 mm by, for example, an epitaxial growth method. Of the silicon germanium layer 51, a portion directly formed on the single crystal silicon layer (ie, a portion formed in the emitter region) is formed in a single crystal structure, and a portion formed on the polysilicon film 47 is A polycrystalline structure is formed.

次に、図２１に示すように、シリコンゲルマニウム層５１上にＴＥＯＳ膜５３を形成する。ＴＥＯＳ膜５３の厚さは例えば３５０Å程度である。そして、ＴＥＯＳ膜５３上にポリシリコン膜５５を形成する。このポリシリコン膜５５は、例えばＬＰ−ＣＶＤによって５００Å程度の厚さに形成する。   Next, as shown in FIG. 21, a TEOS film 53 is formed on the silicon germanium layer 51. The thickness of the TEOS film 53 is about 350 mm, for example. Then, a polysilicon film 55 is formed on the TEOS film 53. The polysilicon film 55 is formed to a thickness of about 500 mm by, for example, LP-CVD.

次に、図２２に示すように、エミッタ（Ｅ）とベース（Ｂ）とが接合される領域（以下、「ＥＢ接合領域」ともいう。）の上方を開口し、それ以外の領域を覆うレジストパターンＲ９をポリシリコン膜５５上に形成する。そして、このレジストパターンＲ９をマスクに、ポリシリコン膜５５をドライエッチングして除去する。さらに、図２２に示すように、このレジストパターンＲ９をマスクにして、シリコン層１ＢにＮ型不純物をイオン注入する。このイオン注入工程は上述したＳＩＣ−２層５７を形成するための工程である。この工程でイオン注入するＮ型不純物は例えばリン（Ｐ）であり、その注入量は例えば５．０×１０１１ｃｍ−２、注入エネルギーは例えば１００ｋｅＶである。 Next, as shown in FIG. 22, a resist is opened above the region where the emitter (E) and the base (B) are bonded (hereinafter also referred to as “EB bonding region”) and covers the other regions. A pattern R9 is formed on the polysilicon film 55. Then, using this resist pattern R9 as a mask, the polysilicon film 55 is removed by dry etching. Further, as shown in FIG. 22, N-type impurities are ion-implanted into the silicon layer 1B using the resist pattern R9 as a mask. This ion implantation process is a process for forming the SIC-2 layer 57 described above. The N-type impurity to be ion-implanted in this step is, for example, phosphorus (P), the implantation amount is, for example, 5.0 × 10 11 cm −2 , and the implantation energy is, for example, 100 keV.

次に、例えばアッシング処理によってレジストパターンＲ９を除去し、その後、ポリシリコン膜５５下から露出しているＥＢ接合領域のＴＥＯＳ膜５３を例えばフッ酸（ＨＦ）系の溶液でウェットエッチングして除去する。
次に、図２３に示すように、ポリシリコン膜５９を基板１上の全面に形成する。このポリシリコン膜５９は例えばリン（Ｐ）を多量に含んだ膜であり、例えばＰ−ＣＶＤ法によって２５００Å程度の厚さに形成する。また、このポリシリコン膜５９へのリンの添加はｉｎ−ｓｉｔｕ（即ち、成膜中にドーピングすること）で行う。図２３において、リンを含むポリシリコン膜５９と、ベース電極５１Ａとが直接接触している部分がＥＢ接合領域である。なお、上記ＥＢ接合領域における固層エピ化対策のため、ポリシリコン膜５９を形成する前に基板にＲＴＡ（ｒａｐｉｄ ｔｈｅｒｍａｌ ｏｘｉｄａｔｉｏｎ）処理を施しておくことが好ましい。ここで、固層エピ化とは、ポリシリコン膜５９が、下層のシリコンゲルマニウム層５１Ａの結晶状態を反映してエピタキシャル成長することである。こうしてできたポリシリコン膜５９は単結晶であるため、後工程の熱処理（アニール）によって膜中に含有するリンがシリコンゲルマニウム層５１Ａ中に拡散しにくくなる。そのために所望のＥＢ接合を得ることができなくなるので、固層エピ化は避けるほうが望ましい。 Next, the resist pattern R9 is removed by, for example, ashing, and then the TEOS film 53 in the EB junction region exposed from below the polysilicon film 55 is removed by wet etching with, for example, a hydrofluoric acid (HF) solution. .
Next, as shown in FIG. 23, a polysilicon film 59 is formed on the entire surface of the substrate 1. This polysilicon film 59 is a film containing a large amount of phosphorus (P), for example, and is formed to a thickness of about 2500 mm by, for example, P-CVD. Further, phosphorus is added to the polysilicon film 59 in-situ (that is, doping is performed during film formation). In FIG. 23, the portion where the polysilicon film 59 containing phosphorus and the base electrode 51A are in direct contact is the EB junction region. In order to prevent solid layer epitaxy in the EB junction region, it is preferable to subject the substrate to RTA (rapid thermal oxidation) before forming the polysilicon film 59. Here, the solid layer epitaxy means that the polysilicon film 59 is epitaxially grown reflecting the crystal state of the lower silicon germanium layer 51A. Since the polysilicon film 59 thus formed is a single crystal, phosphorus contained in the film is less likely to diffuse into the silicon germanium layer 51A by a subsequent heat treatment (annealing). For this reason, a desired EB junction cannot be obtained, so it is desirable to avoid solid layer epitaxy.

次に、図２４に示すように、ＥＢ接合領域とその周辺だけを覆い、それ以外の領域を覆わない（即ち、露出させる）レジストパターンＲ１０をポリシリコン膜５９上に形成する。そして、このレジストパターンＲ１０をマスクにして、ポリシリコン膜５９、５５をドライエッチングして取り除く。これにより、図２４に示すようにエミッタ５９を形成する。   Next, as shown in FIG. 24, a resist pattern R10 that covers only the EB junction region and its periphery and does not cover (i.e., expose) other regions is formed on the polysilicon film 59. Next, as shown in FIG. Then, using this resist pattern R10 as a mask, the polysilicon films 59 and 55 are removed by dry etching. Thereby, an emitter 59 is formed as shown in FIG.

次に、図２５に示すように、レジストパターンＲ１０をマスクに、シリコンゲルマニウム層５１に向けてＰ型不純物をイオン注入する。このイオン注入は、シリコンゲルマニウム層からなるベース引き出し電極の抵抗を下げるためと、ＬＯＣＯＳ１５Ｂの端部付近におけるシリコンゲルマニウム層５１Ａの欠陥に起因するベース・コレクタ間リークを防止するための２つの目的をもつ。当該工程では例えばボロン（Ｂ）などのＰ型不純物を２段階にてイオン注入する。例えば、浅く注入する条件としてＢＦ２＋をイオン注入する場合は、注入量が例えば２．０×１０１５ｃｍ−２、注入エネルギーが例えば４０ｋｅＶである。また、深く注入する条件としてＢ＋をイオン注入する場合は、注入量が例えば５．０×１０１３ｃｍ−２、注入エネルギーが例えば３０ｋｅＶである。この深いイオン注入により、エミッタ５９の両脇にＰ＋層６３が形成される。このようなイオン注入を行った後は、図２６に示すように、例えばアッシング処理によってレジストパターンＲ１０を除去する。 Next, as shown in FIG. 25, P-type impurities are ion-implanted toward the silicon germanium layer 51 using the resist pattern R10 as a mask. This ion implantation has two purposes: to lower the resistance of the base extraction electrode made of the silicon germanium layer and to prevent base-collector leakage due to defects in the silicon germanium layer 51A near the end of the LOCOS 15B. . In this process, a P-type impurity such as boron (B) is ion-implanted in two stages. For example, when BF2 + is ion-implanted as a condition for shallow implantation, the implantation amount is 2.0 × 10 15 cm −2 and the implantation energy is 40 keV, for example. Moreover, when ion implantation of B + is performed as a deep implantation condition, the implantation amount is, for example, 5.0 × 10 13 cm −2 , and the implantation energy is, for example, 30 keV. By this deep ion implantation, P + layers 63 are formed on both sides of the emitter 59. After such ion implantation, as shown in FIG. 26, the resist pattern R10 is removed by, for example, an ashing process.

次に、図２７に示すように、エミッタ領域と、ベース引き出し電極を形成する領域とを覆い、それ以外の領域を覆わない（即ち、露出させる）レジストパターンＲ１１をＴＥＯＳ膜５３上に形成する。そして、このレジストパターンＲ１１をマスクに、ＴＥＯＳ膜５３をエッチングして取り除く。続いて、図２７に示すように、レジストパターンＲ１１をマスクにシリコンゲルマニウム層５１及びポリシリコン膜４７をエッチングして除去する。このエッチング工程では、下地のＴＥＯＳ膜４１がエッチングストッパーとして機能する。その後、例えばアッシング処理によってレジストパターンＲ１１を除去する。   Next, as shown in FIG. 27, a resist pattern R11 is formed on the TEOS film 53 so as to cover the emitter region and the region where the base lead electrode is formed and not cover (i.e., expose) the other region. Then, the TEOS film 53 is removed by etching using the resist pattern R11 as a mask. Subsequently, as shown in FIG. 27, the silicon germanium layer 51 and the polysilicon film 47 are removed by etching using the resist pattern R11 as a mask. In this etching step, the underlying TEOS film 41 functions as an etching stopper. Thereafter, the resist pattern R11 is removed by, for example, an ashing process.

次に、図２８に示すように、ポリシリコン膜４７下から露出しているＴＥＯＳ膜４１を例えばフッ酸（ＨＦ）系の溶液でウェットエッチングして除去する。そして、図２９に示すように、再度、基板１上にＴＥＯＳ膜６１を形成する。このＴＥＯＳ膜６１は、上述したサイドウォール６１Ａ及び６１Ｂを形成するための膜である。この例では、ＴＥＯＳ膜６１を１４００Å程度に形成する。次に、基板１に熱処理（アニール）を施して、ポリシリコン膜５９に含まれるリン（Ｐ）をシリコンゲルマニウム層５１側に拡散させてＥＢ接合を形成する。   Next, as shown in FIG. 28, the TEOS film 41 exposed from under the polysilicon film 47 is removed by wet etching using, for example, a hydrofluoric acid (HF) solution. Then, as shown in FIG. 29, a TEOS film 61 is formed again on the substrate 1. The TEOS film 61 is a film for forming the above-described sidewalls 61A and 61B. In this example, the TEOS film 61 is formed to about 1400 mm. Next, the substrate 1 is subjected to heat treatment (annealing), and phosphorus (P) contained in the polysilicon film 59 is diffused to the silicon germanium layer 51 side to form an EB junction.

次に、図３０に示すように、ＴＥＯＳ膜６１をエッチバックして、エミッタ５９の側面にサイドウォール６１Ａを形成する。なお、この例では、図２（ａ）及び（ｂ）でも示したように、ＬＯＣＯＳ層１５Ｂ上にＴＥＯＳ膜４１とポリシリコン膜４７とが残され、その上にベース引き出し電極５１Ｂが形成されているので、ＬＯＣＯＳエッジ９０付近の段差９１が大きく確保されている。そのため、図３０に示すように、ＴＥＯＳ膜６１をエッチバックしてサイドウォール６１Ａを形成する際に、ＬＯＣＯＳエッジ９０に沿ってサイドウォール６１Ｂが付随的に形成される。   Next, as shown in FIG. 30, the TEOS film 61 is etched back to form sidewalls 61 </ b> A on the side surfaces of the emitter 59. In this example, as shown in FIGS. 2A and 2B, the TEOS film 41 and the polysilicon film 47 are left on the LOCOS layer 15B, and the base lead electrode 51B is formed thereon. Therefore, a large step 91 near the LOCOS edge 90 is secured. Therefore, as shown in FIG. 30, when the TEOS film 61 is etched back to form the sidewall 61A, the sidewall 61B is incidentally formed along the LOCOS edge 90.

次に、基板１上の全面に金属膜として例えばチタン（Ｔｉ）を形成する。そして、このＴｉが形成された基板１に熱処理を施して、Ｔｉと直に接触しているシリコン層またはシリコンゲルマニウム層上にチタンシリサイド膜（ＴｉＳｉｘ）を形成する。即ち、図３１に示すように、サリサイドプロセスによって、サイドウォール６１から露出しているエミッタ５９上、ベース引き出し電極５１上及びコレクタＮ＋層４５上にチタンシリサイド６７を自己整合的に形成する。また、このサリサイドプロセスでは、ＣＭＯＳ領域のＳ／Ｄ３４、３５およびＣＭＯＳのゲート電極１９、キャパシタの上部電極２７の上にもシリサイド６７が形成される。 Next, for example, titanium (Ti) is formed as a metal film on the entire surface of the substrate 1. Then, the substrate 1 on which Ti is formed is subjected to a heat treatment to form a titanium silicide film (TiSi x ) on the silicon layer or silicon germanium layer that is in direct contact with Ti. That is, as shown in FIG. 31, titanium silicide 67 is formed in a self-aligned manner on the emitter 59, the base lead electrode 51, and the collector N + layer 45 exposed from the sidewall 61 by a salicide process. In the salicide process, silicide 67 is also formed on the S / Ds 34 and 35 in the CMOS region, the CMOS gate electrode 19 and the upper electrode 27 of the capacitor.

ここで、ＬＯＣＯＳエッジ９０付近のシリコンゲルマニウム層５１は、サイドウォール６１Ｂによって覆われているので、そのチタンシリサイド化が抑制される。つまり、サイドウォール６１Ｂがサリサイド化阻止膜（サリサイドブロック）として機能する。従って、図２（ａ）及び（ｂ）に示したように、シリコンゲルマニウム層６１のうちの、サイドウォール６１Ａまたは６１Ｂ下から露出している部位だけにチタンシリサイド６７が形成される。   Here, since the silicon germanium layer 51 in the vicinity of the LOCOS edge 90 is covered with the sidewall 61B, its titanium silicidation is suppressed. That is, the sidewall 61B functions as a salicide prevention film (salicide block). Therefore, as shown in FIGS. 2A and 2B, the titanium silicide 67 is formed only in the portion of the silicon germanium layer 61 exposed from the bottom of the side wall 61A or 61B.

次に、図３１において、基板１上の全面に層間絶縁膜としてＴＥＯＳ膜を形成し、さらにＳＯＧ膜を形成する。ここで、ＳＯＧ膜とは、ＳＯＧ（ｓｐｉｎ ｏｎ ｇｌａｓｓ）法によって形成されるシリコン酸化膜のことである。そして、図３２に示すように、フォトリソグラフィー技術及びエッチング技術を用いて、シリサイド６７上の層間絶縁膜６９をエッチングして除去し、コンタクトホール７１を形成する。その後、基板１の上方全面に例えばアルミニウム合金膜をスパッタリングで形成し、このアルミニウム合金膜をフォトリソグラフィー技術及びエッチング技術を用いてエッチングすることによって、図１に示したような配線部７３を形成する。その後、基板１にシンター処理を施して半導体装置を完成させる。   Next, in FIG. 31, a TEOS film is formed as an interlayer insulating film on the entire surface of the substrate 1, and an SOG film is further formed. Here, the SOG film is a silicon oxide film formed by an SOG (spin on glass) method. Then, as shown in FIG. 32, the interlayer insulating film 69 on the silicide 67 is removed by etching using a photolithography technique and an etching technique, and a contact hole 71 is formed. Thereafter, for example, an aluminum alloy film is formed on the entire upper surface of the substrate 1 by sputtering, and this aluminum alloy film is etched by using a photolithography technique and an etching technique, thereby forming the wiring portion 73 as shown in FIG. . Thereafter, a sintering process is performed on the substrate 1 to complete the semiconductor device.

以上説明したように、本発明の実施の形態では、エミッタ領域の基板１上からＬＯＣＯＳ層１５Ｂ上にかけて連続して形成されたシリコンゲルマニウム層５１のうちの、ＬＯＣＯＳエッジ９０上に存在する部位の合金化を抑制することができる。即ち、ＬＯＣＯＳエッジ９０付近でのＣａｐ Ｓｉ層の消費を抑えることができ、Ｃｅｎｔｅｒ ＳｉＧｅ層とＴｉとの接触を防止することができる。   As described above, according to the embodiment of the present invention, the alloy of the portion existing on the LOCOS edge 90 in the silicon germanium layer 51 formed continuously from the substrate 1 in the emitter region to the LOCOS layer 15B. Can be suppressed. That is, consumption of the Cap Si layer near the LOCOS edge 90 can be suppressed, and contact between the Center SiGe layer and Ti can be prevented.

これにより、ＬＯＣＯＳエッジ９０付近でのＣｅｎｔｅｒ ＳｉＧｅ層のチタンシリサイド化を抑制することができるので、チタンシリサイドによるシリコンゲルマニウム層５１の貫通を防止することができる。また、例えば、シリサイド形成用のＴｉを必要以上に薄く形成しなくても、ＬＯＣＯＳエッジ９０でのシリコンゲルマニウム層５１の貫通を防止することができる。これにより、バイポーラトランジスタとＣＭＯＳ等を同一基板１に混載した半導体装置（即ち、ＢｉＣＭＯＳ）を製造する際に、所望のＣＭＯＳ特性が得られるようにＴｉの膜厚を任意の値に設定することができるので、ＢｉＣＭＯＳの設計自由度を高めることができる。   Thereby, titanium silicidation of the Center SiGe layer in the vicinity of the LOCOS edge 90 can be suppressed, so that penetration of the silicon germanium layer 51 by titanium silicide can be prevented. Further, for example, it is possible to prevent the silicon germanium layer 51 from penetrating at the LOCOS edge 90 without forming Ti for silicide formation thinner than necessary. Thereby, when manufacturing a semiconductor device (ie, BiCMOS) in which a bipolar transistor and CMOS are mixedly mounted on the same substrate 1, the film thickness of Ti can be set to an arbitrary value so as to obtain desired CMOS characteristics. Therefore, the design freedom of BiCMOS can be increased.

この実施の形態では、ＳｉＧｅ−ＨＢＴ５０が本発明の「バイポーラトランジスタ」に対応し、ＰＭＯＳトランジスタ６０及びＮＭＯＳトランジスタ８０が本発明の「ＭＯＳトランジスタ」に対応している。また、ＬＯＣＯＳ層１５Ｂが本発明の「ＬＯＣＯＳ層」に対応し、シリコンゲルマニウム層５１が本発明の「ベース材料膜」に対応している。さらに、Ｔｉが本発明の「金属膜」に対応し、チタンシリサイド６７が本発明の「合金膜」に対応している。また、ＴＥＯＳ膜４１が本発明の「保護膜」に対応し、ポリシリコン膜４７が本発明の「出ガス防止膜」に対応している。   In this embodiment, the SiGe-HBT 50 corresponds to the “bipolar transistor” of the present invention, and the PMOS transistor 60 and the NMOS transistor 80 correspond to the “MOS transistor” of the present invention. The LOCOS layer 15B corresponds to the “LOCOS layer” of the present invention, and the silicon germanium layer 51 corresponds to the “base material film” of the present invention. Further, Ti corresponds to the “metal film” of the present invention, and the titanium silicide 67 corresponds to the “alloy film” of the present invention. The TEOS film 41 corresponds to the “protective film” of the present invention, and the polysilicon film 47 corresponds to the “outgas prevention film” of the present invention.

実施の形態に係る半導体装置の構成例を示す断面図。FIG. 14 is a cross-sectional view illustrating a structure example of a semiconductor device according to an embodiment. ＳｉＧｅ−ＨＢＴ５０の要部構成例を示す断面図。Sectional drawing which shows the principal part structural example of SiGe-HBT50. 実施の形態に係る半導体装置の製造方法を示す断面図（その１）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 1). 実施の形態に係る半導体装置の製造方法を示す断面図（その２）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 2). 実施の形態に係る半導体装置の製造方法を示す断面図（その３）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 3). 実施の形態に係る半導体装置の製造方法を示す断面図（その４）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 4). 実施の形態に係る半導体装置の製造方法を示す断面図（その５）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 5). 実施の形態に係る半導体装置の製造方法を示す断面図（その６）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 6). 実施の形態に係る半導体装置の製造方法を示す断面図（その７）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 7). 実施の形態に係る半導体装置の製造方法を示す断面図（その８）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 8). 実施の形態に係る半導体装置の製造方法を示す断面図（その９）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 9). 実施の形態に係る半導体装置の製造方法を示す断面図（その１０）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 10). 実施の形態に係る半導体装置の製造方法を示す断面図（その１１）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 11). 実施の形態に係る半導体装置の製造方法を示す断面図（その１２）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 12). 実施の形態に係る半導体装置の製造方法を示す断面図（その１３）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 13). 実施の形態に係る半導体装置の製造方法を示す断面図（その１４）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 14). 実施の形態に係る半導体装置の製造方法を示す断面図（その１５）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 15). 実施の形態に係る半導体装置の製造方法を示す断面図（その１６）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 16). 実施の形態に係る半導体装置の製造方法を示す断面図（その１７）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 17). 実施の形態に係る半導体装置の製造方法を示す断面図（その１８）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 18). 実施の形態に係る半導体装置の製造方法を示す断面図（その１９）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 19). 実施の形態に係る半導体装置の製造方法を示す断面図（その２０）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 20). 実施の形態に係る半導体装置の製造方法を示す断面図（その２１）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 21). 実施の形態に係る半導体装置の製造方法を示す断面図（その２２）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 22). 実施の形態に係る半導体装置の製造方法を示す断面図（その２３）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 23). 実施の形態に係る半導体装置の製造方法を示す断面図（その２４）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 24). 実施の形態に係る半導体装置の製造方法を示す断面図（その２５）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 25). 実施の形態に係る半導体装置の製造方法を示す断面図（その２６）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 26). 実施の形態に係る半導体装置の製造方法を示す断面図（その２７）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 27). 実施の形態に係る半導体装置の製造方法を示す断面図（その２８）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 28). 実施の形態に係る半導体装置の製造方法を示す断面図（その２９）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 29). 実施の形態に係る半導体装置の製造方法を示す断面図（その３０）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 30). バイポーラ領域とポリシリコン膜２２との平面視での位置関係を示す図。The figure which shows the positional relationship in the planar view of a bipolar region and the polysilicon film. レジストパターンＲ８とＬＯＣＯＳエッジ９０との平面視での位置関係を示す図。The figure which shows the positional relationship in the planar view of resist pattern R8 and LOCOS edge 90. FIG. シリコンゲルマニウム層における３層構造を示す断面図。Sectional drawing which shows the three-layer structure in a silicon germanium layer. 従来例を示す断面図。Sectional drawing which shows a prior art example.

符号の説明Explanation of symbols

１ 基板
１Ａ シリコン基板
１Ｂ シリコン層
２、８、１１、４１ シリコン酸化膜
３、５ パッド酸化膜
４ Ｂｕｒｉｅｄ Ｎ＋層
６ Ｄｅｅｐ Ｎｗｅｌｌ層
７ Ｎ−Ｓｉｎｋ（Ｎ−）層
１３ ＤＴＩ層
１４ 素子分離層
１５Ａ〜１５Ｃ ＬＯＣＯＳ層
１６ Ｐウェル層
１７ Ｎウェル層
１８ ゲート酸化膜
１９ ゲート電極
２１ 下部電極
２２ ポリシリコン膜
２２Ａ 端部
２５ 誘電体
２７ 上部電極
２９、３１、３２ サイドウォール
４１、５３ シリコン酸化膜（ＴＥＯＳ膜）
４３ ＳＩＣ−１層
４５ コレクタＮ＋層
４７、５５ ポリシリコン膜
５０ ＳｉＧｅ−ＨＢＴ
５１ シリコンゲルマニウム層（ベース）
５１Ａ ベース電極
５１Ｂ ベース引き出し電極
５７ ＳＩＣ−２層
５９ ポリシリコン膜（エミッタ）
６０ ＰＭＯＳトランジスタ
６１Ａ、６１Ｂ サイドウォール（ＴＥＯＳ膜）
６３ Ｐ＋層
６７ シリサイド
６９ 層間絶縁膜
７０ キャパシタ
７１ コンタクトホール
７３ 配線部
８０ ＮＭＯＳトランジスタ
９０ ＬＯＣＯＳエッジ
９１ 段差
Ｒ１〜Ｒ１１ レジストパターン 1 substrate 1A silicon substrate 1B silicon layer 2,8,11,41 silicon oxide films 3 and 5 the pad oxide film 4 Buried N + layer 6 Deep Nwell layer 7 N-Sink (N -) layer 13 DTI layer 14 isolation layer 15A -15C LOCOS layer 16 P well layer 17 N well layer 18 Gate oxide film 19 Gate electrode 21 Lower electrode 22 Polysilicon film 22A End 25 Dielectric 27 Upper electrodes 29, 31, 32 Side walls 41, 53 Silicon oxide film (TEOS) film)
43 SIC-1 layer 45 collector N + layer 47, 55 polysilicon film 50 SiGe-HBT
51 Silicon germanium layer (base)
51A Base electrode 51B Base lead electrode 57 SIC-2 layer 59 Polysilicon film (emitter)
60 PMOS transistor 61A, 61B Side wall (TEOS film)
63 P + layer 67 Silicide 69 Interlayer insulating film 70 Capacitor 71 Contact hole 73 Wiring part 80 NMOS transistor 90 LOCOS edge 91 Steps R1 to R11 Resist pattern

Claims (9)

バイポーラトランジスタを基板に形成する半導体装置の製造方法であって、
前記バイポーラトランジスタのエミッタ領域に隣接する領域の前記基板にＬＯＣＯＳ層を形成する工程と、
前記エミッタ領域の前記基板上から前記ＬＯＣＯＳ層上にかけてベース材料膜を連続して形成する工程と、
前記エミッタ領域の前記ベース材料膜上にエミッタを形成する工程と、
前記エミッタの側面に絶縁膜からなるサイドウォールを形成する工程と、
前記エミッタ領域と前記ＬＯＣＯＳ層との境界部分の前記ベース材料膜上に合金化阻止膜を形成する工程と、
前記合金化阻止膜及び前記サイドウォールが形成された前記基板上に金属膜を形成する工程と、
前記金属膜が形成された前記基板に熱処理を施すことによって前記ベース材料膜と前記金属膜とを反応させ合金膜を形成する工程とを含み、
前記エミッタ領域の前記基板上から前記ＬＯＣＯＳ層上にかけて連続して形成された前記ベース材料膜のうちの、前記エミッタ領域と前記ＬＯＣＯＳ層との境界部分上に存在する部位の合金化を抑制するようにすることを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device for forming a bipolar transistor on a substrate,
Forming a LOCOS layer on the substrate in a region adjacent to the emitter region of the bipolar transistor;
Continuously forming a base material film from the substrate in the emitter region to the LOCOS layer;
Forming an emitter on the base material film in the emitter region;
Forming a sidewall made of an insulating film on a side surface of the emitter;
Forming an alloying blocking film on the base material film at the boundary between the emitter region and the LOCOS layer;
Forming a metal film on the substrate on which the alloying prevention film and the sidewall are formed;
Look including a step of forming an alloy film by reacting with the metal film and the base material film by a heat treatment to the substrate on which the metal film is formed,
In the base material film formed continuously from the substrate to the LOCOS layer in the emitter region, alloying of a portion existing on a boundary portion between the emitter region and the LOCOS layer is suppressed. A method for manufacturing a semiconductor device, comprising: バイポーラトランジスタを基板に形成する半導体装置の製造方法であって、
前記バイポーラトランジスタのエミッタ領域に隣接する領域の前記基板にＬＯＣＯＳ層を形成する工程と、
前記エミッタ領域の前記基板上から前記ＬＯＣＯＳ層上にかけてベース材料膜を連続して形成する工程と、
前記エミッタ領域の前記ベース材料膜上にエミッタを形成する工程と、
前記エミッタが形成された前記基板上に絶縁膜を形成し、次に当該絶縁膜をエッチバックすることによって、前記エミッタの側面にサイドウォールを形成する工程と、
前記エミッタ領域と前記ＬＯＣＯＳ層との境界部分の前記ベース材料膜上に合金化阻止膜を形成する工程と、
前記合金化阻止膜及び前記サイドウォールが形成された前記基板上に金属膜を形成する工程と、
前記金属膜が形成された前記基板に熱処理を施すことによって前記ベース材料膜と前記金属膜とを反応させ合金膜を形成する工程とを含み、
前記サイドウォールを形成する工程では、前記エミッタ領域と前記ＬＯＣＯＳ層との境界部分の前記ベース材料膜上に前記絶縁膜を残存させ、
前記エミッタ領域の前記基板上から前記ＬＯＣＯＳ層上にかけて連続して形成された前記ベース材料膜のうちの、前記エミッタ領域と前記ＬＯＣＯＳ層との境界部分上に存在する部位の合金化を抑制するようにすることを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device for forming a bipolar transistor on a substrate,
Forming a LOCOS layer on the substrate in a region adjacent to the emitter region of the bipolar transistor;
Continuously forming a base material film from the substrate in the emitter region to the LOCOS layer;
Forming an emitter on the base material film in the emitter region;
Forming a sidewall on the side surface of the emitter by forming an insulating film on the substrate on which the emitter is formed, and then etching back the insulating film;
Forming an alloying blocking film on the base material film at the boundary between the emitter region and the LOCOS layer;
Forming a metal film on the substrate on which the alloying prevention film and the sidewall are formed;
And forming an alloy film by reacting with the metal film and the base material film by a heat treatment to the substrate on which the metal film is formed,
In the step of forming the sidewall, the insulating film is left on the base material film at a boundary portion between the emitter region and the LOCOS layer ,
In the base material film formed continuously from the substrate to the LOCOS layer in the emitter region, alloying of a portion existing on a boundary portion between the emitter region and the LOCOS layer is suppressed. A method for manufacturing a semiconductor device, comprising: バイポーラトランジスタとＭＯＳトランジスタとを同一の基板に形成する半導体装置の製造方法であって、
前記バイポーラトランジスタのエミッタ領域に隣接する領域の前記基板にＬＯＣＯＳ層を形成する工程と、
前記ＭＯＳトランジスタのゲート電極を前記基板上に形成する工程と、
前記エミッタ領域の前記基板上から前記ＬＯＣＯＳ層上にかけてベース材料膜を連続して形成する工程と、
前記エミッタ領域の前記ベース材料膜上にエミッタを形成する工程と、
前記ゲート電極と前記エミッタとが形成された前記基板上に絶縁膜を形成し、次に当該絶縁膜をエッチバックすることによって、前記ゲート電極の側面と前記エミッタの側面とにそれぞれサイドウォールを形成する工程と、
前記エミッタ領域と前記ＬＯＣＯＳ層との境界部分の前記ベース材料膜上に合金化阻止膜を形成する工程と、
前記合金化阻止膜及び前記サイドウォールが形成された前記基板上に金属膜を形成する工程と、
前記金属膜が形成された前記基板に熱処理を施すことによって前記ベース材料膜と前記金属膜とを反応させ合金膜を形成する工程とを含み、
前記サイドウォールを形成する工程では、前記エミッタ領域と前記ＬＯＣＯＳ層との境界部分の前記ベース材料膜上に前記絶縁膜を残存させ、
前記エミッタ領域の前記基板上から前記ＬＯＣＯＳ層上にかけて連続して形成された前記ベース材料膜のうちの、 前記エミッタ領域と前記ＬＯＣＯＳ層との境界部分上に存在する部位の合金化を抑制するようにすることを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device in which a bipolar transistor and a MOS transistor are formed on the same substrate,
Forming a LOCOS layer on the substrate in a region adjacent to the emitter region of the bipolar transistor;
Forming a gate electrode of the MOS transistor on the substrate;
Continuously forming a base material film from the substrate in the emitter region to the LOCOS layer;
Forming an emitter on the base material film in the emitter region;
Forming an insulating film on the substrate on which the gate electrode and the emitter are formed, and then etching back the insulating film, thereby forming sidewalls on the side surface of the gate electrode and the side surface of the emitter, respectively. And a process of
Forming an alloying blocking film on the base material film at the boundary between the emitter region and the LOCOS layer;
Forming a metal film on the substrate on which the alloying prevention film and the sidewall are formed;
And forming an alloy film by reacting with the metal film and the base material film by a heat treatment to the substrate on which the metal film is formed,
In the step of forming the sidewall, the insulating film is left on the base material film at a boundary portion between the emitter region and the LOCOS layer ,
In the base material film continuously formed from the substrate of the emitter region to the LOCOS layer, the alloying of the portion existing on the boundary portion between the emitter region and the LOCOS layer is suppressed. A method for manufacturing a semiconductor device, comprising: 前記ベース材料膜を形成する前に、前記ＬＯＣＯＳ層上に下地膜を形成して前記境界部分の段差を大きくする工程をさらに含むことを特徴とする請求項２又は請求項３に記載の半導体装置の製造方法。 Before forming the base material film, a semiconductor according to claim 2 or claim 3, characterized in that by forming the base film further comprises a more engineering to increase the level difference of the boundary portion on the LOCOS layer Device manufacturing method. 前記ベース材料膜を形成する前に、前記ＬＯＣＯＳ層と前記ゲート電極とが形成された前記基板上の全面に下地膜を形成する工程と、
前記エミッタ領域の前記基板上から前記下地膜を除去して前記境界部分の段差を大きくする工程とをさらに含み、
前記下地膜を形成する工程では、前記サイドウォールを形成する際にセルフアラインで前記絶縁膜が前記境界部分に残存するように当該下地膜の膜厚を予め調整しておくことを特徴とする請求項３に記載の半導体装置の製造方法。 Forming a base film on the entire surface of the substrate on which the LOCOS layer and the gate electrode are formed before forming the base material film;
Further comprising the step of increasing the difference in level of said from the substrate base film the boundary portion by removing the emitter region,
Wherein in the step of forming the base film, and wherein the pre-adjusting the thickness of the base film Contact wolfberry as the insulating film by self-alignment remains in the boundary portion when forming the side wall A method of manufacturing a semiconductor device according to claim 3. 前記下地膜は、下層が保護膜で上層が出ガス防止膜で構成される積層構造の膜であることを特徴とする請求項５に記載の半導体装置の製造方法。   6. The method of manufacturing a semiconductor device according to claim 5, wherein the base film is a film having a laminated structure in which a lower layer is a protective film and an upper layer is an outgas prevention film. 前記ベース材料膜は、シリコンゲルマニウム（ＳｉＧｅ）であることを特徴とする請求項１から請求項６の何れか一項に記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 1, wherein the base material film is silicon germanium (SiGe). バイポーラトランジスタを基板に有する半導体装置であって、
前記バイポーラトランジスタのエミッタ領域に隣接する領域の前記基板に形成されたＬＯＣＯＳ層と、
前記エミッタ領域の前記基板上から前記ＬＯＣＯＳ層上にかけて連続して形成されたベース材料膜と、
前記エミッタ領域の前記ベース材料膜上に形成されたエミッタと、
前記エミッタの側面に形成された絶縁膜からなるサイドウォールと、
前記エミッタ領域と前記ＬＯＣＯＳ層との境界部分の前記ベース材料膜上に形成された合金化阻止膜と、
前記合金化阻止膜及び前記サイドウォールが形成された前記基板上に形成する金属膜と、
前記ベース材料膜に形成された合金膜とを備え、
前記エミッタ領域と前記ＬＯＣＯＳ層との境界部分の前記ベース材料膜上に前記絶縁膜が残存しており、
前記エミッタ領域の前記基板上から前記ＬＯＣＯＳ層上にかけて連続して形成された前記ベース材料膜のうちの、前記エミッタ領域と前記ＬＯＣＯＳ層との境界部分上に存在する部位の合金化を抑制するようにしたことを特徴とする半導体装置。 A semiconductor device having a bipolar transistor on a substrate,
A LOCOS layer formed on the substrate in a region adjacent to the emitter region of the bipolar transistor;
A base material film formed continuously from the substrate of the emitter region to the LOCOS layer;
An emitter formed on the base material film in the emitter region;
A sidewall made of an insulating film formed on a side surface of the emitter;
An alloying prevention film formed on the base material film at a boundary portion between the emitter region and the LOCOS layer;
A metal film formed on the substrate on which the alloying prevention film and the sidewall are formed;
A alloy film formed on the base material film,
The insulating film remains on the base material film at a boundary portion between the emitter region and the LOCOS layer ;
In the base material film formed continuously from the substrate to the LOCOS layer in the emitter region, alloying of a portion existing on a boundary portion between the emitter region and the LOCOS layer is suppressed. A semiconductor device characterized by that. 前記ベース材料膜と前記ＬＯＣＯＳ層との間に形成された下地膜をさらに備え、
前記下地膜が存在することによって、前記境界部分に沿って段差が大きく確保されていることを特徴とする請求項８に記載の半導体装置。 A base film formed between the base material film and the LOCOS layer;
The semiconductor device according to claim 8, wherein a large step is secured along the boundary portion due to the presence of the base film.
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