JP2015156484A - 発光素子 - Google Patents
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Abstract
Description
この発明の一実施形態では、前記n型半導体層に電気的に接続され、半導体積層構造部から前記基板に平行な方向に引き出された引き出し部と、前記引き出し部上に形成されたn側電極とをさらに含む(請求項2)。
この構成では、凹部がn型半導体層まで達していない場合に比べて、凹部の内壁面における側面の面積を大きくできるので、光の取り出し効率を高めることができる。凹部をn型半導体層に達するまで形成した場合、発光層の面積が減少するが、この凹部による光取り出し作用によって、発光層で発生した光を、それが発光層内で吸収される前に発光層外に取り出せるようになるため、光の取出し効率を高めることができる。
この構成では、基板の表面に複数の凸部が形成されているので、基板とn型半導体層との界面で光が全反射するのを抑制できる。これにより、光の取出し効率を高めることができる。
この発明の一実施形態では、前記複数の凹部は、前記各凸部に対向して配置された凹部を含んでいる(請求項5)。
基板の表面に複数の凸部を形成した場合、n型半導体層内のうち、前記複数の凸部内の二次元的に隣接する複数の凸部間の中心位置の真上の領域においては、基板の欠陥を引き継ぎやすいため、欠陥部が生じやすい。この構成では、複数の凹部は、複数の凸部内の二次元的に隣接する複数の凸部間の中心位置に対向して配置された凹部を含んでいる。これにより、n型半導体層内の欠陥部が生じやすいに箇所に、透明電極側からの電流が流れにくくなる。これにより、n型半導体層内の欠陥部に電流が集中して流れるのを抑制できるから、発光素子の信頼性を高めることができる。
この発明の一実施形態では、前記凸部は、前記基板の表面に形成された絶縁膜によって形成されている(請求項8)。
[1]第1発明について
第1発明の実施の形態を、添付図面を参照して詳細に説明する。
図1は、第1発明の一実施形態に係る発光素子の模式的な平面図である。図2は、図1の発光素子の模式的な断面図である。
基板2の表面2Aに凸部7が形成されているので、基板2の表面2Aとn型半導体層3との界面において光が全反射するのを抑制することができる。これにより、光取り出し効率を向上させることができる。たとえば、基板2の裏面2Bで反射して、基板2とn型半導体層3との界面に対して様々な角度で入射する光が、当該界面において基板2の裏面2B側に全反射するのを抑制できる。これにより、光取り出し効率を向上させることができる。
n型半導体層3について、図2において、基板2の表面2Aを覆う下面を裏面3Bといい、裏面3Bとは反対側の上面を表面3Aということにする。n型半導体層3の表面3Aには、大局的に見て、中央部の高位領域と、高位領域の周囲の高位領域より低い低位領域とが存在する。これにより、n型半導体層3の表面3Aには、高位領域と低位領域との境界部に段差が形成されている。
p型半導体層5は、発光層4上に積層されている。p型半導体層5は、発光層4の表面のほぼ全域を覆っている。p型半導体層5は、p型のGaNからなり、発光層4の発光波長λに対して透明である。このように、n型半導体層3とp型半導体層5とで発光層4を挟んだ発光ダイオード構造(半導体積層構造部6)が形成されている。
p型半導体層5の表面には、p側透明電極層14が形成されている。p側透明電極層14は、p型半導体層5の表面における所定の電流注入領域13のほぼ全域(電流注入領域13における後述する凹部16の第2部分16B以外の領域)を覆っている。この実施形態では、電流注入領域13は、p型半導体層5の表面の周縁部を除いた領域に設定されている。p型半導体層5の表面の絶縁膜12が形成されている領域は電流注入領域13に含まれており、絶縁膜12はp側透明電極層14によって覆われている。p側透明電極層14は、たとえば、発光層4の発光波長λに対して透明な材料(たとえば、ITO、ZnO)からなる。p側透明電極層14の厚さは、たとえば、100nm〜300nm程度である。
基板2上に形成された複数の凸部7内の二次元的に隣接する3つの凸部7間の中心位置の真上位置のみに、凹部16を形成してもよい。つまり、図4Aに示される各正六角形を構成する6つの正三角形の各重心のみに凹部16を配置してもよい。
凸部7が図3Bに示すように行列状に配置されている場合には、複数の凹部16は、平面視において、各凸部7の中心の真上位置のみに配置してもよく、二次元的に隣接する4つの凸部7間の中心位置の真上位置のみに配置してもよい。
凹部16は、図5Bに示すように、下方にいくほど横断面の面積が大きくなるような裾広がりの形状を有していてもよい。この場合にも、凹部16の内壁面における側面(内周面)は、基板2の表面2Aに対して傾斜面となる。
まず、図6Aに示すように、基板2の表面2Aに、SiNからなる層(SiN)を形成し、レジストパターン(図示略)をマスクとするエッチングにより、このSiN層を、複数の凸部7に分離する。次に、図6Bに示すように、基板2の表面2A上に、全ての凸部7を覆うように、n型のGaNからなる層(n−GaN層)を形成する。これにより、基板2の表面2Aに、n型半導体層3が形成される。
次に、p型半導体層5上に、p側透明電極層14を形成すべき領域(電流注入領域13)に開口を有するレジストパターン(図示略)を形成する。そして、当該レジストパターンを介して、たとえば、スパッタ法により、ITOからなる層(ITO層)を、p型半導体層5上に堆積する。そして、ITO材料の不要部分をレジストパターンとともにリフトオフする。これにより、図6Eに示すように、p型半導体層5表面に、絶縁膜12を覆うp側透明電極層14が形成される。
次に、p側透明電極層14の上に、凹部16を形成すべき領域に開口を有するレジストパターン(図示略)を形成する。そして、当該レジストパターンを介して、p側透明電極層14、p型半導体層5、発光層4およびn型半導体層3をエッチングすることにより、図6Gに示すように、凹部16を形成する。次に、前記レジストパターンを残した状態で、レジストパターン上および凹部16の内壁面上にSiO2層を形成する。そして、SiO2層の不要部分をレジストパターンとともにリフトオフする。これにより、凹部16の内壁面(底面および側面)に、SiO2からなる絶縁膜17が形成される。
この発光素子1では、n側電極9(n側パッド11)とp側電極(p側パッド)15との間に順方向電圧を印加すると、p側電極15からn側電極9へ向かって電流が流れる。電流は、p側電極15からn側電極9へ向かって、p側透明電極層14、p型半導体層5、発光層4およびn型半導体層3を、この順番で流れる。このように電流が流れることによって、n型半導体層3から発光層4に電子が注入され、p型半導体層5から発光層4に正孔が注入される。そして、これらの正孔および電子が発光層4で再結合することにより、発光層4から波長440nm〜460nmの光が発生する。この光は、p型半導体層5およびp側透明電極層14を透過して、p側透明電極層14の表面から取り出される。
この実施形態では、p側透明電極層14の表面からp側透明電極層14を貫通し、半導体積層構造部6の内部に入り込んだ複数の凹部16が形成されている。これにより、半導体積層構造部6内を伝搬する光が、凹部16の内壁面における側面で反射されて、p側透明電極層14側へ光が取り出されるため、光取り出し効率を高めることができる。特に、この実施形態では、凹部16は、p側透明電極層14の内部に入り込んだ第2部分16Bを有しているので、p側透明電極層14のみに凹部を形成した場合に比べて、光取り出し効率を高めることができる。
基板2の表面2Aに複数の凸部7が形成されている場合、n型半導体層3内の凸部7の中心の真上の領域においては、基板2上にn型半導体層3を結晶成長させる際に、横方向の成長が合わさるため、欠陥部が生じやすい。また、n型半導体層3内の複数の凸部7内の二次元的に隣接する複数の凸部7間の中心位置の真上の領域においては、基板2の欠陥を引き継ぎやすいため、欠陥部が生じやすい。n型半導体層3内に欠陥部が存在する場合、欠陥部の抵抗値は低いため、欠陥部に電流が集中して流れ、発光素子1が破壊するおそれがある。
図7は、発光素子パッケージの模式的な断面図である。
発光素子1は、基板2の表面2Aが上を向くような姿勢で、支持基板52に支持されている。具体的には、発光素子1の基板2の裏面2Bが、絶縁基板54に接着剤層57を介して接合されている。つまり、発光素子1は、フェイスアップ実装されている。発光素子1のn側電極9(n側パッド11)と一方の電極55とが、ワイヤ58によって接続されている。発光素子1のp側電極15と他方の電極56とが、ワイヤ59よって接続されている。
図7に示すような発光素子パッケージを考慮した上で、光線追跡法(レイ・トレーシング(ray tracing))を用いたシミュレーションによって、表1に示す複数の仮想サンプル(以下、単に「サンプル」という。)S1〜S24の発光量を計算により求めた。
まず、実施例のサンプルS3〜S24のうち、サンプルS5〜S24について説明する。これらのサンプルS5〜S24は、凸部7および凹部16を有している。ただし、凹部16全体のパターンおよび凸部7に対する凹部16の位置が、前述した発光素子1と異なっている。また、サンプルS5〜S14の凹部の形状は「形状A」であり、サンプルS15〜S24の凹部の形状は「形状B」である。
各凹部16が各凸部7の中心位置の真上に配置されている状態から、各凹部16が二次元的に隣接する3つの凸部7間の中心位置(図3Aの各正三角形の重心位置)の真上に配置される状態まで、各凹部16の位置を対応する凸部7に対して少しずつずらすことにより、凸部7に対する凹部16の位置を変化させた。サンプルS5〜S14間およびサンプルS15〜S24間では、凸部7に対する凹部16の位置のずれ量が異なっている。
たとえば、サンプルS5およびサンプルS15では、凹部18は、各凸部7の中心の真上位置のみに配置されている(Δx=Δy=0)。また、たとえば、サンプルS14およびサンプルS24では、凹部18は、二次元的に隣接する3つの凸部7間の中心位置の真上位置にのみに配置されている(Δx=L,Δy=H/3)。
実施例のサンプルS3は、凸部7は存在しないが、凹部16が存在している発光素子である。ただし、サンプルS3の凹部16のパターン、形状、大きさは、前述したサンプルS5と同じとした。実施例のサンプルS4は、凸部7は存在しないが、凹部16が存在している発光素子である。ただし、サンプルS4の凹部16のパターン、形状、大きさは、前述したサンプルS15と同じとした。
図9から、サンプルS3およびS4の発光量は、サンプルS1およびS2の発光量より大きいことがわかる。つまり、凸部7が存在しなくても凹部16が存在する発光素子では、凸部7および凹部16の両方が存在しない発光素子や凸部7は存在するが凹部16が存在しない発光素子に比べて、発光素子の発光量(発光輝度)を高くできる。
図10は、発光素子パッケージの他の例を示す模式的な断面図である。
発光素子パッケージ71は、発光素子1と、支持基板72と、樹脂パッケージ73とを含む。支持基板72は、発光素子1を支持する絶縁基板74と、絶縁基板74の両端から露出するように設けられた一対の電極75,76と、樹脂パッケージ73内において、絶縁基板74の表面に形成されたn側電極層77およびp側電極層78と、n側電極層77およびp側電極層78それぞれの表面に形成されたn側接合層79およびp側接合層80とを備えている。n側電極層77は、一方の電極75に接続されている。p側電極層78は、他方の電極76に接続されている。
以上、第1発明の実施形態について説明したが、第1発明はさらに他の形態で実施することができる。前記実施形態では、凹部16は、p側透明電極層14の表面からn型半導体層3の内部に達しているが、p側透明電極層14の表面からp型半導体層5内部に達する(発光層4に達しない)ものであってもよい。また、凹部16は半導体積層構造部6の表面(p型半導体層5の表面)に形成されている第2部分16Bのみから構成されていてもよい。つまり、p側透明電極層14に凹部16(第1部分16A)は形成されていなくてもよい。この場合には、p型半導体層5の表面における電流注入領域13の全域が、p側透明電極層14によって覆われることになる。
また、前述の実施形態では、n型半導体層3およびp型半導体層5を構成する窒化物半導体としてGaNを例示したが、窒化アルミニウム(AlN)、窒化インジウム(InN)などの他の窒化物半導体が用いられてもよい。窒化物半導体は、一般には、AlxInyGa(1−x−y)N(0≦x≦1,0≦y≦1,0≦x+y≦1)と表すことができる。また、窒化物半導体に限らず、GaAs等の他の化合物半導体や、化合物半導体以外の半導体材料(たとえばダイヤモンド)を用いた発光素子にこの発明を適用してもよい。
[2]第2発明について
第2発明は、次のような特徴を有している。
A1.表面および裏面を有する基板と、前記基板の表面に順に積層されたn型半導体層、発光層およびp型半導体層を有する半導体積層構造部と、前記p型半導体層における前記発光層とは反対側の表面の所定の電流注入領域内において、離散的に形成された複数の透明絶縁膜と、前記p型半導体層における前記発光層とは反対側の表面の前記電流注入領域に形成され、前記透明絶縁膜を覆う透明電極層と、前記透明電極層における前記p型半導体層とは反対側の表面に形成されたp側電極とを含む、発光素子。
A2.前記n型半導体層に電気的に接続され、半導体積層構造部から前記基板に平行な方向に引き出された引き出し部と、前記引き出し部上に形成されたn側電極とをさらに含む、「A1.」に記載の発光素子。
この構成では、基板の表面に複数の凸部が形成されているので、基板とn型半導体層との界面で光が全反射するのを抑制できる。これにより、光の取出し効率を高めることができる。
基板の表面に複数の凸部を形成した場合、n型半導体層内の凸部の中心の真上の領域においては、基板上にn型半導体層を結晶成長させる際に、横方向の成長が合わさるため、欠陥部が生じやすい。この構成では、複数の透明絶縁膜は、各凸部に対向して配置された透明絶縁膜を含んでいる。これにより、n型半導体層内の欠陥部が生じやすいに箇所に、透明電極側からの電流が流れにくくなる。これにより、n型半導体層内の欠陥部に電流が集中して流れるのを抑制できるから、発光素子の信頼性を高めることができる。
基板の表面に複数の凸部を形成した場合、n型半導体層内のうち、前記複数の凸部内の二次元的に隣接する複数の凸部間の中心位置の真上の領域においては、基板の欠陥を引き継ぎやすいため、欠陥部が生じやすい。この構成では、複数の透明絶縁膜は、複数の凸部内の二次元的に隣接する複数の凸部間の中心位置に対向して配置された透明絶縁膜を含んでいる。これにより、n型半導体層内の欠陥部が生じやすいに箇所に、透明電極側からの電流が流れにくくなる。これにより、n型半導体層内の欠陥部に電流が集中して流れるのを抑制できるから、発光素子の信頼性を高めることができる。
A7.前記凸部は前記基板の表面をエッチングすることによって形成されている、請求項3〜5のいずれか一項に記載の発光素子。
A8.前記透明絶縁膜の厚さが、10nm以上5μm以下である、請求項1〜7のいずれか一項に記載の発光素子。
第2発明の実施の形態を、添付図面を参照して詳細に説明する。
図11は、第2発明の一実施形態に係る発光素子の模式的な平面図である。図12は、図11の発光素子の模式的な断面図である。
基板102の表面102Aに凸部107が形成されているので、基板102の表面102Aとn型半導体層103との界面において光が全反射するのを抑制することができる。これにより、光取り出し効率を向上させることができる。たとえば、基板102の裏面102Bで反射して、基板102とn型半導体層103との界面に対して様々な角度で入射する光が、当該界面において基板102の裏面102B側に全反射するのを抑制できる。これにより、光取り出し効率を向上させることができる。
n型半導体層103について、図12において、基板102の表面102Aを覆う下面を裏面103Bといい、裏面103Bとは反対側の上面を表面103Aということにする。n型半導体層103の表面103Aには、中央部の高位領域と、高位領域の周囲の高位領域より低い低位領域とが存在する。これにより、n型半導体層103の表面103Aには、高位領域と低位領域との境界部に段差が形成されている。
p型半導体層105は、発光層104上に積層されている。p型半導体層105は、発光層104の表面の全域を覆っている。p型半導体層105は、p型のGaNからなり、発光層104の発光波長λに対して透明である。このように、n型半導体層103とp型半導体層105とで発光層104を挟んだ発光ダイオード構造(半導体積層構造部106)が形成されている。
基板102上に形成された複数の凸部107内の二次元的に隣接する3つの凸部107間の中心位置の真上位置のみに、第2絶縁膜113を形成してもよい。つまり、図14Aに示される各正六角形を構成する6つの正三角形の各重心のみに第2絶縁膜113を配置してもよい。
凸部107が図13Bに示すように行列状に配置されている場合には、複数の第2絶縁膜113は、平面視において、各凸部107の中心の真上位置のみに配置してもよく、二次元的に隣接する4つの凸部107間の中心位置の真上位置のみに配置してもよい。
まず、図15Aに示すように、基板102の表面102Aに、SiNからなる層(SiN)を形成し、レジストパターン(図示略)をマスクとするエッチングにより、このSiN層を、複数の凸部107に分離する。次に、図15Bに示すように、基板102の表面102A上に、全ての凸部107を覆うように、n型のGaNからなる層(n−GaN層)を形成する。これにより、基板102の表面102Aに、n型半導体層103が形成される。
次に、p型半導体層105上に、p側透明電極層115を形成すべき領域(電流注入領域114)に開口を有するレジストパターン(図示略)を形成する。そして、当該レジストパターンを介して、たとえば、スパッタ法により、ITOからなる層(ITO層)を、p型半導体層105上に堆積する。そして、ITO材料の不要部分をレジストパターンとともにリフトオフする。これにより、図15Eに示すように、p型半導体層105表面に、第1絶縁膜112および第2絶縁膜113を覆うp側透明電極層115が形成される。
この後、引き出し部108(n型半導体層103)の表面にn側電極109を形成するとともに、p側透明電極層115の表面における第1絶縁膜112の真上の領域にp側電極116を形成する。これにより、図11および図12に示される発光素子が得られる。
また、この実施形態では、基板102の表面102Aに、複数の凸部107が形成されているので、光取り出し効率を高めることができる。
図16は、発光素子パッケージの模式的な断面図である。
発光素子101は、基板102の表面102Aが上を向くような姿勢で、支持基板152に支持されている。具体的には、発光素子101の基板102の裏面102Bが、絶縁基板154に接着剤層157を介して接合されている。つまり、発光素子101は、フェイスアップ実装されている。発光素子101のn側電極109(n側パッド111)と一方の電極155とが、ワイヤ158によって接続されている。発光素子101のp側電極116と他方の電極156とが、ワイヤ159よって接続されている。
図17は、発光素子パッケージの他の例を示す模式的な断面図である。
以上、第2発明の実施形態について説明したが、第2発明はさらに他の形態で実施することができる。前記実施形態では、第2絶縁膜113は、平面視で円形に形成されているが、平面視で多角形状(四角形、六角形等)に形成されていてもよい。
2 基板
3 n型半導体層
4 発光層
5 p型半導体層
6 半導体積層構造部
7 凸部
8 引き出し部
9 n側電極
13 電流注入領域
14 p側透明電極
15 p側電極
16 凹部
16A 第1部分
16B 第2部分
17 絶縁膜
101 発光素子
102 基板
103 n型半導体層
104 発光層
105 p型半導体層
106 半導体積層構造部
107 凸部
108 引き出し部
109 n側電極
112 第1絶縁膜(電流遮断用絶縁膜)
113 第2絶縁膜(透明絶縁膜)
114 電流注入領域
115 p側透明電極
116 p側電極
Claims (9)
- 表面および裏面を有する基板と、
前記基板の表面に順に積層されたn型半導体層、発光層およびp型半導体層を有する半導体積層構造部と、
前記p型半導体層における前記発光層とは反対側の表面に形成され、当該表面における所定の電流注入領域の全域またはほぼ全域を覆う透明電極層と、
前記透明電極層における前記p型半導体層とは反対側の表面に形成されたp側電極と、
前記半導体積層構造部における前記p型半導体層側の表面の前記電流注入領域に形成された複数の凹部とを含む、発光素子。 - 前記n型半導体層に電気的に接続され、半導体積層構造部から前記基板に平行な方向に引き出された引き出し部と、
前記引き出し部上に形成されたn側電極とをさらに含む、請求項1に記載の発光素子。 - 前記各凹部が前記n型半導体層に達している、請求項1または2に記載の発光素子。
- 前記基板の表面に前記n型半導体層に覆われた複数の凸部が形成されており、前記複数の凹部は、前記n型半導体層内の欠陥が生じやすい箇所に対向して配置された凹部を含んでいる、請求項1または2に記載の発光素子。
- 前記各凸部に対向して配置された凹部を含んでいる、請求項4に記載の発光素子。
- 前記複数の凹部は、前記複数の凸部内の二次元的に隣接する複数の凸部間の中心位置に対向して配置された凹部を含んでいる、請求項4に記載の発光素子。
- 前記凹部の内壁面に絶縁膜が形成されている、請求項4〜6のいずか一項に記載の発光素子。
- 前記凸部は、前記基板の表面に形成された絶縁膜によって形成されている、請求項4〜7のいずか一項に記載の発光素子。
- 前記凸部は前記基板の表面をエッチングすることによって形成されている、請求項4〜7のいずか一項に記載の発光素子。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015006748A JP6684541B2 (ja) | 2014-01-20 | 2015-01-16 | 発光素子 |
US14/600,528 US9871166B2 (en) | 2014-01-20 | 2015-01-20 | Light emitting device |
US15/834,023 US20180108809A1 (en) | 2014-01-20 | 2017-12-06 | Light emitting device |
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014008003 | 2014-01-20 | ||
JP2014008004 | 2014-01-20 | ||
JP2014008003 | 2014-01-20 | ||
JP2014008004 | 2014-01-20 | ||
JP2015006748A JP6684541B2 (ja) | 2014-01-20 | 2015-01-16 | 発光素子 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019074402A Division JP6771065B2 (ja) | 2014-01-20 | 2019-04-09 | 発光素子および発光素子パッケージ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015156484A true JP2015156484A (ja) | 2015-08-27 |
JP6684541B2 JP6684541B2 (ja) | 2020-04-22 |
Family
ID=53679846
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015006748A Active JP6684541B2 (ja) | 2014-01-20 | 2015-01-16 | 発光素子 |
Country Status (2)
Country | Link |
---|---|
US (2) | US9871166B2 (ja) |
JP (1) | JP6684541B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI597863B (zh) * | 2013-10-22 | 2017-09-01 | 晶元光電股份有限公司 | 發光元件及其製造方法 |
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JP4980615B2 (ja) | 2005-02-08 | 2012-07-18 | ローム株式会社 | 半導体発光素子およびその製法 |
US7973321B2 (en) | 2007-11-05 | 2011-07-05 | Rohm Co., Ltd. | Nitride semiconductor light emitting device having ridge parts |
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- 2015-01-20 US US14/600,528 patent/US9871166B2/en active Active
-
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- 2017-12-06 US US15/834,023 patent/US20180108809A1/en not_active Abandoned
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Also Published As
Publication number | Publication date |
---|---|
US20150214428A1 (en) | 2015-07-30 |
US9871166B2 (en) | 2018-01-16 |
JP6684541B2 (ja) | 2020-04-22 |
US20180108809A1 (en) | 2018-04-19 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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