JP2015153839A - Power conversion system - Google Patents

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Toshitake Onishi
利武 大西
教人 高柳
Norihito Takayanagi
教人 高柳
泰弘 大槌
Yasuhiro Otsuchi
泰弘 大槌
福岡　哲也
Tetsuya Fukuoka
哲也 福岡
仁志 西尾
Hitoshi Nishio
仁志 西尾
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Abstract

PROBLEM TO BE SOLVED: To provide a lead frame that prevents concentration of stress on a lead frame, thereby inhibiting breakage of the lead frame, and that enables efficient use of each semiconductor chip.SOLUTION: In a lead frame 18 composing a power conversion system 10, a second wall surface part 24b is provided with a slit 30 for making the values of currents flowing in transistors 14a to 14c equal. The position of the slit S is set such that first stress σ1 occurring in an electric passage from a slit upper face 30b to the upper face 24bb of the second wall surface part 24b and second stress σ2 occurring in an electric passage from a slit lower face 30a to the lower face 24ba of the second wall surface part 24b are not greater than a predetermined stress threshold value σs.

Description

本発明は、第１半導体チップと複数個の第２半導体チップとがリードフレームにより電気的に接続されるとともに、電動機を駆動させる電力変換装置に関する。   The present invention relates to a power conversion device in which a first semiconductor chip and a plurality of second semiconductor chips are electrically connected by a lead frame and drive an electric motor.

従来から、電気自動車やハイブリッド自動車等に用いられる駆動用モータ（電動機）に電力を供給するために、電力変換装置が採用されている。この電力変換装置では、複数の半導体チップ、例えば、トランジスタを並列接続する構造が知られている。その際、並列接続される素子間の電流アンバランス（偏流）を防止し、該電流アンバランスによる素子破壊や素子容量又は素子数が増加されることを抑制することを目的として、例えば、特許文献１に開示されているブスバー構造が知られている。   Conventionally, in order to supply electric power to a drive motor (electric motor) used in an electric vehicle, a hybrid vehicle, or the like, a power conversion device has been employed. In this power conversion device, a structure in which a plurality of semiconductor chips, for example, transistors are connected in parallel is known. At that time, for the purpose of preventing current imbalance (diffusion) between elements connected in parallel and suppressing element destruction due to the current imbalance and increase in element capacity or number of elements, for example, Patent Document The bus bar structure disclosed in No. 1 is known.

このブスバー構造では、図８に示すように、ブスバー１は、中央部で略直角に折曲されており、一方側１ａにトランジスタＴＲ１、ＴＲ２及びＴＲ３の各エミッタが接続されている。ブスバー１の他方側１ｂには、折曲部１ｃと端子部２との間にスリット３が設けられるとともに、上部の両端には、カットされて切り欠き部１ｄが設けられている。   In this bus bar structure, as shown in FIG. 8, the bus bar 1 is bent at a substantially right angle at the center, and the emitters of the transistors TR1, TR2 and TR3 are connected to one side 1a. On the other side 1b of the bus bar 1, a slit 3 is provided between the bent portion 1c and the terminal portion 2, and a cutout portion 1d is provided at both ends of the upper portion.

実開平５−４８３５５号公報Japanese Utility Model Publication No. 5-48355

しかしながら、上記のブスバー構造では、通電時のトランジスタＴＲ１〜ＴＲ３の熱膨張や、ブスバー１の電気通路が最も狭小となる部分Ｒでの熱膨張によって、例えば、前記部分Ｒに過度の応力集中が発生する場合がある。このため、ブスバー１は、部分Ｒに発生する応力集中により破断するおそれがある。   However, in the bus bar structure described above, excessive stress concentration occurs in the portion R, for example, due to thermal expansion of the transistors TR1 to TR3 during energization and thermal expansion in the portion R where the electrical path of the bus bar 1 is the narrowest. There is a case. For this reason, the bus bar 1 may be broken by stress concentration generated in the portion R.

本発明は、この種の問題を解決するものであり、簡単な構成で、リードフレームに応力の集中が発生することがなく、前記リードフレームの破断を抑制するとともに、各半導体チップを効率的に使用することが可能な電力変換装置を提供することを目的とする。   The present invention solves this type of problem, has a simple structure, does not cause stress concentration in the lead frame, suppresses breakage of the lead frame, and efficiently converts each semiconductor chip. It aims at providing the power converter device which can be used.

本発明は、第１半導体チップと複数個の第２半導体チップとがリードフレームにより電気的に接続されるとともに、電動機を駆動させる電力変換装置に関するものである。   The present invention relates to a power conversion device in which a first semiconductor chip and a plurality of second semiconductor chips are electrically connected by a lead frame and drives an electric motor.

電力変換装置では、リードフレームは、第１半導体チップ接続部、第２半導体チップ並列接続部、及び応力低減用立ち上がり部を有している。第１半導体チップ接続部には、第１半導体チップが接続され、第２半導体チップ並列接続部は、第２半導体チップの個数に応じて複数個に分岐され、各第２半導体チップが並列に接続されている。応力低減用立ち上がり部は、第１半導体チップ接続部及び第２半導体チップ並列接続部に連続して一体に形成されている。   In the power conversion device, the lead frame has a first semiconductor chip connecting portion, a second semiconductor chip parallel connecting portion, and a stress reducing rising portion. The first semiconductor chip connection portion is connected to the first semiconductor chip, and the second semiconductor chip parallel connection portion is branched into a plurality according to the number of second semiconductor chips, and the second semiconductor chips are connected in parallel. Has been. The rising portion for stress reduction is formed continuously and integrally with the first semiconductor chip connecting portion and the second semiconductor chip parallel connecting portion.

立ち上がり部は、第１半導体チップ接続部から屈曲する第１壁面部と、第２半導体チップ並列接続部から屈曲する第２壁面部と、前記第１壁面部の屈曲上部と前記第２壁面部の屈曲上部とを連結する天井部と、を備えている。第２壁面部には、各第２半導体チップに流れる電流値を均等化するためのスリットが設けられている。   The rising portion includes a first wall surface portion bent from the first semiconductor chip connection portion, a second wall surface portion bent from the second semiconductor chip parallel connection portion, an upper bent portion of the first wall surface portion, and the second wall surface portion. A ceiling portion connecting the bent upper portion. The second wall surface portion is provided with a slit for equalizing the value of current flowing through each second semiconductor chip.

そして、スリットを形成するスリット下面と第２壁面部の下面との距離であるスリット位置が設定されている。その際、スリットを形成するスリット上面から第２壁面部の上面までの間の電気通路に発生する第１応力と、スリット下面から前記第２壁面部の下面までの間の電気通路に発生する第２応力とが、所定の応力閾値以下となっている。   And the slit position which is the distance of the slit lower surface which forms a slit, and the lower surface of a 2nd wall surface part is set. At that time, the first stress generated in the electric path from the upper surface of the slit forming the slit to the upper surface of the second wall surface portion, and the first stress generated in the electric path from the lower surface of the slit to the lower surface of the second wall surface portion. 2 stress is below a predetermined stress threshold.

また、この電力変換装置では、第１応力及び第２応力は、第２半導体チップの通電時に惹起される前記第２半導体チップの熱膨張と、第２壁面部の電気通路が最も狭小になる部分に発生する電流集中により惹起されるリードフレームの熱膨張と、によって発生する応力に応じて設定されることが好ましい。このため、リードフレームの破断を可及的に抑制することが可能になる。   Further, in this power conversion device, the first stress and the second stress are the portions where the thermal expansion of the second semiconductor chip caused by energization of the second semiconductor chip and the electric path of the second wall surface portion become the narrowest. It is preferably set according to the stress generated by the thermal expansion of the lead frame caused by the current concentration generated in the current. For this reason, it becomes possible to suppress breakage of the lead frame as much as possible.

さらに、この電力変換装置では、第１応力と第２応力とは、同一応力となる交点応力を有し、応力閾値は、前記交点応力よりも高い応力で且つリードフレームの疲労強度よりも低く設定されることが好ましい。従って、リードフレームの破断を可及的に抑制することができる。   Further, in this power converter, the first stress and the second stress have an intersection stress that is the same stress, and the stress threshold is set higher than the intersection stress and lower than the fatigue strength of the lead frame. It is preferred that Therefore, breakage of the lead frame can be suppressed as much as possible.

本発明によれば、スリット上面から第２壁面部の上面までの間に発生する第１応力と、スリット下面から前記第２壁面部の下面までの間に発生する第２応力とが、所定の応力閾値以下になるように、スリット位置が設定されている。このため、スリット端部に応力が集中することを抑制することができる。   According to the present invention, the first stress generated between the upper surface of the slit and the upper surface of the second wall surface portion and the second stress generated between the lower surface of the slit and the lower surface of the second wall surface portion are predetermined. The slit position is set so as to be below the stress threshold. For this reason, it can suppress that stress concentrates on a slit edge part.

従って、簡単な構成で、リードフレームに応力の集中が発生することがなく、前記リードフレームの破断を抑制することが可能になる。しかも、各第２半導体チップには、偏流を発生させることがなく、電流を良好に流すことができ、各第２半導体チップを効率的に使用することが可能になる。   Therefore, with a simple configuration, stress concentration does not occur in the lead frame, and the breakage of the lead frame can be suppressed. In addition, no current is generated in each second semiconductor chip, current can be flowed satisfactorily, and each second semiconductor chip can be used efficiently.

本発明の実施形態に係る電力変換装置の要部斜視説明図である。It is principal part perspective explanatory drawing of the power converter device which concerns on embodiment of this invention. 前記電力変換装置の要部平面図である。It is a principal part top view of the said power converter device. 前記電力変換装置の電気回路図である。It is an electric circuit diagram of the power converter. 前記電力変換装置を構成するリードフレームの正面説明図である。It is front explanatory drawing of the lead frame which comprises the said power converter device. 前記リードフレームのスリット近傍の応力とスリット位置との関係説明図である。FIG. 5 is an explanatory diagram of a relationship between stress near the slit of the lead frame and a slit position. 前記リードフレームの下部側に応力集中部位が生成された状態の説明図である。It is explanatory drawing of the state by which the stress concentration site | part was produced | generated by the lower part side of the said lead frame. 前記リードフレームの上部側に応力集中部位が生成された状態の説明図である。It is explanatory drawing of the state by which the stress concentration site | part was produced | generated by the upper part side of the said lead frame. 特許文献１に開示されているブスバー構造の概略斜視説明図である。It is a schematic perspective view of the bus bar structure disclosed in Patent Document 1.

図１及び図２に示すように、本発明の実施形態に係る電力変換装置１０は、例えば、電気自動車やハイブリッド自動車等に用いられる駆動用モータ（電動機）を駆動させるためのインバータ装置である。   As shown in FIGS. 1 and 2, a power conversion device 10 according to an embodiment of the present invention is an inverter device for driving a drive motor (electric motor) used in, for example, an electric vehicle or a hybrid vehicle.

電力変換装置１０は、回路基板１２を備える。回路基板１２上には、１個の第１半導体チップであるダイオード（ＦＷＤ）１６と、複数個、例えば、３個の第２半導体チップであるトランジスタ（ＩＧＢＴ）１４ａ、１４ｂ及び１４ｃと、が実装される。互いに並列に接続されるトランジスタ１４ａ、１４ｂ及び１４ｃとダイオード１６とは、リードフレーム１８により電気的に接続される（図３参照）。   The power conversion device 10 includes a circuit board 12. On the circuit board 12, one diode (FWD) 16 as a first semiconductor chip and a plurality of, for example, three transistors (IGBTs) 14a, 14b and 14c as second semiconductor chips are mounted. Is done. The transistors 14a, 14b, and 14c connected in parallel to each other and the diode 16 are electrically connected by a lead frame 18 (see FIG. 3).

リードフレーム１８は、例えば、金属製薄板により形成される。図１及び図２に示すように、リードフレーム１８は、ダイオード接続部（第１半導体チップ接続部）２０と、トランジスタ並列接続部（第２半導体チップ接続部）２２ａ、２２ｂ及び２２ｃと、応力低減用立ち上がり部２４とを一体に連続して有する。   The lead frame 18 is formed of, for example, a metal thin plate. As shown in FIGS. 1 and 2, the lead frame 18 includes a diode connection portion (first semiconductor chip connection portion) 20, transistor parallel connection portions (second semiconductor chip connection portions) 22a, 22b, and 22c, and stress reduction. And a rising portion 24 for continuous use.

ダイオード接続部２０は、回路基板１２の面方向（矢印Ａ方向及び矢印Ｂ方向）に延在する矩形状を有するとともに、前記ダイオード接続部２０には、ダイオード１６が電気的に接続される。トランジスタ並列接続部２２ａ〜２２ｃは、それぞれ回路基板１２の面方向に延在する矩形状を有するとともに、トランジスタ１４ａ〜１４ｃの個数に応じて複数個、例えば、３個に分岐される。トランジスタ並列接続部２２ａ、２２ｂ及び２２ｃには、トランジスタ１４ａ、１４ｂ及び１４ｃが電気的に接続されることにより、各トランジスタ１４ａ、１４ｂ及び１４ｃが並列に接続される。   The diode connection part 20 has a rectangular shape extending in the surface direction of the circuit board 12 (arrow A direction and arrow B direction), and the diode 16 is electrically connected to the diode connection part 20. The transistor parallel connection portions 22a to 22c each have a rectangular shape extending in the surface direction of the circuit board 12, and are branched into a plurality, for example, three according to the number of the transistors 14a to 14c. The transistors 14a, 14b and 14c are electrically connected to the transistor parallel connection portions 22a, 22b and 22c, so that the transistors 14a, 14b and 14c are connected in parallel.

立ち上がり部２４は、ダイオード接続部２０及びトランジスタ並列接続部２２ａ〜２２ｃに連続して一体に形成される。立ち上がり部２４は、ダイオード接続部２０の一端から矢印Ｃ方向（矢印Ａ方向及び矢印Ｂ方向に交差する方向）に屈曲する第１壁面部２４ａと、トランジスタ並列接続部２２ａ〜２２ｃから矢印Ｃ方向に屈曲する第２壁面部２４ｂとを備える。第１壁面部２４ａの屈曲上部と第２壁面部２４ｂの屈曲上部とは、天井部２４ｃにより一体に連結される。第１壁面部２４ａの他端から矢印Ｃ方向に屈曲する第３壁面部２４ｄは、バスバー接続部を構成し、図示しないが、ケーブルを介して駆動用モータに接続される。   The rising portion 24 is continuously formed integrally with the diode connecting portion 20 and the transistor parallel connecting portions 22a to 22c. The rising portion 24 includes a first wall surface portion 24a bent from one end of the diode connection portion 20 in the arrow C direction (a direction intersecting the arrow A direction and the arrow B direction), and from the transistor parallel connection portions 22a to 22c in the arrow C direction. A second wall surface portion 24b that bends. The bent upper portion of the first wall surface portion 24a and the bent upper portion of the second wall surface portion 24b are integrally connected by a ceiling portion 24c. A third wall surface portion 24d bent in the direction of arrow C from the other end of the first wall surface portion 24a constitutes a bus bar connection portion, and is connected to a drive motor via a cable, not shown.

第２壁面部２４ｂは、天井部２４ｃに連結される上部の両側に肩部２４ｂｓを介して高さ方向に短尺化されて矢印Ａ方向に延在する。第２壁面部２４ｂには、各トランジスタ１４ａ、１４ｂ及び１４ｃに流れる電流値を均等化するためのスリット３０が矢印Ａ方向に延在して設けられる。図４に示すように、スリット３０を構成するスリット下面３０ａと、第２壁面部２４ｂの下面２４ｂａとの距離であるスリット位置Ｓが設定される。   The second wall surface portion 24b is shortened in the height direction via the shoulder portions 24bs on both sides of the upper portion connected to the ceiling portion 24c and extends in the arrow A direction. The second wall surface portion 24b is provided with slits 30 extending in the direction of arrow A for equalizing the current values flowing through the transistors 14a, 14b, and 14c. As shown in FIG. 4, a slit position S that is a distance between the slit lower surface 30a constituting the slit 30 and the lower surface 24ba of the second wall surface portion 24b is set.

このように構成される電力変換装置１０では、具体的には、以下のようにしてスリット位置Ｓが設定される。   Specifically, in the power conversion device 10 configured as described above, the slit position S is set as follows.

先ず、スリット３０を構成するスリット上面３０ｂから第２壁面部２４ｂの上面２４ｂｂまでの間の電気通路に発生する第１応力σ１が測定（算出）される。一方、スリット下面３０ａから第２壁面部２４ｂの下面２４ｂａまでの間の電気通路に発生する第２応力σ２が測定（算出）される。そして、図５に示すように、第１応力σ１及び第２応力σ２が、所定の応力閾値σｓ以下となる範囲Ｓ１〜Ｓ２間にスリット位置Ｓが設定される。   First, the first stress σ1 generated in the electrical path from the slit upper surface 30b constituting the slit 30 to the upper surface 24bb of the second wall surface portion 24b is measured (calculated). On the other hand, the second stress σ2 generated in the electric path from the slit lower surface 30a to the lower surface 24ba of the second wall surface portion 24b is measured (calculated). As shown in FIG. 5, the slit position S is set between the ranges S1 and S2 in which the first stress σ1 and the second stress σ2 are equal to or less than a predetermined stress threshold σs.

第１応力σ１及び第２応力σ２は、トランジスタ１４ａ〜１４ｃの通電時に惹起される前記トランジスタ１４ａ〜１４ｃの熱膨張と、第２壁面部２４ｂの電気通路が最も狭小となる部分に発生する電流集中により惹起されるリードフレーム１８の熱膨張と、によって発生する応力に応じて設定される。   The first stress [sigma] 1 and the second stress [sigma] 2 are the concentration of current generated in the portion where the thermal expansion of the transistors 14a to 14c caused when the transistors 14a to 14c are energized and the electric path of the second wall surface portion 24b is the narrowest. It is set according to the stress generated by the thermal expansion of the lead frame 18 caused by.

トランジスタ１４ａ〜１４ｃは、通電時に電流集中により自己発熱が発生する。この自己発熱により、リードフレーム１８は、特に第２壁面部２４ｂの下面２４ｂａ側に応力が惹起される。図６に示すように、リードフレーム１８の高さ寸法Ｌが、例えば、６ｍｍに設定された際、スリット位置Ｓが１ｍｍ以下であると、前記リードフレーム１８の下部側に応力集中部位４０ａが生成される。   The transistors 14a to 14c generate self-heating due to current concentration when energized. Due to this self-heating, the lead frame 18 is particularly stressed on the lower surface 24ba side of the second wall surface portion 24b. As shown in FIG. 6, when the height dimension L of the lead frame 18 is set to 6 mm, for example, if the slit position S is 1 mm or less, a stress concentration portion 40 a is generated on the lower side of the lead frame 18. Is done.

一方、図７に示すように、スリット位置Ｓが３ｍｍ以上であると、リードフレーム１８の上部側（電気通路が最も狭小になる部分）に応力集中部位４０ｂが生成される。従って、スリット位置Ｓが、１ｍｍ以下又は３ｍｍ以上であると、リードフレーム１８に熱膨張による局所的な伸びが発生し、該リードフレーム１８に疲労強度を超える応力が発生するおそれがある。   On the other hand, as shown in FIG. 7, when the slit position S is 3 mm or more, a stress concentration portion 40b is generated on the upper side of the lead frame 18 (the portion where the electrical path is the narrowest). Therefore, if the slit position S is 1 mm or less or 3 mm or more, the lead frame 18 may be locally stretched due to thermal expansion, and stress exceeding the fatigue strength may be generated in the lead frame 18.

これにより、スリット位置Ｓは、１ｍｍ＜Ｓ＜３ｍｍの範囲に設定される必要がある。そこで、応力閾値σｓは、図５に示すように、スリット位置Ｓとの関連から、トランジスタ１４ａ〜１４ｃの熱膨張及びリードフレーム１８の熱膨張によって発生する応力、すなわち、第１応力σ１及び第２応力σ２に応じて設定される。   Thereby, the slit position S needs to be set in the range of 1 mm <S <3 mm. Therefore, as shown in FIG. 5, the stress threshold σs is related to the slit position S, and the stress generated by the thermal expansion of the transistors 14a to 14c and the thermal expansion of the lead frame 18, that is, the first stress σ1 and the second stress. It is set according to the stress σ2.

より具体的には、図５に示すように、第１応力σ１と第２応力σ２とは、同一応力となる交点応力σｃを有する。このため、応力閾値σｓは、交点応力σｃよりも高い応力で且つリードフレーム１８の疲労強度よりも低く設定される。   More specifically, as shown in FIG. 5, the first stress σ1 and the second stress σ2 have an intersection stress σc that is the same stress. For this reason, the stress threshold σs is set to be higher than the intersection stress σc and lower than the fatigue strength of the lead frame 18.

この場合、本実施形態では、スリット上面３０ｂから第２壁面部２４ｂの上面２４ｂｂまでの間の電気通路に発生する第１応力σ１と、スリット下面３０ａから前記第２壁面部２４ｂの下面２４ｂａまでの間の電気通路に発生する第２応力σ２とが、所定の応力閾値σｓ以下になるように、スリット位置Ｓが設定されている。このため、リードフレーム１８では、スリット端部に応力が集中することを抑制することができる。   In this case, in this embodiment, the first stress σ1 generated in the electrical path between the slit upper surface 30b and the upper surface 24bb of the second wall surface portion 24b, and the slit lower surface 30a to the lower surface 24ba of the second wall surface portion 24b. The slit position S is set so that the second stress σ2 generated in the electrical path between them is equal to or less than a predetermined stress threshold σs. For this reason, in the lead frame 18, it can suppress that stress concentrates on a slit edge part.

従って、簡単な構成で、リードフレーム１８に応力の集中が発生することがなく、前記リードフレーム１８の破断を抑制することが可能になる。しかも、各トランジスタ１４ａ、１４ｂ及び１４ｃには、偏流を発生させることがなく、電流を良好に流すことができる。これにより、各トランジスタ１４ａ、１４ｂ及び１４ｃの性能を上限まで使い切ることが可能になり、前記トランジスタ１４ａ〜１４ｃを効率的に活用することができるという効果が得られる。   Therefore, stress concentration does not occur in the lead frame 18 with a simple configuration, and the breakage of the lead frame 18 can be suppressed. In addition, no current is generated in each of the transistors 14a, 14b, and 14c, and a current can be flowed satisfactorily. Thereby, it becomes possible to use up the performance of each transistor 14a, 14b, and 14c to an upper limit, and the effect that the said transistors 14a-14c can be utilized efficiently is acquired.

また、第１応力σ１及び第２応力σ２は、トランジスタ１４ａ〜１４ｃの通電時に惹起される前記トランジスタ１４ａ〜１４ｃの熱膨張と、第２壁面部２４ｂの電気通路が最も狭小になる部分に発生する電流集中により惹起されるリードフレーム１８の熱膨張と、によって発生する応力に応じて設定されている。このため、リードフレーム１８の破断を可及的に抑制することが可能になり、耐久信頼性の向上が図られる。   Further, the first stress σ1 and the second stress σ2 are generated in the portion where the thermal expansion of the transistors 14a to 14c caused when the transistors 14a to 14c are energized and the electric path of the second wall surface portion 24b are the narrowest. It is set according to the stress generated by the thermal expansion of the lead frame 18 caused by the current concentration. For this reason, the breakage of the lead frame 18 can be suppressed as much as possible, and the durability reliability can be improved.

さらに、第１応力σ１と第２応力σ２とは、同一応力となる交点応力σｃを有し、応力閾値σｓは、前記交点応力σｃよりも高い応力で且つリードフレーム１８の疲労強度よりも低く設定されている。従って、リードフレーム１８の破断を可及的に抑制することができ、耐久信頼性の向上が図られる。   Further, the first stress σ1 and the second stress σ2 have an intersection stress σc that is the same stress, and the stress threshold σs is set higher than the intersection stress σc and lower than the fatigue strength of the lead frame 18. Has been. Therefore, breakage of the lead frame 18 can be suppressed as much as possible, and durability reliability can be improved.

１０…電力変換装置 １２…回路基板
１４ａ〜１４ｃ…トランジスタ １６…ダイオード
１８…リードフレーム ２０…ダイオード接続部
２２ａ〜２２ｃ…トランジスタ並列接続部
２４…立ち上がり部 ２４ａ、２４ｂ…壁面部
２４ｃ…天井部 ３０…スリット
３０ａ…スリット下面 ３０ｂ…スリット上面 DESCRIPTION OF SYMBOLS 10 ... Power converter 12 ... Circuit board 14a-14c ... Transistor 16 ... Diode 18 ... Lead frame 20 ... Diode connection part 22a-22c ... Transistor parallel connection part 24 ... Rising part 24a, 24b ... Wall part 24c ... Ceiling part 30 ... Slit 30a ... Slit lower surface 30b ... Slit upper surface

Claims (3)

第１半導体チップと複数個の第２半導体チップとがリードフレームにより電気的に接続されるとともに、電動機を駆動させる電力変換装置であって、
前記リードフレームは、前記第１半導体チップが接続される第１半導体チップ接続部と、
前記第２半導体チップの個数に応じて複数個に分岐され、各第２半導体チップが並列に接続される第２半導体チップ並列接続部と、
前記第１半導体チップ接続部及び前記第２半導体チップ並列接続部に連続して一体に形成される応力低減用立ち上がり部と、
を有し、
前記立ち上がり部は、前記第１半導体チップ接続部から屈曲する第１壁面部と、
前記第２半導体チップ並列接続部から屈曲する第２壁面部と、
前記第１壁面部の屈曲上部と前記第２壁面部の屈曲上部とを連結する天井部と、
を備え、
前記第２壁面部には、各第２半導体チップに流れる電流値を均等化するためのスリットが設けられるとともに、
前記スリットを形成するスリット上面から前記第２壁面部の上面までの間の電気通路に発生する第１応力と、前記スリットを形成するスリット下面から前記第２壁面部の下面までの間の電気通路に発生する第２応力とが、所定の応力閾値以下になるように、前記スリット下面と前記第２壁面部の下面との距離であるスリット位置を設定することを特徴とする電力変換装置。 The first semiconductor chip and a plurality of second semiconductor chips are electrically connected by a lead frame and are a power conversion device that drives an electric motor,
The lead frame includes a first semiconductor chip connecting portion to which the first semiconductor chip is connected;
A second semiconductor chip parallel connection portion that is branched into a plurality according to the number of the second semiconductor chips, and each second semiconductor chip is connected in parallel;
A rising portion for stress reduction formed continuously and integrally with the first semiconductor chip connecting portion and the second semiconductor chip parallel connecting portion;
Have
The rising portion includes a first wall surface portion bent from the first semiconductor chip connecting portion,
A second wall surface portion bent from the second semiconductor chip parallel connection portion;
A ceiling portion connecting the bent upper portion of the first wall surface portion and the bent upper portion of the second wall surface portion;
With
The second wall surface portion is provided with a slit for equalizing the current value flowing through each second semiconductor chip,
The first stress generated in the electric path between the upper surface of the slit forming the slit and the upper surface of the second wall surface part, and the electric path between the lower surface of the slit forming the slit and the lower surface of the second wall surface part A slit position that is a distance between the lower surface of the slit and the lower surface of the second wall surface portion is set so that the second stress generated in the first and second stresses is not more than a predetermined stress threshold. 請求項１記載の電力変換装置において、前記第１応力及び前記第２応力は、前記第２半導体チップの通電時に惹起される前記第２半導体チップの熱膨張と、前記第２壁面部の電気通路が最も狭小になる部分に発生する電流集中により惹起される前記リードフレームの熱膨張と、によって発生する応力に応じて設定されることを特徴とする電力変換装置。   2. The power conversion device according to claim 1, wherein the first stress and the second stress are caused by thermal expansion of the second semiconductor chip caused by energization of the second semiconductor chip and an electric path of the second wall surface portion. Is set according to the thermal expansion of the lead frame caused by the current concentration generated in the narrowest part, and the stress generated by the stress. 請求項１又は２記載の電力変換装置において、前記第１応力と前記第２応力とは、同一応力となる交点応力を有し、
前記応力閾値は、前記交点応力よりも高い応力で且つ前記リードフレームの疲労強度よりも低く設定されることを特徴とする電力変換装置。 The power conversion device according to claim 1 or 2, wherein the first stress and the second stress have an intersection stress that is the same stress,
The power converter according to claim 1, wherein the stress threshold is set to be higher than the intersection stress and lower than the fatigue strength of the lead frame.
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