JP2011249364A - Semiconductor module and manufacturing method therefor - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To restrain a bonding wire from a contact to an adjacent bonding wire and a line break by a force of a resin flow at resin molding.SOLUTION: A suppression wall 30 is provided to intercept the resin flow. For example, the suppression wall 30 to a second electric wiring 14 is provided. Because the resin flow is intercepted by the suppression wall 30, the resin flow can be formed not to be in the vertical direction to a bonding wire 22. Thus, it is possible to restrain the bonding wire 22 from being made to flow by the resin. By this, it is possible to avoid the occurrence of such a problem as contacting to the adjacent bonding wire 22 and producing the line break, and accordingly, it is possible to restrain a yield deterioration and a cost increase.

Description

本発明は、半導体パワー素子が形成された半導体チップをヒートスプレッダと呼ばれる放熱板に搭載したのち、樹脂モールドして一体構造とする半導体モジュールおよびその製造方法に関するもので、例えば、上アーム（ハイサイド側素子）と下アーム（ローサイド側素子）の２つの半導体パワー素子を樹脂モールドした２ｉｎ１構造や１つの半導体パワー素子を樹脂モールド部にモールドした１ｉｎ１構造の半導体モジュール等に適用すると好適である。   The present invention relates to a semiconductor module in which a semiconductor chip on which a semiconductor power element is formed is mounted on a heat radiating plate called a heat spreader and then resin-molded to form an integrated structure and a method for manufacturing the same. It is preferable to apply to a 2-in-1 structure in which two semiconductor power elements, ie, an element) and a lower arm (low-side element) are resin-molded, or a 1-in-1 structure semiconductor module in which one semiconductor power element is molded in a resin mold portion.

従来、特許文献１、２等において、半導体パワー素子が形成された半導体チップを放熱板上に搭載したのち、樹脂モールドして一体構造とした半導体モジュールが開示されている。この半導体モジュールは、放熱板と半導体チップとをはんだ等を介して電気的に接続すると共に、半導体チップに形成されたパッドと制御端子とをワイヤボンディングにて電気的に接続したのち、樹脂モールド部によって半導体チップと放熱板などを覆うことで一体化した構造とされている。   Conventionally, Patent Documents 1 and 2 disclose a semiconductor module in which a semiconductor chip on which a semiconductor power element is formed is mounted on a heat sink and then molded by resin molding to form an integrated structure. In this semiconductor module, the heat sink and the semiconductor chip are electrically connected via solder or the like, and the pad formed on the semiconductor chip and the control terminal are electrically connected by wire bonding, and then the resin mold portion. Thus, the semiconductor chip and the heat radiating plate are covered to form an integrated structure.

特開２００６−２１６６４１号公報JP 2006-216641 A 特開２００８−１８２０７４号公報JP 2008-182074 A

しかしながら、樹脂モールド時に樹脂の流れの力を受けてボンディングワイヤが流されてしまう。図１３は、この様子を示した半導体モジュールＪ１の樹脂モールド時の様子を示した模式図である。この図の矢印が樹脂の流れを示している。この図に示されるように、半導体モジュールＪ１の任意の一箇所（図中では紙面左上部）より樹脂を注入し、それと反対側（図中では紙面右下部）より空気と共に樹脂を排出させるという流れを作って樹脂モールドを行う。このとき、樹脂の流れがボンディングワイヤＪ２に対して垂直方向になるため、ボンディングワイヤＪ２がその流れの力を大きく受けて流されてしまう。このような場合、隣接するボンディングワイヤＪ２と接触したり、断線したりするという問題を発生させる可能性がある。このため、歩留まりを悪化させ、引いてはコストアップを招くことになる。   However, the bonding wire is caused to flow due to the resin flow force during resin molding. FIG. 13 is a schematic view showing a state of the semiconductor module J1 showing this state during resin molding. The arrows in this figure indicate the resin flow. As shown in this figure, a flow of injecting resin from an arbitrary place (upper left corner of the drawing in the drawing) of the semiconductor module J1 and discharging the resin together with air from the opposite side (lower right portion of the drawing in the drawing). Make a resin mold. At this time, since the flow of the resin is perpendicular to the bonding wire J2, the bonding wire J2 receives a large force of the flow and flows. In such a case, there is a possibility of causing a problem of contact with the adjacent bonding wire J2 or disconnection. For this reason, the yield is deteriorated, which leads to an increase in cost.

本発明は上記点に鑑みて、樹脂モールド時に樹脂の流れの力によってボンディングワイヤが隣接するボンディングワイヤと接触したり、断線したりすることを抑制できる構造の半導体モジュールおよびそれを可能とする半導体モジュールの製造方法を提供する。   SUMMARY OF THE INVENTION In view of the above, the present invention provides a semiconductor module having a structure capable of suppressing the bonding wire from coming into contact with or being disconnected from the adjacent bonding wire by the force of the resin flow during resin molding, and a semiconductor module enabling the semiconductor module A manufacturing method is provided.

上記目的を達成するため、請求項１または８に記載の発明では、半導体チップ（１１）と制御端子（１５）とを接続するボンディングワイヤ（２２）の長手方向に対する垂直方向に、樹脂注入における樹脂入口からボンディングワイヤ（２２）への樹脂の流れを抑制する抑制壁（３０）を配置することを特徴としている。   In order to achieve the above object, in the invention described in claim 1 or 8, in the resin injection in the direction perpendicular to the longitudinal direction of the bonding wire (22) connecting the semiconductor chip (11) and the control terminal (15). A suppression wall (30) that suppresses the flow of resin from the inlet to the bonding wire (22) is arranged.

このように、抑制壁（３０）を備えることにより、樹脂の流れが遮られるため、樹脂の流れがボンディングワイヤ（２２）に対して垂直方向とならないようにでき、ボンディングワイヤ（２２）が樹脂によって流されることを抑制できる。これにより、隣接するボンディングワイヤ（２２）と接触したり、断線したりするという問題を発生させないようにでき、歩留まりの悪化を抑制できると共に、コストアップを防止することが可能となる。   As described above, since the flow of the resin is blocked by providing the suppression wall (30), the flow of the resin can be prevented from being perpendicular to the bonding wire (22), and the bonding wire (22) is made of resin. It is possible to suppress the flow. As a result, the problem of contact with the adjacent bonding wire (22) or disconnection can be prevented, yield deterioration can be suppressed, and cost increase can be prevented.

請求項２または９に記載の発明では、半導体チップ（１１）に接続される電気配線（１４）と同一部材により抑制壁（３０）を構成することを特徴としている。   The invention according to claim 2 or 9 is characterized in that the suppression wall (30) is constituted by the same member as the electric wiring (14) connected to the semiconductor chip (11).

このように、電気配線（１４）にて抑制壁（３０）を構成することにより、抑制壁（３０）を別部品で構成する場合と比較して、部品点数の削減および設置工程の削減を図ることが可能となり、コストアップを抑制することが可能となる。   In this way, by configuring the suppression wall (30) with the electrical wiring (14), the number of parts and the installation process are reduced as compared with the case where the suppression wall (30) is configured with another component. This makes it possible to suppress an increase in cost.

請求項３または１０に記載の発明では、放熱板（１２）と同一部材により抑制壁（３０）が構成されていることを特徴としている。   The invention according to claim 3 or 10 is characterized in that the suppression wall (30) is constituted by the same member as the heat radiating plate (12).

このように、放熱板（１２）にて抑制壁（３０）を構成しても、抑制壁（３０）を別部品で構成する場合と比較して、部品点数の削減および設置工程の削減を図ることが可能となり、コストアップを抑制することが可能となる。   Thus, even if it comprises the suppression wall (30) with a heat sink (12), compared with the case where the suppression wall (30) is comprised with another component, it aims at the reduction of a number of parts and the reduction of an installation process. This makes it possible to suppress an increase in cost.

請求項４に記載の発明では、抑制壁（３０）は、半導体パワー素子の任意の部位と同電位とされていることを特徴としている。   The invention according to claim 4 is characterized in that the suppression wall (30) has the same potential as any part of the semiconductor power element.

抑制壁（３０）が近接する半導体パワー素子と異なる電位とされる場合には、沿面距離の制約が発生するため、同電位とすることで、その制約を受けないようにすることができる。   When the suppression wall (30) is set to a potential different from that of the adjacent semiconductor power element, the creepage distance is restricted, so that the restriction can be avoided by setting the same potential.

ここで説明したような抑制壁（３０）は、請求項５または１１に記載されているように、半導体パワー素子が形成された半導体チップ（１１）を複数個並べた状態で樹脂モールド部（１６）にてモールドした構造とする場合には、半導体チップ（１１）同士の間に備えられるようにすると好ましい。   As described in claim 5 or 11, the restraint wall (30) as described herein is a resin mold portion (16) in a state where a plurality of semiconductor chips (11) on which semiconductor power elements are formed are arranged. ) Is preferably provided between the semiconductor chips (11).

ただし、請求項６または１２に記載したように、半導体パワー素子が形成された半導体チップ（１１）を３個並べた状態で樹脂モールド部（１６）にてモールドした構造とする場合、少なくとも３個の半導体チップ（１１）のうちのいずれか２個の間に抑制壁（３０）が備えられていれば良い。   However, as described in claim 6 or 12, when the semiconductor mold (16) in which three semiconductor chips (11) on which semiconductor power elements are formed are arranged in a resin mold part (16) is arranged, at least three It suffices if a suppression wall (30) is provided between any two of the semiconductor chips (11).

また、請求項７または１３に記載したように、半導体パワー素子が形成された半導体チップ（１１）を３個ずつ２列並べた状態で樹脂モールド部（１６）にてモールドした構造とする場合、少なくとも２列並べられた３個の半導体チップ（１１）のうちのいずれか２個の間に抑制壁（３０）が備えられるようにすれば良い。   Further, as described in claim 7 or 13, when the semiconductor chip (11) on which the semiconductor power element is formed is molded in the resin mold part (16) in a state in which two semiconductor chips are arranged in two rows, The suppression wall (30) may be provided between any two of the three semiconductor chips (11) arranged in at least two rows.

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。   In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.

本発明の第１実施形態にかかる半導体モジュール１０が適用されるインバータ１の回路図である。1 is a circuit diagram of an inverter 1 to which a semiconductor module 10 according to a first embodiment of the present invention is applied. （ａ）は、半導体モジュール１０の上面レイアウト図、（ｂ）は、（ａ）のＡ−Ａ’矢視断面図である。(A) is a top surface layout view of the semiconductor module 10, and (b) is a cross-sectional view taken along the line A-A 'in (a). （ａ）が第２電気配線１４の完成前の平面図および斜視図であり、（ｂ）が第２電気配線１４の完成後の平面図および斜視図である。(A) is the top view and perspective view before completion of the 2nd electrical wiring 14, (b) is the top view and perspective view after completion of the 2nd electrical wiring 14. FIG. 樹脂モールド時の様子を示した模式図である。It is the schematic diagram which showed the mode at the time of resin molding. 本発明の第２実施形態にかかる半導体モジュール１０の上面レイアウト図である。FIG. 6 is a top layout view of a semiconductor module 10 according to a second embodiment of the present invention. 図５に示す半導体モジュール１０における放熱板１２の斜視図である。It is a perspective view of the heat sink 12 in the semiconductor module 10 shown in FIG. 本発明の第３実施形態にかかる半導体モジュール１０の上面レイアウト図である。FIG. 6 is a top layout view of a semiconductor module 10 according to a third embodiment of the present invention. 樹脂モールド時の様子を示した模式図である。It is the schematic diagram which showed the mode at the time of resin molding. 本発明の第４実施形態にかかる半導体モジュール１０の上面レイアウト図である。FIG. 6 is a top layout view of a semiconductor module 10 according to a fourth embodiment of the present invention. 第４実施形態の変形例で説明する半導体モジュール１０の上面レイアウト図である。It is a top surface layout figure of semiconductor module 10 explained in a modification of a 4th embodiment. 本発明の第５実施形態にかかる半導体モジュール１０の上面レイアウト図である。FIG. 10 is a top surface layout diagram of a semiconductor module 10 according to a fifth embodiment of the present invention. 第５実施形態の変形例で説明する半導体モジュール１０の上面レイアウト図である。It is a top surface layout figure of semiconductor module 10 explained by a modification of a 5th embodiment. 樹脂モールド時に樹脂の流れの力を受けてボンディングワイヤが流される様子を示した図である。It is the figure which showed a mode that the bonding wire was poured by receiving the force of the flow of resin at the time of resin molding.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the same or equivalent parts are denoted by the same reference numerals in the drawings.

（第１実施形態）
本発明の第１実施形態について説明する。本実施形態では、本発明の一実施形態にかかる半導体モジュールの適用例として、三相モータ駆動用のインバータを例に挙げて説明する。 (First embodiment)
A first embodiment of the present invention will be described. In the present embodiment, as an application example of the semiconductor module according to the embodiment of the present invention, an inverter for driving a three-phase motor will be described as an example.

図１は、インバータ１の回路図である。図１に示すように、インバータ１は、直流電源２に基づいて負荷である三相モータ３を交流駆動するためのもので、昇圧回路４とインバータ出力回路５とを備えた構成とされている。   FIG. 1 is a circuit diagram of the inverter 1. As shown in FIG. 1, the inverter 1 is for driving an AC drive of a three-phase motor 3 that is a load based on a DC power supply 2, and includes a booster circuit 4 and an inverter output circuit 5. .

昇圧回路４は、直列接続した上下アーム４１、４２と、リアクトル４３およびコンデンサ４４にて構成されている。上下アーム４１、４２は、それぞれ、ＩＧＢＴ４１ａ、４２ａとフリーホイールダイオード（以下、ＦＷＤという）４１ｂ、４２ｂが並列接続された構成とされ、上下アーム４１、４２の間にリアクトル４３を介して直流電源２の正極側が接続されている。また、リアクトル４３よりも直流電源２側において、直流電源２と並列的にコンデンサ４４が接続されている。このようにして昇圧回路４が構成されている。   The booster circuit 4 includes upper and lower arms 41 and 42 connected in series, a reactor 43 and a capacitor 44. The upper and lower arms 41 and 42 are configured such that IGBTs 41 a and 42 a and free wheel diodes (hereinafter referred to as “FWD”) 41 b and 42 b are connected in parallel, respectively, and a DC power source 2 is connected between the upper and lower arms 41 and 42 via a reactor 43. The positive electrode side is connected. Further, a capacitor 44 is connected in parallel with the DC power supply 2 on the DC power supply 2 side of the reactor 43. In this way, the booster circuit 4 is configured.

このように構成される昇圧回路４では、上アーム４１のＩＧＢＴ４１ａをオフ、下アーム４２のＩＧＢＴ４２ａをオンしているときに直流電源２からの電力供給に基づいてリアクトル４３がエネルギーを蓄積する。例えば直流電源２は２８８Ｖの電圧を発生させる２００Ｖ系のバッテリであり、この高電圧に基づいてリアクトル４３にエネルギーが蓄えられる。そして、上アーム４１のＩＧＢＴ４１ａをオン、下アーム４２のＩＧＢＴ４２ａをオフすると、リアクトル４３に蓄積されているエネルギーがインバータ出力回路５への電源供給ライン６に直流電源２よりも大きな電源電圧（例えば６５０Ｖ）を印加する。このような上下アーム４１、４２のＩＧＢＴ４１ａ、４２ａのオンオフ動作を交互に繰り返し行うことで、一定の電源電圧をインバータ出力回路５側に供給することができる。   In the booster circuit 4 configured as described above, the reactor 43 accumulates energy based on the power supply from the DC power supply 2 when the IGBT 41a of the upper arm 41 is turned off and the IGBT 42a of the lower arm 42 is turned on. For example, the DC power source 2 is a 200V battery that generates a voltage of 288V, and energy is stored in the reactor 43 based on this high voltage. When the IGBT 41a of the upper arm 41 is turned on and the IGBT 42a of the lower arm 42 is turned off, the energy accumulated in the reactor 43 is supplied to the power supply line 6 to the inverter output circuit 5 by a power supply voltage (for example, 650V) larger than the DC power supply 2. ) Is applied. By alternately repeating the on / off operations of the IGBTs 41a and 42a of the upper and lower arms 41 and 42, a constant power supply voltage can be supplied to the inverter output circuit 5 side.

なお、昇圧回路４とインバータ出力回路５との間において、電源供給ライン６とＧＮＤライン７との間にコンデンサ８および抵抗９が並列的に接続されている。コンデンサ８は、平滑用コンデンサであり、昇圧回路４における上下アーム４１、４２のＩＧＢＴ４１ａ、４２ａのスイッチング時のリプルの低減やノイズの影響を抑制して一定な電源電圧を形成するために用いられる。抵抗９は、放電抵抗であり、昇圧回路４における上アーム４１のＩＧＢＴ４１ａのオフ時に、コンデンサ８に蓄えられているエネルギーを消費するために備えられている。   A capacitor 8 and a resistor 9 are connected in parallel between the power supply line 6 and the GND line 7 between the booster circuit 4 and the inverter output circuit 5. The capacitor 8 is a smoothing capacitor, and is used to form a constant power supply voltage by suppressing ripple reduction and noise influence during switching of the IGBTs 41 a and 42 a of the upper and lower arms 41 and 42 in the booster circuit 4. The resistor 9 is a discharge resistor, and is provided for consuming energy stored in the capacitor 8 when the IGBT 41 a of the upper arm 41 in the booster circuit 4 is turned off.

インバータ出力回路５は、直列接続した上下アーム５１〜５６が三相分並列接続された構成とされ、上アーム５１、５３、５５と下アーム５２、５４、５６との中間電位を三相モータ３のＵ相、Ｖ相、Ｗ相の各相に順番に入れ替えながら印加する。すなわち、上下アーム５１〜５６は、それぞれ、ＩＧＢＴ５１ａ〜５６ａおよびＦＷＤ５１ｂ〜５６ｂを備えた構成とされ、各相の上下アーム５１〜５６のＩＧＢＴ５１ａ〜５６ａがオンオフ制御されることで、三相モータ３に対して周期の異なる三相の交流電流を供給する。これにより、三相モータ３の駆動を可能としている。   The inverter output circuit 5 has a configuration in which upper and lower arms 51 to 56 connected in series are connected in parallel for three phases, and an intermediate potential between the upper arms 51, 53, 55 and the lower arms 52, 54, 56 is set to the three-phase motor 3. The U phase, the V phase, and the W phase are applied while being sequentially replaced. That is, the upper and lower arms 51 to 56 are configured to include IGBTs 51a to 56a and FWDs 51b to 56b, respectively, and the IGBTs 51a to 56a of the upper and lower arms 51 to 56 of each phase are controlled to be turned on and off, so that the three-phase motor 3 In contrast, three-phase alternating currents with different periods are supplied. Thereby, the three-phase motor 3 can be driven.

本実施形態では、昇圧回路４における上下アーム４１、４２やインバータ出力回路５における上下アーム５１〜５６の少なくとも１つのアームについて、本発明の一実施形態を適用した１ｉｎ１構造の半導体モジュールとしている。   In the present embodiment, at least one of the upper and lower arms 41 and 42 in the booster circuit 4 and the upper and lower arms 51 to 56 in the inverter output circuit 5 is a semiconductor module having a 1 in 1 structure to which an embodiment of the present invention is applied.

図２（ａ）に、半導体モジュール１０の上面レイアウト図を示すと共に、図２（ｂ）に、図２（ａ）のＡ−Ａ’矢視断面図を示す。なお、図２（ｂ）では、本来であれば後述する樹脂モールド部１６が図示されるべきであるが、樹脂モールド部１６については破線で示すのみとし、樹脂モールド部１６を省略した図としてある。以下、図２（ａ）、（ｂ）を参照して本実施形態に係る半導体モジュール１０の構成について説明する。   2A shows a top layout view of the semiconductor module 10, and FIG. 2B shows a cross-sectional view taken along the line A-A 'of FIG. 2A. In FIG. 2 (b), a resin mold portion 16 to be described later should be illustrated, but the resin mold portion 16 is only shown by a broken line, and the resin mold portion 16 is omitted. . Hereinafter, the configuration of the semiconductor module 10 according to the present embodiment will be described with reference to FIGS.

図２（ａ）、（ｂ）に示すように、半導体モジュール１０は、半導体チップ１１、放熱板１２、第１、第２電気配線１３、１４、制御端子１５および樹脂モールド部１６を備えた構成とされている。放熱板１２の上に各構成要素を搭載した状態で樹脂モールド部１６にてモールドされることで、半導体モジュール１０が一体化構造とされている。   As shown in FIGS. 2A and 2B, the semiconductor module 10 includes a semiconductor chip 11, a heat radiating plate 12, first and second electric wirings 13 and 14, a control terminal 15, and a resin mold portion 16. It is said that. The semiconductor module 10 has an integrated structure by being molded by the resin mold portion 16 in a state where each component is mounted on the heat sink 12.

半導体チップ１１には、上アーム４１、５１、５３、５５もしくは下アーム４２、５２、５４、５６のいずれかが形成されている。本実施形態では、半導体チップ１１に形成されるＩＧＢＴ５１ａ〜５６ａおよびＦＷＤ５１ｂ〜５６ｂを基板垂直方向に電流を流す縦型素子として形成しており、半導体チップ１１の表面側と裏面側に各種パッドが形成されている。具体的には、半導体チップ１１の表面側には、ＩＧＢＴ５１ａ〜５６ａのゲートに接続されるパッド１１０が形成されていると共に、ＩＧＢＴ５１ａ〜５６ａのエミッタおよびＦＷＤ５１ｂ〜５１ｄのカソードに接続されるパッド１１１が形成されている。また、裏面側は、裏面全面がＩＧＢＴ５１ａ〜５６ａのコレクタおよびＦＷＤ５１ｂ〜５１ｄのアノードに繋がるパッドとされている。   One of the upper arms 41, 51, 53, 55 and the lower arms 42, 52, 54, 56 is formed on the semiconductor chip 11. In the present embodiment, the IGBTs 51 a to 56 a and the FWDs 51 b to 56 b formed on the semiconductor chip 11 are formed as vertical elements that allow current to flow in the direction perpendicular to the substrate, and various pads are formed on the front side and the back side of the semiconductor chip 11. Has been. Specifically, a pad 110 connected to the gates of the IGBTs 51a to 56a is formed on the surface side of the semiconductor chip 11, and a pad 111 connected to the emitters of the IGBTs 51a to 56a and the cathodes of the FWDs 51b to 51d. Is formed. Further, the back surface side is a pad whose entire back surface is connected to the collectors of the IGBTs 51a to 56a and the anodes of the FWDs 51b to 51d.

放熱板１２は、ヒートスプレッダに相当するものであり、半導体チップ１１における裏面側において、はんだ２０を介して、ＩＧＢＴ５１ａ〜５６ａのコレクタおよびＦＷＤ５１ｂ〜５６ｂのカソードと接続されている。放熱板１２のうちの裏面側、つまり半導体チップ１１が配置される面と反対側の面は樹脂モールド部１６から露出させられており、この露出部分において放熱が行えるようになっている。   The heat radiating plate 12 corresponds to a heat spreader, and is connected to the collectors of the IGBTs 51 a to 56 a and the cathodes of the FWDs 51 b to 56 b via the solder 20 on the back side of the semiconductor chip 11. The rear surface side of the heat radiating plate 12, that is, the surface opposite to the surface on which the semiconductor chip 11 is disposed is exposed from the resin mold portion 16, and heat can be radiated in this exposed portion.

第１電気配線１３は、半導体チップ１１の正極端子を構成するものであり、放熱板１２に対して第１電気配線１３が一体成形もしくは溶接等によって接合され、放熱板１２を介して半導体チップ１１の裏面側に備えられたパッドに電気的に接続されている。第１電気配線１３における放熱板１２とは反対側の端部は、樹脂モールド部１６から露出させられており、この露出部分を通じて外部との接続が行えるように構成されている。   The first electrical wiring 13 constitutes the positive terminal of the semiconductor chip 11. The first electrical wiring 13 is joined to the heat sink 12 by integral molding or welding, and the semiconductor chip 11 is interposed via the heat sink 12. It is electrically connected to a pad provided on the back side. An end portion of the first electric wiring 13 opposite to the heat radiating plate 12 is exposed from the resin mold portion 16, and is configured to be able to be connected to the outside through the exposed portion.

第２電気配線１４は、半導体チップ１１の負極端子を構成するものであり、はんだ２１を介して半導体チップ１１の表面側のＩＧＢＴ５１ａ〜５６ａのエミッタおよびＦＷＤ５１ｂ〜５１ｄのカソードに接続されるパッド１１１に電気的に接続されている。第２電気配線１４における半導体チップ１１とは反対側の端部は、樹脂モールド部１６から露出させられており、この露出部分を通じて外部との接続が行えるように構成されている。そして、本実施形態では、この第２電気配線１４に対して、樹脂モールド時における樹脂の流れによる影響を抑制するための構造を備えている。この構造の詳細については後述する。   The second electrical wiring 14 constitutes the negative electrode terminal of the semiconductor chip 11, and is connected to the pad 111 connected to the emitters of the IGBTs 51 a to 56 a and the cathodes of the FWDs 51 b to 51 d on the surface side of the semiconductor chip 11 through the solder 21. Electrically connected. The end portion of the second electrical wiring 14 opposite to the semiconductor chip 11 is exposed from the resin mold portion 16, and is configured to be connected to the outside through this exposed portion. In this embodiment, the second electrical wiring 14 is provided with a structure for suppressing the influence of the resin flow during resin molding. Details of this structure will be described later.

制御端子１５は、ＩＧＢＴ５１ａ〜５６ａのゲート配線となるもので、半導体チップ１１の表面側に形成されたＩＧＢＴ５１ａ〜５６ａのゲートに接続されるパッド１１０にボンディングワイヤ２２を介して電気的に接続されている。制御端子１５における半導体チップ１１とは反対側の端部は、樹脂モールド部１６から露出させられており、この露出部分を通じて外部との接続が行えるように構成されている。   The control terminal 15 serves as a gate wiring of the IGBTs 51a to 56a, and is electrically connected to the pad 110 connected to the gates of the IGBTs 51a to 56a formed on the surface side of the semiconductor chip 11 via the bonding wires 22. Yes. An end portion of the control terminal 15 opposite to the semiconductor chip 11 is exposed from the resin mold portion 16, and is configured to be connected to the outside through the exposed portion.

樹脂モールド部１６は、放熱板１２の表面側に上述した各部、つまり、はんだ２０、２１やボンディングワイヤ２２による電気的な接続を終えた半導体チップ１１、第１、第２電気配線１３、１４、制御端子１５を搭載したのち、これらを成形型に設置し、その成形型内に樹脂を注入してモールド化することで構成される。この樹脂モールド部１６により、第１、第２電気配線１３、１４および制御端子１５の露出箇所以外が覆われることで、半導体チップ１１などが保護されている。   The resin mold part 16 has the above-described parts on the surface side of the heat radiating plate 12, that is, the semiconductor chip 11, the first and second electric wirings 13, 14, which have been electrically connected by the solders 20, 21 and the bonding wires 22. After the control terminals 15 are mounted, these are installed in a mold, and a resin is injected into the mold to mold it. The resin mold portion 16 covers the portions other than the exposed portions of the first and second electric wirings 13 and 14 and the control terminal 15, thereby protecting the semiconductor chip 11 and the like.

このような構造により、本実施形態の半導体モジュール１０が構成されている。続いて、第２電気配線１４の詳細構造について説明する。   With such a structure, the semiconductor module 10 of the present embodiment is configured. Next, the detailed structure of the second electrical wiring 14 will be described.

第２電気配線１４は、図２に示されるように略Ｌ字状で構成されており、四角形状の半導体チップ１１のうち制御端子１５が引き出される辺とは異なる辺から引き出されたのち、制御端子１５と同方向に引き出された形状とされている。この第２電気配線１４は、基本的には平板を打ち抜くことなどにより形成され、平板状とされている。本実施形態では、この第２電気配線１４に対して、樹脂モールド時にボンディングワイヤ２２にモールド圧が加えられることを抑制するための制御壁３０を設けている。これについて、図３および図４を参照して具体的に説明する。   As shown in FIG. 2, the second electrical wiring 14 has a substantially L shape, and is drawn out from a side different from the side from which the control terminal 15 is drawn out of the rectangular semiconductor chip 11 and then controlled. The shape is drawn in the same direction as the terminal 15. The second electric wiring 14 is basically formed by punching a flat plate or the like, and has a flat plate shape. In the present embodiment, a control wall 30 is provided for the second electrical wiring 14 to suppress the molding pressure from being applied to the bonding wire 22 during resin molding. This will be specifically described with reference to FIGS. 3 and 4.

図３は、第２電気配線１４の平面図および斜視図であり、（ａ）が第２電気配線１４の完成前の図、（ｂ）が第２電気配線１４の完成図である。また、図４は、樹脂モールド時の様子を示した模式図である。   3A and 3B are a plan view and a perspective view of the second electrical wiring 14, where FIG. 3A is a view before completion of the second electrical wiring 14, and FIG. 3B is a completed view of the second electrical wiring 14. FIG. 4 is a schematic view showing a state during resin molding.

図３（ｂ）に示す第２電気配線１４の完成図のように、第２電気配線１４には略Ｌ字状とされた部分の平面に対して垂直方向に伸びる抑制壁３０が備えられている。この抑制壁３０が樹脂モールド時にボンディングワイヤ２２にモールド圧が加えられることを抑制するための手段となる。この抑制壁３０は、例えば図３（ａ）に示されるように第２電気配線１４を平板の打ち抜きによって形成する際には、略Ｌ字状部とされる部分と同一平面として形成されるが、それを図３（ｂ）に示されるように垂直方向に折り曲げることによって構成される。この抑制壁３０は、放熱板１２上に半導体チップ１１はんだ２０、２１やボンディングワイヤ２２による電気的な接続を終えた半導体チップ１１、第１、第２電気配線１３、１４、制御端子１５を搭載したときに、図２（ａ）、（ｂ）に示すようにボンディングワイヤ２２と対向する位置に、ボンディングワイヤ２２に平行に備えられている。このようにして、第２電気配線１４が構成されている。   As shown in the completed drawing of the second electrical wiring 14 shown in FIG. 3B, the second electrical wiring 14 is provided with a restraining wall 30 extending in a direction perpendicular to the plane of the substantially L-shaped portion. Yes. The restraint wall 30 serves as a means for restraining a molding pressure from being applied to the bonding wire 22 during resin molding. When the second electric wiring 14 is formed by punching a flat plate, for example, as shown in FIG. 3A, the suppression wall 30 is formed in the same plane as a portion that is substantially L-shaped. , It is constructed by bending it vertically as shown in FIG. 3 (b). The restraint wall 30 mounts the semiconductor chip 11, the first and second electric wirings 13 and 14, and the control terminal 15 that have been electrically connected to each other on the heat sink 12 by the semiconductor chips 11 solders 20 and 21 and bonding wires 22. As shown in FIGS. 2A and 2B, the bonding wire 22 is provided in parallel to the bonding wire 22 at a position facing the bonding wire 22. In this way, the second electrical wiring 14 is configured.

このような構造により第２電気配線１４を構成しているため、樹脂モールド時には、樹脂の流れが図４の矢印に示すようになる。すなわち、樹脂モールドを行う際には、半導体モジュールの任意の一箇所（図中では紙面左上部）、具体的には第２電気配線１４が引き出される箇所を樹脂入口として樹脂を注入し、それと反対側（図中では紙面右下部）である第１電気配線１３が引き出される箇所を樹脂出口として空気と共に樹脂を排出させるという流れを作って樹脂モールドを行う。   Since the second electrical wiring 14 is configured by such a structure, the flow of the resin is as shown by the arrows in FIG. 4 during resin molding. That is, when resin molding is performed, resin is injected with an arbitrary one portion of the semiconductor module (the upper left portion of the drawing in the drawing), specifically, the portion where the second electric wiring 14 is drawn out, as opposed to the resin inlet. Resin molding is performed by creating a flow in which the resin is discharged together with air at a location where the first electrical wiring 13 on the side (lower right in the drawing in the drawing) is drawn out as a resin outlet.

このとき、従来の場合には、上述した図１３に示したようにボンディングワイヤＪ２に向かう樹脂の流れに対して樹脂を遮るものがないため、ボンディングワイヤＪ２に対して垂直方向に樹脂が流れ、それによってボンディングワイヤＪ２が流されてしまう。これに対して、本実施形態のように抑制壁３０を設けるようにすると、その抑制壁３０によって樹脂の流れが遮られるため、図４の矢印で示されるように樹脂の流れがボンディングワイヤ２２に対して垂直方向とならないようにでき、ボンディングワイヤ２２が樹脂によって流されることを抑制できる。このため、隣接するボンディングワイヤ２２と接触したり、断線したりするという問題を発生させないようにできる。   At this time, in the conventional case, as shown in FIG. 13 described above, since there is nothing to block the resin from flowing toward the bonding wire J2, the resin flows in a direction perpendicular to the bonding wire J2, This causes the bonding wire J2 to flow. On the other hand, if the suppression wall 30 is provided as in the present embodiment, the flow of the resin is blocked by the suppression wall 30, so that the resin flow flows to the bonding wire 22 as shown by the arrows in FIG. 4. On the other hand, it is possible to prevent the bonding wires 22 from flowing by the resin. For this reason, it is possible to prevent the problem of contact with the adjacent bonding wire 22 or disconnection.

以上説明したように、本実施形態では、第２電気配線１４に対して抑制壁３０を備えるようにしている。このため、この抑制壁３０によって樹脂の流れが遮られるため、樹脂の流れがボンディングワイヤ２２に対して垂直方向とならないようにでき、ボンディングワイヤ２２が樹脂によって流されることを抑制できる。これにより、隣接するボンディングワイヤ２２と接触したり、断線したりするという問題を発生させないようにでき、歩留まりの悪化を抑制できると共に、コストアップを防止することが可能となる。   As described above, in the present embodiment, the suppression wall 30 is provided for the second electrical wiring 14. For this reason, since the flow of the resin is blocked by the suppression wall 30, the flow of the resin can be prevented from being perpendicular to the bonding wire 22, and the bonding wire 22 can be prevented from flowing by the resin. As a result, the problem of contact with the adjacent bonding wire 22 or disconnection can be prevented, yield deterioration can be suppressed, and cost increase can be prevented.

また、第２電気配線１４にて抑制壁３０を構成しているため、抑制壁３０を別部品で構成する場合と比較して、部品点数の削減および設置工程の削減を図ることが可能となり、コストアップを抑制することが可能となる。   In addition, since the suppression wall 30 is configured by the second electrical wiring 14, it is possible to reduce the number of parts and the installation process as compared with the case where the suppression wall 30 is configured by another component. Cost increase can be suppressed.

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態の半導体モジュール１０は、抑制壁３０の形成位置を第１実施形態に対して変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Second Embodiment)
A second embodiment of the present invention will be described. The semiconductor module 10 of the present embodiment is obtained by changing the formation position of the suppression wall 30 with respect to the first embodiment, and is otherwise the same as the first embodiment. Only explained.

図５に、本実施形態の半導体モジュール１０の上面レイアウト図を示すと共に、図６に、本実施形態の半導体モジュール１０における放熱板１２の斜視図を示す。以下、これらの図を参照して本実施形態に係る半導体モジュール１０の構成について説明する。   FIG. 5 shows a top layout view of the semiconductor module 10 of the present embodiment, and FIG. 6 shows a perspective view of the heat sink 12 in the semiconductor module 10 of the present embodiment. Hereinafter, the configuration of the semiconductor module 10 according to the present embodiment will be described with reference to these drawings.

図５および図６に示すように、本実施形態では、放熱板１２に対して抑制壁３０を備えた構造としている。この抑制壁３０も、放熱板１２上にはんだ２０、２１やボンディングワイヤ２２による電気的な接続を終えた半導体チップ１１、第１、第２電気配線１３、１４、制御端子１５を搭載したときに、ボンディングワイヤ２２と対向する位置に、ボンディングワイヤ２２に平行に備えられる。   As shown in FIGS. 5 and 6, in the present embodiment, the heat sink 12 has a structure including a suppression wall 30. This suppression wall 30 is also mounted when the semiconductor chip 11, the first and second electric wirings 13 and 14, and the control terminal 15 that have been electrically connected by the solders 20 and 21 and the bonding wires 22 are mounted on the heat sink 12. In a position facing the bonding wire 22, the bonding wire 22 is provided in parallel.

このような構造により放熱板１２を構成しているため、樹脂モールド時には、第１実施形態と同様、抑制壁３０によって樹脂の流れが遮られ、樹脂の流れが上述した図４と同様な流れになる。このため、ボンディングワイヤ２２が樹脂によって流されることを抑制できる。したがって、本実施形態のような構造としても、第１実施形態と同様の効果を得ることができる。   Since the heat radiating plate 12 is configured by such a structure, at the time of resin molding, the flow of the resin is blocked by the suppression wall 30 as in the first embodiment, and the flow of the resin is the same flow as FIG. 4 described above. Become. For this reason, it can suppress that the bonding wire 22 is poured with resin. Therefore, even with the structure as in the present embodiment, the same effect as in the first embodiment can be obtained.

また、放熱板１２にて抑制壁３０を構成しているため、抑制壁３０を別部品で構成する場合と比較して、部品点数の削減および設置工程の削減を図ることが可能となり、コストアップを抑制することが可能となる。   Further, since the suppression wall 30 is configured by the heat radiating plate 12, it is possible to reduce the number of parts and the installation process and increase the cost as compared with the case where the suppression wall 30 is configured by another component. Can be suppressed.

（第３実施形態）
本発明の第３実施形態について説明する。ここでは、本発明の一実施形態を２つの半導体パワー素子を樹脂モールドした２ｉｎ１構造の半導体モジュール１０に対して適用した場合について説明する。 (Third embodiment)
A third embodiment of the present invention will be described. Here, a case where one embodiment of the present invention is applied to a semiconductor module 10 having a 2-in-1 structure in which two semiconductor power elements are resin-molded will be described.

図７は、本実施形態にかかる半導体モジュール１０の上面レイアウト図である。この図に示されるように、２つの半導体チップ１１ａ、１１ｂを樹脂モールド部１６にモールドしている。本実施形態では、１つ目の半導体チップ１１ａに上アーム４１、５１、５３、５５を形成し、２つ目の半導体チップ１１に上アーム４１、５１、５３、５５に直列接続された下アーム４２、５２、５４、５６を形成してある。   FIG. 7 is a top surface layout diagram of the semiconductor module 10 according to the present embodiment. As shown in this figure, two semiconductor chips 11 a and 11 b are molded in the resin mold portion 16. In the present embodiment, upper arms 41, 51, 53, 55 are formed on the first semiconductor chip 11a, and lower arms connected in series to the upper arms 41, 51, 53, 55 on the second semiconductor chip 11. 42, 52, 54, and 56 are formed.

半導体チップ１１ａは放熱板１２ａ上に配置され、半導体チップ１１ｂは放熱板１２ｂ上に配置された状態で樹脂モールドされている。半導体チップ１１ａの第１電気配線１３ａは樹脂モールド部１６の外部に引き出されているが、第２電気配線１４ａは樹脂モールド部１６内において放熱板１２ｂに電気的に接続されている。つまり、半導体チップ１１ａの第２電気配線１４ａが半導体チップ１１ｂの第１電気配線１３ｂも兼ねた構成とされている。そして、半導体チップ１１ｂの第２電気配線１４ｂが樹脂モールド部１６の外部に引き出されている。また、各半導体チップ１１ａ、１１ｂからはボンディングワイヤ２２ａ、２２ｂを介して制御端子１５ａ、１５ｂも外部に引き出されている。このような構成とされることで、上アーム４１、５１、５３、５５と下アーム４２、５２、５４、５６とが図１に示した接続形態となるようにしてある。   The semiconductor chip 11a is disposed on the heat sink 12a, and the semiconductor chip 11b is resin-molded in a state of being disposed on the heat sink 12b. The first electric wiring 13 a of the semiconductor chip 11 a is drawn out of the resin mold part 16, but the second electric wiring 14 a is electrically connected to the heat sink 12 b in the resin mold part 16. That is, the second electric wiring 14a of the semiconductor chip 11a is configured to also serve as the first electric wiring 13b of the semiconductor chip 11b. The second electrical wiring 14b of the semiconductor chip 11b is drawn out of the resin mold portion 16. Control terminals 15a and 15b are also drawn out from the semiconductor chips 11a and 11b through bonding wires 22a and 22b. With such a configuration, the upper arms 41, 51, 53, 55 and the lower arms 42, 52, 54, 56 are configured to be connected as shown in FIG.

このように構成された半導体モジュール１０において、第２電気配線１４ｂについて抑制壁３０を備えた構造としてある。このため、この抑制壁３０により、樹脂モールド時の樹脂の流れを遮断することができる。   In the semiconductor module 10 configured as described above, the second electric wiring 14b has a structure including a suppression wall 30. For this reason, the flow of the resin at the time of resin molding can be interrupted by the suppression wall 30.

図８は、樹脂モールド時の様子を示した模式図である。この図の矢印で示されるように、抑制壁３０を設けるようにしてあるため、その抑制壁３０によって樹脂の流れが遮られ、樹脂の流れがボンディングワイヤ２２に対して垂直方向とならないようにでき、ボンディングワイヤ２２が樹脂によって流されることを抑制できる。このため、第１実施形態と同様の効果を得ることができる。   FIG. 8 is a schematic view showing a state during resin molding. As shown by the arrow in this figure, since the suppression wall 30 is provided, the flow of the resin is blocked by the suppression wall 30 so that the flow of the resin is not perpendicular to the bonding wire 22. The bonding wire 22 can be prevented from flowing with resin. For this reason, the effect similar to 1st Embodiment can be acquired.

なお、本実施形態のように複数の半導体チップ１１ａ、１１ｂを並べる場合、樹脂入口から遠くなるため、ボンディングワイヤ２２ａに対して樹脂が垂直方向に流れることもある。しかしながら、抑制壁３０によって樹脂の流れが堰き止められるため、その流速は大きくなく、ボンディングワイヤ２２ａを流して問題を発生させる程ではない。   When a plurality of semiconductor chips 11a and 11b are arranged as in the present embodiment, the resin may flow in the vertical direction with respect to the bonding wire 22a because it is far from the resin inlet. However, since the flow of the resin is blocked by the restraint wall 30, the flow rate is not large and does not cause a problem by flowing the bonding wire 22a.

また、ここでは、第２電気配線１４ｂに対して抑制壁３０を備えた場合について説明したが、それに限らず、放熱板１２ｂもしくは放熱板１２ａに備えることもできる。   Moreover, although the case where the suppression wall 30 was provided with respect to the 2nd electrical wiring 14b was demonstrated here, not only that but the heat sink 12b or the heat sink 12a can also be provided.

（第４実施形態）
本発明の第４実施形態について説明する。ここでは、本発明の一実施形態を３つの半導体パワー素子を樹脂モールドした３ｉｎ１構造の半導体モジュール１０に対して適用した場合について説明する。 (Fourth embodiment)
A fourth embodiment of the present invention will be described. Here, a case where one embodiment of the present invention is applied to a semiconductor module 10 having a 3 in 1 structure in which three semiconductor power elements are resin-molded will be described.

図９は、本実施形態にかかる半導体モジュール１０の上面レイアウト図である。この図に示されるように、３つの半導体チップ１１ａ〜１１ｃを樹脂モールド部１６にモールドしている。本実施形態では、各半導体チップ１１ａ〜１１ｃは、インバータ出力回路５における３つの上アーム５１、５３、５５を形成してある。   FIG. 9 is a top surface layout diagram of the semiconductor module 10 according to the present embodiment. As shown in this figure, three semiconductor chips 11 a to 11 c are molded in the resin mold portion 16. In the present embodiment, each of the semiconductor chips 11 a to 11 c is formed with three upper arms 51, 53, and 55 in the inverter output circuit 5.

半導体チップ１１ａ〜１１ｃはそれぞれ一枚の放熱板１２上に配置された状態で樹脂モールドされている。半導体チップ１１ａ〜１１ｃには個々に第２電気配線１４ａ〜１４ｃが備えられているが、第１電気配線１３は共通した１つとされている。この第１電気配線１３が電源供給ライン６に電気的に接続されている。また、第２電気配線１４ａ〜１４ｃは二方向において樹脂モールド部１６から外部に引き出された構造とされ、一方が下アーム５２、５４、５６側に接続され、他方が三相モータ３に接続される。また、各半導体チップ１１ａ〜１１ｃからはボンディングワイヤ２２ａ〜２２ｃを介して制御端子１５ａ〜１５ｃも外部に引き出されている。このような構成とされることで、上アーム５１、５３、５５が図１に示した接続形態となるようにしてある。   The semiconductor chips 11a to 11c are resin-molded in a state where the semiconductor chips 11a to 11c are arranged on one heat radiating plate 12, respectively. The semiconductor chips 11a to 11c are individually provided with the second electrical wirings 14a to 14c, but the first electrical wiring 13 is a common one. The first electrical wiring 13 is electrically connected to the power supply line 6. The second electric wires 14a to 14c are structured to be drawn out from the resin mold portion 16 in two directions, one is connected to the lower arms 52, 54, and 56, and the other is connected to the three-phase motor 3. The Further, control terminals 15a to 15c are drawn out from the semiconductor chips 11a to 11c via bonding wires 22a to 22c. With such a configuration, the upper arms 51, 53, and 55 are configured to have the connection configuration shown in FIG.

このように構成された半導体モジュール１０において、第２電気配線１４ａ、１４ｂについて抑制壁３０を備えた構造としてある。すなわち、各半導体チップ１１ａ〜１１ｃの間に抑制壁３０が備えられるようにしている。このため、この抑制壁３０により、樹脂モールド時の樹脂の流れを遮断することができる。このような構造とすれば、３ｉｎ１構造の半導体モジュール１０にて、第１実施形態と同様の効果を得ることができる。   In the semiconductor module 10 configured as described above, the second electric wirings 14a and 14b have a structure including a suppression wall 30. That is, the suppression wall 30 is provided between the semiconductor chips 11a to 11c. For this reason, the flow of the resin at the time of resin molding can be interrupted by the suppression wall 30. With such a structure, the same effect as that of the first embodiment can be obtained in the semiconductor module 10 having the 3 in 1 structure.

なお、抑制壁３０を第２電気配線１４ｃにも備えるようにするとより効果的であるが、本実施形態に示すように各半導体チップ１１ａ〜１１ｃの間に抑制壁３０が備えられた構造とされていれば、上記効果を十分に発揮できる。また、本実施形態の場合、紙面左上の樹脂入口から樹脂を注入したときにボンディングワイヤ２２ｃに対して樹脂の流れが垂直になるが、半導体チップ１１ｃと半導体チップ１１ｂの間に配置される抑制壁３０によって樹脂の流速が弱められるため、ボンディングワイヤ２２ｃについても樹脂の流れによる影響を抑制することが可能となる。したがって、本実施形態のような構成としても、第１実施形態と同様の効果を得ることができる。   Although it is more effective to provide the suppression wall 30 also in the second electrical wiring 14c, the suppression wall 30 is provided between the semiconductor chips 11a to 11c as shown in the present embodiment. If so, the above effect can be sufficiently exhibited. In the case of the present embodiment, the resin flow is perpendicular to the bonding wire 22c when the resin is injected from the resin inlet at the upper left of the page, but the restraint wall disposed between the semiconductor chip 11c and the semiconductor chip 11b. Since the flow velocity of the resin is weakened by 30, it is possible to suppress the influence of the resin flow on the bonding wire 22c. Therefore, the same effects as those of the first embodiment can be obtained even with the configuration of the present embodiment.

また、紙面左上を樹脂入口とせずに、紙面左中央位置、つまり半導体チップ１１ａと半導体チップ１１ｂの間に配置した抑制壁３０と半導体チップ１１ｂと半導体チップ１１ｃの間に配置した抑制壁３０の間を樹脂入口として樹脂モールドを行うこともできる。このようにすれば、各抑制壁３０によって樹脂の流れが妨げられる。このようにしても、第１実施形態に示した効果を得ることができる。   In addition, the upper left portion of the paper surface is not the resin inlet, but the left central portion of the paper surface, that is, between the suppression wall 30 disposed between the semiconductor chip 11a and the semiconductor chip 11b and the suppression wall 30 disposed between the semiconductor chip 11b and the semiconductor chip 11c. It is also possible to perform resin molding with the resin inlet. If it does in this way, the flow of resin will be blocked by each control wall 30. Even if it does in this way, the effect shown in a 1st embodiment can be acquired.

（第４実施形態の変形例）
上記第４実施形態において、抑制壁３０の数を１つにすることもできる。例えば、図１０に示すように、半導体チップ１１ｂと半導体チップ１１ｃの間に抑制壁３０を設けるようにするだけにしても良い。この場合、抑制壁３０を２つもしくは３つ形成する場合と比較して、効果が低下するものの上記効果を得ることができる。このように、抑制壁３０の数を必要最低限の数にすることにより、部品点数の抑制、抑制壁３０を別部品とする場合と比較して設置工数の削減などを図れ、コストアップを抑制することが可能となる。 (Modification of the fourth embodiment)
In the said 4th Embodiment, the number of the suppression walls 30 can also be made into one. For example, as shown in FIG. 10, the suppression wall 30 may be provided only between the semiconductor chip 11b and the semiconductor chip 11c. In this case, although the effect is reduced as compared with the case where two or three suppression walls 30 are formed, the above effect can be obtained. In this way, by reducing the number of suppression walls 30 to the minimum necessary number, it is possible to reduce the number of parts, reduce the installation man-hours compared to the case where the suppression wall 30 is a separate part, and suppress cost increase. It becomes possible to do.

上記第４実施形態では、３つの上アーム５１、５３、５５を備えた半導体モジュール１０を例に挙げて説明したが、第１、第２電気配線１３、１４の構成を変更すれば、３つの下アーム５２、５４、５６を備えることもできる。そして、半導体モジュール１０を３つの上アーム５１、５３、５５を備えたものと下アーム５２、５４、５６を備えたものとすれば、２つの半導体モジュール１０によってインバータ出力回路５を構成できるため、電力変換器しての構成を簡素化することが可能となる。   In the fourth embodiment, the semiconductor module 10 including the three upper arms 51, 53, and 55 has been described as an example. However, if the configuration of the first and second electric wirings 13 and 14 is changed, Lower arms 52, 54, 56 can also be provided. If the semiconductor module 10 is provided with three upper arms 51, 53, 55 and the lower arms 52, 54, 56, the inverter output circuit 5 can be configured by the two semiconductor modules 10, It becomes possible to simplify the configuration as a power converter.

（第５実施形態）
本発明の第５実施形態について説明する。ここでは、本発明の一実施形態を６つの半導体パワー素子を樹脂モールドした６ｉｎ１構造の半導体モジュール１０に対して適用した場合について説明する。 (Fifth embodiment)
A fifth embodiment of the present invention will be described. Here, a case where one embodiment of the present invention is applied to a semiconductor module 10 having a 6-in-1 structure in which six semiconductor power elements are resin-molded will be described.

図１１は、本実施形態にかかる半導体モジュール１０の上面レイアウト図である。この図に示されるように、６つの半導体チップ１１ａ〜１１ｆを樹脂モールド部１６にモールドしている。本実施形態では、各半導体チップ１１ａ〜１１ｆは、インバータ出力回路５における各アーム５１〜５６を形成したものであり、半導体チップ１１ａ〜１１ｃには３つの上アーム５１、５３、５５がそれぞれ形成してあり、半導体チップ１１ｄ〜１１ｆには３つの下アーム５２、５４、５６がそれぞれ形成してある。   FIG. 11 is a top surface layout diagram of the semiconductor module 10 according to the present embodiment. As shown in this figure, six semiconductor chips 11 a to 11 f are molded in the resin mold portion 16. In the present embodiment, each of the semiconductor chips 11a to 11f is obtained by forming the arms 51 to 56 in the inverter output circuit 5, and the three upper arms 51, 53, and 55 are formed on the semiconductor chips 11a to 11c, respectively. Three lower arms 52, 54 and 56 are formed on the semiconductor chips 11d to 11f, respectively.

半導体チップ１１ａ〜１１ｃは同じ一枚の放熱板１２ａ上に配置された状態で樹脂モールドされており、半導体チップ１１ｄ〜１１ｆはそれぞれ異なる放熱板１２ｂ〜１２ｄ上に配置された状態で樹脂モールドされている。   The semiconductor chips 11a to 11c are resin-molded in a state where the semiconductor chips 11a to 11c are arranged on the same heat radiating plate 12a, and the semiconductor chips 11d to 11f are resin-molded in a state where they are arranged on different heat radiating plates 12b to 12d. Yes.

半導体チップ１１ａ〜１１ｃには個々に第２電気配線１４ａ〜１４ｃが備えられているが、第１電気配線１３は共通した１つとされている。この第１電気配線１３が電源供給ライン６に電気的に接続されている。また、第２電気配線１４ａ〜１４ｃは二方向において樹脂モールド部１６から外部に引き出された構造とされ、一方が三相モータ３に接続され、他方が半導体チップ１１ｄ〜１１ｅが接続された放熱板１２ｂ〜１２ｄにそれぞれ接続される。つまり、半導体チップ１１ａ〜１１ｃの第２電気配線１４ａ〜１４ｃが半導体チップ１１ｄ〜１１ｆの第１電気配線１３ｄ〜１３ｆも兼ねた構成とされている。そして、半導体チップ１１ｄ〜１１ｆの第２電気配線１４も共通した１つとされている。また、各半導体チップ１１ａ〜１１ｆからはボンディングワイヤ２２ａ〜２２ｆを介して制御端子１５ａ〜１５ｆが外部に引き出されている。このような構成とされることで、各上下アーム５１〜５６が図１に示した接続形態となるようにしてある。   The semiconductor chips 11a to 11c are individually provided with the second electrical wirings 14a to 14c, but the first electrical wiring 13 is a common one. The first electrical wiring 13 is electrically connected to the power supply line 6. Further, the second electric wirings 14a to 14c are structured to be drawn out from the resin mold part 16 in two directions, one is connected to the three-phase motor 3, and the other is a heat dissipation plate to which the semiconductor chips 11d to 11e are connected. 12b to 12d are connected to each other. That is, the second electric wirings 14a to 14c of the semiconductor chips 11a to 11c are also configured to serve as the first electric wirings 13d to 13f of the semiconductor chips 11d to 11f. The second electrical wiring 14 of the semiconductor chips 11d to 11f is also a common one. Further, control terminals 15a to 15f are drawn out from the semiconductor chips 11a to 11f via bonding wires 22a to 22f. By adopting such a configuration, each of the upper and lower arms 51 to 56 has a connection form shown in FIG.

このように構成された半導体モジュール１０において、第２電気配線１４ａ、１４ｂおよび放熱板１２ｃ、１２ｄについて抑制壁３０を備えた構造としてある。すなわち、各半導体チップ１１ａ〜１１ｃの間に抑制壁３０が備えられると共に、半導体チップ１１ｄ〜１１ｆの間にも抑制壁３０が備えられるようにしている。このため、この抑制壁３０により、樹脂モールド時の樹脂の流れを遮断することができる。このような構造とすれば、６ｉｎ１構造の半導体モジュール１０にて、第１実施形態と同様の効果を得ることができる。   In the semiconductor module 10 configured as described above, the second electric wirings 14a and 14b and the heat sinks 12c and 12d have a structure including a suppression wall 30. That is, the suppression wall 30 is provided between the semiconductor chips 11a to 11c, and the suppression wall 30 is also provided between the semiconductor chips 11d to 11f. For this reason, the flow of the resin at the time of resin molding can be interrupted by the suppression wall 30. With such a structure, the same effect as that of the first embodiment can be obtained in the 6-in-1 semiconductor module 10.

なお、抑制壁３０を第２電気配線１４ｃや放熱板１２ｄにも備えるようにするとより効果的であるが、本実施形態に示すように各半導体チップ１１ａ〜１１ｃや各半導体チップ１１ｄ〜１１ｆの間に抑制壁３０が備えられた構造とされていれば、上記効果を十分に発揮できる。また、本実施形態の場合、紙面左上の樹脂入口から樹脂を注入したときにボンディングワイヤ２２ｃに対して樹脂の流れが垂直になるが、半導体チップ１１ｃと半導体チップ１１ｂの間に配置される抑制壁３０によって樹脂の流速が弱められるため、ボンディングワイヤ２２ｃについても樹脂の流れによる影響を抑制することが可能となる。したがって、本実施形態のような構成としても、第１実施形態と同様の効果を得ることができる。   Although it is more effective to provide the suppression wall 30 also on the second electric wiring 14c and the heat sink 12d, as shown in the present embodiment, between the semiconductor chips 11a to 11c and the semiconductor chips 11d to 11f. If it is set as the structure where the suppression wall 30 was equipped, the said effect can fully be exhibited. In the case of the present embodiment, the resin flow is perpendicular to the bonding wire 22c when the resin is injected from the resin inlet at the upper left of the page, but the restraint wall disposed between the semiconductor chip 11c and the semiconductor chip 11b. Since the flow velocity of the resin is weakened by 30, it is possible to suppress the influence of the resin flow on the bonding wire 22c. Therefore, the same effects as those of the first embodiment can be obtained even with the configuration of the present embodiment.

また、紙面左上を樹脂入口とせずに、紙面左中央位置、つまり半導体チップ１１ａと半導体チップ１１ｂの間に配置した抑制壁３０と半導体チップ１１ｂと半導体チップ１１ｃの間に配置した抑制壁３０の間を樹脂入口として樹脂モールドを行うこともできる。このようにすれば、各抑制壁３０によって樹脂の流れが妨げられ、より第１実施形態に示した効果を得ることができる。   In addition, the upper left portion of the paper surface is not the resin inlet, but the left central portion of the paper surface, that is, between the suppression wall 30 disposed between the semiconductor chip 11a and the semiconductor chip 11b and the suppression wall 30 disposed between the semiconductor chip 11b and the semiconductor chip 11c. It is also possible to perform resin molding with the resin inlet. If it does in this way, the flow of resin will be prevented by each control wall 30, and the effect shown in the 1st embodiment can be acquired more.

（第５実施形態の変形例）
上記第５実施形態において、抑制壁３０の数を上アーム側と下アーム側ぞれぞれで１つずつにすることもできる。例えば、図１２に示すように、半導体チップ１１ｂと半導体チップ１１ｃの間や半導体チップ１１ｅと半導体チップ１１ｆの間に抑制壁３０を設けるようにするだけにしても良い。この場合、抑制壁３０を上アーム側および下アーム側それぞれに２つもしくは３つ形成する場合と比較して、効果が低下するものの上記効果を得ることができる。このように、抑制壁３０の数を必要最低限の数にすることにより、部品点数の抑制、抑制壁３０を別部品とする場合と比較して設置工数の削減などを図れ、コストアップを抑制することが可能となる。 (Modification of the fifth embodiment)
In the fifth embodiment, the number of the suppression walls 30 can be set to one for each of the upper arm side and the lower arm side. For example, as shown in FIG. 12, the suppression wall 30 may be provided only between the semiconductor chip 11b and the semiconductor chip 11c or between the semiconductor chip 11e and the semiconductor chip 11f. In this case, although the effect is reduced as compared with the case where two or three suppression walls 30 are formed on each of the upper arm side and the lower arm side, the above effect can be obtained. In this way, by reducing the number of suppression walls 30 to the minimum necessary number, it is possible to reduce the number of parts, reduce the installation man-hours compared to the case where the suppression wall 30 is a separate part, and suppress cost increase. It becomes possible to do.

（他の実施形態）
上記実施形態では、抑制壁３０を放熱板１２もしくは第２電気配線１４に備える場合について説明したが、抑制壁３０を別体で構成することもできる。ただし、このような別体で構成する場合には、抑制壁３０を別途用意しなければならないため部品点数が増加することになるし、抑制壁３０を固定するための設置工程が必要になり、工程数も増加することになる。このため、抑制壁３０を半導体モジュール１０を構成する部品として元々存在するものによって構成することで、部品点数の増加および設置工数の削減を図れ、コストアップを抑制することができる。 (Other embodiments)
Although the case where the suppression wall 30 was provided in the heat sink 12 or the 2nd electrical wiring 14 was demonstrated in the said embodiment, the suppression wall 30 can also be comprised separately. However, in the case of such a separate body, the suppression wall 30 must be prepared separately, so the number of parts increases, and an installation process for fixing the suppression wall 30 is required. The number of processes will also increase. For this reason, by comprising the suppression wall 30 by what originally exists as a component which comprises the semiconductor module 10, an increase in a number of parts and reduction of an installation man-hour can be aimed at, and a cost increase can be suppressed.

なお、抑制壁３０を別部材とする場合にも、近接する半導体パワー素子の任意の部位と同電位となるようにすると好ましい。すなわち、抑制壁３０が近接する半導体パワー素子と異なる電位とされる場合には、沿面距離の制約が発生するため、同電位とすることで、その制約を受けないようにすることができる。例えば、上記各実施形態の場合は、抑制壁３０を第１、第２電気配線１３、１４と同一部材で構成している場合について説明したが、この抑制壁３０も第１、第２電気配線１３、１４と同電位、つまり半導体パワー素子の任意の部位と同電位となるように構成している。このため、沿面距離の制約が発生しなくて済む。したがって、抑制壁３０を別部材にしたとしても、上記各実施形態と同様に、抑制壁３０が半導体パワー素子の任意の部位と同電位となるようにするのが好ましい。   Even when the suppression wall 30 is a separate member, it is preferable to have the same potential as any part of the adjacent semiconductor power element. That is, when the suppression wall 30 is set to a potential different from that of the adjacent semiconductor power element, the creepage distance is restricted, so that the restriction can be avoided by setting the same potential. For example, in the case of each of the above-described embodiments, the case where the suppression wall 30 is configured by the same member as the first and second electrical wirings 13 and 14 has been described. 13 and 14, that is, the same potential as any part of the semiconductor power element. For this reason, the creepage distance is not limited. Therefore, even if the suppression wall 30 is a separate member, it is preferable that the suppression wall 30 has the same potential as any part of the semiconductor power element, as in the above embodiments.

１ インバータ
３ 三相モータ
４ 昇圧回路
５ インバータ出力回路
１０ 半導体モジュール
１１ 半導体チップ
１２ 放熱板
１３、１４ 第１、第２電気配線
１５ 制御端子
１６ 樹脂モールド部
２２ ボンディングワイヤ
３０ 抑制壁
４１、５１、５３、５５ 上アーム
４２、５２、５４、５６ 下アーム DESCRIPTION OF SYMBOLS 1 Inverter 3 Three-phase motor 4 Booster circuit 5 Inverter output circuit 10 Semiconductor module 11 Semiconductor chip 12 Heat sink 13,14 1st, 2nd electrical wiring 15 Control terminal 16 Resin mold part 22 Bonding wire 30 Inhibition wall 41, 51, 53 55 Upper arm 42, 52, 54, 56 Lower arm

Claims (13)

半導体パワー素子が形成された半導体チップ（１１）と制御端子（１５）とをボンディングワイヤ（２２）にて電気的に接続すると共に、前記半導体チップ（１１）を放熱板（１２）上に搭載し、その後、成形型内に前記放熱板（１２）および前記半導体チップ（１１）を配置して樹脂注入を行うことで、前記放熱板（１２）および前記半導体チップ（１１）を樹脂モールド部（１６）でモールドして一体構造とした半導体モジュールであって、
前記半導体チップ（１１）と前記制御端子（１５）とを接続する前記ボンディングワイヤ（２２）の長手方向に対する垂直方向に、前記樹脂注入における樹脂入口から前記ボンディングワイヤ（２２）への樹脂の流れを抑制する抑制壁（３０）を配置していることを特徴とする半導体モジュール。 The semiconductor chip (11) on which the semiconductor power element is formed and the control terminal (15) are electrically connected by a bonding wire (22), and the semiconductor chip (11) is mounted on the heat sink (12). Thereafter, the heat radiating plate (12) and the semiconductor chip (11) are placed in a mold, and resin injection is performed, whereby the heat radiating plate (12) and the semiconductor chip (11) are resin molded (16). ) To form a monolithic semiconductor module,
The resin flows from the resin inlet to the bonding wire (22) in the resin injection in a direction perpendicular to the longitudinal direction of the bonding wire (22) connecting the semiconductor chip (11) and the control terminal (15). The semiconductor module characterized by arrange | positioning the suppression wall (30) to suppress. 前記半導体チップ（１１）に接続される電気配線（１４）と同一部材により前記抑制壁（３０）が構成されていることを特徴とする請求項１に記載の半導体モジュール。   The semiconductor module according to claim 1, wherein the restraining wall (30) is constituted by the same member as the electrical wiring (14) connected to the semiconductor chip (11). 前記放熱板（１２）と同一部材により前記抑制壁（３０）が構成されていることを特徴とする請求項１または２に記載の半導体モジュール。   3. The semiconductor module according to claim 1, wherein the suppression wall is constituted by the same member as the heat radiating plate. 前記抑制壁（３０）は、前記半導体パワー素子の任意の部位と同電位とされていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体モジュール。   4. The semiconductor module according to claim 1, wherein the suppression wall has the same potential as an arbitrary portion of the semiconductor power element. 5. 前記半導体パワー素子が形成された前記半導体チップ（１１）を複数個並べた状態で前記樹脂モールド部（１６）にてモールドした構造とされ、前記半導体チップ（１１）同士の間に前記抑制壁（３０）が備えられていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体モジュール。   A plurality of the semiconductor chips (11) on which the semiconductor power elements are formed are molded in the resin mold portion (16) in a state where a plurality of the semiconductor chips (11) are arranged, and the suppression wall (between the semiconductor chips (11)) 30) The semiconductor module according to any one of claims 1 to 4, further comprising: 30). 前記半導体パワー素子が形成された前記半導体チップ（１１）を３個並べた状態で前記樹脂モールド部（１６）にてモールドした構造とされ、少なくとも３個の前記半導体チップ（１１）のうちのいずれか２個の間に前記抑制壁（３０）が備えられていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体モジュール。   The semiconductor chip (11) on which the semiconductor power element is formed is molded in the resin mold part (16) in a state where three semiconductor chips (11) are arranged, and any of the at least three semiconductor chips (11) 5. The semiconductor module according to claim 1, wherein the restraining wall is provided between the two. 5. 前記半導体パワー素子が形成された前記半導体チップ（１１）を３個ずつ２列並べた状態で前記樹脂モールド部（１６）にてモールドした構造とされ、少なくとも２列並べられた３個の前記半導体チップ（１１）のうちのいずれか２個の間に前記抑制壁（３０）が備えられていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体モジュール。   The semiconductor chips (11) on which the semiconductor power elements are formed are molded in the resin mold part (16) in a state where two semiconductor chips (3) are arranged in rows of three, and at least two of the semiconductors arranged in two rows 5. The semiconductor module according to claim 1, wherein the restraining wall is provided between any two of the chips. 11. 半導体パワー素子が形成された半導体チップ（１１）と制御端子（１５）とをボンディングワイヤ（２２）にて電気的に接続すると共に、前記半導体チップ（１１）を放熱板（１２）上に搭載し、その後、成形型内に前記放熱板（１２）および前記半導体チップ（１１）を配置して樹脂注入を行うことで、前記放熱板（１２）および前記半導体チップ（１１）を樹脂モールド部（１６）でモールドして一体構造とした半導体モジュールの製造方法であって、
前記半導体チップ（１１）と前記制御端子（１５）とを接続する前記ボンディングワイヤ（２２）の長手方向に対する垂直方向に、前記樹脂注入における樹脂入口から前記ボンディングワイヤ（２２）への樹脂の流れを抑制する抑制壁（３０）を配置した状態で前記樹脂注入を行い、前記樹脂モールド部（１６）によるモールド化を行うモールド工程を有していることを特徴とする半導体モジュールの製造方法。 The semiconductor chip (11) on which the semiconductor power element is formed and the control terminal (15) are electrically connected by a bonding wire (22), and the semiconductor chip (11) is mounted on the heat sink (12). Thereafter, the heat radiating plate (12) and the semiconductor chip (11) are placed in a mold, and resin injection is performed, whereby the heat radiating plate (12) and the semiconductor chip (11) are resin molded (16). ) In a method of manufacturing a semiconductor module that is molded into an integral structure,
The resin flows from the resin inlet to the bonding wire (22) in the resin injection in a direction perpendicular to the longitudinal direction of the bonding wire (22) connecting the semiconductor chip (11) and the control terminal (15). A method for manufacturing a semiconductor module, comprising: a molding step in which the resin injection is performed in a state in which the suppression wall (30) to be suppressed is disposed, and molding is performed by the resin mold portion (16). 前記半導体チップ（１１）に接続される電気配線（１４）と同一部材により前記抑制壁（３０）を構成することを特徴とする請求項８に記載の半導体モジュールの製造方法。   The method for manufacturing a semiconductor module according to claim 8, wherein the restraining wall (30) is formed of the same member as the electrical wiring (14) connected to the semiconductor chip (11). 前記放熱板（１２）と同一部材により前記抑制壁（３０）を構成することを特徴とする請求項８または９に記載の半導体モジュールの製造方法。   The method for manufacturing a semiconductor module according to claim 8 or 9, wherein the restraining wall (30) is constituted by the same member as the heat radiating plate (12). 前記モールド工程は、前記半導体パワー素子が形成された前記半導体チップ（１１）を複数個並べ、この並べられた前記半導体チップ（１１）同士の間に前記抑制壁（３０）を備えて前記樹脂モールド部（１６）によるモールドを行う工程であることを特徴とする請求項８ないし１０のいずれか１つに記載の半導体モジュールの製造方法。   The molding step includes arranging a plurality of the semiconductor chips (11) on which the semiconductor power elements are formed, and including the suppression wall (30) between the arranged semiconductor chips (11). The method of manufacturing a semiconductor module according to claim 8, wherein the molding is performed by the part (16). 前記モールド工程は、前記半導体パワー素子が形成された前記半導体チップ（１１）を３個並べ、少なくとも３個の前記半導体チップ（１１）のうちのいずれか２個の間に前記抑制壁（３０）を備えて前記樹脂モールド部（１６）によるモールドを行う工程であることを特徴とする請求項８ないし１０のいずれか１つに記載の半導体モジュールの製造方法。   In the molding step, three semiconductor chips (11) on which the semiconductor power elements are formed are arranged, and the restraint wall (30) is interposed between any two of the at least three semiconductor chips (11). The method of manufacturing a semiconductor module according to claim 8, wherein the step of performing molding by the resin mold part (16) is provided. 前記モールド工程は、前記半導体パワー素子が形成された前記半導体チップ（１１）を３個ずつ２列並べ、少なくとも２列並べられた３個の前記半導体チップ（１１）のうちのいずれか２個の間に前記抑制壁（３０）を備えて前記樹脂モールド部（１６）によるモールドを行う工程であることを特徴とする請求項８ないし１０のいずれか１つに記載の半導体モジュールの製造方法。   In the molding process, the semiconductor chips (11) on which the semiconductor power elements are formed are arranged in two rows of three, and any two of the three semiconductor chips (11) arranged in at least two rows are arranged. 11. The method of manufacturing a semiconductor module according to claim 8, wherein the step of molding with the resin mold portion (16) is provided with the suppression wall (30) in between.
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