JP6165689B2 - Power semiconductor module - Google Patents
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Description
本発明は、パワー半導体モジュールに関し、特に車両用駆動用のモータを制御する電力変換装置に用いられるパワー半導体モジュールに関する。 The present invention relates to a power semiconductor module, and more particularly to a power semiconductor module used in a power conversion device that controls a motor for driving a vehicle.
パワー半導体素子を複数搭載する場合、制御信号を発するパワー半導体素子のゲートパッドから、ゲート配線部にワイヤーボンディングにより接続するが、パワー半導体素子毎にゲート配線部を設けると、パワー半導体モジュールが大型化してしまうことが課題として挙げられる。 When multiple power semiconductor elements are mounted, the gate pad of the power semiconductor element that emits a control signal is connected to the gate wiring part by wire bonding. However, if a gate wiring part is provided for each power semiconductor element, the power semiconductor module becomes larger. It is mentioned as a problem.
また、異なるパワー半導体素子の同一の信号を同一のゲート配線部に接続することが考えられるが、その接続線が交差しお互いがショートしないようにする為には、立体的に高さ方向でずらし、接触しないようにする必要がある（特許文献１）。この配線方法では、生産性が悪くなることや、ショートの恐れが、樹脂封止等の後工程を含め払拭出来ないことも課題として挙げられる。 In addition, it is conceivable to connect the same signal of different power semiconductor elements to the same gate wiring part. However, in order to prevent the connection lines from crossing each other, they are shifted in a three-dimensional height direction. It is necessary to avoid contact (Patent Document 1). In this wiring method, the problem is that productivity is deteriorated and the possibility of a short circuit cannot be wiped off including the subsequent steps such as resin sealing.
本発明は、これら大型化、生産性の悪化及び、接続線のショート懸念を課題とし、小型で、生産性に優れ、接続線のショートを抑制するパワー半導体モジュールを提供することにある。 An object of the present invention is to provide a power semiconductor module that is small in size, excellent in productivity, and suppresses short-circuiting of a connection line, with the increase in size, deterioration in productivity, and short-circuiting of the connection line as problems.
上記課題を解決するために、本発明に係るパワー半導体モジュールは、互いに上アーム又は下アームを構成するとともに電気的に並列に接続された第1パワー半導体素子と第2パワー半導体素子と、前記第1パワー半導体素子及び前記第2パワー半導体素子にゲート信号を伝達する複数のゲート配線部と、前記第1パワー半導体素子の複数のゲートパッドと前記複数のゲート配線部とを接続する複数の第1ワイヤーボンディングと、前記第2パワー半導体素子の複数のゲートパッドと前記複数のゲート配線部とを接続する複数の第2ワイヤーボンディングと、を備え、前記第2パワー半導体素子は、前記複数のゲート配線部に対して、前記第1パワー半導体素子よりも遠くに配置され、前記第2ワイヤーボンディングは、前記第2ワイヤーボンディングと前記複数のゲート配線部との第2接続部が前記第1ワイヤーボンディングと前記複数のゲート配線部と第1接続部よりも、前記複数のゲート配線部の先端部側に配置されるように形成される。 In order to solve the above problems, a power semiconductor module according to the present invention comprises a first power semiconductor element and a second power semiconductor element that constitute an upper arm or a lower arm and are electrically connected in parallel, and A plurality of gate wiring portions for transmitting gate signals to the first power semiconductor element and the second power semiconductor element; and a plurality of first wirings connecting the plurality of gate pads of the first power semiconductor element and the plurality of gate wiring portions. Wire bonding and a plurality of second wire bondings connecting the plurality of gate pads of the second power semiconductor element and the plurality of gate wiring portions, wherein the second power semiconductor element includes the plurality of gate wirings. The second wire bonding and the second wire bonding are arranged farther than the first power semiconductor element with respect to the portion. A plurality of second connection portions to the gate wiring portions are formed so as to be disposed closer to the distal end side of the plurality of gate wiring portions than the first wire bonding, the plurality of gate wiring portions, and the first connection portion. The
本発明によれば、小型で、生産性に優れ、接続線のショートを抑制することができる。 According to the present invention, it is small in size, excellent in productivity, and can suppress a short circuit of a connection line.
以下、図を参照して、本発明に係るパワー半導体モジュールの一実施の形態を説明する。図１は、本実施例に係るパワー半導体モジュール１の外観斜視図である。図２は、パワー半導体モジュール１を構成部品毎に分解した展開斜視図である。 Hereinafter, an embodiment of a power semiconductor module according to the present invention will be described with reference to the drawings. FIG. 1 is an external perspective view of a power semiconductor module 1 according to this embodiment. FIG. 2 is an exploded perspective view in which the power semiconductor module 1 is disassembled for each component.
パワー半導体モジュール１は、パワー半導体素子を有する回路体２を内蔵する。回路体２は、ケース３内に挿入、設置される。 回路体２は、電流の入出力を行う主端子２Ａを備える。 回路体２は、信号入出力を行うゲート配線部２Ｂ及び２Ｃを備える。 The power semiconductor module 1 includes a circuit body 2 having a power semiconductor element. The circuit body 2 is inserted and installed in the case 3. The circuit body 2 includes a main terminal 2A that inputs and outputs current. The circuit body 2 includes gate wiring portions 2B and 2C that perform signal input and output.
ケース３は、回路体２を挿入する第１開口部３Ａを備える。 ケース３は、第１開口部３Ａとは略直角方向に第１放熱部材４と第２放熱部材５を有する。 The case 3 includes a first opening 3A into which the circuit body 2 is inserted. The case 3 includes a first heat radiating member 4 and a second heat radiating member 5 in a direction substantially perpendicular to the first opening 3A.
第１放熱部材４は、外面に多数のフィンを備える。第１放熱部材４は、ケース３に接合される。第２放熱部材５は、外面に多数のフィンを備える。第２放熱部材５は、ケース３に接合される。第１放熱部材４と第２放熱部材５は、回路体２を挟み対向する。 The first heat radiating member 4 includes a large number of fins on the outer surface. The first heat radiating member 4 is joined to the case 3. The second heat radiating member 5 includes a large number of fins on the outer surface. The second heat radiating member 5 is joined to the case 3. The first heat radiating member 4 and the second heat radiating member 5 are opposed to each other with the circuit body 2 interposed therebetween.
樹脂部材６は、ケース３、第１放熱部材４及び第２放熱部材５と回路体２の隙間に充填される。樹脂部材６は、硬化させケース３、第１放熱部材４、第２放熱部材５及び、回路体２を固定する。 The resin member 6 is filled in a gap between the case 3, the first heat radiating member 4, the second heat radiating member 5, and the circuit body 2. The resin member 6 is cured to fix the case 3, the first heat radiating member 4, the second heat radiating member 5, and the circuit body 2.
ケース３は、第１放熱部材４を挿入する第２開口部３Ｂを有する。ケース３は、第２放熱部材５を挿入する第３開口部３Ｃを有する。 The case 3 has a second opening 3B into which the first heat radiating member 4 is inserted. The case 3 has a third opening 3C into which the second heat radiating member 5 is inserted.
第２開口部３Ｂは、第１放熱部材４の外形より大きくする。第１放熱部材４は、第２開口部３Ｂに嵌め込み接合する。 第３開口部３Ｃは、第２放熱部材５の外形より大きくする。第２放熱部材５は、第３開口部３Ｃに嵌め込み接合する。 The second opening 3 </ b> B is made larger than the outer shape of the first heat radiating member 4. The first heat radiating member 4 is fitted and joined to the second opening 3B. The third opening 3 </ b> C is made larger than the outer shape of the second heat radiating member 5. The second heat radiating member 5 is fitted and joined to the third opening 3C.
回路体２は、両面において放熱面２Ｄを有する。回路体２は、樹脂部７で覆われる。回路体２は、両面において放熱面２Ｄと同一面の樹脂面７Ａを有する。シート８は、導体２Ｄ面と樹脂面７Ａと接合される。回路体２は、シート８を伴い第１開口部３Ａから挿入される。シート８の他面は、第１放熱部材４と接合される。もう一方のシート８の他面は、第２放熱部材５と接合される。シート８は、絶縁性部材とする。 The circuit body 2 has a heat radiation surface 2D on both sides. The circuit body 2 is covered with the resin portion 7. The circuit body 2 has a resin surface 7A that is flush with the heat radiating surface 2D on both sides. The sheet 8 is joined to the conductor 2D surface and the resin surface 7A. The circuit body 2 is inserted from the first opening 3 </ b> A with the sheet 8. The other surface of the sheet 8 is joined to the first heat radiating member 4. The other surface of the other sheet 8 is joined to the second heat radiating member 5. The sheet 8 is an insulating member.
回路体２は、電流の入出力を行う主端子２Ａを備える。回路体２は、信号入出力を行うゲート配線部２Ｂ及び２Ｃを備える。 ゲート配線部２Ｂ及び２Ｃは、樹脂部７で保持される。 The circuit body 2 includes a main terminal 2A that inputs and outputs current. The circuit body 2 includes gate wiring portions 2B and 2C that perform signal input and output. The gate wiring portions 2B and 2C are held by the resin portion 7.
図３は、樹脂部７を非表示した回路体２の分解斜視図である。
回路体２は、複数の導体部９、第１の半導体素子１０、第２の半導体素子１１、第３の半導体素子１２、第４の半導体素子１３及び、複数の半導体素子１４とゲート配線部２Ｂ及び２Ｃから構成され樹脂部７で封止される。
複数の導体部９は、第１導体部９Ａ、第２導体部９Ｂ、第３導体部９Ｃ、第４導体部９Ｄから構成される。
FIG. 3 is an exploded perspective view of the circuit body 2 in which the resin portion 7 is not displayed.
The circuit body 2 includes a plurality of conductor portions 9, a first semiconductor element 10, a second semiconductor element 11, a third semiconductor element 12, a fourth semiconductor element 13, and a plurality of semiconductor elements 14 and a gate wiring portion 2B. And 2C and sealed with the resin portion 7.
The plurality of conductor portions 9 includes a first conductor portion 9A, a second conductor portion 9B, a third conductor portion 9C, and a fourth conductor portion 9D.
第１導体部９Ａは、主端子２Ａと一体で形成される。第２導体部９Ｂは、主端子２Ａと一体で形成される。第１導体部９Ａの表面には、第１の半導体素子１０、第２の半導体素子１１及び、複数の半導体素子１４が接合部材を介し接合される。
第２の半導体素子１１は、第１の半導体素子１０に対し並列配置される。第１の半導体素子１０は、ゲート配線部２Ｂに電気的に接続される。第２の半導体素子１１は、ゲート配線部２Ｂに電気的に接続される。複数の半導体素子１４は、第１の半導体素子１０及び第２の半導体素子１１と異なる線上に並列に配置される。
The first conductor portion 9A is formed integrally with the main terminal 2A. The second conductor portion 9B is formed integrally with the main terminal 2A. The first semiconductor element 10, the second semiconductor element 11, and the plurality of semiconductor elements 14 are joined to the surface of the first conductor portion 9A via a joining member.
The second semiconductor element 11 is arranged in parallel with the first semiconductor element 10. The first semiconductor element 10 is electrically connected to the gate wiring portion 2B. The second semiconductor element 11 is electrically connected to the gate wiring portion 2B. The plurality of semiconductor elements 14 are arranged in parallel on different lines from the first semiconductor element 10 and the second semiconductor element 11.
第２導体部９Ｂは、第１導体部９Ａと接触しないように配置される。第２導体部９Ｂの表面には、第３の半導体素子１２、第４の半導体素子１３及び、複数の半導体素子１４が接合部材を介し接合される。 The second conductor portion 9B is disposed so as not to contact the first conductor portion 9A. The third semiconductor element 12, the fourth semiconductor element 13, and the plurality of semiconductor elements 14 are joined to the surface of the second conductor portion 9B via a joining member.
第４の半導体素子１３は、第３の半導体素子１２に対し並列配置される。第３の半導体素子１２は、ゲート配線部２Ｃに電気的に接続される。第４の半導体素子１３は、ゲート配線部２Ｃに電気的に接続される。複数の半導体素子１４は、第３の半導体素子１２及び第４の半導体素子１３と異なる線上に並列に配置される。 The fourth semiconductor element 13 is arranged in parallel with the third semiconductor element 12. The third semiconductor element 12 is electrically connected to the gate wiring portion 2C. The fourth semiconductor element 13 is electrically connected to the gate wiring portion 2C. The plurality of semiconductor elements 14 are arranged in parallel on different lines from the third semiconductor element 12 and the fourth semiconductor element 13.
第３導体部９Ｃは、第１導体部９Ａと対向するように配置される。第３導体部９Ｃは、第１の半導体素子１０、第２の半導体素子１１及び、複数の半導体素子１４と接合部材を介して接合される。
第４導体部９Ｄは、第３導体部９Ｃと接触しないように配置される。第４導体部９Ｄは、第２導体部９Ｂと対向するように配置される。第４導体部９Ｄは、第３の半導体素子１２、第４の半導体素子１３及び、複数の半導体素子１４と接合部材を介して接合される。第４導体部９Ｄは、接続部９Ｅを備える。接続部９Ｅは、主端子２Ａの一部に電気的に接続される。
The third conductor portion 9C is disposed so as to face the first conductor portion 9A. The third conductor portion 9C is bonded to the first semiconductor element 10, the second semiconductor element 11, and the plurality of semiconductor elements 14 through a bonding member.
The fourth conductor portion 9D is disposed so as not to contact the third conductor portion 9C. The fourth conductor portion 9D is disposed so as to face the second conductor portion 9B. The fourth conductor portion 9D is joined to the third semiconductor element 12, the fourth semiconductor element 13, and the plurality of semiconductor elements 14 through a joining member. The fourth conductor portion 9D includes a connection portion 9E. The connection portion 9E is electrically connected to a part of the main terminal 2A.
図４は、樹脂部７を非表示した回路体２の第１の半導体素子１０及び第２の半導体素子１１の周辺部の拡大図である。 FIG. 4 is an enlarged view of the periphery of the first semiconductor element 10 and the second semiconductor element 11 of the circuit body 2 in which the resin portion 7 is not displayed.
第１の半導体素子１０は、第１のゲートパッド１０Ａ、第２のゲートパッド１０Ｂ、第３のゲートパッド１０Ｃを備える。第２の半導体素子１１は、第４のゲートパッド１１Ａ、第５のゲートパッド１１Ｂ、第６のゲートパッド１１Ｃを備える。第２の半導体素子１１は、第１の半導体素子１０と同種とする。 The first semiconductor element 10 includes a first gate pad 10A, a second gate pad 10B, and a third gate pad 10C. The second semiconductor element 11 includes a fourth gate pad 11A, a fifth gate pad 11B, and a sixth gate pad 11C. The second semiconductor element 11 is the same type as the first semiconductor element 10.
第１のゲートパッド１０Ａは、第４のゲートパッド１１Ａと同種の信号が出力される。第２のゲートパッド１０Ｂは、第５のゲートパッド１１Ｂと同種の信号が出力される。第３のゲートパッド１０Ｃは、第６のゲートパッド１１Ｃと同種の信号が出力される。
ゲート配線部２Ｂは、第１の半導体素子１０のゲートパッドと同数以上備える。ゲート配線部２Ｂは、少なくとも電気的に独立した第１のゲート配線部１５、第２のゲート配線部１６、第３のゲート配線部１７を備える。ゲート配線部２Ｂは、主端子２Ａより外側に配置する。
The first gate pad 10A outputs the same type of signal as the fourth gate pad 11A. The second gate pad 10B outputs the same type of signal as the fifth gate pad 11B. The third gate pad 10C outputs a signal of the same type as the sixth gate pad 11C.
The number of gate wiring portions 2 </ b> B is equal to or more than the number of gate pads of the first semiconductor element 10. The gate wiring portion 2B includes at least an electrically independent first gate wiring portion 15, a second gate wiring portion 16, and a third gate wiring portion 17. The gate wiring portion 2B is disposed outside the main terminal 2A.
第１のゲートパッド１０Ａは、第１のゲート配線部１５と第１のワイヤーボンディング１８によって接続される。第２のゲートパッド１０Ｂは、第２のゲート配線部１６と第１のワイヤーボンディング１９によって接続される。第３のゲートパッド１０Ｃは、第３のゲート配線部１７と第１のワイヤーボンディング２０によって接続される。
第１のワイヤーボンディング２０は、第１のワイヤーボンディング１８及び第１のワイヤーボンディング１９よりも第２の半導体素子１１に近い側に配置される。第１のワイヤーボンディング２０は、第１の半導体素子１０から最も離れた第３のゲート配線１７に接続される。
第１の半導体素子１０の電極面の垂直方向から見たとき、第１のゲート配線部先端１５Ａは、第１のワイヤーボンディング２０に重ならないように配置される。同様に、第２のゲート配線部先端１６Ａは、第１のワイヤーボンディング２０に重ならないように配置される。同様に、第３のゲート配線部先端１７Ａは、第１のワイヤーボンディング２０に重ならないように配置される。
第１のゲート配線部先端１５Ａは、第１のワイヤーボンディング２０より第２の半導体素子１１に近づく側に形成される。 第２のゲート配線部先端１６Ａは、第１のワイヤーボンディング２０より第２の半導体素子１１に近づく側に形成される。第３のゲート配線部先端１７Ａは、第１のワイヤーボンディング２０より第２の半導体素子１１に近づく側に形成される。
第４のゲートパッド１１Ａは、第１のゲート配線部先端１５Ａと第２のワイヤーボンディング２１によって接続される。第５のゲートパッド１１Ｂは、第２のゲート配線部先端１６Ａと第２のワイヤーボンディング２２によって接続される。第６のゲートパッド１１Ｃは、第３のゲート配線部先端１７Ａと第２のワイヤーボンディング２３によって接続される。
The first gate pad 10 </ b> A is connected to the first gate wiring portion 15 by the first wire bonding 18. The second gate pad 10B is connected to the second gate wiring portion 16 by the first wire bonding 19. The third gate pad 10 </ b> C is connected to the third gate wiring portion 17 by the first wire bonding 20.
The first wire bonding 20 is disposed closer to the second semiconductor element 11 than the first wire bonding 18 and the first wire bonding 19. The first wire bonding 20 is connected to the third gate wiring 17 that is farthest from the first semiconductor element 10.
When viewed from the direction perpendicular to the electrode surface of the first semiconductor element 10, the first gate wiring portion tip 15 </ b> A is disposed so as not to overlap the first wire bonding 20. Similarly, the second gate wiring portion distal end 16 </ b> A is disposed so as not to overlap the first wire bonding 20. Similarly, the third gate wiring portion distal end 17 </ b> A is disposed so as not to overlap the first wire bonding 20.
The first gate wiring portion tip 15 </ b> A is formed on the side closer to the second semiconductor element 11 than the first wire bonding 20. The second gate wiring portion tip 16 </ b> A is formed closer to the second semiconductor element 11 than the first wire bonding 20. The third gate wiring portion tip 17A is formed on the side closer to the second semiconductor element 11 than the first wire bonding 20.
The fourth gate pad 11 </ b> A is connected to the first gate wiring portion tip 15 </ b> A by the second wire bonding 21. The fifth gate pad 11 </ b> B is connected to the second gate wiring portion tip 16 </ b> A by the second wire bonding 22. The sixth gate pad 11 </ b> C is connected to the third gate wiring portion distal end 17 </ b> A by the second wire bonding 23.
これにより、第１のゲート配線部１５や第２のゲート配線部１６や第３のゲート配線部１７は、第１半導体素子と第２半導体素子で共用化され小型化が図れる。ワイヤーボンディングは、ショートを抑制した状態で配線出来る。 As a result, the first gate wiring portion 15, the second gate wiring portion 16, and the third gate wiring portion 17 are shared by the first semiconductor element and the second semiconductor element, and can be reduced in size. Wire bonding can be wired with short-circuits suppressed.
また、第１の半導体素子１０と第２の半導体素子１１の配列方向を第１列と定義した場合、ゲート配線部２Ｂは、前記第１列に沿うように形成される部分を有するようにそれぞれ屈曲される。そして、ゲート配線部２Ｂと第１のワイヤーボンディング１８ないし２０のそれぞれの接続部及びゲート配線部２Ｂと第２のワイヤーボンディング２１ないし２３のそれぞれの接続部は、前述のゲート配線部２Ｂの部分にそれぞれ配置される。 Further, when the arrangement direction of the first semiconductor element 10 and the second semiconductor element 11 is defined as the first column, the gate wiring portion 2B has a portion formed along the first column, respectively. Bend. Then, the connection portions of the gate wiring portion 2B and the first wire bonding 18 to 20 and the connection portions of the gate wiring portion 2B and the second wire bonding 21 to 23 are connected to the gate wiring portion 2B. Each is arranged.
これにより、ゲート配線部２Ｂは、第１の半導体素子１０と第２の半導体素子１１で共用化され小型化が図れる。第１のワイヤーボンディング１８ないし２０より第２の半導体素子１１に近づく範囲に形成されるゲート配線部２Ｂの領域を増加させることが出来、第２のワイヤーボンディング２１ないし２３の接合する場所が増加し、ワイヤーボンディング同士の距離も確保出来作業性を向上させ且つ、ショートの恐れを低減し配線することが出来る。
図５は、樹脂部７を非表示した回路体２の第３の半導体素子１２及び第４の半導体素子１３の周辺部の拡大図である。
第３の半導体素子１２は、第７のゲートパッド１２Ａ、第８のゲートパッド１２Ｂ、第９のゲートパッド１２Ｃを備える。第４の半導体素子１３は、第１０のゲートパッド１３Ａ、第１１のゲートパッド１３Ｂ、第１２のゲートパッド１３Ｃを備える。第４の半導体素子１３は、第３の半導体素子１２と同種とする。
第７のゲートパッド１２Ａは、第１０のゲートパッド１３Ａと同種の信号が出力される。第８のゲートパッド１２Ｂは、第１１のゲートパッド１３Ｂと同種の信号が出力される。第９のゲートパッド１２Ｃは、第１２のゲートパッド１３Ｃと同種の信号が出力される。ゲート配線部２Ｃは、第３の半導体素子１３のゲートパッドと同数以上備える。ゲート配線部２Ｃは、少なくとも電気的に独立した第４のゲート配線部２４、第５のゲート配線部２５、第６のゲート配線部２６を備える。ゲート配線部２Ｃは、主端子２Ａを挟んでゲート端子２Ｂとは反対側に配置する。
As a result, the gate wiring portion 2B is shared by the first semiconductor element 10 and the second semiconductor element 11 and can be reduced in size. The area of the gate wiring portion 2B formed in a range closer to the second semiconductor element 11 than the first wire bonding 18 to 20 can be increased, and the number of places where the second wire bonding 21 to 23 is bonded increases. Further, the distance between the wire bondings can be secured, the workability can be improved, and the wiring can be performed while reducing the possibility of short circuit.
FIG. 5 is an enlarged view of the peripheral portion of the third semiconductor element 12 and the fourth semiconductor element 13 of the circuit body 2 in which the resin portion 7 is not displayed.
The third semiconductor element 12 includes a seventh gate pad 12A, an eighth gate pad 12B, and a ninth gate pad 12C. The fourth semiconductor element 13 includes a tenth gate pad 13A, an eleventh gate pad 13B, and a twelfth gate pad 13C. The fourth semiconductor element 13 is the same type as the third semiconductor element 12.
The seventh gate pad 12A outputs the same type of signal as the tenth gate pad 13A. The eighth gate pad 12B outputs the same type of signal as the eleventh gate pad 13B. The ninth gate pad 12C outputs the same type of signal as the twelfth gate pad 13C. The number of gate wiring portions 2 </ b> C is equal to or more than the number of gate pads of the third semiconductor element 13. The gate wiring portion 2C includes at least a fourth gate wiring portion 24, a fifth gate wiring portion 25, and a sixth gate wiring portion 26 that are electrically independent. The gate wiring portion 2C is disposed on the side opposite to the gate terminal 2B across the main terminal 2A.
第１０のゲートパッド１３Ａは、第４のゲート配線部２４と第４のワイヤーボンディング２７によって接続される。第１１のゲートパッド１３Ｂは、第５のゲート配線部２５と第４のワイヤーボンディング２８によって接続される。第１２のゲートパッド１３Ｃは、第６のゲート配線部２６と第４のワイヤーボンディング２９によって接続される。 The tenth gate pad 13A is connected to the fourth gate wiring portion 24 by the fourth wire bonding 27. The eleventh gate pad 13B is connected to the fifth gate wiring portion 25 by the fourth wire bonding 28. The twelfth gate pad 13C is connected to the sixth gate wiring portion 26 by the fourth wire bonding 29.
第４のワイヤーボンディング２７は、第４のワイヤーボンディング２８及び第４のワイヤーボンディング２９よりも第３の半導体素子１２に近い側に配置される。第４のワイヤーボンディング２７は、第４の半導体素子１３から最も離れた第４のゲート配線２４に接続される。 The fourth wire bonding 27 is disposed closer to the third semiconductor element 12 than the fourth wire bonding 28 and the fourth wire bonding 29. The fourth wire bonding 27 is connected to the fourth gate wiring 24 farthest from the fourth semiconductor element 13.
第３の半導体素子１２の電極面の垂直方向から見たとき、第４のゲート配線部先端２４Ａは、第４のワイヤーボンディング２７に重ならないように配置される。同様に、第５のゲート配線部先端２５Ａは、第４のワイヤーボンディング２７に重ならないように配置される。同様に、第６のゲート配線部先端２６Ａは、第４のワイヤーボンディング２７に重ならないように配置される。 When viewed from the direction perpendicular to the electrode surface of the third semiconductor element 12, the fourth gate wiring portion front end 24 </ b> A is disposed so as not to overlap the fourth wire bonding 27. Similarly, the fifth gate wiring portion front end 25 </ b> A is disposed so as not to overlap the fourth wire bonding 27. Similarly, the sixth gate wiring portion tip 26 </ b> A is disposed so as not to overlap the fourth wire bonding 27.
第４のゲート配線部先端２４Ａは、第４のワイヤーボンディング２７より第３の半導体素子１２に近づく側に形成される。第５のゲート配線部先端２５Ａは、第４のワイヤーボンディング２７より第３の半導体素子１２に近づく側に形成される。第６のゲート配線部先端２６Ａは、第４のワイヤーボンディング２７より第３の半導体素子１２に近づく側に形成される。 The fourth gate wiring portion distal end 24 </ b> A is formed on the side closer to the third semiconductor element 12 than the fourth wire bonding 27. The fifth gate wiring portion front end 25 </ b> A is formed on the side closer to the third semiconductor element 12 than the fourth wire bonding 27. The sixth gate wiring portion tip 26 </ b> A is formed on the side closer to the third semiconductor element 12 than the fourth wire bonding 27.
第７のゲートパッド１２Ａは、第４のゲート配線部先端２４Ａと第３のワイヤーボンディング３０によって接続される。第８のゲートパッド１２Ｂは、第５のゲート配線部先端２５Ａと第３のワイヤーボンディング３１によって接続される。第９のゲートパッド１２Ｃは、第６のゲート配線部先端２６Ａと第３のワイヤーボンディング３２によって接続される。
これにより、 上アーム同様、下アームについても、ゲート配線部は、第３の半導体素子１２と第４の半導体素子１３で共用化され小型化が図れる。第３のワイヤーボンディングと第４のワイヤーボンディングは、ショートの恐れを低減して配線出来る。主端子２Ａは、回路体２の中央部１箇所にまとまって配置されることから相手側に接合する作業性を向上することが出来る。 更に、主端子２Ａの空間絶縁距離を確保の対策が１箇所になる為、容易になると共に小型化が図ることが出来る。
The seventh gate pad 12 </ b> A is connected to the fourth gate wiring portion tip 24 </ b> A by the third wire bonding 30. The eighth gate pad 12 </ b> B is connected to the fifth gate wiring portion distal end 25 </ b> A by the third wire bonding 31. The ninth gate pad 12C is connected to the sixth gate wiring portion distal end 26A by the third wire bonding 32.
As a result, the gate wiring portion is shared by the third semiconductor element 12 and the fourth semiconductor element 13 in the lower arm as well as in the upper arm, and the size can be reduced. The third wire bonding and the fourth wire bonding can be wired with a reduced risk of short circuit. Since the main terminal 2A is arranged at one central portion of the circuit body 2, it is possible to improve the workability of joining to the other side. Furthermore, since the countermeasure for ensuring the space insulation distance of the main terminal 2A is one place, it becomes easy and downsizing can be achieved.
1・・・パワー半導体モジュール、2・・・回路体、2A・・・主端子、2B・・・ゲート配線部、2C・・・ゲート配線部、2D・・・放熱面、3・・・ケース、3A・・・第１開口部、3B・・・第２開口部、3C・・・第３開口部、4・・・第１放熱部材、5・・・第２放熱部材、6・・・樹脂部材、7・・・樹脂部、7A・・・樹脂面、8・・・シート、9・・・導体部、9A・・・第１導体部、9B・・・第２導体部、9C・・・第３導体部、9D・・・第４導体部、9E・・・接続部、10・・・第１の半導体素子、10A・・・第１のゲートパッド、10B・・・第２のゲートパッド、10C・・・第３のゲートパッド、11・・・第２の半導体素子、11A・・・第４のゲートパッド、11B・・・第５のゲートパッド、11C・・・第６のゲートパッド、12・・・第３の半導体素子、12A・・・第７のゲートパッド、12B・・・第８のゲートパッド、12C・・・第９のゲートパッド、13・・・第４の半導体素子、13A・・・第１０のゲートパッド、13B・・・第１１のゲートパッド、13C・・・第１２のゲートパッド、14・・・半導体素子、15・・・第１のゲート配線部、15A・・・第１のゲート配線部先端、16・・・第２のゲート配線部、16A・・・第２のゲート配線部先端、17・・・第３のゲート配線部、17A・・・第３のゲート配線部先端、18・・・第１のワイヤーボンディング、19・・・第１のワイヤーボンディング、20・・・第１のワイヤーボンディング、21・・・第２のワイヤーボンディング、22・・・第２のワイヤーボンディング、23・・・第２のワイヤーボンディング、24・・・第４のゲート配線部、24A・・・第４のゲート配線部先端、25・・・第５のゲート配線部、25A・・・第５のゲート配線部先端、26・・・第６のゲート配線部、26A・・・第６のゲート配線部先端、27・・・第３のワイヤーボンディング、28・・・第３のワイヤーボンディング、29・・・第３のワイヤーボンディング、30・・・第４のワイヤーボンディング、31・・・第４のワイヤーボンディング、32・・・第４のワイヤーボンディング 1 ... Power semiconductor module, 2 ... Circuit body, 2A ... Main terminal, 2B ... Gate wiring, 2C ... Gate wiring, 2D ... Heat dissipation surface, 3 ... Case 3A ... 1st opening, 3B ... 2nd opening, 3C ... 3rd opening, 4 ... 1st heat radiating member, 5 ... 2nd heat radiating member, 6 ... Resin member, 7 ... resin portion, 7A ... resin surface, 8 ... sheet, 9 ... conductor portion, 9A ... first conductor portion, 9B ... second conductor portion, 9C .. Third conductor portion, 9D... Fourth conductor portion, 9E... Connection portion, 10... First semiconductor element, 10A... First gate pad, 10B. Gate pad, 10C ... third gate pad, 11 ... second semiconductor element, 11A ... fourth gate pad, 11B ... fifth gate pad, 11C ... sixth Gate pad, 12... Third semiconductor element, 12A... Seventh gate 12B ... 8th gate pad, 12C ... 9th gate pad, 13 ... 4th semiconductor element, 13A ... 10th gate pad, 13B ... 11th Gate pad, 13C... Twelfth gate pad, 14... Semiconductor element, 15... First gate wiring portion, 15A... First gate wiring portion tip, 16. Gate wiring portion, 16A ... second gate wiring portion tip, 17 ... third gate wiring portion, 17A ... third gate wiring portion tip, 18 ... first wire bonding, 19 ... 1st wire bonding, 20 ... 1st wire bonding, 21 ... 2nd wire bonding, 22 ... 2nd wire bonding, 23 ... 2nd wire bonding, 24 ... Fourth gate wiring part, 24A ... Fourth gate wiring part tip, 25 ... Fifth gate Line part, 25A ... fifth gate wiring part tip, 26 ... sixth gate wiring part, 26A ... sixth gate wiring part tip, 27 ... third wire bonding, ..Third wire bonding, 29 ... third wire bonding, 30 ... fourth wire bonding, 31 ... fourth wire bonding, 32 ... fourth wire bonding
Claims (4)
前記第１パワー半導体素子及び前記第２パワー半導体素子にゲート信号を伝達する複数の第１ゲート配線部と、
前記第１パワー半導体素子の複数のゲートパッドと前記複数の第１ゲート配線部とを接続する複数の第１ワイヤーボンディングと、
前記第２パワー半導体素子の複数のゲートパッドと前記複数の第１ゲート配線部とを接続する複数の第２ワイヤーボンディングと、
前記第１パワー半導体素子及び前記第２パワー半導体素子に流れる主電流を伝達する主端子と、を備え、
前記複数の第１ゲート配線部及び前記主端子は、前記第１パワー半導体素子及び前記第２パワー半導体素子に対して同一方向に向かって突出し、
前記第２パワー半導体素子は、前記複数の第１ゲート配線部に対して、前記第１パワー半導体素子よりも遠くに配置され、
前記第２ワイヤーボンディングは、前記第２ワイヤーボンディングと前記複数の第１ゲート配線部との第２接続部が前記第１ワイヤーボンディングと前記複数の第１ゲート配線部と第１接続部よりも、前記複数の第１ゲート配線部の先端部側に配置されるように形成されるパワー半導体モジュール。 A first power semiconductor element and a second power semiconductor element that constitute an upper arm or a lower arm and are electrically connected in parallel;
A plurality of first gate wiring portions for transmitting a gate signal to the first power semiconductor element and the second power semiconductor element;
A plurality of first wire bondings connecting the plurality of gate pads of the first power semiconductor element and the plurality of first gate wiring portions;
A plurality of second wire bondings connecting the plurality of gate pads of the second power semiconductor element and the plurality of first gate wiring portions ;
A main terminal for transmitting a main current flowing through the first power semiconductor element and the second power semiconductor element ,
The plurality of first gate wiring portions and the main terminal protrude in the same direction with respect to the first power semiconductor element and the second power semiconductor element,
The second power semiconductor element is disposed farther than the first power semiconductor element with respect to the plurality of first gate wiring portions;
In the second wire bonding, the second connection portion between the second wire bonding and the plurality of first gate wiring portions is more than the first wire bonding, the plurality of first gate wiring portions and the first connection portion. A power semiconductor module formed so as to be disposed on a front end side of the plurality of first gate wiring portions.
前記第１パワー半導体素子と前記第２パワー半導体素子の配列方向を第１列と定義した場合、
前記複数の第１ゲート配線部及び前記主端子は、前記第１列に直交する方向に向かって突出し、
前記複数の第１ゲート配線部は、前記第１列に沿うように形成される第１部分を有するようにそれぞれ屈曲され、
前記第１接続部及び前記第２接続部は、前記第１ゲート配線部の前記第１部分にそれぞれ配置されるパワー半導体モジュール。 A power semiconductor module according to claim 1,
When the arrangement direction of the first power semiconductor element and the second power semiconductor element is defined as a first column,
The plurality of first gate wiring portions and the main terminal protrude in a direction orthogonal to the first row,
The plurality of first gate wiring portions are each bent to have a first portion formed along the first row,
The power semiconductor module, wherein the first connection portion and the second connection portion are respectively disposed in the first portion of the first gate wiring portion.
前記複数の第１ゲート配線は、前記主端子と平行に延びる第２部分と前記第１部分との間に、前記第２パワー半導体素子に向かって斜めに延びる第３部分を有するパワー半導体モジュール。The plurality of first gate wirings have a third portion extending obliquely toward the second power semiconductor element between a second portion extending in parallel with the main terminal and the first portion.
下アームを構成するとともに電気的に並列に接続された第３パワー半導体素子及び第４パワー半導体素子と、
前記第３パワー半導体素子及び前記第４パワー半導体素子にゲート信号を伝達する複数の第２ゲート配線部と、
前記第３パワー半導体素子の複数のゲートパッドと前記複数の第２ゲート配線部とを接続する複数の第３ワイヤーボンディングと、
前記第４パワー半導体素子の複数のゲートパッドと前記複数の第２ゲート配線部とを接続する複数の第４ワイヤーボンディングと、を備え、
前記複数の第２ゲート配線部は、前記主端子と同一方向に向かって突出するとともに、前記主端子を挟んで前記第１ゲート配線部とは反対側に配置されるパワー半導体モジュール。 A power semiconductor module according to any one of claims 1 to 3 ,
A third power semiconductor element and a fourth power semiconductor element constituting the lower arm and electrically connected in parallel;
A plurality of second gate wiring portions for transmitting gate signals to the third power semiconductor element and the fourth power semiconductor element;
A plurality of third wire bondings connecting the plurality of gate pads of the third power semiconductor element and the plurality of second gate wiring portions;
And a plurality of fourth wire bonding for connecting a plurality of the gate pad and the plurality of second gate wiring portion of the fourth power semiconductor elements,
The plurality of second gate wiring portions protrude in the same direction as the main terminal, and are disposed on the opposite side to the first gate wiring portion with the main terminal interposed therebetween.
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