JP2015153803A - semiconductor device - Google Patents

semiconductor device Download PDF

Info

Publication number
JP2015153803A
JP2015153803A JP2014024131A JP2014024131A JP2015153803A JP 2015153803 A JP2015153803 A JP 2015153803A JP 2014024131 A JP2014024131 A JP 2014024131A JP 2014024131 A JP2014024131 A JP 2014024131A JP 2015153803 A JP2015153803 A JP 2015153803A
Authority
JP
Japan
Prior art keywords
radiating element
integrated circuit
package
semiconductor device
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014024131A
Other languages
Japanese (ja)
Other versions
JP6244958B2 (en
Inventor
祐 石渡
Yu Ishiwatari
祐 石渡
貴博 東
Takahiro Azuma
貴博 東
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Priority to JP2014024131A priority Critical patent/JP6244958B2/en
Publication of JP2015153803A publication Critical patent/JP2015153803A/en
Application granted granted Critical
Publication of JP6244958B2 publication Critical patent/JP6244958B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device capable of suppressing propagation of noise to surrounding another circuit.SOLUTION: A semiconductor chip (die) 16 is bonded to a die pad 12. An integrated circuit is formed in the semiconductor chip 16 and a plurality of pads are exposed on a surface thereof. Each of the plurality of pads is connected to an internal lead 13 by a bonding wire 17. The internal lead 13 is connected to an outer lead 11. Some of the plurality of outer leads 11 are signal terminals for inputting/outputting electrical signals to/from the integrated circuit. Another one of the outer leads 11 is a ground terminal 11G for supplying ground potential to the integrated circuit. The internal lead 13 connected to the ground terminal 11G is a ground conductor 13G. A floating conductor 18 is capacitively coupled to the ground conductor 13G. The floating conductor 18 is disposed away from the ground conductor 13G in an in-plane direction.

Description

本発明は、集積回路内のノイズを低減させる半導体装置に関する。   The present invention relates to a semiconductor device that reduces noise in an integrated circuit.

不要な放射ノイズを抑制する集積回路が特許文献１に開示されている。集積回路のパッケージ内にシールドが施され、このシールドがグランドに接続されている。これにより、集積回路のパッケージから放射されるノイズを低減することができる。   An integrated circuit that suppresses unnecessary radiation noise is disclosed in Patent Document 1. A shield is provided in the package of the integrated circuit, and this shield is connected to the ground. Thereby, noise radiated from the package of the integrated circuit can be reduced.

高周波ノイズ電流がコネクタを経由してケーブルへ伝搬することを防止するフィルタが、特許文献２に開示されている。特許文献２に開示されたフィルタにおいては、プリント基板のコネクタ周辺部に高インピーダンスを示す領域が形成されている。高インピーダンスを示す領域は、所定の周波数帯で電磁波の伝搬を阻止するバンドギャップを持つ電磁バンドギャップ構造を有する。複数の周波数帯で高インピーダンスを示す表面構造が、特許文献３に開示されている。   A filter that prevents high-frequency noise current from propagating to a cable via a connector is disclosed in Patent Document 2. In the filter disclosed in Patent Document 2, a region showing high impedance is formed around the connector periphery of the printed circuit board. The region exhibiting high impedance has an electromagnetic band gap structure having a band gap that prevents propagation of electromagnetic waves in a predetermined frequency band. A surface structure showing high impedance in a plurality of frequency bands is disclosed in Patent Document 3.

高インピーダンスを示す領域は、第１の導体層に周期的に配置された複数の導体小片と、第２の導体層に配置されたグランド導体膜と、複数の導体小片をグランド導体膜に接続する導体柱とを含む。   The region exhibiting high impedance connects the plurality of conductor pieces periodically arranged on the first conductor layer, the ground conductor film arranged on the second conductor layer, and the plurality of conductor pieces to the ground conductor film. Including conductor pillars.

特開平６−２１６４８０号公報JP-A-6-216480 特開２００９−１０５５７５号公報JP 2009-105575 A 米国特許第６４８３４８１号公報US Pat. No. 6,484,481

特許文献１に開示された集積回路のグランド端子は、集積回路が実装されているプリント基板の他の回路に接続されている。集積回路で発生したノイズは、プリント基板上のグランド導体を通して他の回路に伝搬してしまう。ノイズがプリント基板の他の回路に広がると、二次的な放射を発生させる場合がある。   The ground terminal of the integrated circuit disclosed in Patent Document 1 is connected to another circuit on the printed circuit board on which the integrated circuit is mounted. Noise generated in the integrated circuit propagates to other circuits through the ground conductor on the printed circuit board. If noise spreads to other circuits on the printed circuit board, secondary radiation may be generated.

特許文献２及び３に開示された技術により、プリント基板に接続されたコネクタのグランドに流れるコモンモード電流を抑制することが可能である。ところが、プリント基板上の一部の回路で発生したノイズが、同一基板上の他の回路に伝搬することを抑制することは困難である。このため、ノイズが基板全体に広がりやすい。ノイズが基板内に広がることで、二次的な放射が発生してしまうことがある。   With the techniques disclosed in Patent Documents 2 and 3, it is possible to suppress the common mode current flowing in the ground of the connector connected to the printed circuit board. However, it is difficult to suppress noise generated in some circuits on the printed board from propagating to other circuits on the same board. For this reason, noise tends to spread over the entire substrate. If the noise spreads in the substrate, secondary radiation may occur.

本発明の目的は、周囲の他の回路へのノイズの広がりを抑制することができる半導体装置を提供することである。   An object of the present invention is to provide a semiconductor device capable of suppressing the spread of noise to other peripheral circuits.

本発明の一観点によると、
集積回路が形成されている半導体チップと、
前記集積回路で発生したノイズ電流が流入することにより、電磁波を放射する放射素子と、
前記放射素子から放射された電磁波を遮蔽する外部遮蔽層と
を有する半導体装置が提供される。 According to one aspect of the invention,
A semiconductor chip on which an integrated circuit is formed;
A radiating element that radiates electromagnetic waves when noise current generated in the integrated circuit flows, and
There is provided a semiconductor device having an external shielding layer for shielding electromagnetic waves radiated from the radiating element.

ノイズのエネルギが放射素子から電磁波として放射されるため、周囲の他の回路へのノイズの広がりを抑制することができる。   Since noise energy is radiated as an electromagnetic wave from the radiating element, it is possible to suppress the spread of noise to other peripheral circuits.

前記半導体装置が、さらに、
前記集積回路との電気信号の入出力を行う複数の信号端子と、
前記集積回路にグランド電位を与えるグランド端子と、
前記グランド端子に接続されたグランド導体と
を有する構成とし、
前記放射素子が、前記グランド導体と容量結合している構成としてもよい。 The semiconductor device further includes:
A plurality of signal terminals for inputting and outputting electrical signals to and from the integrated circuit;
A ground terminal for applying a ground potential to the integrated circuit;
And having a ground conductor connected to the ground terminal,
The radiating element may be capacitively coupled to the ground conductor.

グランド導体に発生しているノイズ電流は、容量結合を通して放射素子に流入する。   The noise current generated in the ground conductor flows into the radiating element through capacitive coupling.

前記半導体装置が、さらに、前記放射素子と前記半導体チップとの間に配置され、前記放射素子から放射されて前記半導体チップに向かう電磁波を遮蔽する内部遮蔽層を有する構成としてもよい。   The semiconductor device may further include an internal shielding layer that is disposed between the radiating element and the semiconductor chip and shields an electromagnetic wave radiated from the radiating element toward the semiconductor chip.

半導体チップ内の集積回路が、放射素子から放射された電磁波ノイズの影響を受けにくい。このため、集積回路の動作を、より安定させることができる。   The integrated circuit in the semiconductor chip is not easily affected by electromagnetic noise radiated from the radiating element. For this reason, the operation of the integrated circuit can be further stabilized.

前記半導体装置が、さらに、
前記半導体チップを収容するパッケージと、
前記パッケージの少なくとも一部の表面を被覆する絶縁被覆層と
を有する構成とし、
前記放射素子が前記パッケージの外側に配置されており、
前記絶縁被覆層が、前記パッケージの表面、及び前記放射素子を被覆しており、
前記外部遮蔽層が前記パッケージ及び前記絶縁被覆層の外側に配置されている構成としてもよい。 The semiconductor device further includes:
A package containing the semiconductor chip;
An insulation coating layer covering at least a part of the surface of the package;
The radiating element is disposed outside the package;
The insulating coating layer covers the surface of the package and the radiating element;
The external shielding layer may be arranged outside the package and the insulating coating layer.

前記外部遮蔽層が、前記放射素子から見て全方位に配置されている構成としてもよい。   The external shielding layer may be arranged in all directions as viewed from the radiating element.

ノイズのエネルギが放射素子から電磁波として放射されるため、周囲の他の回路へのノイズの広がりを抑制することができる。   Since noise energy is radiated as an electromagnetic wave from the radiating element, it is possible to suppress the spread of noise to other peripheral circuits.

図１Ａは、実施例１による半導体装置の斜視図であり、図１Ｂは、実施例１による半導体装置の断面図である。1A is a perspective view of the semiconductor device according to the first embodiment, and FIG. 1B is a cross-sectional view of the semiconductor device according to the first embodiment. 図２は、実施例１による半導体装置のグランド導体、浮遊導体、放射素子、及び外部遮蔽層の等価回路図である。FIG. 2 is an equivalent circuit diagram of the ground conductor, the floating conductor, the radiating element, and the external shielding layer of the semiconductor device according to the first embodiment. 図３は、実施例２による半導体装置の斜視図である。FIG. 3 is a perspective view of the semiconductor device according to the second embodiment. 図４は、実施例３による半導体装置の断面図である。FIG. 4 is a cross-sectional view of the semiconductor device according to the third embodiment. 図５は、実施例４による半導体装置の断面図である。FIG. 5 is a cross-sectional view of the semiconductor device according to the fourth embodiment. 図６は、実施例５による半導体装置の断面図である。FIG. 6 is a cross-sectional view of the semiconductor device according to the fifth embodiment.

［実施例１］
図１Ａに、実施例１による半導体装置の斜視図を示す。パッケージ１０の対向する２つの辺から複数の外部リード１１が引き出されている。パッケージ１０の上面に、放射素子
１５が配置されている。パッケージ１０及び放射素子１５が、外部遮蔽層２０で取り囲まれている。 [Example 1]
FIG. 1A is a perspective view of a semiconductor device according to the first embodiment. A plurality of external leads 11 are drawn out from two opposing sides of the package 10. A radiation element 15 is disposed on the upper surface of the package 10. The package 10 and the radiating element 15 are surrounded by the outer shielding layer 20.

図１Ｂに、実施例１による半導体装置の断面図を示す。ダイパッド１２に半導体チップ（ダイ）１６が接着されている。半導体チップ１６には集積回路が形成されており、その表面に複数のパッドが露出している。複数のパッドが、それぞれボンディングワイヤ１７により内部リード１３に接続されている。内部リード１３は外部リード１１に連続する。複数の外部リード１１の一部は、集積回路との電気信号の入出力を行う信号端子であり、他の一部は、集積回路にグランド電位を与えるグランド端子１１Ｇである。   FIG. 1B shows a cross-sectional view of the semiconductor device according to the first embodiment. A semiconductor chip (die) 16 is bonded to the die pad 12. An integrated circuit is formed on the semiconductor chip 16, and a plurality of pads are exposed on the surface thereof. A plurality of pads are connected to the internal leads 13 by bonding wires 17 respectively. The internal lead 13 is continuous with the external lead 11. A part of the plurality of external leads 11 is a signal terminal for inputting / outputting an electric signal to / from the integrated circuit, and another part is a ground terminal 11G for applying a ground potential to the integrated circuit.

グランド端子１１Ｇに連続する内部リード１３を、グランド導体１３Ｇということとする。浮遊導体１８がグランド導体１３Ｇに容量結合している。例えば、浮遊導体１８は、グランド導体１３Ｇから、面内方向に間隔を隔てて配置されている。   The internal lead 13 continuing to the ground terminal 11G is referred to as a ground conductor 13G. The floating conductor 18 is capacitively coupled to the ground conductor 13G. For example, the floating conductor 18 is arranged at an interval in the in-plane direction from the ground conductor 13G.

ダイパッド１２、半導体チップ１６、内部リード１３、ボンディングワイヤ１７、及び浮遊導体１８がパッケージ１０内に収容されている。パッケージ１０には、例えばモールド樹脂が用いられる。パッケージ１０の上面に放射素子１５が配置されている。放射素子１５は、例えば正方形または長方形の平面形状を有する導電膜で構成されており、パッチアンテナとして動作する。放射素子１５は、パッケージ１０内に配置された配線１９により、浮遊導体１８に接続されている。これにより、放射素子１５はグランド導体１３Ｇに容量結合する。   The die pad 12, the semiconductor chip 16, the internal lead 13, the bonding wire 17, and the floating conductor 18 are accommodated in the package 10. For example, a mold resin is used for the package 10. A radiation element 15 is disposed on the upper surface of the package 10. The radiating element 15 is composed of a conductive film having a square or rectangular planar shape, for example, and operates as a patch antenna. The radiating element 15 is connected to the floating conductor 18 by a wiring 19 arranged in the package 10. Thereby, the radiating element 15 is capacitively coupled to the ground conductor 13G.

絶縁被覆層２１が、パッケージ１０の上面、及び放射素子１５を被覆している。絶縁被覆層２１には、例えば絶縁性の樹脂が用いられる。外部遮蔽層２０が、パッケージ１０及び絶縁被覆層２１の外側に配置されている。例えば、外部遮蔽層２０は、パッケージ１０及び絶縁被覆層２１の外側の表面を覆う。外部遮蔽層２０には、例えば銅等の導電材料が用いられる。外部遮蔽層２０は、グランド端子１１Ｇに電気的に接続されており、他の外部リード１１からは電気的に絶縁されている。   An insulating coating layer 21 covers the upper surface of the package 10 and the radiation element 15. For example, an insulating resin is used for the insulating coating layer 21. The external shielding layer 20 is disposed outside the package 10 and the insulating coating layer 21. For example, the outer shielding layer 20 covers the outer surfaces of the package 10 and the insulating coating layer 21. For the external shielding layer 20, for example, a conductive material such as copper is used. The external shielding layer 20 is electrically connected to the ground terminal 11 </ b> G and is electrically insulated from other external leads 11.

図２に、グランド導体１３Ｇ、浮遊導体１８、放射素子１５、及び外部遮蔽層２０の等価回路図を示す。グランド導体１３Ｇが、キャパシタ２３を介して浮遊導体１８に接続されている。キャパシタ２３は、図１Ｂに示したグランド導体１３Ｇと、浮遊導体１８との間の間隙に起因して生じる静電容量に基づく。   FIG. 2 shows an equivalent circuit diagram of the ground conductor 13G, the floating conductor 18, the radiating element 15, and the external shielding layer 20. The ground conductor 13G is connected to the floating conductor 18 via the capacitor 23. The capacitor 23 is based on the capacitance generated due to the gap between the ground conductor 13G shown in FIG. 1B and the floating conductor 18.

半導体チップ１６（図１Ｂ）に形成された集積回路で発生したノイズ電流が、グランド導体１３Ｇ、キャパシタ２３、浮遊導体１８を介して放射素子１５に流入し、放射素子１５から電磁波が放射される。放射素子１５から放射された電磁波は、外部遮蔽層２０で遮蔽される。このように、グランド導体１３Ｇに生じたノイズ電流が、放射素子１５により電磁エネルギに変換される。放射素子１５から放射された電磁エネルギは、外部遮蔽層２０により外部に放射されないため、最終的には半導体装置内で消費される。その結果、半導体装置全体として、ノイズレベルの低減が図られる。   Noise current generated in the integrated circuit formed on the semiconductor chip 16 (FIG. 1B) flows into the radiating element 15 through the ground conductor 13G, the capacitor 23, and the floating conductor 18, and electromagnetic waves are radiated from the radiating element 15. The electromagnetic wave radiated from the radiating element 15 is shielded by the external shielding layer 20. Thus, the noise current generated in the ground conductor 13G is converted into electromagnetic energy by the radiating element 15. Since the electromagnetic energy radiated from the radiating element 15 is not radiated to the outside by the external shielding layer 20, it is eventually consumed in the semiconductor device. As a result, the noise level of the entire semiconductor device can be reduced.

実施例１では、外部遮蔽層２０がパッケージ１０及び絶縁被覆層２１からなる本体の六面すべてを覆っている。すなわち、放射素子１５から見て全方位に外部遮蔽層２０が配置されている。この構成に代えて、外部遮蔽層２０が本体の一部分のみを覆う構成としてもよい。例えば、本体の上面（絶縁被覆層２１の上面）のみを覆うようにしてもよいし、本体の上面と側面とを覆うようにしてもよい。この場合、半導体チップ１６から遠ざかる向きに、放射素子１５から放射された電磁波が外部遮蔽層２０で遮蔽される。   In the first embodiment, the outer shielding layer 20 covers all six surfaces of the main body including the package 10 and the insulating coating layer 21. That is, the external shielding layer 20 is disposed in all directions as viewed from the radiation element 15. Instead of this configuration, the external shielding layer 20 may cover only a part of the main body. For example, only the upper surface of the main body (the upper surface of the insulating coating layer 21) may be covered, or the upper surface and side surfaces of the main body may be covered. In this case, the electromagnetic wave radiated from the radiating element 15 is shielded by the external shielding layer 20 in a direction away from the semiconductor chip 16.

一般的に、電磁的ノイズをグランド導体１３Ｇに帰還させることにより、ノイズレベル
の低減を図ることができる。ところが、グランド導体１３Ｇの電位が安定していない場合、グランド導体１３Ｇに帰還されたノイズが、グランド電位を共有する他の回路に悪影響を及ぼす場合がある。効果的なノイズ対策を行うには、ノイズエネルギそのものを消失させることが有効である。上述の実施例１では、ノイズエネルギが電磁エネルギとして放射されるため、グランド導体１３Ｇの電位が安定していない場合であっても、ノイズレベルの低減を図ることが可能である。例えば、実施例１による半導体装置を、携帯情報端末のプリント基板に実装する場合に、ノイズ低減の顕著な効果が得られる。 Generally, the noise level can be reduced by returning electromagnetic noise to the ground conductor 13G. However, when the potential of the ground conductor 13G is not stable, noise fed back to the ground conductor 13G may adversely affect other circuits sharing the ground potential. In order to take effective noise countermeasures, it is effective to eliminate noise energy itself. In the above-described first embodiment, since noise energy is radiated as electromagnetic energy, it is possible to reduce the noise level even when the potential of the ground conductor 13G is not stable. For example, when the semiconductor device according to the first embodiment is mounted on a printed circuit board of a portable information terminal, a remarkable effect of noise reduction can be obtained.

キャパシタ２３の静電容量、放射素子１５の形状及び寸法は、除去すべきノイズの周波数帯の電磁波を効率よく放射させることができるように決定することが好ましい。例えば、半導体チップ１６に形成されている集積回路の動作周波数に相当する電磁波を効率よく放射させることができるように、キャパシタ２３の静電容量、放射素子１５の形状及び寸法が決定される。これにより、ノイズの除去効果を高めることができる。   The capacitance of the capacitor 23 and the shape and size of the radiating element 15 are preferably determined so that electromagnetic waves in the frequency band of noise to be removed can be efficiently radiated. For example, the capacitance of the capacitor 23 and the shape and size of the radiating element 15 are determined so that an electromagnetic wave corresponding to the operating frequency of the integrated circuit formed on the semiconductor chip 16 can be efficiently radiated. Thereby, the noise removal effect can be enhanced.

図１Ａ及び図１Ｂでは、パッケージ１０の２つの辺から外部リードが引き出されたスモールアウトラインパッケージ（ＳＯＰ）を示したが、上述の実施例１は、他の形態のパッケージ、例えば４つの辺から４方向に外部リードが引き出されたクワッドフラットパッケージ（ＱＦＰ）等にも適用することが可能である。   1A and 1B show a small outline package (SOP) in which external leads are drawn from two sides of the package 10. However, the first embodiment described above is a package of another form, for example, four from four sides. The present invention can also be applied to a quad flat package (QFP) in which external leads are drawn out in the direction.

実施例１では、外部遮蔽層２０に導電材料を用いたが、導電材料に代えて磁性材料、例えばフェライトを用いてもよい。磁性材料からなる外部遮蔽層２０も、放射素子１５から放射された電磁波を遮蔽することができる。外部遮蔽層２０に磁性材料を用いる場合には、外部遮蔽層２０をグランド導体１３Ｇに接続する必要はない。   In Embodiment 1, a conductive material is used for the outer shielding layer 20, but a magnetic material such as ferrite may be used instead of the conductive material. The external shielding layer 20 made of a magnetic material can also shield electromagnetic waves radiated from the radiating element 15. When a magnetic material is used for the external shielding layer 20, it is not necessary to connect the external shielding layer 20 to the ground conductor 13G.

［実施例２］
図３に、実施例２による半導体装置の斜視図を示す。以下、実施例１との相違点に着目して説明し、同一の構成については説明を省略する。 [Example 2]
FIG. 3 is a perspective view of a semiconductor device according to the second embodiment. Hereinafter, description will be made by paying attention to differences from the first embodiment, and description of the same configuration will be omitted.

実施例１では、放射素子１５（図１Ａ）が、正方形または長方形の平面形状を持つ導電膜で構成されており、パッチアンテナとして動作する。実施例２では、放射素子１５がスパイラル状の平面形状を有する。放射素子１５は、スパイラルアンテナとして動作する。スパイラルの形状及び寸法は、ノイズの周波数帯の電磁波を効率的に放射することができるように設計されている。なお、放射素子１５をモノポールアンテナで構成してもよい。   In Example 1, the radiating element 15 (FIG. 1A) is composed of a conductive film having a square or rectangular planar shape, and operates as a patch antenna. In the second embodiment, the radiating element 15 has a spiral planar shape. The radiating element 15 operates as a spiral antenna. The shape and dimensions of the spiral are designed so that electromagnetic waves in a noise frequency band can be efficiently radiated. The radiating element 15 may be a monopole antenna.

実施例２においても、実施例１と同様に、ノイズレベルの低減を図ることができる。   In the second embodiment, similarly to the first embodiment, the noise level can be reduced.

［実施例３］
図４に、実施例３による半導体装置の断面図を示す。以下、実施例１との相違点に着目して説明し、同一の構成については説明を省略する。 [Example 3]
FIG. 4 is a sectional view of a semiconductor device according to the third embodiment. Hereinafter, description will be made by paying attention to differences from the first embodiment, and description of the same configuration will be omitted.

実施例１では、半導体チップ１６と放射素子１５との間に、パッケージ１０の一部を構成するモールド樹脂のみが配置されていた。実施例３では、半導体チップ１６と放射素子１５との間に、内部遮蔽層２５が配置されている。内部遮蔽層２５の上に層間絶縁膜２６が配置されている。放射素子１５は、この層間絶縁膜２６に上に配置されている。内部遮蔽層２５は、外部遮蔽層２０と同様に導電材料で形成されており、外部遮蔽層２０に電気的に接続されている。浮遊導体１８と放射素子１５とを接続する配線１９は、内部遮蔽層２５に設けられた開口を通過する。   In the first embodiment, only the mold resin constituting a part of the package 10 is disposed between the semiconductor chip 16 and the radiating element 15. In the third embodiment, an internal shielding layer 25 is disposed between the semiconductor chip 16 and the radiating element 15. An interlayer insulating film 26 is disposed on the internal shielding layer 25. The radiating element 15 is disposed on the interlayer insulating film 26. The inner shielding layer 25 is made of a conductive material like the outer shielding layer 20 and is electrically connected to the outer shielding layer 20. The wiring 19 that connects the floating conductor 18 and the radiating element 15 passes through an opening provided in the internal shielding layer 25.

実施例３では、放射素子１５から半導体チップ１６に向かう電磁波が、内部遮蔽層２５で遮蔽される。このため、半導体チップ１６に形成されている集積回路が、放射素子１５
から放射される電磁波ノイズの影響を受けにくい。これにより、集積回路の、より安定な動作を確保することができる。 In the third embodiment, the electromagnetic wave traveling from the radiation element 15 toward the semiconductor chip 16 is shielded by the internal shielding layer 25. Therefore, the integrated circuit formed on the semiconductor chip 16 is connected to the radiating element 15.
Less susceptible to electromagnetic noise radiated from Thereby, a more stable operation of the integrated circuit can be ensured.

［実施例４］
図５に、実施例４による半導体装置の断面図を示す。以下、実施例１との相違点に着目して説明し、同一の構成については説明を省略する。実施例１では、図１Ｂに示したように、半導体チップ１６の機械的支持及び電気的接続のためにリードフレームを用いたが、実施例４では、リードフレームに代えてインターポーザが用いられる。 [Example 4]
FIG. 5 is a sectional view of a semiconductor device according to the fourth embodiment. Hereinafter, description will be made by paying attention to differences from the first embodiment, and description of the same configuration will be omitted. In the first embodiment, as shown in FIG. 1B, the lead frame is used for mechanical support and electrical connection of the semiconductor chip 16, but in the fourth embodiment, an interposer is used instead of the lead frame.

図５に示すように、インターポーザ３１に半導体チップ１６が接着されている。インターポーザ３１のチップ搭載面に、グランド導体３６、信号配線３７、浮遊導体１８等が形成されており、底面に、複数の半田ボール３５が配置されている。グランド導体３６及び信号配線３７は、それぞれ半導体チップ１６の対応するパッドに、ボンディングワイヤ１７により接続されている。インターポーザ３１のチップ搭載面、半導体チップ１６、及びボンディングワイヤ１７が、モールド樹脂３２で覆われている。インターポーザ３１及びモールド樹脂３２により、パッケージ１０が構成される。   As shown in FIG. 5, the semiconductor chip 16 is bonded to the interposer 31. A ground conductor 36, a signal wiring 37, a floating conductor 18 and the like are formed on the chip mounting surface of the interposer 31, and a plurality of solder balls 35 are disposed on the bottom surface. The ground conductor 36 and the signal wiring 37 are respectively connected to corresponding pads of the semiconductor chip 16 by bonding wires 17. The chip mounting surface of the interposer 31, the semiconductor chip 16, and the bonding wire 17 are covered with a mold resin 32. The package 10 is configured by the interposer 31 and the mold resin 32.

パッケージ１０の上面に放射素子１５が配置されている。放射素子１５は、配線１９により浮遊導体１８に接続されている。パッケージ１０の上面、及び放射素子１５が、絶縁被覆層２１で被覆されている。絶縁被覆層２１の表面、及びパッケージ１０の側面が、外部遮蔽層２０で覆われている。外部遮蔽層２０は、配線３８によりグランド導体３６に接続されている。なお、外部遮蔽層２０に磁性材料を用いる場合には、外部遮蔽層２０をグランド導体３６に接続する必要はない。   A radiation element 15 is disposed on the upper surface of the package 10. The radiating element 15 is connected to the floating conductor 18 by a wiring 19. The upper surface of the package 10 and the radiating element 15 are covered with an insulating coating layer 21. The surface of the insulating coating layer 21 and the side surface of the package 10 are covered with the external shielding layer 20. The external shielding layer 20 is connected to the ground conductor 36 by a wiring 38. When a magnetic material is used for the external shielding layer 20, it is not necessary to connect the external shielding layer 20 to the ground conductor 36.

実施例４においても、実施例１と同様に、ノイズレベルの低減を図ることができる。   In the fourth embodiment, similarly to the first embodiment, the noise level can be reduced.

［実施例５］
図６に、実施例５による半導体装置の断面図を示す。以下、図５に示した実施例４との相違点に着目して説明し、同一の構成については説明を省略する。実施例４では、図５に示したように、浮遊導体１８がインターポーザ３１に配置されていた。実施例５では、浮遊導体１８が半導体チップ１６内に配置されている。 [Example 5]
FIG. 6 is a sectional view of a semiconductor device according to the fifth embodiment. Hereinafter, description will be made by paying attention to differences from the fourth embodiment shown in FIG. 5, and description of the same configuration will be omitted. In Example 4, as shown in FIG. 5, the floating conductor 18 is disposed in the interposer 31. In the fifth embodiment, the floating conductor 18 is disposed in the semiconductor chip 16.

半導体チップ１６内に配置されているグランド導体４０が、パッド、及びボンディングワイヤ４２により、インターポーザ３１上のグランド導体３６に接続されている。浮遊導体１８は、半導体チップ１６内のグランド導体４０に容量結合している。また、浮遊導体１８は、パッド４１及び配線１９により、放射素子１５に接続されている。   A ground conductor 40 disposed in the semiconductor chip 16 is connected to a ground conductor 36 on the interposer 31 by a pad and a bonding wire 42. The floating conductor 18 is capacitively coupled to the ground conductor 40 in the semiconductor chip 16. The floating conductor 18 is connected to the radiating element 15 by a pad 41 and a wiring 19.

実施例５では、図２に示したキャパシタ２３が、半導体チップ１６内に配置される。実施例５においても、実施例４と同様に、ノイズレベルの低減を図ることができる。   In the fifth embodiment, the capacitor 23 illustrated in FIG. 2 is disposed in the semiconductor chip 16. In the fifth embodiment, similarly to the fourth embodiment, the noise level can be reduced.

以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。   Although the present invention has been described with reference to the embodiments, the present invention is not limited thereto. It will be apparent to those skilled in the art that various modifications, improvements, combinations, and the like can be made.

１０ パッケージ
１１ 外部リード
１１Ｇ グランド端子
１２ ダイパッド
１３ 内部リード
１３Ｇ グランド導体
１５ 放射素子
１６ 半導体チップ（ダイ）
１７ ボンディングワイヤ
１８ 浮遊導体
１９ 配線
２０ 外部遮蔽層
２１ 絶縁被覆層
２３ キャパシタ
２５ 内部遮蔽層
２６ 層間絶縁膜
３１ インターポーザ
３２ モールド樹脂
３５ 半田ボール
３６ グランド導体
３７ 信号配線
３８ 配線
４０ グランド導体
４１ パッド
４２ ボンディングワイヤ 10 Package 11 External lead 11G Ground terminal 12 Die pad 13 Internal lead 13G Ground conductor 15 Radiating element 16 Semiconductor chip (die)
17 Bonding wire 18 Floating conductor 19 Wiring 20 External shielding layer 21 Insulating coating layer 23 Capacitor 25 Internal shielding layer 26 Interlayer insulating film 31 Interposer 32 Mold resin 35 Solder ball 36 Ground conductor 37 Signal wiring 38 Wiring 40 Ground conductor 41 Pad 42 Bonding wire

Claims (5)

集積回路が形成されている半導体チップと、
前記集積回路で発生したノイズ電流が流入することにより、電磁波を放射する放射素子と、
前記放射素子から放射された電磁波を遮蔽する外部遮蔽層と
を有する半導体装置。 A semiconductor chip on which an integrated circuit is formed;
A radiating element that radiates electromagnetic waves when noise current generated in the integrated circuit flows, and
A semiconductor device having an external shielding layer for shielding electromagnetic waves radiated from the radiation element. さらに、
前記集積回路との電気信号の入出力を行う複数の信号端子と、
前記集積回路にグランド電位を与えるグランド端子と、
前記グランド端子に接続されたグランド導体と
を有し、
前記放射素子は、前記グランド導体と容量結合している請求項１に記載の半導体装置。 further,
A plurality of signal terminals for inputting and outputting electrical signals to and from the integrated circuit;
A ground terminal for applying a ground potential to the integrated circuit;
A ground conductor connected to the ground terminal;
The semiconductor device according to claim 1, wherein the radiating element is capacitively coupled to the ground conductor. さらに、前記放射素子と前記半導体チップとの間に配置され、前記放射素子から放射されて前記半導体チップに向かう電磁波を遮蔽する内部遮蔽層を有する請求項１または２に記載の半導体装置。   The semiconductor device according to claim 1, further comprising an internal shielding layer that is disposed between the radiating element and the semiconductor chip and shields an electromagnetic wave radiated from the radiating element toward the semiconductor chip. さらに、
前記半導体チップを収容するパッケージと、
前記パッケージの少なくとも一部の表面を被覆する絶縁被覆層と
を有し、
前記放射素子が前記パッケージの外側に配置されており、
前記絶縁被覆層が、前記パッケージの表面、及び前記放射素子を被覆しており、
前記外部遮蔽層が前記パッケージ及び前記絶縁被覆層の外側に配置されている請求項１乃至３のいずれか１項に記載の半導体装置。 further,
A package containing the semiconductor chip;
An insulating coating layer covering at least a part of the surface of the package;
The radiating element is disposed outside the package;
The insulating coating layer covers the surface of the package and the radiating element;
4. The semiconductor device according to claim 1, wherein the external shielding layer is disposed outside the package and the insulating coating layer. 5. 前記外部遮蔽層が、前記放射素子から見て全方位に配置されている請求項４に記載の半導体装置。   The semiconductor device according to claim 4, wherein the external shielding layer is arranged in all directions when viewed from the radiation element.
JP2014024131A 2014-02-12 2014-02-12 Semiconductor device Active JP6244958B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014024131A JP6244958B2 (en) 2014-02-12 2014-02-12 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014024131A JP6244958B2 (en) 2014-02-12 2014-02-12 Semiconductor device

Publications (2)

Publication Number Publication Date
JP2015153803A true JP2015153803A (en) 2015-08-24
JP6244958B2 JP6244958B2 (en) 2017-12-13

Family

ID=53895795

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014024131A Active JP6244958B2 (en) 2014-02-12 2014-02-12 Semiconductor device

Country Status (1)

Country Link
JP (1) JP6244958B2 (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108255247A (en) * 2018-03-22 2018-07-06 京东方科技集团股份有限公司 Display module and display device
JPWO2018155162A1 (en) * 2017-02-23 2019-12-12 株式会社村田製作所 Electronic component with shield plate and shield plate for electronic component
US10811344B2 (en) 2018-04-27 2020-10-20 Renesas Electronics Corporation Electronic device
JP2020178016A (en) * 2019-04-17 2020-10-29 富士通株式会社 Integrated circuit package

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10284873A (en) * 1997-04-04 1998-10-23 Hitachi Ltd Semiconductor integrated circuit device and ic card, and lead frame used for manufacturing the device
JP2001211047A (en) * 2000-01-28 2001-08-03 Hitachi Koki Co Ltd Printed board
JP2009081175A (en) * 2007-09-25 2009-04-16 Hitachi Ltd Multilayer wiring board
JP2010182742A (en) * 2009-02-03 2010-08-19 Sony Corp Radiation level reducing device
WO2011111314A1 (en) * 2010-03-08 2011-09-15 日本電気株式会社 Wiring substrate, electronic device, and noise shielding method
JP2013539218A (en) * 2010-08-26 2013-10-17 コンティ テミック マイクロエレクトロニック ゲゼルシャフト ミット ベシュレンクテル ハフツング Multi-plane printed wiring board for use in high frequency

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10284873A (en) * 1997-04-04 1998-10-23 Hitachi Ltd Semiconductor integrated circuit device and ic card, and lead frame used for manufacturing the device
JP2001211047A (en) * 2000-01-28 2001-08-03 Hitachi Koki Co Ltd Printed board
JP2009081175A (en) * 2007-09-25 2009-04-16 Hitachi Ltd Multilayer wiring board
JP2010182742A (en) * 2009-02-03 2010-08-19 Sony Corp Radiation level reducing device
WO2011111314A1 (en) * 2010-03-08 2011-09-15 日本電気株式会社 Wiring substrate, electronic device, and noise shielding method
JP2013539218A (en) * 2010-08-26 2013-10-17 コンティ テミック マイクロエレクトロニック ゲゼルシャフト ミット ベシュレンクテル ハフツング Multi-plane printed wiring board for use in high frequency

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2018155162A1 (en) * 2017-02-23 2019-12-12 株式会社村田製作所 Electronic component with shield plate and shield plate for electronic component
CN108255247A (en) * 2018-03-22 2018-07-06 京东方科技集团股份有限公司 Display module and display device
US10811344B2 (en) 2018-04-27 2020-10-20 Renesas Electronics Corporation Electronic device
JP2020178016A (en) * 2019-04-17 2020-10-29 富士通株式会社 Integrated circuit package
JP7298265B2 (en) 2019-04-17 2023-06-27 富士通株式会社 integrated circuit package

Also Published As

Publication number Publication date
JP6244958B2 (en) 2017-12-13

Similar Documents

Publication Publication Date Title
US10206274B2 (en) Printed circuit board
JP5730159B2 (en) Antenna board and antenna module
US20190162769A1 (en) Electromagnetic interference (emi) evaluation system for image sensors
TW201412036A (en) High-frequency circuit module
TWI605564B (en) Package structure and method for fabricating the same
US10244668B2 (en) Heat dissipating structure and electronic apparatus
US9406622B2 (en) Electronic circuit and semiconductor component
JP6244958B2 (en) Semiconductor device
US9484311B2 (en) Chip package and packaging method
US20190131712A1 (en) Wireless device
JP5686232B1 (en) Antenna device and communication terminal device
JP2011187812A (en) High-frequency module
US11245184B2 (en) Antenna device and electrical appliance
US10076022B2 (en) Noise reducing electronic component
JP2007005477A (en) Noise removal method by underfill
WO2019232749A1 (en) Integrated circuit
KR101535914B1 (en) Semiconductor package, circuit module having emi shield structure and circuit system comprising the same
JP2010205797A (en) Shield structure of electronic circuit
JP2008311379A (en) Semiconductor device
US20220159834A1 (en) Module
JP2018056356A (en) Semiconductor device
JP2011192709A (en) Semiconductor device
KR20100118349A (en) Electronic apparatus having electro-magnetic interference shielding
TWI405518B (en) Electronic apparatus with flexible board
KR101174817B1 (en) Package for embedding rf semiconductor chip

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20161109

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170911

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171017

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171030

R150 Certificate of patent or registration of utility model

Ref document number: 6244958

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150