JP2015109478A - Storage device - Google Patents

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富士雄 舛岡
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Abstract

PROBLEM TO BE SOLVED: To provide a memory having a storage device which can perform reset by using a reset gate and has a resistance variable layer.SOLUTION: A semiconductor device comprises: a columnar phase change layer 501; a reset gate insulation film 502 which surrounds the columnar phase change layer; and a reset gate 503 which surrounds the reset gate insulation film. The columnar phase change layer and the reset gate are electrically insulated from each other. The reset gate extends in a direction perpendicular to a standing direction of the columnar phase change layer.

Description

本発明は記憶装置に関する。   The present invention relates to a storage device.

近年、相変化メモリが開発されている（例えば、特許文献１を参照）。相変化メモリは、メモリセルの情報記憶素子の抵抗を変化記録することにより、情報を記憶する。   In recent years, phase change memories have been developed (see, for example, Patent Document 1). The phase change memory stores information by changing and recording the resistance of the information storage element of the memory cell.

セルトランジスタをオンすることによりビット線とソース線間に電流を流すと、高抵抗素子のヒーターで熱が発生し、このヒーターに接するカルコゲナイドガラス（ＧＳＴ：Ｇｅ２Ｓｂ２Ｔｅ５）を融解し、状態を遷移させるメカニズムである。高温（高電流）で融解し高速で冷やす（電流を止める）とアモルファス状態（Ｒｅｓｅｔ動作）になり、比較的低い高温（低電流）で融解しゆっくり冷やす（電流を徐々に減らす）と結晶化する（Ｓｅｔ動作）。これにより読み出し時、ビット線―ソース線間に流れる電流が多い（低抵抗＝結晶状態）場合と、少ない場合（高抵抗＝アモルファス）で、０、１情報の判断をする（例えば、特許文献１を参照）。   When a current is passed between the bit line and the source line by turning on the cell transistor, heat is generated by the heater of the high resistance element, and the chalcogenide glass (GST: Ge2Sb2Te5) in contact with the heater is melted to change the state. It is. When it melts at high temperature (high current) and cools at high speed (stops current), it becomes amorphous (Reset operation), and when it melts at relatively low temperature (low current) and cools slowly (current is gradually reduced), it crystallizes. (Set operation). As a result, 0 or 1 information is judged when the current flowing between the bit line and the source line is large (low resistance = crystalline state) and when the current is small (high resistance = amorphous) (for example, Patent Document 1). See).

この場合、例えばＲｅｓｅｔ電流が２００ｕＡと非常に多い。この様にＲｅｓｅｔ電流を大きく、この電流をセルトランジスタに流すためには、メモリセルサイズが非常に大きくなる。大きな電流を流すためには、バイポーラトランジスタやダイオードの選択素子を用いることができる（例えば、特許文献１を参照）。   In this case, for example, the Reset current is very large as 200 uA. In this way, in order to increase the Reset current and flow this current through the cell transistor, the memory cell size becomes very large. In order to flow a large current, a selection element such as a bipolar transistor or a diode can be used (for example, see Patent Document 1).

ダイオードは二端子素子であるので、メモリセルを選択するためには、一本のソース線を選択すると一本のソース線に接続された全てのメモリセルの電流が一本のソース線に流れることとなる。従って、ソース線の抵抗でのＩＲドロップが大きくなる。   Since the diode is a two-terminal element, in order to select a memory cell, when one source line is selected, the current of all the memory cells connected to one source line flows to one source line. It becomes. Therefore, the IR drop at the resistance of the source line becomes large.

一方、バイポーラトランジスタは三端子素子であるが、ゲートに電流が流れるので、ワード線に多くのトランジスタを接続することが難しい。   On the other hand, a bipolar transistor is a three-terminal element, but since a current flows through the gate, it is difficult to connect many transistors to the word line.

基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている（例えば、特許文献２を参照）。基板に対してソース、ゲート、ドレインが垂直方向に配置されているため、小さいセル面積を実現することができる。   A Surrounding Gate Transistor (hereinafter referred to as “SGT”) having a structure in which a source, a gate, and a drain are arranged in a vertical direction with respect to a substrate and a gate electrode surrounds a columnar semiconductor layer has been proposed (for example, Patent Document 2). reference). Since the source, gate, and drain are arranged in the vertical direction with respect to the substrate, a small cell area can be realized.

特開２０１２−２０４４０４号公報JP 2012-204404 A 特開２００４−３５６３１４号公報JP 2004-356314 A

そこで、リセットゲートを用いてリセットを行うことができる、抵抗が変化する層を有する記憶装置を有するメモリを提供することを目的とする。   In view of the above, an object is to provide a memory including a memory device having a layer whose resistance can be changed, which can be reset using a reset gate.

本発明の第１の観点に係る記憶装置は、
柱状の相変化層と、
前記柱状の相変化層を取り囲むリセットゲート絶縁膜と、
前記リセットゲート絶縁膜を取り囲むリセットゲートと、
を有し、
前記柱状の相変化層と前記リセットゲートとは電気的に絶縁されており、
前記リセットゲートは前記柱状の相変化層の起立方向に垂直な方向に延在している、
ことを特徴とする。 The storage device according to the first aspect of the present invention provides:
A columnar phase change layer;
A reset gate insulating film surrounding the columnar phase change layer;
A reset gate surrounding the reset gate insulating film;
Have
The columnar phase change layer and the reset gate are electrically insulated,
The reset gate extends in a direction perpendicular to the rising direction of the columnar phase change layer,
It is characterized by that.

前記柱状の相変化層の下部に、下部電極を有する、ことが好ましい。   It is preferable to have a lower electrode under the columnar phase change layer.

前記リセットゲートは、窒化チタンからなる、ことが好ましい。   The reset gate is preferably made of titanium nitride.

前記リセットゲート絶縁膜は、窒化膜からなる、ことが好ましい。   The reset gate insulating film is preferably made of a nitride film.

前記下部電極は、窒化チタンからなる、ことが好ましい。   The lower electrode is preferably made of titanium nitride.

前記リセットゲートに前記柱状の相変化層の起立方向に垂直な方向に電流を流すことにより、前記柱状の相変化層のリセットを行う、ことが好ましい。   It is preferable that the columnar phase change layer is reset by passing a current through the reset gate in a direction perpendicular to the rising direction of the columnar phase change layer.

本発明によれば、リセットゲートを用いてリセットを行うことができる、抵抗が変化する層を有する記憶装置を有するメモリを提供することができる。   According to the present invention, it is possible to provide a memory including a memory device having a layer whose resistance can be changed, which can be reset using a reset gate.

柱状の抵抗が変化する層と、前記柱状の抵抗が変化する層を取り囲むリセットゲート絶縁膜と、前記リセットゲート絶縁膜を取り囲むリセットゲートと、を有することにより、リセットゲートに電流を流すことで、ヒーターであるリセットゲートで熱が発生し、このヒーターに接するカルコゲナイドガラス（ＧＳＴ：Ｇｅ２Ｓｂ２Ｔｅ５）を融解し、状態を遷移させることができる。   By having a layer in which the columnar resistance is changed, a reset gate insulating film surrounding the layer in which the columnar resistance is changed, and a reset gate surrounding the reset gate insulating film, a current is passed through the reset gate, Heat is generated at the reset gate, which is a heater, and the chalcogenide glass (GST: Ge2Sb2Te5) in contact with the heater can be melted to change the state.

リセットゲートが柱状の抵抗が変化する層を取り囲む構造のため、柱状の抵抗が変化する層が熱しやすい。   Since the reset gate surrounds the layer in which the columnar resistance varies, the layer in which the columnar resistance varies changes easily.

リセットゲートに電流を流すことでリセットを行うため、選択素子に大電流を流す必要はなく、選択素子は、セット動作用の低電流を流すことができればよい。   Since the reset is performed by flowing a current through the reset gate, it is not necessary to flow a large current through the selection element, and the selection element only needs to be able to flow a low current for the set operation.

（ａ）は本発明に係る記憶装置の鳥瞰図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a bird's-eye view of the memory | storage device based on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る記憶装置の平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view of the memory | storage device based on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る記憶装置の平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view of the memory | storage device based on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る記憶装置の平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view of the memory | storage device based on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the memory | storage device based on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the memory | storage device based on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the memory | storage device based on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the memory | storage device based on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the memory | storage device based on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the memory | storage device based on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). 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(C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the memory | storage device based on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the memory | storage device based on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the memory | storage device based on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). 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(C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the memory | storage device based on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the memory | storage device based on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the memory | storage device based on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the memory | storage device based on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the memory | storage device based on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the memory | storage device based on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the memory | storage device based on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the memory | storage device based on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the memory | storage device based on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the memory | storage device based on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the memory | storage device based on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the memory | storage device based on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the memory | storage device based on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the memory | storage device based on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the memory | storage device based on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the memory | storage device based on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a). （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the memory | storage device based on this invention. (B) is sectional drawing in the X-X 'line | wire of (a). (C) is sectional drawing in the Y-Y 'line | wire of (a).

以下に記憶装置の構造を図１に示す。   The structure of the storage device is shown in FIG.

柱状の抵抗が変化する層５０１と、前記柱状の抵抗が変化する層５０１を取り囲むリセットゲート絶縁膜５０２と、前記リセットゲート絶縁膜５０２を取り囲むリセットゲート５０３と、を有する。   It has a layer 501 in which the columnar resistance changes, a reset gate insulating film 502 surrounding the layer 501 in which the columnar resistance changes, and a reset gate 503 surrounding the reset gate insulating film 502.

柱状の抵抗が変化する層５０１は、カルコゲナイドガラス（ＧＳＴ：Ｇｅ２Ｓｂ２Ｔｅ５）であることが好ましい。   The layer 501 in which the columnar resistance changes is preferably chalcogenide glass (GST: Ge2Sb2Te5).

前記柱状の抵抗が変化する層５０１の下部に、下部電極５０４を有する。   A lower electrode 504 is provided below the layer 501 in which the columnar resistance changes.

前記リセットゲート５０３は、電流が流れて発熱する材料であればよい。窒化チタンであることが好ましい。   The reset gate 503 may be any material that generates heat when a current flows. Titanium nitride is preferred.

前記リセットゲート絶縁膜５０２は、熱伝導性がよい絶縁膜であればよい。窒化膜であることが好ましい。   The reset gate insulating film 502 may be an insulating film having good thermal conductivity. A nitride film is preferred.

前記下部電極５０４は、電流が流れて発熱する材料であればよい。窒化チタンであることが好ましい。   The lower electrode 504 may be any material that generates heat when a current flows. Titanium nitride is preferred.

前記リセットゲート５０３に電流を流すことにより、ヒーターであるリセットゲート５０３で熱が発生し、このヒーターに接する柱状の抵抗が変化する層５０１を融解し、状態を遷移させることができる。   By supplying a current to the reset gate 503, heat is generated in the reset gate 503, which is a heater, and the layer 501 in which the columnar resistance in contact with the heater is changed can be melted to change the state.

図２は本発明の半導体装置であるメモリセルを一行一列目と、一行三列目、二行一列目と、二行三列目に配置し、ソース線を相互に接続するためにコンタクト電極、コンタクト配線を有するコンタクト装置を一行二列目と二行二列目に配置している。   FIG. 2 shows a memory cell as a semiconductor device of the present invention arranged in a first row, a first column, a first row, a third column, a second row, a first column, and a second row, a third column, and contact electrodes for connecting source lines to each other, Contact devices having contact wiring are arranged in the first row, second column, and second row, second column.

二行一列目のメモリセルは、半導体基板１０１上に形成されたフィン状半導体層１０４と、前記フィン状半導体層１０４の周囲に形成された第１の絶縁膜１０６と、前記フィン状半導体層１０４上に形成された前記第１の柱状半導体層１２９と、前記フィン状半導体層１０４に直交する方向の前記第１の柱状半導体層１２９の幅は前記フィン状半導体層１０４に直交する方向の前記フィン状半導体層１０４の幅と同じであって、第１の柱状半導体層１２９と、前記第１の柱状半導体層１２９の周囲に形成されたゲート絶縁膜１６２と、前記ゲート絶縁膜１６２の周囲に形成された金属からなるゲート電極１６８ａと、前記ゲート電極１６８ａに接続された金属からなるゲート配線１６８ｂと、前記ゲート電極１６８ａと前記ゲート配線１６８ｂの周囲と底部に形成された前記ゲート絶縁膜１６２と、前記ゲート配線１６８ｂは前記フィン状半導体層１０４に直交する方向に延在するのであって、前記ゲート電極１６８ａの外側の幅と前記ゲート配線１６８ｂの幅は同じであって、前記第１の柱状半導体層１２９の上部に形成された第１の拡散層３０２と、前記第１の柱状半導体層１２９の下部に形成された前記第２の拡散層１４３ａと、前記第２の拡散層１４３ａは前記フィン状半導体層１０４に更に形成されている。   The memory cell in the second row and the first column includes a fin-like semiconductor layer 104 formed on the semiconductor substrate 101, a first insulating film 106 formed around the fin-like semiconductor layer 104, and the fin-like semiconductor layer 104. The first columnar semiconductor layer 129 formed thereon and the width of the first columnar semiconductor layer 129 in the direction orthogonal to the fin-shaped semiconductor layer 104 are the fins in the direction orthogonal to the fin-shaped semiconductor layer 104. The first columnar semiconductor layer 129, the gate insulating film 162 formed around the first columnar semiconductor layer 129, and the gate insulating film 162. A gate electrode 168a made of the formed metal, a gate wiring 168b made of a metal connected to the gate electrode 168a, and the gate electrode 168a and the gate wiring 168 The gate insulating film 162 and the gate wiring 168b formed on the periphery and the bottom of the gate electrode 168b extend in a direction perpendicular to the fin-like semiconductor layer 104, and the width outside the gate electrode 168a and the gate wiring 168b has the same width, and the first diffusion layer 302 formed above the first columnar semiconductor layer 129 and the second diffusion layer formed below the first columnar semiconductor layer 129. The layer 143 a and the second diffusion layer 143 a are further formed on the fin-like semiconductor layer 104.

前記第１の拡散層３０２上に、下部電極１７５ａ、柱状の抵抗が変化する層１７６ａ、リセットゲート絶縁膜１８２、リセットゲート１８３ａを有する。   On the first diffusion layer 302, a lower electrode 175a, a columnar resistance changing layer 176a, a reset gate insulating film 182 and a reset gate 183a are provided.

二行三列目のメモリセルは、半導体基板１０１上に形成されたフィン状半導体層１０４と、前記フィン状半導体層１０４の周囲に形成された第１の絶縁膜１０６と、前記フィン状半導体層１０４上に形成された前記第１の柱状半導体層１３１と、前記フィン状半導体層１０４に直交する方向の前記第１の柱状半導体層１３１の幅は前記フィン状半導体層１０４に直交する方向の前記フィン状半導体層１０４の幅と同じであって、第１の柱状半導体層１３１と、前記第１の柱状半導体層１３１の周囲に形成されたゲート絶縁膜１６３と、前記ゲート絶縁膜１６３の周囲に形成された金属からなるゲート電極１７０ａと、前記ゲート電極１７０ａに接続された金属からなるゲート配線１７０ｂと、前記ゲート電極１７０ａと前記ゲート配線１７０ｂの周囲と底部に形成された前記ゲート絶縁膜１６３と、前記ゲート配線１７０ｂは前記フィン状半導体層１０４に直交する方向に延在するのであって、前記ゲート電極１７０ａの外側の幅と前記ゲート配線１７０ｂの幅は同じであって、前記第１の柱状半導体層１３１の上部に形成された第１の拡散層３０４と、前記第１の柱状半導体層１３１の下部に形成された前記第２の拡散層１４３ａと、前記第２の拡散層１４３ａは前記フィン状半導体層１０４に更に形成されている。   The memory cell in the second row and the third column includes a fin-like semiconductor layer 104 formed on the semiconductor substrate 101, a first insulating film 106 formed around the fin-like semiconductor layer 104, and the fin-like semiconductor layer. The width of the first columnar semiconductor layer 131 formed on the first columnar semiconductor layer 131 and the direction of the first columnar semiconductor layer 131 perpendicular to the fin-shaped semiconductor layer 104 is the width of the first columnar semiconductor layer 131 perpendicular to the fin-shaped semiconductor layer 104. The width of the fin-shaped semiconductor layer 104 is the same as that of the first columnar semiconductor layer 131, the gate insulating film 163 formed around the first columnar semiconductor layer 131, and the gate insulating film 163. The formed gate electrode 170a made of metal, the gate wiring 170b made of metal connected to the gate electrode 170a, the gate electrode 170a and the gate wiring 170 The gate insulating film 163 and the gate wiring 170b formed on the periphery and the bottom of the substrate extend in a direction perpendicular to the fin-like semiconductor layer 104, and the width outside the gate electrode 170a and the gate wiring The width of 170 b is the same, and the first diffusion layer 304 formed above the first columnar semiconductor layer 131 and the second diffusion formed below the first columnar semiconductor layer 131. The layer 143 a and the second diffusion layer 143 a are further formed on the fin-like semiconductor layer 104.

前記第１の拡散層３０４上に、下部電極１７５ｂ、柱状の抵抗が変化する層１７６ｂ、リセットゲート絶縁膜１８２、リセットゲート１８３ｂを有する。   On the first diffusion layer 304, a lower electrode 175b, a columnar resistance changing layer 176b, a reset gate insulating film 182 and a reset gate 183b are provided.

柱状の抵抗が変化する層１７６ａ上部と、柱状の抵抗が変化する層１７６ｂ上部は、ビット線１８８ａにより接続される。   The upper portion of the layer 176a in which the columnar resistance changes and the upper portion of the layer 176b in which the columnar resistance changes are connected by a bit line 188a.

一行一列目のメモリセルは、半導体基板１０１上に形成されたフィン状半導体層１０５と、前記フィン状半導体層１０５の周囲に形成された第１の絶縁膜１０６と、前記フィン状半導体層１０５上に形成された前記第１の柱状半導体層１３２と、前記フィン状半導体層１０５に直交する方向の前記第１の柱状半導体層１３２の幅は前記フィン状半導体層１０５に直交する方向の前記フィン状半導体層１０５の幅と同じであって、第１の柱状半導体層１３２と、前記第１の柱状半導体層１３２の周囲に形成されたゲート絶縁膜１６２と、前記ゲート絶縁膜１６２の周囲に形成された金属からなるゲート電極１６８ａと、前記ゲート電極１６８ａに接続された金属からなるゲート配線１６８ｂと、前記ゲート電極１６８ａと前記ゲート配線１６８ｂの周囲と底部に形成された前記ゲート絶縁膜１６２と、前記ゲート配線１６８ｂは前記フィン状半導体層１０５に直交する方向に延在するのであって、前記ゲート電極１６８ａの外側の幅と前記ゲート配線１６８ｂの幅は同じであって、前記第１の柱状半導体層１３２の上部に形成された第１の拡散層３０５と、前記第１の柱状半導体層１３２の下部に形成された前記第２の拡散層１４３ｂと、前記第２の拡散層１４３ｂは前記フィン状半導体層１０５に更に形成されている。   The memory cell in the first row and the first column includes a fin-like semiconductor layer 105 formed on the semiconductor substrate 101, a first insulating film 106 formed around the fin-like semiconductor layer 105, and the fin-like semiconductor layer 105. The width of the first columnar semiconductor layer 132 formed in the direction perpendicular to the fin-shaped semiconductor layer 105 and the width of the first columnar semiconductor layer 132 in the direction orthogonal to the fin-shaped semiconductor layer 105 are The width of the semiconductor layer 105 is the same, and the first columnar semiconductor layer 132, the gate insulating film 162 formed around the first columnar semiconductor layer 132, and the gate insulating film 162 are formed. A gate electrode 168a made of a metal, a gate wiring 168b made of a metal connected to the gate electrode 168a, a gate electrode 168a and the gate wiring 168 The gate insulating film 162 and the gate wiring 168b formed on the periphery and bottom of the gate electrode extend in a direction perpendicular to the fin-like semiconductor layer 105, and the width outside the gate electrode 168a and the gate wiring 168b has the same width, and the first diffusion layer 305 formed above the first columnar semiconductor layer 132 and the second diffusion formed below the first columnar semiconductor layer 132. The layer 143 b and the second diffusion layer 143 b are further formed on the fin-like semiconductor layer 105.

前記第１の拡散層３０５上に、下部電極１７５ｃ、柱状の抵抗が変化する層１７６ｃ、リセットゲート絶縁膜１８２、リセットゲート１８３ａを有する。   On the first diffusion layer 305, a lower electrode 175 c, a columnar resistance changing layer 176 c, a reset gate insulating film 182, and a reset gate 183 a are provided.

一行三列目のメモリセルは、半導体基板１０１上に形成されたフィン状半導体層１０５と、前記フィン状半導体層１０５の周囲に形成された第１の絶縁膜１０６と、前記フィン状半導体層１０５上に形成された前記第１の柱状半導体層１３４と、前記フィン状半導体層１０５に直交する方向の前記第１の柱状半導体層１３４の幅は前記フィン状半導体層１０５に直交する方向の前記フィン状半導体層１０５の幅と同じであって、第１の柱状半導体層１３４と、前記第１の柱状半導体層１３４の周囲に形成されたゲート絶縁膜１６３と、前記ゲート絶縁膜１６３の周囲に形成された金属からなるゲート電極１７０ａと、前記ゲート電極１７０ａに接続された金属からなるゲート配線１７０ｂと、前記ゲート電極１７０ａと前記ゲート配線１７０ｂの周囲と底部に形成された前記ゲート絶縁膜１６３と、前記ゲート配線１７０ｂは前記フィン状半導体層１０５に直交する方向に延在するのであって、前記ゲート電極１７０ａの外側の幅と前記ゲート配線１７０ｂの幅は同じであって、前記第１の柱状半導体層１３４の上部に形成された第１の拡散層３０７と、前記第１の柱状半導体層１３４の下部に形成された前記第２の拡散層１４３ｂと、前記第２の拡散層１４３ｂは前記フィン状半導体層１０５に更に形成されている。   The memory cell in the first row and the third column includes a fin-like semiconductor layer 105 formed on the semiconductor substrate 101, a first insulating film 106 formed around the fin-like semiconductor layer 105, and the fin-like semiconductor layer 105. The width of the first columnar semiconductor layer 134 formed above and the direction of the first columnar semiconductor layer 134 in the direction orthogonal to the fin-shaped semiconductor layer 105 is the fin in the direction orthogonal to the fin-shaped semiconductor layer 105. The first columnar semiconductor layer 134, the gate insulating film 163 formed around the first columnar semiconductor layer 134, and the gate insulating film 163. A gate electrode 170a made of the formed metal, a gate wiring 170b made of a metal connected to the gate electrode 170a, the gate electrode 170a and the gate wiring 170 The gate insulating film 163 formed on the periphery and the bottom of the gate electrode 170b and the gate wiring 170b extend in a direction perpendicular to the fin-like semiconductor layer 105, and the width outside the gate electrode 170a and the gate wiring 170b has the same width, and the first diffusion layer 307 formed above the first columnar semiconductor layer 134 and the second diffusion formed below the first columnar semiconductor layer 134. The layer 143 b and the second diffusion layer 143 b are further formed on the fin-like semiconductor layer 105.

前記第１の拡散層３０７上に、下部電極１７５ｄ、柱状の抵抗が変化する層１７６ｄ、リセットゲート絶縁膜１８２、リセットゲート１８３ｂを有する。   On the first diffusion layer 307, a lower electrode 175d, a layer 176d whose columnar resistance changes, a reset gate insulating film 182 and a reset gate 183b are provided.

柱状の抵抗が変化する層１７６ｃと、柱状の抵抗が変化する層１７６ｄは、ビット線１８８ｂにより接続される。   The layer 176c in which the columnar resistance changes and the layer 176d in which the columnar resistance changes are connected by a bit line 188b.

また、前記ゲート電極１６８ａ、１７０ａは金属であって、前記ゲート配線１６８ｂ、１７０ｂは金属であるので、冷却を早めることができる。また、前記ゲート電極１６８ａ、１７０ａと前記ゲート配線の周囲と底部に形成された前記ゲート配線１６８ｂ、１７０ｂと、を有することにより、ゲートラストによって、金属ゲートが形成されるので、金属ゲートプロセスと高温プロセスを両立させることができる。   Further, since the gate electrodes 168a and 170a are made of metal and the gate wirings 168b and 170b are made of metal, the cooling can be accelerated. Further, since the gate electrodes 168a and 170a and the gate wirings 168b and 170b formed around and at the bottom of the gate wiring are provided, a metal gate is formed by the gate last. Processes can be made compatible.

また、前記ゲート電極１６８ａ、１７０ａと前記ゲート配線１６８ｂ、１７０ｂの周囲と底部に形成された前記ゲート絶縁膜１６２、１６３と、を有し、前記ゲート電極１６８ａ、１７０ａは金属であって、前記ゲート配線１６８ｂ、１７０ｂは金属であって、前記ゲート配線１６８ｂ、１７０ｂは前記フィン状半導体層１０４、１０５に直交する方向に延在するのであって、前記第２の拡散層１４３ａ、１４３ｂは前記フィン状半導体層１０４、１０５に更に形成され、前記ゲート電極１６８ａ、１７０ａの外側の幅と前記ゲート配線１６８ｂ、１７０ｂの幅は同じであって、前記第１の柱状半導体層１２９、１３１、１３２、１３４の幅は前記フィン状半導体層１０４、１０５の幅と同じであることを特徴とすることにより、本半導体装置のフィン状半導体層１０４、１０５と、第１の柱状半導体層１２９、１３１、１３２、１３４と、ゲート電極１６８ａ、１７０ａと、ゲート配線１６８ｂ、１７０ｂが、二枚のマスクにより、自己整合で形成されるので、工程数を削減することができる。   In addition, the gate electrodes 168a and 170a and the gate insulating films 162 and 163 formed around and at the bottom of the gate wirings 168b and 170b, the gate electrodes 168a and 170a being a metal, The wirings 168b and 170b are metal, the gate wirings 168b and 170b extend in a direction perpendicular to the fin-like semiconductor layers 104 and 105, and the second diffusion layers 143a and 143b are the fin-like shapes. Further formed on the semiconductor layers 104 and 105, the outer widths of the gate electrodes 168a and 170a and the widths of the gate wirings 168b and 170b are the same, and the first columnar semiconductor layers 129, 131, 132, and 134 are formed. The width of the fin-like semiconductor layers 104 and 105 is the same as that of the semiconductor device. The fin-like semiconductor layers 104 and 105, the first columnar semiconductor layers 129, 131, 132, and 134, the gate electrodes 168a and 170a, and the gate wirings 168b and 170b are formed by two masks in a self-aligned manner. Therefore, the number of processes can be reduced.

二行二列目のコンタクト装置は、前記半導体基板１０１上に形成された前記フィン状半導体層１０４と、前記フィン状半導体層１０４の周囲に形成された前記第１の絶縁膜１０６と、前記フィン状半導体層１０４上に形成された第２の柱状半導体層１３０と、前記フィン状半導体層１０４に直交する方向の前記第２の柱状半導体層１３０の幅は前記フィン状半導体層１０４に直交する方向の前記フィン状半導体層１０４の幅と同じであって、前記第２の柱状半導体層１３０の周囲に形成された金属からなるコンタクト電極１６９ａと、前記第２の柱状半導体層１３０と前記コンタクト電極１６９ａとの間に形成された前記ゲート絶縁膜１６５を有し、前記コンタクト電極１６９ａに接続された前記フィン状半導体層１０４に直交する方向に延在する金属からなる前記コンタクト配線１６９ｂと、前記コンタクト電極１６９ａと前記コンタクト配線１６９ｂの周囲に形成された前記ゲート絶縁膜１６４を有し、前記コンタクト電極１６９ａの外側の幅と前記コンタクト配線１６９ｂの幅は同じであって、前記フィン状半導体層１０４と前記第２の柱状半導体層１３０の下部に形成された前記第２の拡散層１４３ａと、前記コンタクト電極１６９ａは前記第２の拡散層１４３ａと接続するのであって、を有する。   The contact device in the second row and the second column includes the fin-like semiconductor layer 104 formed on the semiconductor substrate 101, the first insulating film 106 formed around the fin-like semiconductor layer 104, and the fin The width of the second columnar semiconductor layer 130 formed on the semiconductor layer 104 and the direction of the second columnar semiconductor layer 130 perpendicular to the fin-shaped semiconductor layer 104 is perpendicular to the fin-shaped semiconductor layer 104. A contact electrode 169a made of a metal having the same width as that of the fin-shaped semiconductor layer 104 and formed around the second columnar semiconductor layer 130, and the second columnar semiconductor layer 130 and the contact electrode 169a. The gate insulating film 165 formed between the fin-like semiconductor layer 104 and the gate insulating film 165 extends in a direction perpendicular to the fin-like semiconductor layer 104 connected to the contact electrode 169a. The contact wiring 169b made of a metal to be used, and the gate insulating film 164 formed around the contact electrode 169a and the contact wiring 169b. The width of the outer side of the contact electrode 169a and the width of the contact wiring 169b are The second diffusion layer 143a formed under the fin-like semiconductor layer 104 and the second columnar semiconductor layer 130 and the contact electrode 169a are connected to the second diffusion layer 143a. And having

一行二列目のコンタクト装置は、前記半導体基板１０１上に形成された前記フィン状半導体層１０５と、前記フィン状半導体層１０５の周囲に形成された前記第１の絶縁膜１０６と、前記フィン状半導体層１０５上に形成された第２の柱状半導体層１３３と、前記フィン状半導体層１０５に直交する方向の前記第２の柱状半導体層１３３の幅は前記フィン状半導体層１０５に直交する方向の前記フィン状半導体層１０５の幅と同じであって、前記第２の柱状半導体層１３３の周囲に形成された金属からなるコンタクト電極１６９ａと、前記第２の柱状半導体層１３３と前記コンタクト電極１６９ａとの間に形成された前記ゲート絶縁膜１６６を有し、前記コンタクト電極１６９ａに接続された前記フィン状半導体層１０５に直交する方向に延在する金属からなる前記コンタクト配線１６９ｂと、前記コンタクト電極１６９ａと前記コンタクト配線１６９ｂの周囲に形成された前記ゲート絶縁膜１６４を有し、前記コンタクト電極１６９ａの外側の幅と前記コンタクト配線１６９ｂの幅は同じであって、前記フィン状半導体層１０５と前記第２の柱状半導体層１３３の下部に形成された前記第２の拡散層１４３ｂと、前記コンタクト電極１６９ａは前記第２の拡散層１４３ｂと接続するのであって、を有する。   The contact device in the first row and the second column includes the fin-shaped semiconductor layer 105 formed on the semiconductor substrate 101, the first insulating film 106 formed around the fin-shaped semiconductor layer 105, and the fin-shaped semiconductor device. The second columnar semiconductor layer 133 formed on the semiconductor layer 105 and the width of the second columnar semiconductor layer 133 in the direction orthogonal to the fin-shaped semiconductor layer 105 are in the direction orthogonal to the fin-shaped semiconductor layer 105. A contact electrode 169a having the same width as the fin-like semiconductor layer 105 and formed around the second columnar semiconductor layer 133; the second columnar semiconductor layer 133; and the contact electrode 169a. The gate insulating film 166 is formed between the fin-like semiconductor layers 105 connected to the contact electrode 169a and extends in a direction perpendicular to the fin-like semiconductor layer 105. The contact wiring 169b made of a metal to be used, and the gate insulating film 164 formed around the contact electrode 169a and the contact wiring 169b. The width of the outer side of the contact electrode 169a and the width of the contact wiring 169b are The second diffusion layer 143b formed under the fin-like semiconductor layer 105 and the second columnar semiconductor layer 133, and the contact electrode 169a are connected to the second diffusion layer 143b. And having

また、前記第２の拡散層１４３ａ、１４３ｂに接続される前記ゲート配線１６８ｂ、１７０ｂに平行なコンタクト配線１６９ｂを有することにより、第２の拡散層１４３ａ、１４３ｂを相互に接続することでソース線の抵抗を下げることができ、セット時の電流によるソース電圧の増加を抑制することができる。前記ゲート配線１６８ｂ、１７０ｂに平行なコンタクト配線１６９ｂは、例えば、ビット線１８８ａ、１８８ｂ方向に一列に配置されたメモリセル２個毎、４個毎、８個毎、１６個毎、３２個毎、６４個毎に一本配置することが好ましい。   Further, by having the contact wiring 169b parallel to the gate wirings 168b and 170b connected to the second diffusion layers 143a and 143b, the second diffusion layers 143a and 143b are connected to each other, thereby The resistance can be lowered, and an increase in the source voltage due to the current during setting can be suppressed. The contact wiring 169b parallel to the gate wirings 168b and 170b is, for example, every two memory cells arranged in a row in the direction of the bit lines 188a and 188b, every four, every eight, every sixteen, every thirty-two, It is preferable to arrange one for every 64 pieces.

また、第２の柱状半導体層１３０、１３３と第２の柱状半導体層１３０、１３３周囲に形成されるコンタクト電極１６９ａとコンタクト配線１６９ｂとで形成される構造は、コンタクト電極１６９ａが前記第２の拡散層１４３ａ、１４３ｂと接続すること以外はトランジスタ構造と同じ構造であり、ゲート配線１６８ｂ、１７０ｂに平行な方向の第２の拡散層１４３ａ、１４３ｂからなる全てのソース線はコンタクト配線１６９ｂに接続されることになるため、工程数を削減することができる。   Further, in the structure formed by the second columnar semiconductor layers 130 and 133, the contact electrode 169a formed around the second columnar semiconductor layers 130 and 133, and the contact wiring 169b, the contact electrode 169a has the second diffusion. The transistor structure is the same as that of the transistor structure except that it is connected to the layers 143a and 143b. All source lines including the second diffusion layers 143a and 143b in the direction parallel to the gate wirings 168b and 170b are connected to the contact wiring 169b. Therefore, the number of steps can be reduced.

図３は、半導体基板１０１深くまで第２の拡散層１４３ｃを形成し、図１の第２の拡散層１４３ａ、１４３ｂを接続した構造である。本構造とすることでさらにソース抵抗を削減することができる。   3 shows a structure in which the second diffusion layer 143c is formed deeply into the semiconductor substrate 101 and the second diffusion layers 143a and 143b in FIG. 1 are connected. With this structure, the source resistance can be further reduced.

図４は、図２の前記フィン状半導体層１０５と、前記フィン状半導体層１０５の周囲に形成された前記第１の絶縁膜１０６を省き、半導体基板１０１上に第２の拡散層１４３ｄを形成した構造である。本構造とすることでさらにソース抵抗を削減することができる。   4 omits the fin-like semiconductor layer 105 of FIG. 2 and the first insulating film 106 formed around the fin-like semiconductor layer 105, and forms a second diffusion layer 143 d on the semiconductor substrate 101. This is the structure. With this structure, the source resistance can be further reduced.

以下に、本発明の実施形態に係る半導体装置の構造を形成するための製造工程を、図５〜図５４を参照して説明する。   A manufacturing process for forming the structure of the semiconductor device according to the embodiment of the present invention will be described below with reference to FIGS.

まず、半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程を示す。本実施例では、シリコン基板としたが、半導体であればよい。   First, a first step of forming a fin-like semiconductor layer on a semiconductor substrate and forming a first insulating film around the fin-like semiconductor layer is shown. In this embodiment, a silicon substrate is used, but any semiconductor may be used.

図５に示すように、シリコン基板１０１上にフィン状シリコン層を形成するための第１のレジスト１０２、１０３を形成する。   As shown in FIG. 5, first resists 102 and 103 for forming a fin-like silicon layer are formed on a silicon substrate 101.

図６に示すように、シリコン基板１０１をエッチングし、フィン状シリコン層１０４、１０５を形成する。今回はレジストをマスクとしてフィン状シリコン層を形成したが、酸化膜や窒化膜といったハードマスクを用いてもよい。   As shown in FIG. 6, the silicon substrate 101 is etched to form fin-like silicon layers 104 and 105. Although the fin-like silicon layer is formed using a resist as a mask this time, a hard mask such as an oxide film or a nitride film may be used.

図７に示すように、第１のレジスト１０２、１０３を除去する。   As shown in FIG. 7, the first resists 102 and 103 are removed.

図８に示すように、フィン状シリコン層１０４、１０５の周囲に第１の絶縁膜１０６を堆積する。第１の絶縁膜として高密度プラズマによる酸化膜や低圧CVD(Chemical Vapor Deposition)による酸化膜を用いてもよい。   As shown in FIG. 8, a first insulating film 106 is deposited around the fin-like silicon layers 104 and 105. An oxide film formed by high-density plasma or an oxide film formed by low-pressure CVD (Chemical Vapor Deposition) may be used as the first insulating film.

図９に示すように、第１の絶縁膜１０６をエッチバックし、フィン状シリコン層１０４、１０５の上部を露出する。   As shown in FIG. 9, the first insulating film 106 is etched back to expose the upper portions of the fin-like silicon layers 104 and 105.

以上により半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程が示された。   Thus, the first step of forming the fin-like semiconductor layer on the semiconductor substrate and forming the first insulating film around the fin-like semiconductor layer is shown.

次に、前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、ゲート配線と第１の柱状半導体層と第２の柱状半導体層とコンタクト配線を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程を示す。   Next, after the first step, a second insulating film is formed around the fin-like semiconductor layer, and first polysilicon is deposited and planarized on the second insulating film, and gate wiring and Forming a second resist for forming a first columnar semiconductor layer, a second columnar semiconductor layer, and a contact wiring in a direction perpendicular to the direction of the fin-shaped semiconductor layer; And the second insulating film and the fin-shaped semiconductor layer are etched, thereby the first columnar semiconductor layer, the first polysilicon first dummy gate, the second columnar semiconductor layer, and the first columnar semiconductor layer. The 2nd process of forming the 2nd dummy gate by polysilicon is shown.

図１０に示すように、前記フィン状シリコン層１０４、１０５の周囲に第２の絶縁膜１０７、１０８を形成する。第２の絶縁膜１０７、１０８は、酸化膜が好ましい。   As shown in FIG. 10, second insulating films 107 and 108 are formed around the fin-like silicon layers 104 and 105. The second insulating films 107 and 108 are preferably oxide films.

図１１に示すように、前記第２の絶縁膜１０７、１０８の上に第１のポリシリコン１０９を堆積し平坦化する。   As shown in FIG. 11, a first polysilicon 109 is deposited and planarized on the second insulating films 107 and.

図１２に示すように、前記第１のポリシリコン１０９上に第３の絶縁膜１１０を形成する。第３の絶縁膜１１０は、窒化膜が好ましい。   As shown in FIG. 12, a third insulating film 110 is formed on the first polysilicon 109. The third insulating film 110 is preferably a nitride film.

図１３に示すように、ゲート配線１６８ｂ、１７０ｂと第１の柱状シリコン層１２９、１３１、１３２、１３４と第２の柱状シリコン層１３０、１３３とコンタクト配線１６９ｂを形成するための第２のレジスト１１１、１１２、１１３を、前記フィン状シリコン層１０４、１０５の方向に対して垂直の方向に形成する。   As shown in FIG. 13, the second resist 111 for forming the gate wirings 168b, 170b, the first columnar silicon layers 129, 131, 132, 134, the second columnar silicon layers 130, 133, and the contact wiring 169b. , 112 and 113 are formed in a direction perpendicular to the direction of the fin-like silicon layers 104 and 105.

図１４に示すように、前記第３の絶縁膜１１０と前記第１のポリシリコン１０９と前記第２の絶縁膜１０７、１０８と前記フィン状シリコン層１０４、１０５をエッチングすることにより、第１の柱状シリコン層１２９、１３１、１３２、１３４と前記第１のポリシリコンによる第１のダミーゲート１１７、１１９と第２の柱状シリコン層１３０、１３３と前記第１のポリシリコンによる第２のダミーゲート１１８を形成する。このとき、第３の絶縁膜１１０は、分離され、第３の絶縁膜１１４、１１５、１１６となる。また、第２の絶縁膜１０７、１０８は分離され、第２の絶縁膜１２３、１２４、１２５、１２６、１２７、１２８となる。このとき、第２のレジスト１１１、１１２、１１３がエッチング中に除去された場合、第３の絶縁膜１１４、１１５、１１６がハードマスクとして機能する。第２のレジストがエッチング中に除去されないとき、第３の絶縁膜を使用しなくてもよい。   As shown in FIG. 14, by etching the third insulating film 110, the first polysilicon 109, the second insulating films 107 and 108, and the fin-like silicon layers 104 and 105, a first Columnar silicon layers 129, 131, 132, and 134, first dummy gates 117 and 119 made of the first polysilicon, second columnar silicon layers 130 and 133, and a second dummy gate 118 made of the first polysilicon. Form. At this time, the third insulating film 110 is separated and becomes third insulating films 114, 115, and 116. Further, the second insulating films 107 and 108 are separated to become second insulating films 123, 124, 125, 126, 127, and 128. At this time, if the second resists 111, 112, and 113 are removed during etching, the third insulating films 114, 115, and 116 function as a hard mask. When the second resist is not removed during etching, the third insulating film may not be used.

図１５に示すように、第３の絶縁膜１１４、１１５、１１６を除去する。   As shown in FIG. 15, the third insulating films 114, 115, and 116 are removed.

以上により、前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、ゲート配線と第１の柱状半導体層と第２の柱状半導体層とコンタクト配線を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程が示された。   As described above, after the first step, the second insulating film is formed around the fin-like semiconductor layer, and the first polysilicon is deposited and planarized on the second insulating film. Forming a second resist for forming a first columnar semiconductor layer, a second columnar semiconductor layer, and a contact wiring in a direction perpendicular to the direction of the fin-shaped semiconductor layer; And the second insulating film and the fin-shaped semiconductor layer are etched, thereby the first columnar semiconductor layer, the first polysilicon first dummy gate, the second columnar semiconductor layer, and the first columnar semiconductor layer. A second step of forming a second dummy gate of polysilicon has been shown.

次に、前記第２工程の後、前記第１の柱状半導体層と前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程を示す。   Next, after the second step, a fourth insulating film is formed around the first columnar semiconductor layer, the second columnar semiconductor layer, the first dummy gate, and the second dummy gate. Then, a second polysilicon is deposited around the fourth insulating film and etched, whereby the first dummy gate, the first columnar semiconductor layer, the second dummy gate, and the second dummy gate are etched. A third step of forming the third dummy gate and the fourth dummy gate by remaining on the side wall of the columnar semiconductor layer is shown.

図１６に示すように、前記第１の柱状シリコン層１２９、１３１、１３２、１３４と前記第２の柱状シリコン層１３０、１３３と前記第１のダミーゲート１１７、１１９と前記第２のダミーゲート１１８の周囲に第４の絶縁膜１３５を形成する。第４の絶縁膜１３５は、酸化膜が好ましい。第３のレジスト３０１を形成し、エッチバックを行い、前記第１の柱状シリコン層１２９、１３１、１３２、１３４上部を露出する。このとき、第２の柱状シリコン層１３０、１３３上部を露出してもよい。   As shown in FIG. 16, the first columnar silicon layers 129, 131, 132, 134, the second columnar silicon layers 130, 133, the first dummy gates 117, 119, and the second dummy gate 118. A fourth insulating film 135 is formed around the substrate. The fourth insulating film 135 is preferably an oxide film. A third resist 301 is formed and etched back to expose the upper portions of the first columnar silicon layers 129, 131, 132, and 134. At this time, the upper portions of the second columnar silicon layers 130 and 133 may be exposed.

図１７に示すように、不純物を導入し、前記第１の柱状シリコン層１２９、１３１、１３２、１３４上部に第１の拡散層３０２、３０４、３０５、３０７を形成する。また、第２の柱状シリコン層１３０、１３３上部に第１の拡散層３０３、３０６を形成してもよい。ｎ型拡散層のときは、砒素やリンを導入することが好ましい。ｐ型拡散層のときは、ボロンを導入することが好ましい。   As shown in FIG. 17, impurities are introduced to form first diffusion layers 302, 304, 305, 307 on the first columnar silicon layers 129, 131, 132, 134. Further, the first diffusion layers 303 and 306 may be formed on the second columnar silicon layers 130 and 133. In the case of an n-type diffusion layer, it is preferable to introduce arsenic or phosphorus. In the case of a p-type diffusion layer, it is preferable to introduce boron.

図１８に示すように、第３のレジスト３０１を除去する。   As shown in FIG. 18, the third resist 301 is removed.

図１９に示すように、前記第４の絶縁膜１３５の周囲に第２のポリシリコン１３６を堆積する。   As shown in FIG. 19, second polysilicon 136 is deposited around the fourth insulating film 135.

図２０に示すように、第２のポリシリコン１３６をエッチングをすることにより、前記第１のダミーゲート１１７、１１９と前記第１の柱状シリコン層１２９、１３１、１３２、１３４と前記第２のダミーゲート１１８と前記第２の柱状シリコン層１３０、１３３の側壁に残存させ、第３のダミーゲート１３７、１３９と第４のダミーゲート１３８を形成する。このとき、第４の絶縁膜１３５は分離され、第４の絶縁膜１４０、１４１、１４２となってもよい。   As shown in FIG. 20, by etching the second polysilicon 136, the first dummy gates 117, 119, the first columnar silicon layers 129, 131, 132, 134, and the second dummy Third dummy gates 137 and 139 and a fourth dummy gate 138 are formed by remaining on the side walls of the gate 118 and the second columnar silicon layers 130 and 133. At this time, the fourth insulating film 135 may be separated to form fourth insulating films 140, 141, and 142.

以上により、前記第２工程の後、前記第１の柱状半導体層と前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程が示された。   As described above, after the second step, a fourth insulating film is formed around the first columnar semiconductor layer, the second columnar semiconductor layer, the first dummy gate, and the second dummy gate. Then, a second polysilicon is deposited around the fourth insulating film and etched, whereby the first dummy gate, the first columnar semiconductor layer, the second dummy gate, and the second dummy gate are etched. The third step of forming the third dummy gate and the fourth dummy gate by remaining on the side wall of the columnar semiconductor layer is shown.

次に、前記フィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第２の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第２の拡散層上に金属と半導体の化合物を形成する第４工程を示す。   Next, a second diffusion layer is formed in the upper part of the fin-like semiconductor layer, the lower part of the first columnar semiconductor layer, and the lower part of the second columnar semiconductor layer, and the third dummy gate and the fourth dummy gate are formed. A fifth insulating film is formed around the substrate, etched, and left in a sidewall shape to form a sidewall made of the fifth insulating film, and a metal and a semiconductor are formed on the second diffusion layer. The 4th process of forming the compound of is shown.

図２１に示すように、不純物を導入し、前記第１の柱状シリコン層１２９、１３１、１３２、１３４下部と前記第２の柱状シリコン層１３０、１３３下部に第２の拡散層１４３ａ、１４３ｂを形成する。ｎ型拡散層のときは、砒素やリンを導入することが好ましい。ｐ型拡散層のときは、ボロンを導入することが好ましい。拡散層形成は、後述の第５の絶縁膜からなるサイドウォール形成後に行ってもよい。   As shown in FIG. 21, impurities are introduced to form second diffusion layers 143a and 143b under the first columnar silicon layers 129, 131, 132, and 134 and under the second columnar silicon layers 130 and 133, respectively. To do. In the case of an n-type diffusion layer, it is preferable to introduce arsenic or phosphorus. In the case of a p-type diffusion layer, it is preferable to introduce boron. The diffusion layer may be formed after forming a sidewall made of a fifth insulating film described later.

図２２に示すように、前記第３のダミーゲート１３７、１３９と前記第４のダミーゲート１３８との周囲に、第５の絶縁膜１４４を形成する。第５の絶縁膜１４４は、窒化膜が好ましい。   As shown in FIG. 22, a fifth insulating film 144 is formed around the third dummy gates 137 and 139 and the fourth dummy gate 138. The fifth insulating film 144 is preferably a nitride film.

図２３に示すように、第５の絶縁膜１４４をエッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォール１４５、１４６、１４７を形成する。   As shown in FIG. 23, the fifth insulating film 144 is etched and left in the shape of a sidewall to form sidewalls 145, 146, and 147 made of the fifth insulating film.

図２４に示すように、前記第２の拡散層１４３ａ、１４３ｂ上に金属と半導体の化合物１４８、１４９、１５０、１５１、１５２、１５３、１５４、１５５を形成する。このとき、第３のダミーゲート１３７、１３９上部、第４のダミーゲート１３８上部にも金属と半導体の化合物１５６、１５８、１５７が形成される。   As shown in FIG. 24, metal and semiconductor compounds 148, 149, 150, 151, 152, 153, 154, and 155 are formed on the second diffusion layers 143a and 143b. At this time, metal and semiconductor compounds 156, 158, and 157 are also formed on the third dummy gates 137 and 139 and on the fourth dummy gate 138, respectively.

以上により、前記フィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第２の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第２の拡散層上に金属と半導体の化合物を形成する第４工程が示された。   As described above, a second diffusion layer is formed in the upper part of the fin-shaped semiconductor layer, the lower part of the first columnar semiconductor layer, and the lower part of the second columnar semiconductor layer, and the third dummy gate and the fourth dummy gate are formed. A fifth insulating film is formed around the substrate, etched, and left in a sidewall shape to form a sidewall made of the fifth insulating film, and a metal and a semiconductor are formed on the second diffusion layer. A fourth step of forming the compound was shown.

次に、前記第４の工程の後、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、ゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、前記第２の柱状半導体層の底部周辺のゲート絶縁膜を除去するための第４のレジストを形成し、前記第２の柱状半導体層の底部周辺のゲート絶縁膜を除去し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、前記第２の柱状半導体層の周囲にコンタクト電極及びコンタクト配線を形成する第５工程を示す。   Next, after the fourth step, an interlayer insulating film is deposited and planarized, and an upper portion of the first dummy gate, the second dummy gate, the third dummy gate, and the fourth dummy gate is formed. The first dummy gate, the second dummy gate, the third dummy gate, and the fourth dummy gate are removed, and the second insulating film and the fourth insulating film are removed. A gate insulating film is formed around the first columnar semiconductor layer, around the second columnar semiconductor layer, and inside the fifth insulating film; and around the bottom of the second columnar semiconductor layer. A fourth resist for removing the gate insulating film is formed, the gate insulating film around the bottom of the second columnar semiconductor layer is removed, a metal is deposited, etch back is performed, and the first columnar semiconductor is formed. Forming a gate electrode and a gate wiring around the layer; Around the second columnar semiconductor layer showing a fifth step of forming the contact electrode and the contact wiring.

図２５に示すように、層間絶縁膜１５９を堆積する。コンタクトストッパ膜を用いてもよい。   As shown in FIG. 25, an interlayer insulating film 159 is deposited. A contact stopper film may be used.

図２６に示すように、化学機械研磨し、前記第１のダミーゲート１１７、１１９と前記第２のダミーゲート１１８と前記第３のダミーゲート１３７、１３９と前記第４のダミーゲート１３８との上部を露出する。このとき、第３のダミーゲート１３７、１３９上部、第４のダミーゲート１３８上部の金属と半導体の化合物１５６、１５８、１５７を除去する。   As shown in FIG. 26, chemical mechanical polishing is performed, and upper portions of the first dummy gates 117 and 119, the second dummy gate 118, the third dummy gates 137 and 139, and the fourth dummy gate 138 are formed. To expose. At this time, the metal and semiconductor compounds 156, 158, and 157 above the third dummy gates 137 and 139 and the fourth dummy gate 138 are removed.

図２７に示すように、前記第１のダミーゲート１１７、１１９と前記第２のダミーゲート１１８と前記第３のダミーゲート１３７、１３９と前記第４のダミーゲート１３８とを除去する。   As shown in FIG. 27, the first dummy gates 117 and 119, the second dummy gate 118, the third dummy gates 137 and 139, and the fourth dummy gate 138 are removed.

図２８に示すように、前記第２の絶縁膜１２３、１２４、１２５、１２６、１２７、１２８と前記第４の絶縁膜１４０、１４１、１４２を除去する。   As shown in FIG. 28, the second insulating films 123, 124, 125, 126, 127, and 128 and the fourth insulating films 140, 141, and 142 are removed.

図２９に示すように、ゲート絶縁膜１６０を前記第１の柱状シリコン層１２９、１３１、１３２、１３４の周囲と前記第２の柱状シリコン層１３０、１３３の周囲と前記サイドウォール１４５、１４６、１４７の内側に形成する。   As shown in FIG. 29, the gate insulating film 160 is formed around the first columnar silicon layers 129, 131, 132, 134, around the second columnar silicon layers 130, 133, and the sidewalls 145, 146, 147. Form inside.

図３０に示すように、前記第２の柱状シリコン層１３０、１３３の底部周辺のゲート絶縁膜１６０を除去するための第４のレジスト１６１を形成する。   As shown in FIG. 30, a fourth resist 161 for removing the gate insulating film 160 around the bottom of the second columnar silicon layers 130 and 133 is formed.

図３１に示すように、前記第２の柱状シリコン層１３０、１３３の底部周辺のゲート絶縁膜１６０を除去する。ゲート絶縁膜は分離され、ゲート絶縁膜１６２、１６３、１６４、１６５、１６６となる。また、等方性エッチングにより、ゲート絶縁膜１６４、１６５、１６６を除去してもよい。   As shown in FIG. 31, the gate insulating film 160 around the bottoms of the second columnar silicon layers 130 and 133 is removed. The gate insulating films are separated to form gate insulating films 162, 163, 164, 165, 166. Alternatively, the gate insulating films 164, 165, and 166 may be removed by isotropic etching.

図３２に示すように、第４のレジスト１６１を除去する。   As shown in FIG. 32, the 4th resist 161 is removed.

図３３に示すように、金属１６７を堆積する。   As shown in FIG. 33, metal 167 is deposited.

図３４に示すように、金属１６７のエッチバックを行い、前記第１の柱状シリコン層１２９、１３１、１３２、１３４の周囲にゲート電極１６８ａ、１７０ａ及びゲート配線１６８ｂ、１７０ｂを形成し、前記第２の柱状シリコン層１３０、１３３の周囲にコンタクト電極１６９ａ及びコンタクト配線１６９ｂを形成する。   As shown in FIG. 34, the metal 167 is etched back to form gate electrodes 168a, 170a and gate wirings 168b, 170b around the first columnar silicon layers 129, 131, 132, 134, and the second columnar silicon layers 129, 131, 132, 134 are formed. The contact electrode 169a and the contact wiring 169b are formed around the columnar silicon layers 130 and 133.

以上により、前記第４の工程の後、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、ゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、前記第２の柱状半導体層の底部周辺のゲート絶縁膜を除去するための第４のレジストを形成し、前記第２の柱状半導体層の底部周辺のゲート絶縁膜を除去し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、前記第２の柱状半導体層の周囲にコンタクト電極及びコンタクト配線を形成する第５工程が示された。   As described above, after the fourth step, an interlayer insulating film is deposited and planarized, and an upper portion of the first dummy gate, the second dummy gate, the third dummy gate, and the fourth dummy gate is formed. The first dummy gate, the second dummy gate, the third dummy gate, and the fourth dummy gate are removed, and the second insulating film and the fourth insulating film are removed. A gate insulating film is formed around the first columnar semiconductor layer, around the second columnar semiconductor layer, and inside the fifth insulating film; and around the bottom of the second columnar semiconductor layer. A fourth resist for removing the gate insulating film is formed, the gate insulating film around the bottom of the second columnar semiconductor layer is removed, a metal is deposited, etch back is performed, and the first columnar semiconductor is formed. Form gate electrode and gate wiring around the layer Fifth step of forming a contact electrode and the contact wires around the second columnar semiconductor layer was demonstrated.

次に、前記第５工程の後、第２の層間絶縁膜を堆積し、平坦化し、前記第１の柱状半導体層上部を露出し、柱状の抵抗が変化する層と下部電極を形成し、前記柱状の抵抗が変化する層と前記下部電極を取り囲むようリセットゲート絶縁膜を形成し、リセットゲートを形成する第６工程を示す。   Next, after the fifth step, a second interlayer insulating film is deposited and planarized, the upper portion of the first columnar semiconductor layer is exposed, a layer in which the columnar resistance is changed, and a lower electrode are formed, A sixth step of forming a reset gate by forming a reset gate insulating film so as to surround the columnar resistance changing layer and the lower electrode will be described.

図３５に示すように、第２の層間絶縁膜１７１を堆積する。   As shown in FIG. 35, the 2nd interlayer insulation film 171 is deposited.

図３６に示すように、第２の層間絶縁膜１７１をエッチバックし、第１の柱状シリコン層１２９、１３１、１３２、１３４上部と、第２の柱状シリコン層１３０、１３３上部を露出する。   As shown in FIG. 36, the second interlayer insulating film 171 is etched back to expose the upper portions of the first columnar silicon layers 129, 131, 132, and 134 and the upper portions of the second columnar silicon layers 130 and 133.

図３７に示すように、下部電極のための金属１７５と抵抗が変化する膜１７６と窒化膜１７７を堆積する。   As shown in FIG. 37, a metal 175 for the lower electrode, a film 176 whose resistance is changed, and a nitride film 177 are deposited.

図３８に示すように、柱状の抵抗が変化する層と下部電極を形成するための第５のレジスト１７８、１７９、１８０、１８１を形成する。   As shown in FIG. 38, fifth resists 178, 179, 180, and 181 for forming a columnar resistance changing layer and a lower electrode are formed.

図３９に示すように、窒化膜１７７と抵抗が変化する膜１７６と金属１７５とをエッチングする。窒化膜１７７は分離され、窒化膜１７７ａ、１７７ｂ、１７７ｃ、１７７ｄとなる。また、抵抗が変化する膜１７６は分離され、柱状の抵抗が変化する層１７６ａ、１７６ｂ、１７６ｃ、１７６ｄとなる。また、金属１７５は分離され、下部電極１７５ａ、１７５ｂ、１７５ｃ、１７５ｄとなる。   As shown in FIG. 39, the nitride film 177, the film 176 whose resistance is changed, and the metal 175 are etched. The nitride film 177 is separated to become nitride films 177a, 177b, 177c, and 177d. In addition, the film 176 whose resistance is changed is separated into a layer 176a, 176b, 176c and 176d whose columnar resistance is changed. Further, the metal 175 is separated to become lower electrodes 175a, 175b, 175c, and 175d.

図４０に示すように、第５のレジスト１７８、１７９、１８０、１８１を除去する。   As shown in FIG. 40, the fifth resists 178, 179, 180, 181 are removed.

図４１に示すように、リセットゲート絶縁膜１８２を堆積する。   As shown in FIG. 41, the reset gate insulating film 182 is deposited.

図４２に示すように、リセットゲートとなる金属１８３を堆積する。   As shown in FIG. 42, a metal 183 to be a reset gate is deposited.

図４３に示すように、金属１８３をエッチバックする。   As shown in FIG. 43, the metal 183 is etched back.

図４４に示すように、窒化膜１８４を堆積する。   As shown in FIG. 44, a nitride film 184 is deposited.

図４５に示すように、リセットゲートを形成するための第６のレジスト１８５、１８６を形成する。   As shown in FIG. 45, sixth resists 185 and 186 for forming a reset gate are formed.

図４６に示すように、窒化膜１８４をエッチングする。窒化膜１８４は分離され、窒化膜１８４ａ、１８４ｂとなる。   As shown in FIG. 46, the nitride film 184 is etched. The nitride film 184 is separated to become nitride films 184a and 184b.

図４７に示すように、第６のレジスト１８５、１８６と窒化膜１８４ａ、１８４ｂをマスクとして金属１８３をエッチングし、リセットゲート１８３ａ、１８３ｂを形成する。   As shown in FIG. 47, the metal 183 is etched using the sixth resists 185 and 186 and the nitride films 184a and 184b as masks to form reset gates 183a and 183b.

図４８に示すように、第６のレジスト１８５、１８６を除去する。   As shown in FIG. 48, the sixth resists 185 and 186 are removed.

図４９に示すように、第３の層間絶縁膜１８７を堆積する。   As shown in FIG. 49, the 3rd interlayer insulation film 187 is deposited.

図５０に示すように、第３の層間絶縁膜１８７を平坦化し、窒化膜１７７ａ、１７７ｂ、１７７ｃ、１７７ｄを除去し、柱状の抵抗が変化する層１７６ａ、１７６ｂ、１７６ｃ、１７６ｄ上部を露出する。   As shown in FIG. 50, the third interlayer insulating film 187 is planarized, the nitride films 177a, 177b, 177c, and 177d are removed, and the upper portions of the layers 176a, 176b, 176c, and 176d in which the columnar resistance changes are exposed.

図５１に示すように、金属１８８を堆積する。   As shown in FIG. 51, metal 188 is deposited.

図５２に示すように、ビット線を形成するため第７のレジスト１８９、１９０を形成する。   As shown in FIG. 52, seventh resists 189 and 190 are formed to form bit lines.

図５３に示すように、金属１８８をエッチングし、ビット線１８８ａ、１８８ｂ形成する。   As shown in FIG. 53, the metal 188 is etched to form bit lines 188a and 188b.

図５４に示すように、第７のレジスト１８９、１９０を除去する。   As shown in FIG. 54, the seventh resists 189 and 190 are removed.

以上により、前記第５工程の後、第２の層間絶縁膜を堆積し、平坦化し、前記第１の柱状半導体層上部を露出し、柱状の抵抗が変化する層と下部電極を形成し、前記柱状の抵抗が変化する層と前記下部電極を取り囲むようリセットゲート絶縁膜を形成し、リセットゲートを形成する第６工程が示された。   As described above, after the fifth step, a second interlayer insulating film is deposited and planarized, the upper portion of the first columnar semiconductor layer is exposed, a layer in which the columnar resistance is changed, and a lower electrode are formed, A sixth step of forming a reset gate by forming a reset gate insulating film so as to surround the columnar resistance changing layer and the lower electrode is shown.

以上により、本発明の実施形態に係る記憶装置の構造を形成するための製造工程が示された。   As described above, the manufacturing process for forming the structure of the memory device according to the embodiment of the present invention is shown.

なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。   It should be noted that the present invention can be variously modified and modified without departing from the broad spirit and scope of the present invention. Further, the above-described embodiment is for explaining an example of the present invention, and does not limit the scope of the present invention.

例えば、上記実施例において、ｐ型（ｐ＋型を含む。）とｎ型（ｎ＋型を含む。）とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。 For example, in the above embodiment, a method of manufacturing a semiconductor device in which p-type (including p + -type) and n-type (including n + -type) are opposite in conductivity type, and semiconductor obtained thereby An apparatus is naturally included in the technical scope of the present invention.

［付記１］
柱状の相変化層と、
前記柱状の相変化層を取り囲むリセットゲート絶縁膜と、
前記リセットゲート絶縁膜を取り囲むリセットゲートと、
を有し、
前記リセットゲートがヒーターであり、
前記柱状の相変化層と前記リセットゲートとは電気的に絶縁されており、
前記リセットゲートは前記柱状の相変化層の起立方向に垂直な方向に延在している、
ことを特徴とする記憶装置。
［付記２］
前記柱状の相変化層の下部に、下部電極を有することを特徴とする付記１に記載の記憶装置。
［付記３］
前記リセットゲートは、窒化チタンからなることを特徴とする付記１に記載の記憶装置。
［付記４］
前記リセットゲート絶縁膜は、窒化膜からなることを特徴とする付記１に記載の記憶装置。
［付記５］
前記下部電極は、窒化チタンからなることを特徴とする付記２に記載の記憶装置。
［付記６］
前記リセットゲートに前記柱状の相変化層の起立方向に垂直な方向に電流を流すことにより、前記柱状の相変化層のリセットを行うことを特徴とする付記１に記載の記憶装置。
［付記７］
第１の柱状半導体層と、
前記第１の柱状半導体層の周囲に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に形成されたゲート電極と、
前記ゲート電極に接続されたゲート配線と、
前記第１の柱状半導体層の上部に形成された第１の拡散層と、
前記第１の柱状半導体層の下部に形成された第２の拡散層と、
前記第１の拡散層上に前記第１の拡散層毎に１つのみ形成された前記付記１に記載の記憶装置と、
を有することを特徴とする半導体装置。
［付記８］
半導体基板上に形成されたフィン状半導体層と、
前記フィン状半導体層の周囲に形成された第１の絶縁膜と、
前記フィン状半導体層上に形成された前記第１の柱状半導体層と、
前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜と、を有し、
前記ゲート電極は金属であって、
前記ゲート配線は金属であって、
前記ゲート配線は前記フィン状半導体層に直交する方向に延在するのであって、
前記第２の拡散層は前記フィン状半導体層に更に形成されることを特徴とする付記７に記載の半導体装置。
［付記９］
前記第２の拡散層は前記半導体基板に更に形成されることを特徴とする付記８に記載の半導体装置。
［付記１０］
前記第２の拡散層に電気的に接続される前記ゲート配線に平行なコンタクト配線を有することを特徴とする付記８または９のいずれか一つに記載の半導体装置。
［付記１１］
前記半導体基板上に形成された前記フィン状半導体層と、
前記フィン状半導体層の周囲に形成された前記第１の絶縁膜と、
前記フィン状半導体層上に形成された第２の柱状半導体層と、
前記第２の柱状半導体層の周囲に形成された金属からなるコンタクト電極と、
前記コンタクト電極に接続された前記フィン状半導体層に直交する方向に延在する金属からなる前記コンタクト配線と、
前記フィン状半導体層と前記第２の柱状半導体層の下部に形成された前記第２の拡散層と、を有し、
前記コンタクト電極は前記第２の拡散層と接続することを特徴とする付記１０に記載の半導体装置。
［付記１２］
前記ゲート電極の外側の幅と前記ゲート配線の幅は同じであって、
前記フィン状半導体層に直交する方向の前記第１の柱状半導体層の幅は前記フィン状半導体層に直交する方向の前記フィン状半導体層の幅と同じであることを特徴とする付記８から１１のいずれか一つに記載の半導体装置。
［付記１３］
前記第２の柱状半導体層と前記コンタクト電極との間に形成された前記ゲート絶縁膜を有することを特徴とする付記１１に記載の半導体装置。
［付記１４］
前記フィン状半導体層に直交する方向の前記第２の柱状半導体層の幅は前記フィン状半導体層に直交する方向の前記フィン状半導体層の幅と同じであることを特徴とする付記１１に記載の半導体装置。
［付記１５］
前記コンタクト電極と前記コンタクト配線の周囲に形成された前記ゲート絶縁膜を有することを特徴とする付記１３に記載の半導体装置。
［付記１６］
前記コンタクト電極の外側の幅と前記コンタクト配線の幅は同じであることを特徴とする付記１１に記載の半導体装置。
［付記１７］
半導体基板上に形成された前記第１の柱状半導体層と、
前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜と、を有し、
前記ゲート電極は金属であって、
前記ゲート配線は金属であって、
前記第２の拡散層は前記半導体基板に更に形成されることを特徴とする付記７に記載の半導体装置。
［付記１８］
半導体基板の上に、柱状の相変化層と下部電極を形成し、
前記柱状の相変化層と前記下部電極を取り囲むようリセットゲート絶縁膜を形成し、
前記柱状の相変化層と電気的に絶縁され、前記柱状の相変化層の起立方向に垂直な方向に延在しているリセットゲートを形成する第６工程を有することを特徴とする記憶装置の製造方法。
［付記１９］
半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、
前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、ゲート配線と第１の柱状半導体層と第２の柱状半導体層とコンタクト配線を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、前記第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと前記第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程と、
前記第２工程の後、前記第１の柱状半導体層と前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程と、
前記フィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第２の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第２の拡散層上に金属と半導体の化合物を形成する第４工程と、
前記第４工程の後、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、ゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、前記第２の柱状半導体層の底部周辺の前記ゲート絶縁膜を除去するための第４のレジストを形成し、前記第２の柱状半導体層の底部周辺の前記ゲート絶縁膜を除去し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲にゲート電極及び前記ゲート配線を形成し、前記第２の柱状半導体層の周囲にコンタクト電極及び前記コンタクト配線を形成する第５工程と、を有し、
前記第５工程の後、第２の層間絶縁膜を堆積し、平坦化し、前記第１の柱状半導体層上部を露出し、
付記１８に記載の第６工程、を有することを特徴とする半導体装置の製造方法。
［付記２０］
前記第２の絶縁膜の上に前記第１のポリシリコンを堆積し平坦化後、前記第１のポリシリコン上に第３の絶縁膜を形成することをさらに含むことを特徴とする付記１９に記載の半導体装置の製造方法。
［付記２１］
前記第１の柱状半導体層と前記第１のダミーゲートと前記第２の柱状半導体層と前記第２のダミーゲートの周囲に前記第４の絶縁膜を形成後、第３のレジストを形成し、エッチバックを行い、前記第１の柱状半導体層上部を露出し、前記第１の柱状半導体層上部に第１の拡散層を形成することを特徴とする付記１９に記載の半導体装置の製造方法。 [Appendix 1]
A columnar phase change layer;
A reset gate insulating film surrounding the columnar phase change layer;
A reset gate surrounding the reset gate insulating film;
Have
The reset gate is a heater;
The columnar phase change layer and the reset gate are electrically insulated,
The reset gate extends in a direction perpendicular to the rising direction of the columnar phase change layer,
A storage device.
[Appendix 2]
The storage device according to appendix 1, wherein a lower electrode is provided below the columnar phase change layer.
[Appendix 3]
The storage device according to appendix 1, wherein the reset gate is made of titanium nitride.
[Appendix 4]
The storage device according to appendix 1, wherein the reset gate insulating film is made of a nitride film.
[Appendix 5]
The storage device according to appendix 2, wherein the lower electrode is made of titanium nitride.
[Appendix 6]
The storage device according to claim 1, wherein the columnar phase change layer is reset by passing a current through the reset gate in a direction perpendicular to a rising direction of the columnar phase change layer.
[Appendix 7]
A first columnar semiconductor layer;
A gate insulating film formed around the first columnar semiconductor layer;
A gate electrode formed around the gate insulating film;
A gate wiring connected to the gate electrode;
A first diffusion layer formed on the first columnar semiconductor layer;
A second diffusion layer formed below the first columnar semiconductor layer;
The storage device according to claim 1, wherein only one of the first diffusion layers is formed on the first diffusion layer.
A semiconductor device comprising:
[Appendix 8]
A fin-like semiconductor layer formed on a semiconductor substrate;
A first insulating film formed around the fin-like semiconductor layer;
The first columnar semiconductor layer formed on the fin-like semiconductor layer;
The gate electrode and the gate insulating film formed on the periphery and bottom of the gate wiring, and
The gate electrode is a metal;
The gate wiring is metal,
The gate wiring extends in a direction perpendicular to the fin-like semiconductor layer,
The semiconductor device according to appendix 7, wherein the second diffusion layer is further formed on the fin-like semiconductor layer.
[Appendix 9]
9. The semiconductor device according to appendix 8, wherein the second diffusion layer is further formed on the semiconductor substrate.
[Appendix 10]
The semiconductor device according to any one of appendices 8 and 9, further comprising a contact wiring parallel to the gate wiring electrically connected to the second diffusion layer.
[Appendix 11]
The fin-like semiconductor layer formed on the semiconductor substrate;
The first insulating film formed around the fin-like semiconductor layer;
A second columnar semiconductor layer formed on the fin-like semiconductor layer;
A contact electrode made of metal formed around the second columnar semiconductor layer;
The contact wiring made of a metal extending in a direction orthogonal to the fin-like semiconductor layer connected to the contact electrode;
The fin-like semiconductor layer and the second diffusion layer formed below the second columnar semiconductor layer;
11. The semiconductor device according to appendix 10, wherein the contact electrode is connected to the second diffusion layer.
[Appendix 12]
The outer width of the gate electrode and the width of the gate wiring are the same,
Additional notes 8 to 11 wherein the width of the first columnar semiconductor layer in the direction orthogonal to the fin-shaped semiconductor layer is the same as the width of the fin-shaped semiconductor layer in the direction orthogonal to the fin-shaped semiconductor layer. The semiconductor device according to any one of the above.
[Appendix 13]
12. The semiconductor device according to appendix 11, wherein the semiconductor device includes the gate insulating film formed between the second columnar semiconductor layer and the contact electrode.
[Appendix 14]
The width of the second columnar semiconductor layer in the direction orthogonal to the fin-shaped semiconductor layer is the same as the width of the fin-shaped semiconductor layer in the direction orthogonal to the fin-shaped semiconductor layer. Semiconductor device.
[Appendix 15]
14. The semiconductor device according to appendix 13, wherein the semiconductor device includes the gate insulating film formed around the contact electrode and the contact wiring.
[Appendix 16]
The semiconductor device according to appendix 11, wherein the width of the outer side of the contact electrode is the same as the width of the contact wiring.
[Appendix 17]
The first columnar semiconductor layer formed on the semiconductor substrate;
The gate electrode and the gate insulating film formed on the periphery and bottom of the gate wiring, and
The gate electrode is a metal;
The gate wiring is metal,
The semiconductor device according to appendix 7, wherein the second diffusion layer is further formed on the semiconductor substrate.
[Appendix 18]
A columnar phase change layer and a lower electrode are formed on a semiconductor substrate,
Forming a reset gate insulating film so as to surround the columnar phase change layer and the lower electrode;
A sixth step of forming a reset gate electrically insulated from the columnar phase change layer and extending in a direction perpendicular to the rising direction of the columnar phase change layer is provided. Production method.
[Appendix 19]
Forming a fin-like semiconductor layer on a semiconductor substrate and forming a first insulating film around the fin-like semiconductor layer;
After the first step, a second insulating film is formed around the fin-like semiconductor layer, a first polysilicon is deposited and planarized on the second insulating film, and the gate wiring and the first A second resist for forming a columnar semiconductor layer, a second columnar semiconductor layer, and a contact wiring is formed in a direction perpendicular to the direction of the fin-shaped semiconductor layer, and the first polysilicon and the first 2 insulating film and the fin-shaped semiconductor layer are etched to thereby form the first columnar semiconductor layer, the first dummy gate made of the first polysilicon, the second columnar semiconductor layer, and the first poly-layer. A second step of forming a second dummy gate made of silicon;
After the second step, a fourth insulating film is formed around the first columnar semiconductor layer, the second columnar semiconductor layer, the first dummy gate, and the second dummy gate; The second dummy gate, the first columnar semiconductor layer, the second dummy gate, and the second columnar semiconductor are deposited and etched around the insulating film 4. A third step of forming a third dummy gate and a fourth dummy gate to be left on the side wall of the layer;
A second diffusion layer is formed in the upper part of the fin-like semiconductor layer, the lower part of the first columnar semiconductor layer, and the lower part of the second columnar semiconductor layer, and the periphery of the third dummy gate and the fourth dummy gate Then, a fifth insulating film is formed, etched, and left in a sidewall shape to form a sidewall made of the fifth insulating film, and a metal and semiconductor compound is formed on the second diffusion layer. A fourth step of forming;
After the fourth step, an interlayer insulating film is deposited and planarized, and the upper portions of the first dummy gate, the second dummy gate, the third dummy gate, and the fourth dummy gate are exposed, Removing the first dummy gate, the second dummy gate, the third dummy gate, and the fourth dummy gate; removing the second insulating film and the fourth insulating film; An insulating film is formed around the first columnar semiconductor layer, around the second columnar semiconductor layer, and inside the fifth insulating film, and the gate insulating film around the bottom of the second columnar semiconductor layer A fourth resist is formed to remove the gate insulating film around the bottom of the second columnar semiconductor layer, a metal is deposited, etchback is performed, and the first columnar semiconductor layer is removed. Form a gate electrode and the gate wiring around, Anda fifth step of forming a contact electrode and the contact wiring around the serial second columnar semiconductor layer,
After the fifth step, a second interlayer insulating film is deposited and planarized to expose the top of the first columnar semiconductor layer,
A method for manufacturing a semiconductor device, comprising the sixth step according to appendix 18.
[Appendix 20]
The supplementary note 19 further includes forming a third insulating film on the first polysilicon after depositing and planarizing the first polysilicon on the second insulating film. The manufacturing method of the semiconductor device of description.
[Appendix 21]
Forming the fourth insulating film around the first columnar semiconductor layer, the first dummy gate, the second columnar semiconductor layer, and the second dummy gate, and then forming a third resist; 20. The method of manufacturing a semiconductor device according to appendix 19, wherein etching back is performed to expose an upper portion of the first columnar semiconductor layer, and a first diffusion layer is formed on the upper portion of the first columnar semiconductor layer.

１０１．シリコン基板
１０２．第１のレジスト
１０３．第１のレジスト
１０４．フィン状シリコン層
１０５．フィン状シリコン層
１０６．第１の絶縁膜
１０７．第２の絶縁膜
１０８．第２の絶縁膜
１０９．第１のポリシリコン
１１０．第３の絶縁膜
１１１．第２のレジスト
１１２．第２のレジスト
１１３．第２のレジスト
１１４．第３の絶縁膜
１１５．第３の絶縁膜
１１６．第３の絶縁膜
１１７．第１のダミーゲート
１１８．第２のダミーゲート
１１９．第１のダミーゲート
１２３．第２の絶縁膜
１２４．第２の絶縁膜
１２５．第２の絶縁膜
１２６．第２の絶縁膜
１２７．第２の絶縁膜
１２８．第２の絶縁膜
１２９．第１の柱状シリコン層
１３０．第２の柱状シリコン層
１３１．第１の柱状シリコン層
１３２．第１の柱状シリコン層
１３３．第２の柱状シリコン層
１３４．第１の柱状シリコン層
１３５．第４の絶縁膜
１３６．第２のポリシリコン
１３７．第３のダミーゲート
１３８．第４のダミーゲート
１３９．第３のダミーゲート
１４０．第４の絶縁膜
１４１．第４の絶縁膜
１４２．第４の絶縁膜
１４３ａ．第２の拡散層
１４３ｂ．第２の拡散層
１４３ｃ．第２の拡散層
１４３ｄ．第２の拡散層
１４４．第５の絶縁膜
１４５．サイドウォール
１４６．サイドウォール
１４７．サイドウォール
１４８．金属と半導体の化合物
１４９．金属と半導体の化合物
１５０．金属と半導体の化合物
１５１．金属と半導体の化合物
１５２．金属と半導体の化合物
１５３．金属と半導体の化合物
１５４．金属と半導体の化合物
１５５．金属と半導体の化合物
１５６．金属と半導体の化合物
１５７．金属と半導体の化合物
１５８．金属と半導体の化合物
１５９．層間絶縁膜
１６０．ゲート絶縁膜
１６１．第４のレジスト
１６２．ゲート絶縁膜
１６３．ゲート絶縁膜
１６４．ゲート絶縁膜
１６５．ゲート絶縁膜
１６６．ゲート絶縁膜
１６７．金属
１６８ａ．ゲート電極
１６８ｂ．ゲート配線
１６９ａ．コンタクト電極
１６９ｂ．コンタクト配線
１７０ａ．ゲート電極
１７０ｂ．ゲート配線
１７１．第２の層間絶縁膜
１７５．金属
１７５ａ．下部電極
１７５ｂ．下部電極
１７５ｃ．下部電極
１７５ｄ．下部電極
１７６．抵抗が変化する膜
１７６ａ．柱状の抵抗が変化する層
１７６ｂ．柱状の抵抗が変化する層
１７６ｃ．柱状の抵抗が変化する層
１７６ｄ．柱状の抵抗が変化する層
１７７．窒化膜
１７７ａ．窒化膜
１７７ｂ．窒化膜
１７７ｃ．窒化膜
１７７ｄ．窒化膜
１７８．第５のレジスト
１７９．第５のレジスト
１８０．第５のレジスト
１８１．第５のレジスト
１８２．リセットゲート絶縁膜
１８３．金属
１８３ａ．リセットゲート
１８３ｂ．リセットゲート
１８４．窒化膜
１８４ａ．窒化膜
１８４ｂ．窒化膜
１８５．第６のレジスト
１８６．第６のレジスト
１８７．第３の層間絶縁膜
１８８．金属
１８８ａ．ビット線
１８８ｂ．ビット線
１８９．第７のレジスト
１９０．第７のレジスト
３０１．第３のレジスト
３０２．第１の拡散層
３０３．第１の拡散層
３０４．第１の拡散層
３０５．第１の拡散層
３０６．第１の拡散層
３０７．第１の拡散層
５０１．柱状の抵抗が変化する層
５０２．リセットゲート絶縁膜
５０３．リセットゲート
５０４．下部電極 101. Silicon substrate 102. First resist 103. First resist 104. Fin-like silicon layer 105. Fin-like silicon layer 106. First insulating film 107. Second insulating film 108. Second insulating film 109. First polysilicon 110. Third insulating film 111. Second resist 112. Second resist 113. Second resist 114. Third insulating film 115. Third insulating film 116. Third insulating film 117. First dummy gate 118. Second dummy gate 119. First dummy gate 123. Second insulating film 124. Second insulating film 125. Second insulating film 126. Second insulating film 127. Second insulating film 128. Second insulating film 129. First columnar silicon layer 130. Second columnar silicon layer 131. First columnar silicon layer 132. First columnar silicon layer 133. Second columnar silicon layer 134. First columnar silicon layer 135. Fourth insulating film 136. Second polysilicon 137. Third dummy gate 138. Fourth dummy gate 139. Third dummy gate 140. Fourth insulating film 141. Fourth insulating film 142. Fourth insulating film 143a. Second diffusion layer 143b. Second diffusion layer 143c. Second diffusion layer 143d. Second diffusion layer 144. Fifth insulating film 145. Side wall 146. Sidewall 147. Sidewall 148. Compound of metal and semiconductor 149. Compound of metal and semiconductor 150. Compound of metal and semiconductor 151. Compound of metal and semiconductor 152. Compound of metal and semiconductor 153. Compound of metal and semiconductor 154. Compound of metal and semiconductor 155. Compound of metal and semiconductor 156. Compound of metal and semiconductor 157. Compound of metal and semiconductor 158. Compound of metal and semiconductor 159. Interlayer insulating film 160. Gate insulating film 161. Fourth resist 162. Gate insulating film 163. Gate insulating film 164. Gate insulating film 165. Gate insulating film 166. Gate insulating film 167. Metal 168a. Gate electrode 168b. Gate wiring 169a. Contact electrode 169b. Contact wiring 170a. Gate electrode 170b. Gate wiring 171. Second interlayer insulating film 175. Metal 175a. Lower electrode 175b. Lower electrode 175c. Lower electrode 175d. Lower electrode 176. Membrane 176a. Layer 176b with varying columnar resistance. Layer 176c with varying columnar resistance. Layer 176d with varying columnar resistance. Layer 177 with varying columnar resistance. Nitride film 177a. Nitride film 177b. Nitride film 177c. Nitride film 177d. Nitride film 178. Fifth resist 179. Fifth resist 180. Fifth resist 181. Fifth resist 182. Reset gate insulating film 183. Metal 183a. Reset gate 183b. Reset gate 184. Nitride film 184a. Nitride film 184b. Nitride film 185. Sixth resist 186. Sixth resist 187. Third interlayer insulating film 188. Metal 188a. Bit line 188b. Bit line 189. Seventh resist 190. Seventh resist 301. Third resist 302. First diffusion layer 303. First diffusion layer 304. First diffusion layer 305. First diffusion layer 306. First diffusion layer 307. First diffusion layer 501. Layer with varying columnar resistance 502. Reset gate insulating film 503. Reset gate 504. Bottom electrode

Claims (6)

柱状の相変化層と、
前記柱状の相変化層を取り囲むリセットゲート絶縁膜と、
前記リセットゲート絶縁膜を取り囲むリセットゲートと、
を有し、
前記柱状の相変化層と前記リセットゲートとは電気的に絶縁されており、
前記リセットゲートは前記柱状の相変化層の起立方向に垂直な方向に延在している、
ことを特徴とする記憶装置。 A columnar phase change layer;
A reset gate insulating film surrounding the columnar phase change layer;
A reset gate surrounding the reset gate insulating film;
Have
The columnar phase change layer and the reset gate are electrically insulated,
The reset gate extends in a direction perpendicular to the rising direction of the columnar phase change layer,
A storage device. 前記柱状の相変化層の下部に、下部電極を有することを特徴とする請求項１に記載の記憶装置。   The memory device according to claim 1, further comprising a lower electrode under the columnar phase change layer. 前記リセットゲートは、窒化チタンからなることを特徴とする請求項１に記載の記憶装置。   The storage device according to claim 1, wherein the reset gate is made of titanium nitride. 前記リセットゲート絶縁膜は、窒化膜からなることを特徴とする請求項１に記載の記憶装置。   The memory device according to claim 1, wherein the reset gate insulating film is made of a nitride film. 前記下部電極は、窒化チタンからなることを特徴とする請求項２に記載の記憶装置。   The storage device according to claim 2, wherein the lower electrode is made of titanium nitride. 前記リセットゲートに前記柱状の相変化層の起立方向に垂直な方向に電流を流すことにより、前記柱状の相変化層のリセットを行うことを特徴とする請求項１に記載の記憶装置。   2. The storage device according to claim 1, wherein the columnar phase change layer is reset by passing a current through the reset gate in a direction perpendicular to a rising direction of the columnar phase change layer.
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