JP5869092B2

JP5869092B2 - Semiconductor device

Info

Publication number: JP5869092B2
Application number: JP2014239664A
Authority: JP
Inventors: 舛岡　富士雄; 富士雄舛岡; 広記中村
Original assignee: Unisantis Electronics Singapore Pte Ltd
Current assignee: Unisantis Electronics Singapore Pte Ltd
Priority date: 2014-11-27
Filing date: 2014-11-27
Publication date: 2016-02-24
Anticipated expiration: 2033-10-03
Also published as: JP2015073117A

Description

本発明は半導体装置に関する。 The present invention relates to a semiconductor device.

近年、相変化メモリが開発されている（例えば、特許文献１を参照）。相変化メモリは、メモリセルの情報記憶素子の抵抗の変化を記録することにより、情報を記憶する。 In recent years, phase change memories have been developed (see, for example, Patent Document 1). The phase change memory stores information by recording the change in resistance of the information storage element of the memory cell.

相変化メモリは、セルトランジスタをオンすることによってビット線とソース線との間に電流を流すと、高抵抗素子のヒーターで熱が発生し、このヒーターに接するカルコゲナイドガラス（ＧＳＴ：Ｇｅ_２Ｓｂ_２Ｔｅ_５）を融解させることで、状態を遷移させるメカニズムを利用している。カルコゲナイドガラスは、高温（高電流）で融解するとともに高速で冷却する（電流を停止する）とアモルファス状態（リセット［Ｒｅｓｅｔ］動作）になる。一方、比較的低い高温（低電流）で融解するとともに低速で冷却する（電流を徐々に減らす）と結晶化する（セット［Ｓｅｔ］動作）。これにより読み出し時、ビット線―ソース線間に大量の電流が流れる場合（低抵抗＝結晶状態）場合と、少量の電流が流れる（高抵抗＝アモルファス）とで、２値情報（「０」、「１」）の判断がなされる（例えば、特許文献１を参照）。 In a phase change memory, when a current is passed between a bit line and a source line by turning on a cell transistor, heat is generated by a heater of a high resistance element, and chalcogenide glass (GST: Ge ₂ Sb ₂ in contact with the heater). By melting Te ₅ ), a mechanism for changing the state is used. When the chalcogenide glass is melted at a high temperature (high current) and cooled at a high speed (current is stopped), the chalcogenide glass enters an amorphous state (reset operation). On the other hand, when it melts at a relatively low high temperature (low current) and cools at a low speed (current is gradually reduced), it crystallizes (set [Set] operation). Thus, at the time of reading, binary information (“0”, whether a large amount of current flows between the bit line and the source line (low resistance = crystalline state) or a small amount of current flows (high resistance = amorphous)). “1”) is determined (see, for example, Patent Document 1).

この場合、例えばリセット電流が２００μＡと非常に多く流れる。このように大量のリセット電流をセルトランジスタに流すためには、メモリセルサイズを相当に大きくする必要がある。このように大量の電流を流すためには、バイポーラトランジスタやダイオードの選択素子を用いることができる（例えば、特許文献１を参照）。 In this case, for example, a reset current flows as much as 200 μA. In order to cause a large amount of reset current to flow through the cell transistor in this way, it is necessary to considerably increase the memory cell size. In order to flow a large amount of current in this manner, a bipolar transistor or a diode selection element can be used (see, for example, Patent Document 1).

ダイオードは二端子素子であるため、メモリセルを選択するために一本のソース線を選択すると、その一本のソース線に接続された全てのメモリセルの電流が一本のソース線に流れるようになる。したがって、ソース線におけるＩＲ（電流、抵抗）積の電圧降下であるＩＲドロップが大きくなってしまう。 Since the diode is a two-terminal element, when one source line is selected to select a memory cell, the current of all the memory cells connected to that one source line flows to one source line. become. Therefore, the IR drop that is a voltage drop of the IR (current, resistance) product in the source line becomes large.

一方、バイポーラトランジスタは三端子素子であるが、ゲートに電流が流れるので、ワード線に多くのトランジスタを接続することが難しい。 On the other hand, a bipolar transistor is a three-terminal element, but since a current flows through the gate, it is difficult to connect many transistors to the word line.

ＧＳＴ膜、ヒーター素子において電流が流れる方向の断面積を小さくすると、リセット電流、リード（Ｒｅａｄ）電流を小さくすることができる。従来例では、平面トランジスタのゲートの側壁にヒーター素子を形成し、ゲートの上部にＧＳＴ膜を形成することで、ＧＳＴ膜、ヒーター素子において電流が流れる方向の断面積を小さくしてきた。この方法では、平面トランジスタからなるセルを複数直列に接続するセルストリングが必要となる（例えば、特許文献１を参照）。 If the cross-sectional area in the direction in which the current flows in the GST film and the heater element is reduced, the reset current and the read current can be reduced. In the conventional example, the heater element is formed on the side wall of the gate of the planar transistor, and the GST film is formed on the gate, thereby reducing the cross-sectional area in the direction in which current flows in the GST film and the heater element. This method requires a cell string in which a plurality of cells made of planar transistors are connected in series (see, for example, Patent Document 1).

基板に対して垂直方向にソース、ゲート、ドレインが配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている。ＳＧＴは、単位ゲート幅当たり、ダブルゲートトランジスタよりも大量の電流を流すことができる（例えば、特許文献２を参照）。さらに、ＳＧＴは、ゲート電極が柱状半導体層を取り囲む構造を有していることから、単位面積当たりのゲート幅を大きくすることができるので、さらに大量の電流を流すことができる。 A Surrounding Gate Transistor (hereinafter referred to as “SGT”) having a structure in which a source, a gate, and a drain are arranged in a direction perpendicular to a substrate and a gate electrode surrounds a columnar semiconductor layer has been proposed. SGT can flow a larger amount of current than a double gate transistor per unit gate width (see, for example, Patent Document 2). Furthermore, since the SGT has a structure in which the gate electrode surrounds the columnar semiconductor layer, the gate width per unit area can be increased, so that a larger amount of current can flow.

また、相変化メモリにおいては、リセット電流が大きいため、ソース線の抵抗を下げることが必要となる。 In the phase change memory, since the reset current is large, it is necessary to reduce the resistance of the source line.

また、従来例のＭＯＳトランジスタにおいては、メタルゲートプロセスと高温プロセスとを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスが用いられている(例えば、非特許文献１を参照)。このプロセスでは、ポリシリコンでゲートを作成した後、層間絶縁膜を堆積する。続いて、化学機械研磨によってポリシリコンゲートを露出させ、ポリシリコンゲートをエッチングした後に、メタルを堆積している。このようにＳＧＴにおいてもメタルゲートプロセスと高温プロセスとを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスを用いることが必要となる。 Further, in the conventional MOS transistor, a metal gate last process for creating a metal gate after a high temperature process is used in order to achieve both a metal gate process and a high temperature process (see, for example, Non-Patent Document 1). . In this process, after forming a gate with polysilicon, an interlayer insulating film is deposited. Subsequently, the polysilicon gate is exposed by chemical mechanical polishing, and after etching the polysilicon gate, metal is deposited. Thus, also in SGT, in order to make a metal gate process and a high temperature process compatible, it is necessary to use the metal gate last process which produces a metal gate after a high temperature process.

メタルゲートラストプロセスでは、ポリシリコンゲートを形成した後、イオン注入により拡散層を形成する。ＳＧＴでは、柱状シリコン層の上部がポリシリコンゲートで覆われるため、何らかの工夫が必要となる。 In the metal gate last process, after forming a polysilicon gate, a diffusion layer is formed by ion implantation. In SGT, since the upper part of the columnar silicon layer is covered with a polysilicon gate, some device is required.

シリコンの密度は約５×１０^２２個／ｃｍ^３であるため、シリコン柱が細くなると、シリコン柱内に不純物を存在させることが難しくなってくる。 Since the density of silicon is about 5 × 10 ²² pieces / cm ³ , it becomes difficult for impurities to be present in the silicon pillar when the silicon pillar becomes thin.

従来例のＳＧＴでは、チャネル濃度を１０^１７ｃｍ^−３以下と低不純物濃度とし、ゲート材料の仕事関数を変えることによってしきい値電圧を決定することが提案されている（例えば、特許文献３を参照）。 In the SGT of the conventional example, it is proposed to determine the threshold voltage by changing the work function of the gate material by setting the channel concentration to a low impurity concentration of 10 ¹⁷ cm ⁻³ or less (for example, see Patent Document 3). reference).

平面型のＭＯＳトランジスタにおいて、ＬＤＤ領域のサイドウォールが低濃度層と同一の導電型を有する多結晶シリコンから形成され、ＬＤＤ領域の表面キャリアがその仕事関数差によって誘起され、酸化膜サイドウォールＬＤＤ型ＭＯＳトランジスタに比してＬＤＤ領域のインピーダンスが低減できることが示されている（例えば、特許文献４を参照）。その多結晶シリコンサイドウォールは電気的にゲート電極と絶縁されていることが示されている。また、特許文献４では、多結晶シリコンサイドウォールとソース・ドレインとが層間絶縁膜によって絶縁されていることが図示されている。 In a planar MOS transistor, the sidewall of the LDD region is formed of polycrystalline silicon having the same conductivity type as that of the low-concentration layer, and surface carriers in the LDD region are induced by the work function difference. It has been shown that the impedance of the LDD region can be reduced as compared to a MOS transistor (see, for example, Patent Document 4). The polycrystalline silicon sidewall is shown to be electrically insulated from the gate electrode. In Patent Document 4, it is illustrated that the polysilicon side wall and the source / drain are insulated by an interlayer insulating film.

特開２０１２−２０４４０４号公報JP 2012-204404 A 特開２００４−３５６３１４号公報JP 2004-356314 A 特開２００４−３５６３１４号公報JP 2004-356314 A 特開平１１−２９７９８４号公報JP 11-297984 A

IEDM2007 K.Mistry et.al, pp 247-250IEDM2007 K. Mistry et.al, pp 247-250

本発明は、上述した問題点に鑑みてなされたものであり、抵抗が変化する膜、下部電極の電流が流れる方向の断面積を小さくすることができ、選択トランジスタに大量の電流を流すことが可能であり、かつ、抵抗が変化する記憶素子を有する半導体装置を提供することを目的とする。 The present invention has been made in view of the above-described problems, and can reduce the cross-sectional area in the direction in which the current of the film whose resistance changes and the lower electrode flow, and can flow a large amount of current through the selection transistor. An object of the present invention is to provide a semiconductor device having a memory element that can change the resistance.

本発明の第１の観点に係る半導体装置は、
第１の柱状半導体層と、
前記第１の柱状半導体層の周囲に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の周囲に形成された、金属からなるゲート電極と、
前記ゲート電極に接続された、金属からなるゲート配線と、
前記第１の柱状半導体層の上部周囲に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の周囲に形成された、第１の金属材料からなる側壁状の第１のコンタクトと、
前記第１の柱状半導体層の下部に形成された第２の拡散層と、
前記第１の柱状半導体層上に形成された柱状絶縁体層と、
前記柱状絶縁体層の上部周囲に形成された、抵抗が変化する膜と、
前記柱状絶縁体層の下部周囲に形成された、前記抵抗が変化する膜と接続される下部電極と、を有し、
前記第１の柱状半導体層１個に対して前記抵抗が変化する膜は１個配置されるのであって、
前記第１のコンタクトの上部と前記第１の柱状半導体層の上部とは電気的に接続され、
前記第１の柱状半導体層の上部と前記下部電極とは電気的に接続されている、
ことを特徴とする。 A semiconductor device according to a first aspect of the present invention includes:
A first columnar semiconductor layer;
A first gate insulating film formed around the first columnar semiconductor layer;
A gate electrode made of metal and formed around the first gate insulating film;
A gate wiring made of metal connected to the gate electrode;
A second gate insulating film formed around the top of the first columnar semiconductor layer;
A sidewall-shaped first contact made of a first metal material formed around the second gate insulating film;
A second diffusion layer formed below the first columnar semiconductor layer;
A columnar insulator layer formed on the first columnar semiconductor layer;
A film of varying resistance formed around the top of the columnar insulator layer;
A lower electrode formed around the lower part of the columnar insulator layer and connected to the film having a variable resistance;
One film whose resistance changes with respect to one first columnar semiconductor layer is disposed,
The upper part of the first contact and the upper part of the first columnar semiconductor layer are electrically connected,
The upper part of the first columnar semiconductor layer and the lower electrode are electrically connected.
It is characterized by that.

前記柱状絶縁体層は窒化膜からなり、前記柱状絶縁体層と前記第１の柱状半導体層との間に前記下部電極が形成されている、ことが好ましい。 Preferably, the columnar insulator layer is made of a nitride film, and the lower electrode is formed between the columnar insulator layer and the first columnar semiconductor layer.

前記第１のコンタクトを構成する第１の金属材料の仕事関数は、４．０〜４．２ｅＶである、ことが好ましい。 The work function of the first metal material constituting the first contact is preferably 4.0 to 4.2 eV.

前記第１のコンタクトを構成する第１の金属材料の仕事関数は、５．０〜５．２ｅＶである、ことが好ましい。 It is preferable that a work function of the first metal material constituting the first contact is 5.0 to 5.2 eV.

半導体基板上に一方向に延びるように形成されたフィン状半導体層と、
前記フィン状半導体層の周囲に形成された第１の絶縁膜と、
前記フィン状半導体層上に形成された前記第１の柱状半導体層と、
を有し、
前記ゲート電極及び前記ゲート配線の周囲及び底下に形成された前記第１のゲート絶縁膜と、を有し、
前記フィン状半導体層と金属からなる前記ゲート電極との間には前記第１のゲート絶縁膜が形成されるのであって、
前記ゲート配線は、前記フィン状半導体層に直交する方向に延在しており、
前記第２の拡散層は前記フィン状半導体層に形成されている、
ことが好ましい。 A fin-like semiconductor layer formed on a semiconductor substrate so as to extend in one direction;
A first insulating film formed around the fin-like semiconductor layer;
The first columnar semiconductor layer formed on the fin-like semiconductor layer;
Have
The first gate insulating film formed around and below the gate electrode and the gate wiring; and
The first gate insulating film is formed between the fin-like semiconductor layer and the gate electrode made of metal,
The gate wiring extends in a direction orthogonal to the fin-like semiconductor layer,
The second diffusion layer is formed in the fin-like semiconductor layer;
It is preferable.

前記第２の拡散層は、前記フィン状半導体層に加えて、さらに前記半導体基板にも形成されている、ことが好ましい。 The second diffusion layer is preferably formed on the semiconductor substrate in addition to the fin-like semiconductor layer.

前記第２の拡散層に電気的に接続されている前記ゲート配線に平行に延びるコンタクト配線をさらに有する、ことが好ましい。 It is preferable to further include a contact wiring extending in parallel with the gate wiring electrically connected to the second diffusion layer.

前記半導体基板上に形成された前記フィン状半導体層と、
前記フィン状半導体層の周囲に形成された前記第１の絶縁膜と、
前記フィン状半導体層上に形成された第２の柱状半導体層と、
前記第２の柱状半導体層の周囲に形成された、金属からなるコンタクト電極と、
前記コンタクト電極に接続された前記フィン状半導体層に直交する方向に延在する、金属からなる前記コンタクト配線と、
前記フィン状半導体層と前記第２の柱状半導体層の下部に形成された前記第２の拡散層と、をさらに有し、
前記コンタクト電極は前記第２の拡散層と接続されている、
ことが好ましい。 The fin-like semiconductor layer formed on the semiconductor substrate;
The first insulating film formed around the fin-like semiconductor layer;
A second columnar semiconductor layer formed on the fin-like semiconductor layer;
A contact electrode made of metal and formed around the second columnar semiconductor layer;
The contact wiring made of metal, extending in a direction perpendicular to the fin-like semiconductor layer connected to the contact electrode;
The fin-like semiconductor layer and the second diffusion layer formed below the second columnar semiconductor layer;
The contact electrode is connected to the second diffusion layer;
It is preferable.

前記ゲート電極の外側の線幅は、前記ゲート配線の線幅と等しく、
前記フィン状半導体層に直交する方向での前記第１の柱状半導体層の線幅は、前記フィン状半導体層と直交する方向での前記フィン状半導体層の線幅と等しい、
ことが好ましい。 The line width outside the gate electrode is equal to the line width of the gate wiring,
The line width of the first columnar semiconductor layer in the direction orthogonal to the fin-shaped semiconductor layer is equal to the line width of the fin-shaped semiconductor layer in the direction orthogonal to the fin-shaped semiconductor layer.
It is preferable.

前記第１のゲート絶縁膜には、前記第２の柱状半導体層と前記コンタクト電極との間に形成されているものが存在する、ことが好ましい。 It is preferable that the first gate insulating film is formed between the second columnar semiconductor layer and the contact electrode.

前記フィン状半導体層に直交する方向での前記第２の柱状半導体層の線幅は、前記フィン状半導体層が延びる方向に直交する方向での当該フィン状半導体層の線幅と等しい、ことが好ましい。 The line width of the second columnar semiconductor layer in the direction orthogonal to the fin-shaped semiconductor layer is equal to the line width of the fin-shaped semiconductor layer in the direction orthogonal to the direction in which the fin-shaped semiconductor layer extends. preferable.

前記第１のゲート絶縁膜には、前記コンタクト電極と前記コンタクト配線の周囲に形成されているものが存在する、ことが好ましい。 It is preferable that the first gate insulating film is formed around the contact electrode and the contact wiring.

前記コンタクト電極の外側の線幅は、前記コンタクト配線の線幅と等しい、ことが好ましい。 The line width outside the contact electrode is preferably equal to the line width of the contact wiring.

半導体基板上に形成された前記第１の柱状半導体層と、
前記ゲート電極と前記ゲート配線の周囲及び底下に形成された前記第１のゲート絶縁膜と、を有し、
前記第２の拡散層は、前記半導体基板に形成されている、
ことが好ましい。 The first columnar semiconductor layer formed on the semiconductor substrate;
The gate electrode and the first gate insulating film formed around and under the bottom of the gate wiring;
The second diffusion layer is formed on the semiconductor substrate;
It is preferable.

前記半導体基板上に形成された第２の柱状半導体層と、
前記第２の柱状半導体層の周囲に形成された、金属からなるコンタクト電極と、
前記コンタクト電極に接続されたコンタクト配線と、
前記第２の柱状半導体層の下部に形成された前記第２の拡散層と、をさらに有し、
前記コンタクト電極は、前記第２の拡散層と接続されている、
ことが好ましい。 A second columnar semiconductor layer formed on the semiconductor substrate;
A contact electrode made of metal and formed around the second columnar semiconductor layer;
Contact wiring connected to the contact electrode;
The second diffusion layer formed under the second columnar semiconductor layer, and
The contact electrode is connected to the second diffusion layer;
It is preferable.

前記ゲート電極の外側の線幅は、前記ゲート配線の線幅と等しい、ことが好ましい。 The line width outside the gate electrode is preferably equal to the line width of the gate wiring.

本発明によれば、抵抗が変化する膜、下部電極の電流が流れる方向の断面積を小さくすることができ、選択トランジスタに大量の電流を流すことができる、抵抗が変化する記憶素子を有する半導体装置を提供することができる。 According to the present invention, a semiconductor having a memory element with a variable resistance, which can reduce a cross-sectional area in a direction in which a current of a film whose resistance changes and a lower electrode flows, and can flow a large amount of current through a selection transistor. An apparatus can be provided.

（ａ）は本発明の実施形態に係る半導体装置の平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is YY of (a). It is sectional drawing in a line. （ａ）は本発明の実施形態に係る半導体装置の平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is YY of (a). It is sectional drawing in a line. （ａ）は本発明の実施形態に係る半導体装置の平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is YY of (a). It is sectional drawing in a line. （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a). （ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is It is sectional drawing in the YY 'line | wire of (a).

図１に、本発明の実施形態に係る半導体装置の構造を示す。
図１に示されるように、本実施形態のメモリセルは、３×２のマトリクス状のセル配列において、一行一列、一行三列、二行一列、及び二行三列にそれぞれ配置されている、ソース線を相互に接続するためのコンタクト電極及びコンタクト配線を有するコンタクト装置は、３×２のマトリクス状のセル配列において、一行二列と二行二列とにそれぞれ配置されている。 FIG. 1 shows a structure of a semiconductor device according to an embodiment of the present invention.
As shown in FIG. 1, the memory cells of this embodiment are arranged in one row and one column, one row and three columns, two rows and one column, and two rows and three columns, respectively, in a 3 × 2 matrix cell array. Contact devices having contact electrodes and contact wirings for connecting source lines to each other are arranged in one row and two columns and two rows and two columns, respectively, in a 3 × 2 matrix cell array.

二行一列に位置するメモリセルは、半導体基板１０１上で左右方向に延びるように形成されたフィン状シリコン層１０４と、フィン状シリコン層１０４の周囲に形成された第１の絶縁膜１０６と、フィン状シリコン層１０４上に形成された第１の柱状シリコン層１２９と、第１の柱状シリコン層１２９の周囲に形成されたゲート絶縁膜１６２と、ゲート絶縁膜１６２の周囲に形成された、金属からなるゲート電極１６８ａと、ゲート電極１６８ａに接続された、金属からなるゲート配線１６８ｂとを有する。ゲート配線１６８ｂはフィン状シリコン層１０４に直交する方向に延在している。 The memory cells located in two rows and one column include a fin-like silicon layer 104 formed so as to extend in the left-right direction on the semiconductor substrate 101, a first insulating film 106 formed around the fin-like silicon layer 104, The first columnar silicon layer 129 formed on the fin-shaped silicon layer 104, the gate insulating film 162 formed around the first columnar silicon layer 129, and the metal formed around the gate insulating film 162 A gate electrode 168a made of metal and a gate wiring 168b made of metal connected to the gate electrode 168a. The gate wiring 168 b extends in a direction orthogonal to the fin-like silicon layer 104.

二行一列に位置するメモリセルは、さらに、ゲート電極１６８ａ及びゲート配線１６８ｂの周囲及び底下に形成されたゲート絶縁膜１６２と、第１の柱状シリコン層１２９上部の周囲に形成された第２のゲート絶縁膜１７３と、第２のゲート絶縁膜１７３の周囲に形成された、第１の金属材料からなる第１のコンタクト１７９ａと、第１のコンタクト１７９ａの上部と第１の柱状シリコン層１２９の上部とを接続する、第２の金属材料からなる第２のコンタクト１８３ａと、第１の柱状シリコン層１２９の下部に形成された第２の拡散層１４３ａとを有する。第２の拡散層１４３ａはフィン状シリコン層１０４に形成されている。 The memory cells located in two rows and one column further include a gate insulating film 162 formed around and below the gate electrode 168a and the gate wiring 168b, and a second column formed around the top of the first columnar silicon layer 129. A first contact 179a made of a first metal material, an upper portion of the first contact 179a, and a first columnar silicon layer 129 formed around the gate insulating film 173 and the second gate insulating film 173. A second contact 183 a made of a second metal material and connected to the upper part, and a second diffusion layer 143 a formed in the lower part of the first columnar silicon layer 129 are included. The second diffusion layer 143a is formed in the fin-like silicon layer 104.

二行一列に位置するメモリセルは、さらに、第２のコンタクト１８３ａ上に形成された柱状窒化膜層２０２と、柱状窒化膜層２０２の上部周囲に形成された、抵抗が変化する膜２１１と、柱状窒化膜層２０２の下部周囲に形成された、抵抗が変化する膜２１１と接続される下部電極２０６とを有する。柱状窒化膜層２０２は窒化膜からなり、柱状窒化膜層２０２と第２のコンタクト１８３ａとの間に下部電極２０６が形成されている。 The memory cells located in two rows and one column further include a columnar nitride film layer 202 formed on the second contact 183a, a film 211 having a variable resistance formed around the top of the columnar nitride film layer 202, and It has a lower electrode 206 connected to a film 211 having a variable resistance, which is formed around the lower part of the columnar nitride film layer 202. The columnar nitride film layer 202 is made of a nitride film, and a lower electrode 206 is formed between the columnar nitride film layer 202 and the second contact 183a.

抵抗が変化する膜２１１は、例えば、カルコゲナイドガラス（ＧＳＴ：Ｇｅ_２Ｓｂ_２Ｔｅ_５）等の相変化膜からなることが好ましい。また、ヒーター素子である下部電極２０６は、例えば、窒化チタンからなることが好ましい。 The film 211 whose resistance changes is preferably made of a phase change film such as chalcogenide glass (GST: Ge ₂ Sb ₂ Te ₅ ). The lower electrode 206 serving as a heater element is preferably made of, for example, titanium nitride.

二行三列に位置するメモリセルは、半導体基板１０１上で左右方向に延びるように形成されたフィン状シリコン層１０４と、フィン状シリコン層１０４の周囲に形成された第１の絶縁膜１０６と、フィン状シリコン層１０４上に形成された第１の柱状シリコン層１３１と、第１の柱状シリコン層１３１の周囲に形成されたゲート絶縁膜１６３と、ゲート絶縁膜１６３の周囲に形成された、金属からなるゲート電極１７０ａと、ゲート電極１７０ａに接続された、金属からなるゲート配線１７０ｂとを有する。ゲート配線１７０ｂはフィン状シリコン層１０４に直交する方向に延在している。 The memory cells located in two rows and three columns include a fin-like silicon layer 104 formed so as to extend in the left-right direction on the semiconductor substrate 101, and a first insulating film 106 formed around the fin-like silicon layer 104. The first columnar silicon layer 131 formed on the fin-shaped silicon layer 104, the gate insulating film 163 formed around the first columnar silicon layer 131, and formed around the gate insulating film 163, A gate electrode 170a made of metal and a gate wiring 170b made of metal connected to the gate electrode 170a are provided. The gate wiring 170 b extends in a direction orthogonal to the fin-like silicon layer 104.

二行三列に位置するメモリセルは、さらに、ゲート電極１７０ａ及びゲート配線１７０ｂの周囲及び底下に形成されたゲート絶縁膜１６３と、第１の柱状シリコン層１３１の上部周囲に形成された第２のゲート絶縁膜１７４と、第２のゲート絶縁膜１７４の周囲に形成された、第１の金属材料からなる第１のコンタクト１８１ａと、第１のコンタクト１８１ａの上部と第１の柱状シリコン層１３１の上部とを接続する、第２の金属材料からなる第２のコンタクト１８５ａと、第１の柱状シリコン層１３１の下部に形成された第２の拡散層１４３ａとを有する。第２の拡散層１４３ａはフィン状シリコン層１０４に形成されている。 The memory cells located in two rows and three columns are further provided with a gate insulating film 163 formed around and below the gate electrode 170a and the gate wiring 170b, and a second column formed around the top of the first columnar silicon layer 131. Gate insulating film 174, first contact 181 a made of a first metal material, surrounding first gate insulating film 174, upper portion of first contact 181 a and first columnar silicon layer 131. A second contact 185 a made of a second metal material and a second diffusion layer 143 a formed under the first columnar silicon layer 131. The second diffusion layer 143a is formed in the fin-like silicon layer 104.

二行三列に位置するメモリセルは、さらに、第２のコンタクト１８５ａ上に形成された柱状窒化膜層２０３と、柱状窒化膜層２０３の上部周囲に形成された、抵抗が変化する膜２１２と、柱状窒化膜層２０３の下部周囲に形成された、抵抗が変化する膜２１２と接続する下部電極２０７とを有する。柱状窒化膜層２０３は窒化膜から形成されている。柱状窒化膜層２０３と第２のコンタクト１８５ａとの間に下部電極２０７が形成されている。 The memory cells located in two rows and three columns further include a columnar nitride film layer 203 formed on the second contact 185a, and a film 212 having a variable resistance formed around the top of the columnar nitride film layer 203. And a lower electrode 207 formed around the lower portion of the columnar nitride film layer 203 and connected to the film 212 having a variable resistance. The columnar nitride film layer 203 is formed of a nitride film. A lower electrode 207 is formed between the columnar nitride film layer 203 and the second contact 185a.

抵抗が変化する膜２１１と、抵抗が変化する膜２１２とは、ビット線２１９により接続されている。 The film 211 whose resistance changes and the film 212 whose resistance changes are connected by a bit line 219.

一行一列に位置するメモリセルは、半導体基板１０１上で左右方向に延びるように形成されたフィン状シリコン層１０５と、フィン状シリコン層１０５の周囲に形成された第１の絶縁膜１０６と、フィン状シリコン層１０５上に形成された第１の柱状シリコン層１３２と、第１の柱状シリコン層１３２の周囲に形成されたゲート絶縁膜１６２と、ゲート絶縁膜１６２の周囲に形成された、金属からなるゲート電極１６８ａと、ゲート電極１６８ａに接続された、金属からなるゲート配線１６８ｂとを有する。ゲート配線１６８ｂはフィン状シリコン層１０５に直交する方向に延在している。 The memory cells located in one row and one column include a fin-like silicon layer 105 formed on the semiconductor substrate 101 so as to extend in the left-right direction, a first insulating film 106 formed around the fin-like silicon layer 105, and a fin A first columnar silicon layer 132 formed on the silicon layer 105, a gate insulating film 162 formed around the first columnar silicon layer 132, and a metal formed around the gate insulating film 162. A gate electrode 168a and a gate wiring 168b made of metal connected to the gate electrode 168a. The gate wiring 168 b extends in a direction orthogonal to the fin-like silicon layer 105.

一行一列に位置するメモリセルは、さらに、ゲート電極１６８ａ及びゲート配線１６８ｂの周囲及び底下に形成されたゲート絶縁膜１６２と、第１の柱状シリコン層１３２の上部周囲に形成された第２のゲート絶縁膜１７３と、第２のゲート絶縁膜１７３の周囲に形成された、第１の金属材料からなる第１のコンタクト１７９ｂと、第１のコンタクト１７ｂａの上部と第１の柱状シリコン層１３２の上部とを接続する、第２の金属材料からなる第２のコンタクト１８３ｂと、第１の柱状シリコン層１３２の下部に形成された第２の拡散層１４３ｂとを有する。第２の拡散層１４３ｂはフィン状シリコン層１０５に形成されている。 The memory cells located in one row and one column further include a gate insulating film 162 formed around and below the gate electrode 168a and the gate wiring 168b, and a second gate formed around the top of the first columnar silicon layer 132. The first contact 179b made of the first metal material, the upper portion of the first contact 17ba, and the upper portion of the first columnar silicon layer 132 formed around the insulating film 173, the second gate insulating film 173 And a second contact 183b made of a second metal material, and a second diffusion layer 143b formed under the first columnar silicon layer 132. The second diffusion layer 143b is formed in the fin-like silicon layer 105.

一行一列に位置するメモリセルは、さらに、第２のコンタクト１８３ｂ上に形成された柱状窒化膜層２０４と、柱状窒化膜層２０４の上部周囲に形成された、抵抗が変化する膜２１３と、柱状窒化膜層２０４の下部周囲に形成された、抵抗が変化する膜２１３と接続する下部電極２０８とを有する。柱状窒化膜層２０４は窒化膜から形成されている。柱状窒化膜層２０４と第２のコンタクト１８３ｂの間に下部電極２０８が形成されている。 The memory cells located in one row and one column further include a columnar nitride film layer 204 formed on the second contact 183b, a film 213 having a variable resistance formed around the top of the columnar nitride film layer 204, and a columnar film. A lower electrode 208 connected to a film 213 whose resistance is changed is formed around the lower part of the nitride film layer 204. The columnar nitride film layer 204 is formed of a nitride film. A lower electrode 208 is formed between the columnar nitride layer 204 and the second contact 183b.

一行三列に位置するメモリセルは、半導体基板１０１上で左右方向に延びるように形成されたフィン状シリコン層１０５と、フィン状シリコン層１０５の周囲に形成された第１の絶縁膜１０６と、フィン状シリコン層１０５上に形成された第１の柱状シリコン層１３４と、第１の柱状シリコン層１３４の周囲に形成されたゲート絶縁膜１６３と、ゲート絶縁膜１６３の周囲に形成された、金属からなるゲート電極１７０ａと、ゲート電極１７０ａに接続された、金属からなるゲート配線１７０ｂとを有する。ゲート配線１７０ｂはフィン状シリコン層１０５に直交する方向に延在している。 The memory cells located in one row and three columns include a fin-like silicon layer 105 formed on the semiconductor substrate 101 so as to extend in the left-right direction, a first insulating film 106 formed around the fin-like silicon layer 105, The first columnar silicon layer 134 formed on the fin-shaped silicon layer 105, the gate insulating film 163 formed around the first columnar silicon layer 134, and the metal formed around the gate insulating film 163 And a gate wiring 170b made of metal connected to the gate electrode 170a. The gate wiring 170 b extends in a direction orthogonal to the fin-like silicon layer 105.

一行三列に位置するメモリセルは、さらに、ゲート電極１７０ａ及びゲート配線１７０ｂの周囲及び底下に形成されたゲート絶縁膜１６３と、第１の柱状シリコン層１３４の上部周囲に形成された第２のゲート絶縁膜１７４と、第２のゲート絶縁膜１７４の周囲に形成された、第１の金属材料からなる第１のコンタクト１８１ｂと、第１のコンタクト１８１ｂの上部と第１の柱状シリコン層１３４の上部とを接続する、第２の金属材料からなる第２のコンタクト１８５ｂと、第１の柱状シリコン層１３４の下部に形成された第２の拡散層１４３ｂとを有する。第２の拡散層１４３ｂはフィン状シリコン層１０５に形成されている。 The memory cells located in one row and three columns further include a gate insulating film 163 formed around and below the gate electrode 170a and the gate wiring 170b, and a second periphery formed around the top of the first columnar silicon layer 134. A gate insulating film 174, a first contact 181 b made of a first metal material formed around the second gate insulating film 174, an upper portion of the first contact 181 b, and a first columnar silicon layer 134 A second contact 185 b made of a second metal material and connected to the upper part, and a second diffusion layer 143 b formed under the first columnar silicon layer 134 are included. The second diffusion layer 143b is formed in the fin-like silicon layer 105.

一行三列に位置するメモリセルは、さらに、第２のコンタクト１８５ｂ上に形成された柱状窒化膜層２０５と、柱状窒化膜層２０５の上部周囲に形成された、抵抗が変化する膜２１４と、柱状窒化膜層２０５の下部周囲に形成された、抵抗が変化する膜２１４と接続する下部電極２０９とを有する。柱状窒化膜層２０５は窒化膜から形成されている。柱状窒化膜層２０５と第２のコンタクト１８５ｂとの間に下部電極２０９が形成されている。 The memory cells located in one row and three columns further include a columnar nitride film layer 205 formed on the second contact 185b, a film 214 having a variable resistance formed around the top of the columnar nitride film layer 205, and A lower electrode 209 connected to the film 214 having a variable resistance formed around the lower portion of the columnar nitride film layer 205 is provided. The columnar nitride film layer 205 is formed of a nitride film. A lower electrode 209 is formed between the columnar nitride film layer 205 and the second contact 185b.

抵抗が変化する膜２１３と、抵抗が変化する膜２１４とは、ビット線２２０により接続されている。 The film 213 whose resistance changes and the film 214 whose resistance changes are connected by a bit line 220.

本実施形態の半導体装置は、柱状窒化膜層２０２、２０３、２０４、２０５と、柱状窒化膜層２０２、２０３、２０４、２０５の上部周囲に形成された、抵抗が変化する膜２１１、２１２、２１３、２１４と、柱状窒化膜層２０２、２０３、２０４、２０５の下部周囲に形成された、抵抗が変化する膜２１１、２１２、２１３、２１４と接続する下部電極２０６、２０７、２０８、２０９とを有することにより、抵抗が変化する膜２１１、２１２、２１３、２１４からなる相変化膜と、下部電極２０６、２０７、２０８、２０９からなるヒーター素子とのそれぞれの電流が流れる方向での断面積を小さくすることができる。 The semiconductor device of this embodiment includes columnar nitride film layers 202, 203, 204, and 205, and films 211, 212, and 213 that are formed around the columnar nitride film layers 202, 203, 204, and 205 and have variable resistance. , 214 and lower electrodes 206, 207, 208, 209 connected to the films 211, 212, 213, 214 of varying resistance formed around the lower portions of the columnar nitride film layers 202, 203, 204, 205. As a result, the cross-sectional areas of the phase change films made of the films 211, 212, 213, and 214 that change resistance and the heater elements made of the lower electrodes 206, 207, 208, and 209 in the direction in which each current flows are reduced. be able to.

また、柱状窒化膜層２０２、２０３、２０４、２０５が窒化膜であることにより、抵抗が変化する膜２１１、２１２、２１３、２１４からなる相変化膜の冷却を早めることができる。また、柱状窒化膜層２０２、２０３、２０４、２０５下に下部電極２０６、２０７、２０８、２０９を有することにより、下部電極２０６、２０７、２０８、２０９とセルトランジスタとの接触抵抗を低減することができる。 In addition, since the columnar nitride film layers 202, 203, 204, and 205 are nitride films, the cooling of the phase change film including the films 211, 212, 213, and 214 whose resistance changes can be accelerated. Further, by having the lower electrodes 206, 207, 208, and 209 under the columnar nitride film layers 202, 203, 204, and 205, the contact resistance between the lower electrodes 206, 207, 208, and 209 and the cell transistor can be reduced. it can.

ＳＧＴは、単位ゲート幅当たり、ダブルゲートトランジスタよりも大量の電流を流すことができる。さらに、ＳＧＴは、ゲート電極が柱状半導体層を取り囲む構造であるから、単位面積当たりのゲート幅を大きくすることができることから、さらに大量の電流を流すことができる。したがって、大きなリセット電流を流すことができるため、抵抗が変化する膜２１１、２１２、２１３、２１４からなる相変化膜を高温（高電流）で融解することができる。また、ＳＧＴのサブスレッショルドスイングは、理想値を実現できるため、オフ電流を小さくすることができるので、抵抗が変化する膜２１１、２１２、２１３、２１４からなる相変化膜を高速で冷却する（電流を停止する）ことができる。 SGT can pass a larger amount of current per unit gate width than a double gate transistor. Furthermore, since the SGT has a structure in which the gate electrode surrounds the columnar semiconductor layer, the gate width per unit area can be increased, so that a larger amount of current can flow. Therefore, since a large reset current can flow, the phase change film composed of the films 211, 212, 213, and 214 whose resistance changes can be melted at a high temperature (high current). In addition, since the SGT subthreshold swing can realize an ideal value, the off-current can be reduced, so that the phase change film composed of the films 211, 212, 213, and 214 whose resistance is changed is cooled at high speed (current). Can stop).

本実施形態の半導体装置では、ゲート電極１６８ａ、１７０ａ及びゲート配線１６８ｂ、１７０ｂは金属からなる。さらに、第２のゲート絶縁膜１７３、１７４の周囲に形成された、第１の金属材料からなる第１のコンタクト１７９ａ、１７９ｂ、１８１ａ、１８１ｂと、第１のコンタクト１７９ａ、１７９ｂ、１８１ａ、１８１ｂの上部と柱状シリコン層１２９、１３１、１３２、１３４の上部とを接続する、第２の金属材料からなる第２のコンタクト１８３ａ、１８３ｂ、１８５ａ、１８５ｂも金属からなる。このように多くの金属が使用されているので、その放熱効果によって、大きなリセット電流により加熱された部位の冷却を早めることができる。また、本実施形態の半導体装置は、ゲート電極１６８ａ、１７０ａ及びゲート配線１６８ｂ、１７０ｂの周囲及び底下に形成されたゲート絶縁膜１６２、１６３を有することにより、熱処理工程の最後に金属ゲートを形成するゲートラストによって、金属ゲートであるゲート電極１６８ａ、１７０ａが形成されるので、金属ゲートプロセスと高温プロセスを両立させることができる。 In the semiconductor device of this embodiment, the gate electrodes 168a and 170a and the gate wirings 168b and 170b are made of metal. Further, the first contacts 179a, 179b, 181a, 181b formed around the second gate insulating films 173, 174 and the first contacts 179a, 179b, 181a, 181b are formed. The second contacts 183a, 183b, 185a, 185b made of the second metal material that connect the upper part and the upper parts of the columnar silicon layers 129, 131, 132, 134 are also made of metal. Since many metals are used in this way, cooling of a portion heated by a large reset current can be accelerated by the heat dissipation effect. In addition, the semiconductor device of this embodiment includes the gate insulating films 162 and 163 formed around and below the gate electrodes 168a and 170a and the gate wirings 168b and 170b, thereby forming a metal gate at the end of the heat treatment process. Since the gate electrodes 168a and 170a, which are metal gates, are formed by the gate last, both the metal gate process and the high temperature process can be achieved.

また、本実施形態の半導体装置は、ゲート電極１６８ａ、１７０ａ及びゲート配線１６８ｂ、１７０ｂの周囲及び底下に形成されたゲート絶縁膜１６２、１６３を有している。また、ゲート電極１６８ａ、１７０ａ及びゲート配線１６８ｂ、１７０ｂは金属であって、ゲート配線１６８ｂ、１７０ｂはフィン状シリコン層１０４、１０５に直交する方向に延在している。また、第２の拡散層１４３ａ、１４３ｂはフィン状シリコン層１０４、１０５に形成され、ゲート電極１６８ａ、１７０ａの外側の線幅はゲート配線１６８ｂ、１７０ｂの線幅と等しい。さらに、第１の柱状シリコン層１２９、１３１、１３２、１３４の線幅は、フィン状シリコン層１０４、１０５の線幅と等しい。以上により、本実施形態の半導体装置では、フィン状シリコン層１０４、１０５と、第１の柱状シリコン層１２９、１３１、１３２、１３４と、ゲート電極１６８ａ、１７０ａと、ゲート配線１６８ｂ、１７０ｂとが、二枚のマスクを用いた自己整合で形成されるので、半導体装置の製造に要する工程数を削減することができる。 In addition, the semiconductor device of this embodiment includes gate insulating films 162 and 163 formed around and under the bottom of the gate electrodes 168a and 170a and the gate wirings 168b and 170b. The gate electrodes 168a and 170a and the gate wirings 168b and 170b are made of metal, and the gate wirings 168b and 170b extend in a direction orthogonal to the fin-like silicon layers 104 and 105. The second diffusion layers 143a and 143b are formed in the fin-like silicon layers 104 and 105, and the line width outside the gate electrodes 168a and 170a is equal to the line width of the gate wirings 168b and 170b. Furthermore, the line widths of the first columnar silicon layers 129, 131, 132, and 134 are equal to the line widths of the fin-like silicon layers 104 and 105. As described above, in the semiconductor device of this embodiment, the fin-like silicon layers 104 and 105, the first columnar silicon layers 129, 131, 132, and 134, the gate electrodes 168a and 170a, and the gate wirings 168b and 170b are Since it is formed by self-alignment using two masks, the number of steps required for manufacturing a semiconductor device can be reduced.

二行二列に位置するコンタクト装置は、半導体基板１０１上で左右方向に延びるように形成されたフィン状シリコン層１０４と、フィン状シリコン層１０４の周囲に形成された第１の絶縁膜１０６と、フィン状シリコン層１０４上に形成された第２の柱状シリコン層１３０とを有する。フィン状シリコン層１０４に直交する方向での第２の柱状シリコン層１３０の幅はフィン状シリコン層１０４に直交する方向でのフィン状シリコン層１０４の幅と等しい。 The contact device located in two rows and two columns includes a fin-like silicon layer 104 formed so as to extend in the left-right direction on the semiconductor substrate 101, and a first insulating film 106 formed around the fin-like silicon layer 104. And the second columnar silicon layer 130 formed on the fin-like silicon layer 104. The width of the second columnar silicon layer 130 in the direction perpendicular to the fin-like silicon layer 104 is equal to the width of the fin-like silicon layer 104 in the direction perpendicular to the fin-like silicon layer 104.

二行二列に位置するコンタクト装置は、さらに、第２の柱状シリコン層１３０の周囲に形成された、金属からなるコンタクト電極１６９ａと、第２の柱状シリコン層１３０とコンタクト電極１６９ａとの間に形成されたゲート絶縁膜１６５と、コンタクト電極１６９ａに接続された、フィン状シリコン層１０４に直交する方向に延在する、金属からなるコンタクト配線１６９ｂと、コンタクト電極１６９ａとコンタクト配線１６９ｂとの周囲に形成されたゲート絶縁膜１６４とを有する。コンタクト電極１６９ａの外側の線幅は、コンタクト配線１６９ｂの線幅と等しい。フィン状シリコン層１０４において第２の柱状シリコン層１３０の下部に形成された第２の拡散層１４３ａは、コンタクト電極１６９ａと接続されている。 The contact device located in two rows and two columns further includes a metal contact electrode 169a formed around the second columnar silicon layer 130, and between the second columnar silicon layer 130 and the contact electrode 169a. Around the formed gate insulating film 165, the contact wiring 169b made of metal and extending in the direction perpendicular to the fin-like silicon layer 104, connected to the contact electrode 169a, and the contact electrode 169a and the contact wiring 169b And the formed gate insulating film 164. The line width outside the contact electrode 169a is equal to the line width of the contact wiring 169b. The second diffusion layer 143a formed below the second columnar silicon layer 130 in the fin-like silicon layer 104 is connected to the contact electrode 169a.

二行二列に位置するコンタクト装置は、さらに、第２の柱状シリコン層１３０の上部周囲に形成された第２のゲート絶縁膜１７５と、第２のゲート絶縁膜１７５の周囲に形成された、第１の金属材料からなる第３のコンタクト１８０ａとを有する。第３のコンタクト１８０ａは、コンタクト電極１６９ａと接続されている。第３のコンタクト１８０ａの上部と第２の柱状シリコン層１３０の上部とを接続する、第２の金属材料からなる第４のコンタクト１８４ａが形成されている。 The contact devices located in two rows and two columns are further formed around the second gate insulating film 175 formed around the upper portion of the second columnar silicon layer 130 and around the second gate insulating film 175. And a third contact 180a made of a first metal material. The third contact 180a is connected to the contact electrode 169a. A fourth contact 184a made of a second metal material that connects the upper portion of the third contact 180a and the upper portion of the second columnar silicon layer 130 is formed.

これにより、第２の拡散層１４３ａ、コンタクト電極１６９ａ、コンタクト配線１６９ｂ、及び第３のコンタクト１８０ａは、第４のコンタクト１８４ａと接続される。 As a result, the second diffusion layer 143a, the contact electrode 169a, the contact wiring 169b, and the third contact 180a are connected to the fourth contact 184a.

一行二列に位置するコンタクト装置は、半導体基板１０１上で左右方向に延びるように形成されたフィン状シリコン層１０５と、フィン状シリコン層１０５の周囲に形成された第１の絶縁膜１０６と、フィン状シリコン層１０５上に形成された第２の柱状シリコン層１３３とを有する。フィン状シリコン層１０５に直交する方向での第２の柱状シリコン層１３３の幅はフィン状シリコン層１０５に直交する方向でのフィン状シリコン層１０５の幅と等しい。 The contact device located in one row and two columns includes a fin-like silicon layer 105 formed to extend in the left-right direction on the semiconductor substrate 101, a first insulating film 106 formed around the fin-like silicon layer 105, A second columnar silicon layer 133 formed on the fin-shaped silicon layer 105. The width of the second columnar silicon layer 133 in the direction perpendicular to the fin-like silicon layer 105 is equal to the width of the fin-like silicon layer 105 in the direction perpendicular to the fin-like silicon layer 105.

一行二列に位置するコンタクト装置は、さらに、第２の柱状シリコン層１３３の周囲に形成された、金属からなるコンタクト電極１６９ａと、第２の柱状シリコン層１３３とコンタクト電極１６９ａとの間に形成されたゲート絶縁膜１６６と、コンタクト電極１６９ａに接続された、フィン状シリコン層１０５に直交する方向に延在する、金属からなるコンタクト配線１６９ｂと、コンタクト電極１６９ａとコンタクト配線１６９ｂとの周囲に形成されたゲート絶縁膜１６４とを有する。コンタクト電極１６９ａの外側の線幅は、コンタクト配線１６９ｂの線幅と等しい。フィン状シリコン層１０５において第２の柱状シリコン層１３３の下部に形成された第２の拡散層１４３ｂは、コンタクト電極１６９ａと接続されている。 The contact device located in one row and two columns is further formed between the contact electrode 169a made of metal and the second columnar silicon layer 133 and the contact electrode 169a formed around the second columnar silicon layer 133. Formed around the gate insulating film 166, the contact wiring 169b made of metal and connected to the contact electrode 169a and extending in the direction perpendicular to the fin-like silicon layer 105, and the contact electrode 169a and the contact wiring 169b. Gate insulating film 164. The line width outside the contact electrode 169a is equal to the line width of the contact wiring 169b. In the fin-like silicon layer 105, the second diffusion layer 143b formed below the second columnar silicon layer 133 is connected to the contact electrode 169a.

一行二列に位置するコンタクト装置は、さらに、第２の柱状シリコン層１３３の上部周囲に形成された第２のゲート絶縁膜１７６と、第２のゲート絶縁膜１７６の周囲に形成された、第１の金属材料からなる第３のコンタクト１８０ｂとを有する。第３のコンタクト１８０ｂはコンタクト電極１６９ａと接続されている。第３のコンタクト１８０ｂの上部と第２の柱状シリコン層１３３の上部とを接続する、第２の金属材料からなる第４のコンタクト１８４ｂが形成されている。 The contact device located in one row and two columns further includes a second gate insulating film 176 formed around the upper portion of the second columnar silicon layer 133, and a second gate insulating film 176 formed around the second gate insulating film 176. And a third contact 180b made of one metal material. The third contact 180b is connected to the contact electrode 169a. A fourth contact 184b made of a second metal material that connects the upper portion of the third contact 180b and the upper portion of the second columnar silicon layer 133 is formed.

このため、第２の拡散層１４３ｂ、コンタクト電極１６９ａ、コンタクト配線１６９ｂ、及び第３のコンタクト１８０ｂは、第４のコンタクト１８４ｂと接続される。 For this reason, the second diffusion layer 143b, the contact electrode 169a, the contact wiring 169b, and the third contact 180b are connected to the fourth contact 184b.

本実施形態の半導体装置は、第２の拡散層１４３ａ、１４３ｂに接続されているゲート配線１６８ｂ、１７０ｂに平行に延びるコンタクト配線１６９ｂを有する。これにより、第２の拡散層１４３ａ、１４３ｂが相互に接続され、ソース線の抵抗を下げることができる。この結果、ソース線に大きなリセット電流を流すことができる。このようなゲート配線１６８ｂ、１７０ｂに平行に延びるコンタクト配線１６９ｂは、例えば、ビット線２０７、２０８が延びる方向に沿って一列に配置されたメモリセル２、４、８、１６、３２、及び６４個のいずれかの個数毎に一本ずつ配置することが好ましい。 The semiconductor device of this embodiment includes a contact wiring 169b extending in parallel to the gate wirings 168b and 170b connected to the second diffusion layers 143a and 143b. Thereby, the second diffusion layers 143a and 143b are connected to each other, and the resistance of the source line can be lowered. As a result, a large reset current can flow through the source line. Such contact wiring 169b extending in parallel with the gate wirings 168b and 170b includes, for example, two memory cells 2, 4, 8, 16, 32 and 64 arranged in a line along the direction in which the bit lines 207 and 208 extend. It is preferable to arrange one for each of the numbers.

また、本実施形態では、第２の柱状シリコン層１３０、１３３と、第２の柱状シリコン層１３０、１３３の周囲に形成されるコンタクト電極１６９ａ及びコンタクト配線１６９ｂとから形成される構造は、コンタクト電極１６９ａが第２の拡散層１４３ａ、１４３ｂと電気的に接続される点以外は、一行一列等に位置するメモリセルのトランジスタ構造と同じ構造である。また、ゲート配線１６８ｂ、１７０ｂに平行に延びる、第２の拡散層１４３ａ、１４３ｂからなる全てのソース線は、コンタクト配線１６９ｂに接続される。これにより、半導体装置の製造に要する工程数を削減することができる。 In the present embodiment, the structure formed by the second columnar silicon layers 130 and 133 and the contact electrode 169a and the contact wiring 169b formed around the second columnar silicon layers 130 and 133 is a contact electrode. Except that 169a is electrically connected to the second diffusion layers 143a and 143b, it has the same structure as the transistor structure of the memory cell located in one row and one column. Further, all source lines including the second diffusion layers 143a and 143b extending in parallel with the gate wirings 168b and 170b are connected to the contact wiring 169b. Thereby, the number of processes required for manufacturing the semiconductor device can be reduced.

図２は、図１に示す第２の拡散層１４３ａ、１４３ｂと比較して、第２の拡散層１４３ｃが半導体基板１０１のさらに深い位置まで形成されるとともにフィン状シリコン層１０４、１０５に形成されており、図１の第２の拡散層１４３ａ、１４３ｂと同様な接続を行った構造である。このような構造とすることでソース抵抗をさらに低減することができる。 2, the second diffusion layer 143 c is formed to a deeper position of the semiconductor substrate 101 and is formed in the fin-like silicon layers 104 and 105 than the second diffusion layers 143 a and 143 b shown in FIG. 1. 1 and has the same connection as the second diffusion layers 143a and 143b in FIG. With such a structure, the source resistance can be further reduced.

図３は、図２に示すフィン状シリコン層１０５と、フィン状シリコン層１０５の周囲に形成された第１の絶縁膜１０６とが存在せず、半導体基板１０１に直接的に第２の拡散層１４３ｄが形成された構造の半導体装置を示す。このような構造とすることで、ソース抵抗をさらに低減することができる。 3 does not include the fin-like silicon layer 105 shown in FIG. 2 and the first insulating film 106 formed around the fin-like silicon layer 105, and the second diffusion layer is directly formed on the semiconductor substrate 101. The semiconductor device having a structure in which 143d is formed is shown. With such a structure, the source resistance can be further reduced.

以下に、図４〜図６１を参照しながら、本発明の実施形態に係る半導体装置を形成するための製造工程について説明する。 A manufacturing process for forming the semiconductor device according to the embodiment of the present invention will be described below with reference to FIGS.

以下、半導体基板１０１上にフィン状シリコン層１０４、１０５を形成し、フィン状シリコン層１０４、１０５の周囲に第１の絶縁膜１０６を形成する第１工程について説明する。本実施形態では、半導体基板１０１はシリコン基板としたが、半導体であればその他の材料からなる基板であってもよい。 Hereinafter, a first process of forming the fin-like silicon layers 104 and 105 on the semiconductor substrate 101 and forming the first insulating film 106 around the fin-like silicon layers 104 and 105 will be described. In the present embodiment, the semiconductor substrate 101 is a silicon substrate, but may be a substrate made of other materials as long as it is a semiconductor.

次に、図４に示すように、シリコン基板１０１上にフィン状シリコン層１０４、１０５を形成するための第１のレジスト１０２、１０３を形成する。 Next, as shown in FIG. 4, first resists 102 and 103 for forming fin-like silicon layers 104 and 105 are formed on the silicon substrate 101.

次に、図５に示すように、シリコン基板１０１をエッチングすることで、フィン状シリコン層１０４、１０５を形成する。ここでは、レジストをマスクとしてフィン状シリコン層１０４、１０５を形成したが、レジストに代えて酸化膜や窒化膜といったハードマスクを用いてもよい。 Next, as shown in FIG. 5, the silicon substrate 101 is etched to form fin-like silicon layers 104 and 105. Here, the fin-like silicon layers 104 and 105 are formed using a resist as a mask, but a hard mask such as an oxide film or a nitride film may be used instead of the resist.

次に、図６に示すように、第１のレジスト１０２、１０３を除去する。 Next, as shown in FIG. 6, the first resists 102 and 103 are removed.

次に、図７に示すように、フィン状シリコン層１０４、１０５の周囲に第１の絶縁膜１０６を堆積する。第１の絶縁膜１０６には、高密度プラズマによる酸化膜や低圧CVD(Chemical Vapor Deposition)による酸化膜を用いることができる。 Next, as shown in FIG. 7, a first insulating film 106 is deposited around the fin-like silicon layers 104 and 105. As the first insulating film 106, an oxide film formed by high density plasma or an oxide film formed by low pressure CVD (Chemical Vapor Deposition) can be used.

次に、図８に示すように、第１の絶縁膜１０６をエッチバックすることで、フィン状シリコン層１０４、１０５の上部を露出させる。 Next, as shown in FIG. 8, the first insulating film 106 is etched back to expose the upper portions of the fin-like silicon layers 104 and 105.

以上により、半導体基板１０１上にフィン状シリコン層１０４、１０５を形成し、フィン状シリコン層１０４、１０５の周囲に第１の絶縁膜１０６を形成する、本実施形態の第１工程が示された。 As described above, the first step of this embodiment in which the fin-like silicon layers 104 and 105 are formed on the semiconductor substrate 101 and the first insulating film 106 is formed around the fin-like silicon layers 104 and 105 is shown. .

以下、本発明の実施形態の第２工程について説明する。第２工程では、第１工程の後、フィン状シリコン層１０４、１０５の周囲に第２の絶縁膜１０７、１０８を形成し、第２の絶縁膜１０７、１０８上に第１のポリシリコン１０９を堆積するとともに平坦化する。続いて、ゲート配線１６８ｂ、１７０ｂ、第１の柱状シリコン層１２９、１３１、１３２、１３４、第２の柱状シリコン層１３０、１３３、及びコンタクト配線１６９ｂを形成するための第２のレジスト１１１、１１２、１１３を、フィン状シリコン層１０４、１０５が延びる方向に直交する方向に延在するように形成する。続いて、第２のレジスト１１１、１１２、１１３をマスクとして用い、第１のポリシリコン１０９と、第２の絶縁膜１０７、１０８と、フィン状シリコン層１０４、１０５とをエッチングすることで、第１の柱状シリコン層１２９、１３１、１３２、１３４と、第１のポリシリコン１０９に由来する第１のダミーゲート１１７、１１９と、第２の柱状シリコン層１３０、１３３と、第１のポリシリコン１０９に由来する第２のダミーゲート１１８とを形成する。 Hereinafter, the 2nd process of the embodiment of the present invention is explained. In the second step, after the first step, the second insulating films 107 and 108 are formed around the fin-like silicon layers 104 and 105, and the first polysilicon 109 is formed on the second insulating films 107 and 108. Deposit and flatten. Subsequently, second resists 111 and 112 for forming gate wirings 168b and 170b, first columnar silicon layers 129, 131, 132, and 134, second columnar silicon layers 130 and 133, and contact wirings 169b, 113 is formed so as to extend in a direction orthogonal to the direction in which the fin-like silicon layers 104 and 105 extend. Subsequently, by using the second resists 111, 112, and 113 as a mask, the first polysilicon 109, the second insulating films 107 and 108, and the fin-like silicon layers 104 and 105 are etched, thereby 1 columnar silicon layers 129, 131, 132, 134, first dummy gates 117, 119 derived from the first polysilicon 109, second columnar silicon layers 130, 133, and the first polysilicon 109 And a second dummy gate 118 derived from the above.

まず、図９に示すように、半導体基板１０１上で左右方向に延びるフィン状シリコン層１０４、１０５の周囲に第２の絶縁膜１０７、１０８を形成する。第２の絶縁膜１０７、１０８は、酸化膜であることが好ましい。 First, as shown in FIG. 9, second insulating films 107 and 108 are formed around the fin-like silicon layers 104 and 105 extending in the left-right direction on the semiconductor substrate 101. The second insulating films 107 and 108 are preferably oxide films.

次に、図１０に示すように、第２の絶縁膜１０７、１０８の上に第１のポリシリコン１０９を堆積するとともに平坦化する。 Next, as shown in FIG. 10, a first polysilicon 109 is deposited on the second insulating films 107 and 108 and planarized.

次に、図１１に示すように、第１のポリシリコン１０９上に第３の絶縁膜１１０を形成する。第３の絶縁膜１１０は、窒化膜であることが好ましい。 Next, as shown in FIG. 11, a third insulating film 110 is formed on the first polysilicon 109. The third insulating film 110 is preferably a nitride film.

次に、図１２に示すように、ゲート配線１６８ｂ、１７０ｂと第１の柱状シリコン層１２９、１３１、１３２、１３４と第２の柱状シリコン層１３０、１３３とコンタクト配線１６９ｂを形成するための第２のレジスト１１１、１１２、１１３を、フィン状シリコン層１０４、１０５が延びる方向直交する方向に延在するように形成する。 Next, as shown in FIG. 12, the gate wirings 168b and 170b, the first columnar silicon layers 129, 131, 132, and 134, the second columnar silicon layers 130 and 133, and the second wiring for forming the contact wiring 169b are formed. The resists 111, 112, and 113 are formed so as to extend in a direction orthogonal to the direction in which the fin-like silicon layers 104 and 105 extend.

次に、図１３に示すように、第２のレジスト１１１、１１２、１１３をマスクとして用い、第３の絶縁膜１１０と、第１のポリシリコン１０９と、第２の絶縁膜１０７、１０８と、フィン状シリコン層１０４、１０５とをエッチングすることにより、第１の柱状シリコン層１２９、１３１、１３２、１３４と、第１のポリシリコン１０９に由来する第１のダミーゲート１１７、１１９と、第２の柱状シリコン層１３０、１３３と、第１のポリシリコン１０９に由来する第２のダミーゲート１１８とを形成する。ここでは、第３の絶縁膜１１０が複数の部位に分離され、第１のダミーゲート１１７、１１９と、第２のダミーゲート１１８との上に第３の絶縁膜１１４、１１５、１１６が形成される。また、第２の絶縁膜１０７、１０８は複数の部位に分離され、第２の絶縁膜１２３、１２４、１２５、１２６、１２７、１２８が形成される。このとき、第２のレジスト１１１、１１２、１１３がエッチング中に除去された場合には、第３の絶縁膜１１４、１１５、１１６がハードマスクとして機能する。一方、第２のレジスト１１１、１１２、１１３がエッチング中に除去されなかった場合には、第３の絶縁膜１１４、１１５、１１６をマスクとして使用する必要はない。 Next, as shown in FIG. 13, using the second resists 111, 112, and 113 as a mask, the third insulating film 110, the first polysilicon 109, the second insulating films 107 and 108, By etching the fin-like silicon layers 104 and 105, the first columnar silicon layers 129, 131, 132, and 134, the first dummy gates 117 and 119 derived from the first polysilicon 109, and the second Columnar silicon layers 130 and 133 and a second dummy gate 118 derived from the first polysilicon 109 are formed. Here, the third insulating film 110 is separated into a plurality of portions, and third insulating films 114, 115, and 116 are formed on the first dummy gates 117 and 119 and the second dummy gate 118. The The second insulating films 107 and 108 are separated into a plurality of portions, and second insulating films 123, 124, 125, 126, 127, and 128 are formed. At this time, if the second resists 111, 112, and 113 are removed during etching, the third insulating films 114, 115, and 116 function as a hard mask. On the other hand, when the second resists 111, 112, and 113 are not removed during the etching, it is not necessary to use the third insulating films 114, 115, and 116 as a mask.

次に、図１４に示すように、第２のレジスト１１４、１１５、１１６を除去する。 Next, as shown in FIG. 14, the second resists 114, 115, and 116 are removed.

以上により、第１工程の後、フィン状シリコン層１０４、１０５の周囲に第２の絶縁膜１０７、１０８を形成し、第２の絶縁膜１０７、１０８上に第１のポリシリコン１０９を堆積するとともに平坦化する。続いて、ゲート配線１６８ｂ、１７０ｂ、第１の柱状シリコン層１２９、１３１、１３２、１３４、第２の柱状シリコン層１３０、１３３、及びコンタクト配線１６９ｂを形成するための第２のレジスト１１１、１１２、１１３を、フィン状シリコン層１０４、１０５が延びる方向に直交する方向に延在するように形成する。続いて、第２のレジスト１１１、１１２、１１３をマスクとして用い、第１のポリシリコン１０９と、第２の絶縁膜１０７、１０８と、フィン状シリコン層１０４、１０５とをエッチングすることで、第１の柱状シリコン層１２９、１３１、１３２、１３４と、第１のポリシリコン１０９に由来する第１のダミーゲート１１７、１１９と、第２の柱状シリコン層１３０、１３３と、第１のポリシリコン１０９に由来する第２のダミーゲート１１８とを形成する第２工程が示された。 As described above, after the first step, the second insulating films 107 and 108 are formed around the fin-like silicon layers 104 and 105, and the first polysilicon 109 is deposited on the second insulating films 107 and 108. Flatten with. Subsequently, second resists 111 and 112 for forming gate wirings 168b and 170b, first columnar silicon layers 129, 131, 132, and 134, second columnar silicon layers 130 and 133, and contact wirings 169b, 113 is formed so as to extend in a direction orthogonal to the direction in which the fin-like silicon layers 104 and 105 extend. Subsequently, by using the second resists 111, 112, and 113 as a mask, the first polysilicon 109, the second insulating films 107 and 108, and the fin-like silicon layers 104 and 105 are etched, thereby 1 columnar silicon layers 129, 131, 132, 134, first dummy gates 117, 119 derived from the first polysilicon 109, second columnar silicon layers 130, 133, and the first polysilicon 109 The second step of forming the second dummy gate 118 derived from the above is shown.

以下、本発明の実施形態の第３工程について説明する。第３工程では、第２工程の後、第１の柱状シリコン層１２９、１３１、１３２、１３４、第２の柱状シリコン層１３０、１３３、第１のダミーゲート１１７、１１９、及び第２のダミーゲート１１８の周囲に第４の絶縁膜１３５を形成する。続いて、第４の絶縁膜１３５の周囲に第２のポリシリコン１３６を堆積するとともにエッチングし、第１のダミーゲート１１７、１１９と、第１の柱状シリコン層１２９、１３１、１３２、１３４と、第２のダミーゲート１１８と、第２の柱状シリコン層１３０、１３３とのそれぞれの側壁に残存させることで、第３のダミーゲート１３７、１３９と、第４のダミーゲート１３８とを形成する。 Hereinafter, the 3rd process of the embodiment of the present invention is explained. In the third step, after the second step, the first columnar silicon layers 129, 131, 132, 134, the second columnar silicon layers 130, 133, the first dummy gates 117, 119, and the second dummy gate A fourth insulating film 135 is formed around 118. Subsequently, the second polysilicon 136 is deposited and etched around the fourth insulating film 135, and the first dummy gates 117 and 119, the first columnar silicon layers 129, 131, 132 and 134, The third dummy gates 137 and 139 and the fourth dummy gate 138 are formed by remaining on the side walls of the second dummy gate 118 and the second columnar silicon layers 130 and 133.

まず、図１５に示すように、第１の柱状シリコン層１２９、１３１、１３２、１３４、第２の柱状シリコン層１３０、１３３、第１のダミーゲート１１７、１１９、及び第２のダミーゲート１１８の周囲に第４の絶縁膜１３５を形成する。続いて、第４の絶縁膜１３５の周囲に第２のポリシリコン１３６を堆積する。 First, as shown in FIG. 15, the first columnar silicon layers 129, 131, 132, 134, the second columnar silicon layers 130, 133, the first dummy gates 117, 119, and the second dummy gate 118 are formed. A fourth insulating film 135 is formed around the periphery. Subsequently, a second polysilicon 136 is deposited around the fourth insulating film 135.

次に、図１６に示すように、第２のポリシリコン１３６をエッチングすることで、第１のダミーゲート１１７、１１９と、第１の柱状シリコン層１２９、１３１、１３２、１３４と、第２のダミーゲート１１８と、第２の柱状シリコン層１３０、１３３とのそれぞれの側壁に残存させることで、第３のダミーゲート１３７、１３９と、第４のダミーゲート１３８とを形成する。このとき、第４の絶縁膜１３５が複数の部位に分離され、第４の絶縁膜１４０、１４１、１４２が形成されてもよい。 Next, as shown in FIG. 16, by etching the second polysilicon 136, the first dummy gates 117, 119, the first columnar silicon layers 129, 131, 132, 134, and the second Third dummy gates 137 and 139 and a fourth dummy gate 138 are formed by remaining on the sidewalls of the dummy gate 118 and the second columnar silicon layers 130 and 133. At this time, the fourth insulating film 135 may be separated into a plurality of portions, and the fourth insulating films 140, 141, 142 may be formed.

以上により、第２工程の後、第１の柱状シリコン層１２９、１３１、１３２、１３４、第２の柱状シリコン層１３０、１３３、第１のダミーゲート１１７、１１９、及び第２のダミーゲート１１８の周囲に第４の絶縁膜１３５を形成する。続いて、第４の絶縁膜１３５の周囲に第２のポリシリコン１３６を堆積するとともにエッチングすることにより、第１のダミーゲート１１７、１１９と、第１の柱状シリコン層１２９、１３１、１３２、１３４と、第２のダミーゲート１１８と、第２の柱状シリコン層１３０、１３３とのそれぞれの側壁に残存させることで、第３のダミーゲート１３７、１３９と、第４のダミーゲート１３８とを形成する第３工程が示された。 As described above, after the second step, the first columnar silicon layers 129, 131, 132, and 134, the second columnar silicon layers 130 and 133, the first dummy gates 117 and 119, and the second dummy gate 118 are formed. A fourth insulating film 135 is formed around the periphery. Subsequently, a second polysilicon 136 is deposited around the fourth insulating film 135 and etched, whereby the first dummy gates 117 and 119 and the first columnar silicon layers 129, 131, 132, and 134 are etched. Then, the third dummy gates 137 and 139 and the fourth dummy gate 138 are formed by remaining on the side walls of the second dummy gate 118 and the second columnar silicon layers 130 and 133, respectively. A third step was indicated.

以下、本発明の実施形態の第４工程について説明する。第４工程では、第３工程の後、フィン状シリコン層１０４、１０５の上部と、第１の柱状シリコン層１２９、１３１、１３２、１３４の下部と、第２の柱状シリコン層１３０、１３３の下部とに第２の拡散層１４３ａ、１４３ｂを形成する。続いて、第３のダミーゲート１３７、１３９と第４のダミーゲート１３８との周囲に、第５の絶縁膜１４４を形成するとともにエッチングすることで、サイドウォール状に残存させ、第５の絶縁膜１４４に由来するサイドウォール１４５、１４６、１４７を形成し、第２の拡散層１４３ａ、１４３ｂ上に、金属と半導体とからなる化合物層１４８、１４９、１５０、１５１、１５２、１５３、１５４、１５５を形成する第４工程を示す。 Hereinafter, the 4th process of an embodiment of the present invention is explained. In the fourth step, after the third step, the upper portions of the fin-like silicon layers 104 and 105, the lower portions of the first columnar silicon layers 129, 131, 132, and 134, and the lower portions of the second columnar silicon layers 130 and 133, respectively. Then, second diffusion layers 143a and 143b are formed. Subsequently, a fifth insulating film 144 is formed around the third dummy gates 137 and 139 and the fourth dummy gate 138 and etched to remain in a sidewall shape, so that the fifth insulating film 144 are formed on the second diffusion layers 143a and 143b, and compound layers 148, 149, 150, 151, 152, 153, 154 and 155 made of metal and semiconductor are formed on the second diffusion layers 143a and 143b. The 4th process to form is shown.

まず、図１７に示すように、不純物を導入し、第１の柱状シリコン層１２９、１３１、１３２、１３４の下部と第２の柱状シリコン層１３０、１３３の下部とに、第２の拡散層１４３ａ、１４３ｂを形成する。ここで、導入する不純物がｎ型拡散層を形成するときは、ヒ素やリンを導入することが好ましい。一方、導入する不純物がｐ型拡散層を形成するときは、ボロンを導入することが好ましい。このような拡散層の形成は、後述する第５の絶縁膜１４４に由来するサイドウォール１４５、１４６、１４７を形成した後に行ってもよい。 First, as shown in FIG. 17, impurities are introduced and the second diffusion layer 143 a is formed below the first columnar silicon layers 129, 131, 132, and 134 and below the second columnar silicon layers 130 and 133. , 143b. Here, when the impurity to be introduced forms an n-type diffusion layer, it is preferable to introduce arsenic or phosphorus. On the other hand, when the impurity to be introduced forms a p-type diffusion layer, it is preferable to introduce boron. Such a diffusion layer may be formed after forming sidewalls 145, 146, and 147 derived from a fifth insulating film 144 described later.

次に、図１８に示すように、第３のダミーゲート１３７、１３９と、第４のダミーゲート１３８との周囲に、第５の絶縁膜１４４を形成する。第５の絶縁膜１４４は、窒化膜であることが好ましい。 Next, as shown in FIG. 18, a fifth insulating film 144 is formed around the third dummy gates 137 and 139 and the fourth dummy gate 138. The fifth insulating film 144 is preferably a nitride film.

次に、図１９に示すように、第５の絶縁膜１４４をエッチングすることで、サイドウォール状に残存させる。これにより、第５の絶縁膜からなるサイドウォール１４５、１４６、１４７を形成する。 Next, as shown in FIG. 19, the fifth insulating film 144 is etched to remain in a sidewall shape. Thus, sidewalls 145, 146, and 147 made of the fifth insulating film are formed.

次に、図２０に示すように、第２の拡散層１４３ａ、１４３ｂ上に、金属と半導体とからなる化合物層１４８、１４９、１５０、１５１、１５２、１５３、１５４、１５５を形成する。このとき、第３のダミーゲート１３７、１３９の上部と、第４のダミーゲート１３８の上部とにも、金属と半導体とからなる化合物層１５６、１５８、１５７が形成される。 Next, as shown in FIG. 20, compound layers 148, 149, 150, 151, 152, 153, 154, and 155 made of metal and semiconductor are formed on the second diffusion layers 143 a and 143 b. At this time, compound layers 156, 158, and 157 made of metal and semiconductor are also formed on the upper portions of the third dummy gates 137 and 139 and the upper portion of the fourth dummy gate 138, respectively.

以上により、フィン状シリコン層１０４、１０５の上部と、第１の柱状シリコン層１２９、１３１、１３２、１３４の下部と、第２の柱状シリコン層１３０、１３３の下部とに第２の拡散層１４３ａ、１４３ｂを形成する。続いて、第３のダミーゲート１３７、１３９と第４のダミーゲート１３８との周囲に、第５の絶縁膜１４４を形成するとともにエッチングすることで、サイドウォール状に残存させ、第５の絶縁膜１４４に由来するサイドウォール１４５、１４６、１４７を形成し、第２の拡散層１４３ａ、１４３ｂ上に、金属と半導体とからなる化合物層１４８、１４９、１５０、１５１、１５２、１５３、１５４、１５５形成する第４工程が示された。 As described above, the second diffusion layer 143a is formed on the upper portions of the fin-shaped silicon layers 104 and 105, the lower portions of the first columnar silicon layers 129, 131, 132, and 134, and the lower portions of the second columnar silicon layers 130 and 133. , 143b. Subsequently, a fifth insulating film 144 is formed around the third dummy gates 137 and 139 and the fourth dummy gate 138 and etched to remain in a sidewall shape, so that the fifth insulating film 144 are formed, and compound layers 148, 149, 150, 151, 152, 153, 154, 155 made of metal and semiconductor are formed on the second diffusion layers 143a, 143b. The fourth step is shown.

以下、本発明の実施形態の第５工程について説明する。第５工程では、第４の工程の後、第１の層間絶縁膜１５９を堆積するとともに化学機械研磨（ＣＭＰ）を行うことで、第１のダミーゲート１１７、１１９、第２のダミーゲート１１８、第３のダミーゲート１３７、１３９、及び第４のダミーゲート１３８のそれぞれの上部を露出させ、第１のダミーゲート１１７、１１９、第２のダミーゲート１１８、第３のダミーゲート１３７、１３９、及び第４のダミーゲート１３８を除去する。続いて、第２の絶縁膜１２３、１２４、１２５、１２６、１２７、１２８と第４の絶縁膜１４０、１４１、１４２とを除去し、ゲート絶縁膜１６０を第１の柱状シリコン層１２９、１３１、１３２、１３４の周囲と、第２の柱状シリコン層１３０、１３３の周囲と、第５の絶縁膜１４４の内側とに形成する。続いて、第２の柱状シリコン層１３０、１３３の底部周辺のゲート絶縁膜１６０を除去するための第３のレジスト１６１を形成し、第２の柱状シリコン層１３０、１３３の底部周辺のゲート絶縁膜１６０を除去し、金属層１６７を堆積し、第１の柱状シリコン層１２９、１３１、１３２、１３４の上部と第２の柱状シリコン層１３０、１３３の上部とを露出させ、エッチバックを行うことで、第１の柱状シリコン層１２９、１３１、１３２、１３４の周囲に、ゲート電極１６８ａ、１７０ａ及びゲート配線１６８ｂ、１７０ｂを形成する。その後、第２の柱状シリコン層１３０、１３３の周囲にコンタクト電極１６９ａ及びコンタクト配線１６９ｂを形成する。 Hereinafter, the fifth step of the embodiment of the present invention will be described. In the fifth step, after the fourth step, a first interlayer insulating film 159 is deposited and chemical mechanical polishing (CMP) is performed, so that the first dummy gates 117 and 119, the second dummy gate 118, The upper portions of the third dummy gates 137 and 139 and the fourth dummy gate 138 are exposed, and the first dummy gates 117 and 119, the second dummy gate 118, the third dummy gates 137 and 139, and The fourth dummy gate 138 is removed. Subsequently, the second insulating films 123, 124, 125, 126, 127, 128 and the fourth insulating films 140, 141, 142 are removed, and the gate insulating film 160 is replaced with the first columnar silicon layers 129, 131, It is formed around 132 and 134, around the second columnar silicon layers 130 and 133, and inside the fifth insulating film 144. Subsequently, a third resist 161 for removing the gate insulating film 160 around the bottom of the second columnar silicon layers 130 and 133 is formed, and the gate insulating film around the bottom of the second columnar silicon layers 130 and 133 is formed. 160 is removed, a metal layer 167 is deposited, the upper portions of the first columnar silicon layers 129, 131, 132, and 134 and the upper portions of the second columnar silicon layers 130 and 133 are exposed, and etching back is performed. The gate electrodes 168 a and 170 a and the gate wirings 168 b and 170 b are formed around the first columnar silicon layers 129, 131, 132 and 134. Thereafter, contact electrodes 169 a and contact wirings 169 b are formed around the second columnar silicon layers 130 and 133.

まず、図２１に示すように、第１の層間絶縁膜１５９を堆積する。ここでは、コンタクトストッパ膜を用いてもよい。 First, as shown in FIG. 21, a first interlayer insulating film 159 is deposited. Here, a contact stopper film may be used.

次に、図２２に示すように、化学機械研磨（ＣＭＰ）を行うことで、第１のダミーゲート１１７、１１９、第２のダミーゲート１１８、第３のダミーゲート１３７、１３９、及び第４のダミーゲート１３８のそれぞれの上部を露出させる。このとき、第３のダミーゲート１３７、１３９の上部及び第４のダミーゲート１３８の上部に存在する、金属と半導体とからなる化合物層１５６、１５８、１５７を除去する。 Next, as shown in FIG. 22, by performing chemical mechanical polishing (CMP), the first dummy gates 117 and 119, the second dummy gate 118, the third dummy gates 137 and 139, and the fourth dummy gates are performed. The upper portions of the dummy gates 138 are exposed. At this time, the compound layers 156, 158, and 157 made of metal and semiconductor, which are present above the third dummy gates 137 and 139 and the fourth dummy gate 138, are removed.

次に、図２３に示すように、第１のダミーゲート１１７、１１９、第２のダミーゲート１１８、第３のダミーゲート１３７、１３９、及び第４のダミーゲート１３８を除去する。 Next, as shown in FIG. 23, the first dummy gates 117 and 119, the second dummy gate 118, the third dummy gates 137 and 139, and the fourth dummy gate 138 are removed.

次に、図２４に示すように、第２の絶縁膜１２３、１２４、１２５、１２６、１２７、１２８と、第４の絶縁膜１４０、１４１、１４２とを除去する。 Next, as shown in FIG. 24, the second insulating films 123, 124, 125, 126, 127, and 128 and the fourth insulating films 140, 141, and 142 are removed.

次に、図２５に示すように、ゲート絶縁膜１６０を第１の柱状シリコン層１２９、１３１、１３２、１３４の周囲と、第２の柱状シリコン層１３０、１３３の周囲と、第５の絶縁膜１４４に由来するサイドウォール１４５、１４６、１４７の内側に形成する。 Next, as shown in FIG. 25, the gate insulating film 160 is formed around the first columnar silicon layers 129, 131, 132, 134, around the second columnar silicon layers 130, 133, and the fifth insulating film. 144 is formed inside the sidewalls 145, 146, 147 derived from 144.

次に、図２６に示すように、第２の柱状シリコン層１３０、１３３の底部周辺のゲート絶縁膜１６０を除去するための第３のレジスト１６１を形成する。 Next, as shown in FIG. 26, a third resist 161 for removing the gate insulating film 160 around the bottoms of the second columnar silicon layers 130 and 133 is formed.

次に、図２７に示すように、第２の柱状シリコン層１３０、１３３の底部周辺のゲート絶縁膜１６０を除去する。ゲート絶縁膜１６０は複数の部位に分離され、ゲート絶縁膜１６２、１６３、１６４、１６５、１６６が形成される。また、等方性エッチングによって、ゲート絶縁膜１６４、１６５、１６６を除去してもよい。 Next, as shown in FIG. 27, the gate insulating film 160 around the bottoms of the second columnar silicon layers 130 and 133 is removed. The gate insulating film 160 is separated into a plurality of portions, and gate insulating films 162, 163, 164, 165, 166 are formed. Alternatively, the gate insulating films 164, 165, and 166 may be removed by isotropic etching.

次に、図２８に示すように、第３のレジスト１６１を除去する。 Next, as shown in FIG. 28, the third resist 161 is removed.

次に、図２９に示すように、金属層１６７を堆積する。 Next, as shown in FIG. 29, a metal layer 167 is deposited.

次に、図３０に示すように、金属層１６７のエッチバックを行うことで、第１の柱状シリコン層１２９、１３１、１３２、１３４の周囲にゲート電極１６８ａ、１７０ａ及びゲート配線１６８ｂ、１７０ｂを形成し、第２の柱状シリコン層１３０、１３３の周囲にコンタクト電極１６９ａ及びコンタクト配線１６９ｂを形成する。 Next, as shown in FIG. 30, the metal layers 167 are etched back to form the gate electrodes 168a and 170a and the gate wirings 168b and 170b around the first columnar silicon layers 129, 131, 132, and 134. Then, the contact electrode 169a and the contact wiring 169b are formed around the second columnar silicon layers 130 and 133.

以上により、第４の工程の後、第１の層間絶縁膜１５９を堆積するとともに化学機械研磨（ＣＭＰ）を行うことで、第１のダミーゲート１１７、１１９、第２のダミーゲート１１８、第３のダミーゲート１３７、１３９、及び第４のダミーゲート１３８のそれぞれの上部を露出させ、第１のダミーゲート１１７、１１９、第２のダミーゲート１１８、第３のダミーゲート１３７、１３９、及び第４のダミーゲート１３８を除去する。続いて、第２の絶縁膜１２３、１２４、１２５、１２６、１２７、１２８と第４の絶縁膜１４０、１４１、１４２とを除去し、ゲート絶縁膜１６０を第１の柱状シリコン層１２９、１３１、１３２、１３４の周囲と第２の柱状シリコン層１３０、１３３の周囲と、第５の絶縁膜１４４の内側とに形成する。続いて、第２の柱状シリコン層１３０、１３３の底部周辺のゲート絶縁膜１６０を除去するための第３のレジスト１６１を形成し、第２の柱状シリコン層１３０、１３３の底部周辺のゲート絶縁膜１６０を除去し、金属層１６７を堆積し、第１の柱状シリコン層１２９、１３１、１３２、１３４の上部と第２の柱状シリコン層１３０、１３３の上部とを露出させ、エッチバックを行うことで、第１の柱状シリコン層１２９、１３１、１３２、１３４の周囲に、ゲート電極１６８ａ、１７０ａ及びゲート配線１６８ｂ、１７０ｂを形成する。その後、第２の柱状シリコン層１３０、１３３の周囲にコンタクト電極１６９ａ及びコンタクト配線１６９ｂを形成する第５工程が示された。 As described above, the first dummy gates 117 and 119, the second dummy gate 118, the third dummy gate 118, and the third dummy gate 118 are deposited by depositing the first interlayer insulating film 159 and performing chemical mechanical polishing (CMP) after the fourth step. The upper portions of the dummy gates 137, 139 and the fourth dummy gate 138 are exposed, and the first dummy gates 117, 119, the second dummy gate 118, the third dummy gates 137, 139, and the fourth dummy gate are exposed. The dummy gate 138 is removed. Subsequently, the second insulating films 123, 124, 125, 126, 127, 128 and the fourth insulating films 140, 141, 142 are removed, and the gate insulating film 160 is replaced with the first columnar silicon layers 129, 131, It is formed around 132 and 134, around the second columnar silicon layers 130 and 133, and inside the fifth insulating film 144. Subsequently, a third resist 161 for removing the gate insulating film 160 around the bottom of the second columnar silicon layers 130 and 133 is formed, and the gate insulating film around the bottom of the second columnar silicon layers 130 and 133 is formed. 160 is removed, a metal layer 167 is deposited, the upper portions of the first columnar silicon layers 129, 131, 132, and 134 and the upper portions of the second columnar silicon layers 130 and 133 are exposed, and etching back is performed. The gate electrodes 168 a and 170 a and the gate wirings 168 b and 170 b are formed around the first columnar silicon layers 129, 131, 132 and 134. Thereafter, the fifth step of forming the contact electrode 169a and the contact wiring 169b around the second columnar silicon layers 130 and 133 is shown.

以下、本発明の実施形態の第６工程について説明する。第６工程では、第５の工程の後、第１の柱状シリコン層１２９、１３１、１３２、１３４の周囲と、ゲート電極１６８ａ、１７０ａ及びゲート配線１６８ｂ、１７０ｂ上と、第２の柱状シリコン層１３０、１３３の周囲と、コンタクト電極１６９ａ及びコンタクト配線１６９ｂ上とに、ゲート絶縁膜１７１を堆積し、さらに金属層１７８を堆積する。続いて、第１の柱状シリコン層１２９、１３１、１３２、１３４の上部と第２の柱状シリコン層１３０、１３３の上部とを露出させ、第１の柱状シリコン層１２９、１３１、１３２、１３４上のゲート絶縁膜１７１を除去する。続いて、金属層１８２を堆積し、金属層１８２及び金属層１７８の一部をエッチングすることで、金属層１７８と金属層１８２とから、それぞれ、第１の柱状シリコン層１２９、１３１、１３２、１３４の上部側壁を取り囲む第１のコンタクト１７９ａ、１７９ｂ、１８１ａ、１８１ｂと、第１のコンタクト１７９ａ、１７９ｂ、１８１ａ、１８１ｂの上部と第１の柱状シリコン層１２９、１３１、１３２、１３４の上部とを接続する第２のコンタクト１８３ａ、１８３ｂ、１８５ａ、１８５ｂと、を形成する。 Hereinafter, the sixth step of the embodiment of the present invention will be described. In the sixth step, after the fifth step, around the first columnar silicon layers 129, 131, 132, and 134, on the gate electrodes 168a and 170a and the gate wirings 168b and 170b, and the second columnar silicon layer 130. , A gate insulating film 171 and a metal layer 178 are further deposited on the periphery of 133 and on the contact electrode 169a and the contact wiring 169b. Subsequently, the upper portions of the first columnar silicon layers 129, 131, 132, and 134 and the upper portions of the second columnar silicon layers 130, 133 are exposed, and the first columnar silicon layers 129, 131, 132, and 134 are exposed. The gate insulating film 171 is removed. Subsequently, a metal layer 182 is deposited, and a part of the metal layer 182 and the metal layer 178 is etched, whereby the first columnar silicon layers 129, 131, 132, First contacts 179a, 179b, 181a, 181b surrounding the upper side wall of 134, upper portions of the first contacts 179a, 179b, 181a, 181b and upper portions of the first columnar silicon layers 129, 131, 132, 134 Second contacts 183a, 183b, 185a, 185b to be connected are formed.

まず、図３１に示すように、露出したゲート絶縁膜１６２、１６３、１６４、１６５、１６６を除去する。 First, as shown in FIG. 31, the exposed gate insulating films 162, 163, 164, 165, and 166 are removed.

次に、図３２に示すように、第１の柱状シリコン層１２９、１３１、１３２、１３４の周囲と、ゲート電極１６８ａ、１７０ａ及びゲート配線１６８ｂ、１７０ｂ上と、第２の柱状シリコン層１３０、１３３の周囲と、コンタクト電極１６９ａ及びコンタクト配線１６９ｂ上とに、ゲート絶縁膜１７１を堆積する。 Next, as shown in FIG. 32, around the first columnar silicon layers 129, 131, 132, and 134, on the gate electrodes 168a and 170a and the gate wirings 168b and 170b, and the second columnar silicon layers 130 and 133, respectively. A gate insulating film 171 is deposited around the contact electrode 169a and the contact wiring 169b.

次に、図３３に示すように、コンタクト電極１６９ａ及びコンタクト配線１６９ｂ上の少なくとも一部のゲート絶縁膜１７１を除去するための第４のレジスト１７２を形成する。 Next, as shown in FIG. 33, a fourth resist 172 for removing at least a part of the gate insulating film 171 over the contact electrode 169a and the contact wiring 169b is formed.

次に、図３４に示すように、コンタクト電極１６９ａ及びコンタクト配線１６９ｂ上の少なくとも一部のゲート絶縁膜１７１を除去する。ゲート絶縁膜１７１は複数の部位に分離され、ゲート絶縁膜１７３、１７４、１７５、１７６、１７７が形成される。また、等方性エッチングによって、ゲート絶縁膜１７５、１７６、１７７を除去してもよい。 Next, as shown in FIG. 34, at least part of the gate insulating film 171 over the contact electrode 169a and the contact wiring 169b is removed. The gate insulating film 171 is separated into a plurality of portions, and gate insulating films 173, 174, 175, 176, 177 are formed. Alternatively, the gate insulating films 175, 176, and 177 may be removed by isotropic etching.

以上によれば、コンタクトを形成するために、ゲート絶縁膜１６０の膜厚分とゲート絶縁膜１７１の膜厚分とだけエッチングすれば足りるようになり、深いコンタクト孔を形成する工程が不要となる。 According to the above, in order to form a contact, it is sufficient to etch only the film thickness of the gate insulating film 160 and the film thickness of the gate insulating film 171, and the step of forming a deep contact hole becomes unnecessary. .

次に、図３５に示すように、第４のレジスト１７２を除去する。 Next, as shown in FIG. 35, the fourth resist 172 is removed.

次に、図３６に示すように、金属層１７８を堆積する。構成されるトランジスタがｎ型のときは、金属層１７８を構成する第１の金属材料の仕事関数は、４．０〜４．２ｅＶであることが好ましい。この場合の第１の金属材料としては、例えば、タンタルとチタンとからなる化合物（ＴａＴｉ）や窒化タンタル（ＴａＮ）などが挙げられる。一方、構成されるトランジスタがｐ型のときは、金属層１７８を構成する第１の金属材料の仕事関数は、５．０〜５．２ｅＶであることが好ましい。この場合の第１の金属材料としては、例えば、ルテニウム（Ｒｕ）や窒化チタン（ＴｉＮ）などが挙げられる。 Next, as shown in FIG. 36, a metal layer 178 is deposited. When the formed transistor is n-type, the work function of the first metal material forming the metal layer 178 is preferably 4.0 to 4.2 eV. Examples of the first metal material in this case include a compound made of tantalum and titanium (TaTi), tantalum nitride (TaN), and the like. On the other hand, when the formed transistor is p-type, the work function of the first metal material forming the metal layer 178 is preferably 5.0 to 5.2 eV. Examples of the first metal material in this case include ruthenium (Ru) and titanium nitride (TiN).

次に、図３７に示すように、金属１７８をエッチバックすることで、第１の柱状シリコン層１２９、１３１、１３２、１３４の上部と、第２の柱状シリコン層１３０、１３３の上部とを露出させる。このとき、金属１７８から金属線１７９、１８０、１８１が形成される。 Next, as shown in FIG. 37, the metal 178 is etched back to expose the upper portions of the first columnar silicon layers 129, 131, 132, and 134 and the upper portions of the second columnar silicon layers 130, 133. Let At this time, metal wires 179, 180, and 181 are formed from the metal 178.

次に、図３８に示すように、露出した第１の柱状シリコン層１２９、１３１、１３２、１３４上の第２のゲート絶縁膜１７３、１７４を除去する。 Next, as shown in FIG. 38, the second gate insulating films 173 and 174 on the exposed first columnar silicon layers 129, 131, 132, and 134 are removed.

次に、図３９に示すように、金属層１８２を堆積する。金属層１８２は金属１７８と同種の金属材料からなるものでもよく、特にその種類は限定されない。 Next, as shown in FIG. 39, a metal layer 182 is deposited. The metal layer 182 may be made of the same kind of metal material as the metal 178, and the kind thereof is not particularly limited.

次に、図４０に示すように、金属層１８２をエッチバックすることで、金属線１８３、１８４、１８５を形成する。 Next, as shown in FIG. 40, the metal lines 183, 184, and 185 are formed by etching back the metal layer 182.

次に、図４１に示すように、金属線１７９、１８０、１８１及び金属線１８３、１８４、１８５が延びる方向に直交する第５のレジスト１８６、１８７を形成する。 Next, as shown in FIG. 41, fifth resists 186 and 187 that are orthogonal to the direction in which the metal lines 179, 180, and 181 and the metal lines 183, 184, and 185 extend are formed.

次に、図４２に示すように、金属線１７９、１８０、１８１及び金属線１８３、１８４、１８５をエッチングすることで、第１のコンタクト１７９ａ、１７９ｂ、１８１ａ、１８１ｂ、第２のコンタクト１８３ａ、１８３ｂ、１８５ａ、１８５ｂ、第３のコンタクト１８０ａ、１８０ｂ、及び第４のコンタクト１８４ａ、１８４ｂを形成する。 Next, as shown in FIG. 42, by etching the metal lines 179, 180, 181 and the metal lines 183, 184, 185, the first contacts 179a, 179b, 181a, 181b, the second contacts 183a, 183b , 185a, 185b, third contacts 180a, 180b, and fourth contacts 184a, 184b.

次に、図４３に示すように、第５のレジスト１８６、１８７を除去する。 Next, as shown in FIG. 43, the fifth resists 186 and 187 are removed.

以上により、第５の工程の後、第１の柱状シリコン層１２９、１３１、１３２、１３４の周囲と、ゲート電極１６８ａ、１７０ａ及びゲート配線１６８ｂ、１７０ｂ上と、第２の柱状シリコン層１３０、１３３の周囲と、コンタクト電極１６９ａ及びコンタクト配線１６９ｂ上とに、ゲート絶縁膜１７１を堆積し、さらに金属層１７８を堆積する。続いて、第１の柱状シリコン層１２９、１３１、１３２、１３４の上部と第２の柱状シリコン層１３０、１３３の上部とを露出させ、第１の柱状シリコン層１２９、１３１、１３２、１３４上のゲート絶縁膜１７１を除去する。続いて、金属層１８２を堆積し、金属層１８２及び金属層１７８の一部をエッチングすることで、金属層１７８と金属層１８２とから、それぞれ、第１の柱状シリコン層１２９、１３１、１３２、１３４の上部側壁を取り囲む第１のコンタクト１７９ａ、１７９ｂ、１８１ａ、１８１ｂと、第１のコンタクト１７９ａ、１７９ｂ、１８１ａ、１８１ｂの上部と第１の柱状シリコン層１２９、１３１、１３２、１３４の上部とを接続する第２のコンタクト１８３ａ、１８３ｂ、１８５ａ、１８５ｂと、を形成する第６工程が示された。 As described above, after the fifth step, around the first columnar silicon layers 129, 131, 132, and 134, on the gate electrodes 168a and 170a and the gate wirings 168b and 170b, and the second columnar silicon layers 130 and 133, respectively. A gate insulating film 171 and a metal layer 178 are further deposited around the contact electrode 169a and the contact wiring 169b. Subsequently, the upper portions of the first columnar silicon layers 129, 131, 132, and 134 and the upper portions of the second columnar silicon layers 130, 133 are exposed, and the first columnar silicon layers 129, 131, 132, and 134 are exposed. The gate insulating film 171 is removed. Subsequently, a metal layer 182 is deposited, and a part of the metal layer 182 and the metal layer 178 is etched, whereby the first columnar silicon layers 129, 131, 132, First contacts 179a, 179b, 181a, 181b surrounding the upper side wall of 134, upper portions of the first contacts 179a, 179b, 181a, 181b and upper portions of the first columnar silicon layers 129, 131, 132, 134 A sixth step of forming the second contacts 183a, 183b, 185a, 185b to be connected is shown.

以下、本発明の実施形態の第７工程について説明する。第７工程では、第６工程の後、第２の層間絶縁膜１９４を堆積し、コンタクト孔１９６、１９７、１９８、１９９を形成する。続いて、金属層２００と窒化膜２０１とを堆積し、第２の層間絶縁膜１９４上の金属層２００と窒化膜２０１とを除去することで、コンタクト孔１９６、１９７、１９８、１９９の内部に、柱状窒化膜層２０２、２０３、２０４、２０５と、柱状窒化膜層２０２、２０３、２０４、２０５の周囲及び底下を取り囲む下部電極２０６、２０７、２０８、２０９とを形成する。続いて、第２の層間絶縁膜１９４をエッチバックすることで、柱状窒化膜層２０２、２０３、２０４、２０５の周囲及び底下を取り囲む下部電極２０６、２０７、２０８、２０９の上部を露出させ、露出した柱状窒化膜層２０２、２０３、２０４、２０５を取り囲む下部電極２０６、２０７、２０８、２０９の上部を除去する。続いて、柱状窒化膜層２０２、２０３、２０４、２０５を取り囲み、かつ、下部電極２０６、２０７、２０８、２０９に接続されるように、抵抗が変化する膜２１０を堆積するとともにエッチングすることで、柱状窒化膜層２０２、２０３、２０４、２０５の上部にサイドウォール状に残存させる。 Hereinafter, the seventh step of the embodiment of the present invention will be described. In the seventh step, after the sixth step, a second interlayer insulating film 194 is deposited to form contact holes 196, 197, 198, 199. Subsequently, the metal layer 200 and the nitride film 201 are deposited, and the metal layer 200 and the nitride film 201 on the second interlayer insulating film 194 are removed, so that the contact holes 196, 197, 198, and 199 are formed inside. Columnar nitride film layers 202, 203, 204, and 205, and lower electrodes 206, 207, 208, and 209 surrounding the columnar nitride film layers 202, 203, 204, and 205 and under the bottom are formed. Subsequently, by etching back the second interlayer insulating film 194, the upper portions of the lower electrodes 206, 207, 208, and 209 surrounding the columnar nitride film layers 202, 203, 204, and 205 and under the bottom are exposed and exposed. The upper portions of the lower electrodes 206, 207, 208, and 209 surrounding the columnar nitride film layers 202, 203, 204, and 205 are removed. Subsequently, by depositing and etching a film 210 whose resistance changes so as to surround the columnar nitride film layers 202, 203, 204, and 205 and to be connected to the lower electrodes 206, 207, 208, and 209, The columnar nitride film layers 202, 203, 204 and 205 are left in the form of sidewalls.

まず、図４４に示すように、第２の層間絶縁膜１９４を堆積する。 First, as shown in FIG. 44, a second interlayer insulating film 194 is deposited.

次に、図４５に示すように、コンタクト孔を形成するための第６のレジスト１９５を形成する。 Next, as shown in FIG. 45, a sixth resist 195 for forming contact holes is formed.

次に、図４６に示すように、コンタクト孔１９６、１９７、１９８、１９９を形成する。 Next, as shown in FIG. 46, contact holes 196, 197, 198, 199 are formed.

次に、図４７に示すように、第６のレジスト１９５を剥離する。 Next, as shown in FIG. 47, the sixth resist 195 is stripped.

次に、図４８に示すように、金属層２００を堆積する。金属層２００は、窒化チタンが好ましい。 Next, as shown in FIG. 48, a metal layer 200 is deposited. The metal layer 200 is preferably titanium nitride.

次に、図４９に示すように、窒化膜２０１を堆積する。 Next, as shown in FIG. 49, a nitride film 201 is deposited.

次に、図５０に示すように、窒化膜２０１をエッチバックし、第２の層間絶縁膜１９４上の窒化膜２０１を除去する。このとき、柱状窒化膜層２０２、２０３、２０４，２０５が形成される。 Next, as shown in FIG. 50, the nitride film 201 is etched back, and the nitride film 201 on the second interlayer insulating film 194 is removed. At this time, the columnar nitride film layers 202, 203, 204, and 205 are formed.

次に、図５１に示すように、第２の層間絶縁膜１９４上の金属層２００を除去する。これにより、柱状窒化膜層２０２、２０３、２０４，２０５の周囲と底下とを取り囲む下部電極２０６、２０７、２０８、２０９が形成される。 Next, as shown in FIG. 51, the metal layer 200 on the second interlayer insulating film 194 is removed. As a result, lower electrodes 206, 207, 208, and 209 surrounding the columnar nitride film layers 202, 203, 204, and 205 and the bottom bottom are formed.

次に、図５２に示すように、第２の層間絶縁膜１９４をエッチバックすることで、柱状窒化膜層２０２、２０３、２０４，２０５を取り囲む下部電極２０６、２０７、２０８、２０９の上部を露出させる。 Next, as shown in FIG. 52, by etching back the second interlayer insulating film 194, the upper portions of the lower electrodes 206, 207, 208, and 209 surrounding the columnar nitride film layers 202, 203, 204, and 205 are exposed. Let

次に、図５３に示すように、露出した柱状窒化膜層２０２、２０３、２０４，２０５を取り囲む下部電極２０６、２０７、２０８、２０９の上部を除去する。 Next, as shown in FIG. 53, the upper portions of the lower electrodes 206, 207, 208, and 209 surrounding the exposed columnar nitride film layers 202, 203, 204, and 205 are removed.

次に、図５４に示すように、第２の層間絶縁膜１９４をエッチバックすることで、柱状窒化膜層２０２、２０３、２０４，２０５を取り囲む下部電極２０６、２０７、２０８、２０９の上部を露出させる。なお、図５３に示す工程の後、下部電極２０６、２０７、２０８、２０９の上部が既に露出していれば、図５４に示す工程は不要である。 Next, as shown in FIG. 54, the second interlayer insulating film 194 is etched back to expose the upper portions of the lower electrodes 206, 207, 208, and 209 surrounding the columnar nitride film layers 202, 203, 204, and 205. Let If the upper portions of the lower electrodes 206, 207, 208, and 209 are already exposed after the step shown in FIG. 53, the step shown in FIG. 54 is unnecessary.

次に、図５５に示すように、柱状窒化膜層２０２、２０３、２０４，２０５を取り囲み、かつ、下部電極２０６、２０７、２０８、２０９に接続されるように、抵抗が変化する膜２１０を堆積する。抵抗が変化する膜２１０は、カルコゲナイドガラス（ＧＳＴ：Ｇｅ２Ｓｂ２Ｔｅ５）等の相変化膜からなることが好ましい。 Next, as shown in FIG. 55, a film 210 having a variable resistance is deposited so as to surround the columnar nitride film layers 202, 203, 204, and 205 and to be connected to the lower electrodes 206, 207, 208, and 209. To do. The film 210 whose resistance changes is preferably made of a phase change film such as chalcogenide glass (GST: Ge2Sb2Te5).

次に、図５６に示すように、抵抗が変化する膜２１０をエッチングすることで、柱状窒化膜層２０２、２０３、２０４、２０５の上部にサイドウォール状に残存させる。抵抗が変化する膜２１０は複数の部位に分離され、抵抗が変化する膜２１１、２１２、２１３、２１４が形成される。ここでは、抵抗が変化する膜２１０は、下部電極２０６、２０７、２０８、２０９の上部側壁に、抵抗が変化する膜２１５、２１６、２１７、２１８として残存してもよい。 Next, as shown in FIG. 56, the film 210 having a variable resistance is etched to remain in a sidewall shape on the columnar nitride film layers 202, 203, 204, and 205. The film 210 whose resistance is changed is separated into a plurality of portions, and films 211, 212, 213 and 214 whose resistance is changed are formed. Here, the film 210 whose resistance changes may remain as films 215, 216, 217 and 218 whose resistance changes on the upper sidewalls of the lower electrodes 206, 207, 208 and 209.

以上により、第６工程の後、第２の層間絶縁膜１９４を堆積し、コンタクト孔１９６、１９７、１９８、１９９を形成する。続いて、金属２００と窒化膜２０１とを堆積し、第２の層間絶縁膜１９４上の金属層２００と窒化膜２０１とを除去することで、コンタクト孔１９６、１９７、１９８、１９９の内部に、柱状窒化膜層２０２、２０３、２０４、２０５と、柱状窒化膜層２０２、２０３、２０４、２０５の周囲及び底下を取り囲む下部電極２０６、２０７、２０８、２０９とを形成する。続いて、第２の層間絶縁膜１９４をエッチバックすることで、柱状窒化膜層２０２、２０３、２０４、２０５の周囲及び底下を取り囲む下部電極２０６、２０７、２０８、２０９の上部を露出させ、露出した柱状窒化膜層２０２、２０３、２０４、２０５を取り囲む下部電極２０６、２０７、２０８、２０９の上部を除去する。続いて、柱状窒化膜層２０２、２０３、２０４、２０５を取り囲み、かつ、下部電極２０６、２０７、２０８、２０９に接続されるように、抵抗が変化する膜２１０を堆積するとともにエッチングすることで、柱状窒化膜層２０２、２０３、２０４、２０５の上部にサイドウォール状に残存させる第７工程が示された。第７工程では、コンタクト孔１９６、１９７、１９８、１９９を形成するための一つのマスクで、上記した構造が形成されるため、半導体装置の製造に要する工程数を削減することができる。 As described above, after the sixth step, the second interlayer insulating film 194 is deposited, and the contact holes 196, 197, 198, and 199 are formed. Subsequently, the metal 200 and the nitride film 201 are deposited, and the metal layer 200 and the nitride film 201 on the second interlayer insulating film 194 are removed, so that the inside of the contact holes 196, 197, 198, and 199 Columnar nitride film layers 202, 203, 204, and 205, and lower electrodes 206, 207, 208, and 209 surrounding the columnar nitride film layers 202, 203, 204, and 205 and under the bottom are formed. Subsequently, by etching back the second interlayer insulating film 194, the upper portions of the lower electrodes 206, 207, 208, and 209 surrounding the columnar nitride film layers 202, 203, 204, and 205 and under the bottom are exposed and exposed. The upper portions of the lower electrodes 206, 207, 208, and 209 surrounding the columnar nitride film layers 202, 203, 204, and 205 are removed. Subsequently, by depositing and etching a film 210 whose resistance changes so as to surround the columnar nitride film layers 202, 203, 204, and 205 and to be connected to the lower electrodes 206, 207, 208, and 209, A seventh step is shown in which the columnar nitride film layers 202, 203, 204, and 205 are left in the form of sidewalls. In the seventh step, since the above-described structure is formed with one mask for forming the contact holes 196, 197, 198, 199, the number of steps required for manufacturing the semiconductor device can be reduced.

その後、図５７に示すように、第３の層間絶縁膜２２１を堆積するとともに平坦化し、抵抗が変化する膜２１１、２１２、２１３、２１４の上部を露出させる。 Thereafter, as shown in FIG. 57, a third interlayer insulating film 221 is deposited and planarized to expose the upper portions of the films 211, 212, 213, and 214 whose resistance changes.

次に、図５８に示すように、金属層２２２を堆積する。 Next, as shown in FIG. 58, a metal layer 222 is deposited.

次に、図５９に示すように、ビット線を形成するための第７のレジスト２２３、２２４を形成する。 Next, as shown in FIG. 59, seventh resists 223 and 224 for forming bit lines are formed.

次に、図６０に示すように、金属層２２２をエッチングすることで、ビット線２１９、２２０を形成する。 Next, as shown in FIG. 60, the bit lines 219 and 220 are formed by etching the metal layer 222.

最後に、図６１に示すように、第７のレジスト２２３、２２４を剥離する。 Finally, as shown in FIG. 61, the seventh resists 223 and 224 are removed.

以上により、本発明の実施形態に係る半導体装置の構造を形成するための製造工程が示された。 As described above, the manufacturing process for forming the structure of the semiconductor device according to the embodiment of the present invention is shown.

上記実施形態に係る半導体装置は、第１の柱状シリコン層１２９、１３１、１３２、１３４の上部周囲に形成された、抵抗が変化する膜１８９、１９０、１９１、１９２と、柱状窒化膜層１８０、１８１、１８２、１８３の下部周囲に形成された、抵抗が変化する膜１８９、１９０、１９１、１９２と接続される下部電極１８４、１８５、１８６、１８７とを有する。これにより、抵抗が変化する膜１８９、１９０、１９１、１９２からなる相変化膜と、下部電極１８４、１８５、１８６、１８７からなるヒーター素子とのそれぞれの電流が流れる方向での断面積を小さくすることができる。 The semiconductor device according to the above embodiment includes films 189, 190, 191, and 192 that change around the first pillar-shaped silicon layers 129, 131, 132, and 134, the columnar nitride film layer 180, The lower electrodes 184, 185, 186, and 187 connected to the films 189, 190, 191, and 192 that change the resistance and are formed around the lower portions of the lower layers 181, 182, and 183 are included. As a result, the cross-sectional areas of the phase change films made of the films 189, 190, 191 and 192 whose resistances change and the heater elements made of the lower electrodes 184, 185, 186 and 187 in the direction in which the current flows are reduced. be able to.

また、上記実施形態に係る記憶装置によれば、柱状窒化膜層１８０、１８１、１８２、１８３が窒化膜からなることにより、抵抗が変化する膜１８９、１９０、１９１、１９２からなる相変化膜の冷却を早めることができる。また、柱状窒化膜層１８０、１８１、１８２、１８３の下方にさらに下部電極１８４、１８５、１８６、１８７を有することにより、下部電極１８４、１８５、１８６、１８７とセルトランジスタとの接触抵抗を低減することができる。 Further, according to the memory device according to the embodiment, the columnar nitride film layers 180, 181, 182, and 183 are made of a nitride film, so that the phase change film made of the films 189, 190, 191, and 192 that change in resistance is used. Cooling can be accelerated. Further, the lower electrodes 184, 185, 186, and 187 are further provided below the columnar nitride film layers 180, 181, 182, and 183, thereby reducing the contact resistance between the lower electrodes 184, 185, 186, and 187 and the cell transistors. be able to.

また、ＳＧＴは、単位ゲート幅当たり、ダブルゲートトランジスタよりも大量の電流を流すことができる。さらに、ＳＧＴは、ゲート電極が柱状半導体層を取り囲む構造であるから、単位面積当たりのゲート幅を大きくすることができることから、さらに大量の電流を流すことができる。したがって、大きなリセット電流を流すことができるため、抵抗が変化する膜１８９、１９０、１９１、１９２からなる相変化膜を高温（高電流）で融解することができる。また、ＳＧＴのサブスレッショルドスイングは、理想値を実現できるため、オフ電流を小さくすることができるので、抵抗が変化する膜１８９、１９０、１９１、１９２からなる相変化膜を高速で冷却する（電流を停止する）ことができる。 In addition, the SGT can pass a larger amount of current per unit gate width than the double gate transistor. Furthermore, since the SGT has a structure in which the gate electrode surrounds the columnar semiconductor layer, the gate width per unit area can be increased, so that a larger amount of current can flow. Therefore, since a large reset current can be passed, the phase change film made of the films 189, 190, 191 and 192 whose resistance changes can be melted at a high temperature (high current). Also, since the SGT sub-threshold swing can realize an ideal value, the off-current can be reduced, so that the phase change film composed of the films 189, 190, 191 and 192 whose resistance is changed is cooled at high speed (current). Can stop).

上記実施形態に係る半導体装置によれば、第１の柱状シリコン層１２９、１３１、１３２、１３４の上部周囲に形成されたゲート絶縁膜１９４と、ゲート絶縁膜１９４の周囲に形成された、金属層１７８に由来する第１のコンタクト１７９ａ、１７９ｂ、１８１ａ、１８１ｂと、第１のコンタクト１７９ａ、１７９ｂ、１８１ａ、１８１ｂの上部と第１の柱状シリコン層１２９、１３１、１３２、１３４の上部とを接続する、金属層１８２に由来する第２のコンタクト１８３ａ、１８３ｂ、１８５ａ、１８５ｂとにより、第１の柱状シリコン層１２９、１３１、１３２、１３４の上部を、金属と半導体との仕事関数差を利用してｎ型半導体層又はｐ型半導体層として機能させることが可能なＳＧＴとすることができる。これにより、第１の柱状シリコン層１２９、１３１、１３２、１３４の上部に、拡散層を形成する工程が不要となる。 According to the semiconductor device according to the embodiment, the gate insulating film 194 formed around the upper portion of the first columnar silicon layers 129, 131, 132, and 134, and the metal layer formed around the gate insulating film 194. The first contacts 179a, 179b, 181a, 181b derived from 178 are connected to the upper portions of the first contacts 179a, 179b, 181a, 181b and the upper portions of the first columnar silicon layers 129, 131, 132, 134. By using the second contacts 183a, 183b, 185a, 185b derived from the metal layer 182, the upper portions of the first columnar silicon layers 129, 131, 132, 134 are utilized by utilizing the work function difference between the metal and the semiconductor. An SGT that can function as an n-type semiconductor layer or a p-type semiconductor layer can be used. This eliminates the step of forming a diffusion layer on the first columnar silicon layers 129, 131, 132, and 134.

また、ゲート電極１６８ａ及びゲート配線１６８ｂは金属からなり、ゲート絶縁膜１７３の周囲に形成された、金属からなる第１のコンタクト１７９ａ、１７９ｂ、１８１ａ、１８１ｂと、第１のコンタクト１７９ａ、１７９ｂ、１８１ａ、１８１ｂの上部と第１の柱状シリコン層１２９、１３１、１３２、１３４の上部とを接続する第２のコンタクト１８３ａ、１８３ｂ、１８５ａ、１８５ｂ等、多くの金属が使用されているので、その放熱効果によって、大きなリセット電流により加熱された部位の冷却を早めることができる。また、ゲート電極１６８ａ及びゲート配線１６８ｂの周囲及び底下に形成されたゲート絶縁膜１６２とを有することにより、熱処理工程の最後に金属ゲートを形成するゲートラストによって金属ゲートであるゲート電極１６８ａ、１７０ａが形成されるので、金属ゲートプロセスと高温プロセスとを両立させることができる。 The gate electrode 168a and the gate wiring 168b are made of metal, and the first contacts 179a, 179b, 181a, 181b made of metal and the first contacts 179a, 179b, 181a are formed around the gate insulating film 173. , 181b and the second contacts 183a, 183b, 185a, 185b connecting the upper portions of the first columnar silicon layers 129, 131, 132, and 134, and so on. Therefore, the cooling of the part heated by the large reset current can be accelerated. In addition, the gate electrode 168a and 170a which are metal gates by the gate last forming the metal gate at the end of the heat treatment process by having the gate insulating film 162 formed around and under the bottom of the gate electrode 168a and the gate wiring 168b. Since it is formed, a metal gate process and a high temperature process can be made compatible.

また、上記実施形態に係る半導体装置によれば、半導体基板１０１上に形成されたフィン状シリコン層１０４、１０５と、フィン状シリコン層１０４、１０５の周囲に形成された第１の絶縁膜１０６と、フィン状シリコン層１０４、１０５上に形成された第１の柱状シリコン層１２９、１３１、１３２、１３４と、ゲート電極１６８ａ、１７０ａとゲート配線１６８ｂ、１７０ｂの周囲と底下に形成されたゲート絶縁膜１６２、１６３とを有する。ゲート電極１６８ａ、１７０ａ及びゲート配線１６８ｂ、１７０ｂは金属からなる。ゲート配線１６８ｂ、１７０ｂはフィン状シリコン層１０４、１０５に直交する方向に延在している。第２の拡散層１４３ａ、１４３ｂはフィン状シリコン層１０４、１０５に形成されている。ゲート電極１６８ａ、１７０ａの外側の線幅は、ゲート配線１６８ｂ、１７０ｂの線幅と等しく、かつ、第１の柱状シリコン層１２９、１３１、１３２、１３４の線幅は、フィン状シリコン層１０４、１０５の線幅と等しいことにより、本実施形態の半導体装置では、フィン状シリコン層１０４、１０５と、第１の柱状シリコン層１２９、１３１、１３２、１３４と、ゲート電極１６８ａ、１７０ａと、ゲート配線１６８ｂ、１７０ｂとが、二枚のマスクを用いた自己整合により形成される。これにより、本実施形態によれば、半導体装置の製造に要する工程数を削減することができる。 Further, according to the semiconductor device according to the embodiment, the fin-like silicon layers 104 and 105 formed on the semiconductor substrate 101, and the first insulating film 106 formed around the fin-like silicon layers 104 and 105, The first columnar silicon layers 129, 131, 132, 134 formed on the fin-shaped silicon layers 104, 105, and the gate insulating films formed around and under the gate electrodes 168a, 170a and the gate wirings 168b, 170b. 162, 163. The gate electrodes 168a and 170a and the gate wirings 168b and 170b are made of metal. The gate wirings 168 b and 170 b extend in a direction orthogonal to the fin-like silicon layers 104 and 105. The second diffusion layers 143a and 143b are formed in the fin-like silicon layers 104 and 105. The line width outside the gate electrodes 168a and 170a is equal to the line width of the gate wirings 168b and 170b, and the line widths of the first columnar silicon layers 129, 131, 132, and 134 are the fin-shaped silicon layers 104 and 105. In the semiconductor device of the present embodiment, the fin-shaped silicon layers 104 and 105, the first columnar silicon layers 129, 131, 132, and 134, the gate electrodes 168a and 170a, and the gate wiring 168b , 170b are formed by self-alignment using two masks. Thereby, according to this embodiment, the number of processes required for manufacturing a semiconductor device can be reduced.

また、上記実施形態に係る半導体装置は、第２の拡散層１４３ａ、１４３ｂに接続されるゲート配線１６８ｂ、１７０ｂに平行に延びるコンタクト配線１６９ｂを有する。これにより、第２の拡散層１４３ａ、１４３ｂが相互に接続され、ソース線の抵抗を下げることができる。この結果、ソース線に大きなリセット電流を流すことができる。このようなゲート配線１６８ｂ、１７０ｂに平行に延びるコンタクト配線１６９ｂは、例えば、ビット線２０７、２０８が延びる方向に沿って一列に配置されたメモリセル２、４、８、１６、３２、及び６４個のいずれかの個数毎に一本ずつ配置することが好ましい。 In addition, the semiconductor device according to the embodiment includes the contact wiring 169b extending in parallel with the gate wirings 168b and 170b connected to the second diffusion layers 143a and 143b. Thereby, the second diffusion layers 143a and 143b are connected to each other, and the resistance of the source line can be lowered. As a result, a large reset current can flow through the source line. Such contact wiring 169b extending in parallel with the gate wirings 168b and 170b includes, for example, two memory cells 2, 4, 8, 16, 32 and 64 arranged in a line along the direction in which the bit lines 207 and 208 extend. It is preferable to arrange one for each of the numbers.

また、上記実施形態に係る半導体装置は、第２の柱状シリコン層１３０、１３３と、第２の柱状シリコン層１３０、１３３の周囲に形成されるコンタクト電極１６９ａとコンタクト配線１６９ｂとから形成される構造は、コンタクト電極１６９ａが第２の拡散層１４３ａ、１４３ｂと接続される点以外は、一行一列等に位置するメモリセルのトランジスタ構造と同じ構造である。また、ゲート配線１６８ｂ、１７０ｂと平行に延びる、第２の拡散層１４３ａ、１４３ｂからなる全てのソース線は、コンタクト配線１６９ｂに接続される。これにより、半導体装置の製造に要する工程数が削減される。 In addition, the semiconductor device according to the above embodiment has a structure formed by the second columnar silicon layers 130 and 133, the contact electrode 169 a formed around the second columnar silicon layers 130 and 133, and the contact wiring 169 b. The transistor has the same structure as the transistor structure of the memory cell located in one row and one column except that the contact electrode 169a is connected to the second diffusion layers 143a and 143b. Further, all source lines including the second diffusion layers 143a and 143b extending in parallel with the gate wirings 168b and 170b are connected to the contact wiring 169b. Thereby, the number of processes required for manufacturing the semiconductor device is reduced.

なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。 It should be noted that the present invention can be variously modified and modified without departing from the broad spirit and scope of the present invention. Further, the above-described embodiment is for explaining an example of the present invention, and does not limit the scope of the present invention.

例えば、上記実施例において、ｐ型（ｐ^＋型を含む。）とｎ型（ｎ^＋型を含む。）とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。 For example, in the above embodiment, a method of manufacturing a semiconductor device in which p-type (including p ⁺ -type) and n-type (including n ⁺ -type) are opposite in conductivity type, and semiconductor obtained thereby An apparatus is naturally included in the technical scope of the present invention.

［付記１］
第１の柱状半導体層と、
前記第１の柱状半導体層の周囲に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の周囲に形成された、金属からなるゲート電極と、
前記ゲート電極に接続された、金属からなるゲート配線と、
前記第１の柱状半導体層の上部周囲に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の周囲に形成された、第１の金属材料からなる第１のコンタクトと、
前記第１のコンタクトの上部と前記第１の柱状半導体層の上部とを接続する、第２の金属材料からなる第２のコンタクトと、
前記第１の柱状半導体層の下部に形成された第２の拡散層と、
前記第２のコンタクト上に形成された柱状絶縁体層と、
前記柱状絶縁体層の上部周囲に形成された、抵抗が変化する膜と、
前記柱状絶縁体層の下部周囲に形成された、前記抵抗が変化する膜と接続される下部電極と、を有し、
前記第２のコンタクトと前記下部電極とは電気的に接続している、
ことを特徴とする半導体装置。
［付記２］
前記柱状絶縁体層は窒化膜からなり、前記柱状絶縁体層と前記第２のコンタクトとの間に前記下部電極が形成されている、ことを特徴とする付記１に記載の半導体装置。
［付記３］
前記第１のコンタクトを構成する第１の金属材料の仕事関数は、４．０〜４．２ｅＶである、ことを特徴とする付記１又は２に記載の半導体装置。
［付記４］
前記第１のコンタクトを構成する第１の金属材料の仕事関数は、５．０〜５．２ｅＶである、ことを特徴とする付記１又は２に記載の半導体装置。
［付記５］
半導体基板上に一方向に延びるように形成されたフィン状半導体層と、
前記フィン状半導体層の周囲に形成された第１の絶縁膜と、
前記フィン状半導体層上に形成された前記第１の柱状半導体層と、
を有し、
前記ゲート電極及び前記ゲート配線の周囲及び底下に形成された前記第１のゲート絶縁膜と、を有し、
前記ゲート配線は、前記フィン状半導体層に直交する方向に延在しており、
前記第２の拡散層は前記フィン状半導体層に形成されている、
ことを特徴とする付記１に記載の半導体装置。
［付記６］
前記第２の拡散層は、前記フィン状半導体層に加えて、さらに前記半導体基板にも形成されている、ことを特徴とする付記５に記載の半導体装置。
［付記７］
前記第２の拡散層に電気的に接続されている前記ゲート配線に平行に延びるコンタクト配線をさらに有する、ことを特徴とする付記５又は６に記載の半導体装置。
［付記８］
前記半導体基板上に形成された前記フィン状半導体層と、
前記フィン状半導体層の周囲に形成された前記第１の絶縁膜と、
前記フィン状半導体層上に形成された第２の柱状半導体層と、
前記第２の柱状半導体層の周囲に形成された、金属からなるコンタクト電極と、
前記コンタクト電極に接続された前記フィン状半導体層に直交する方向に延在する、金属からなる前記コンタクト配線と、
前記フィン状半導体層と前記第２の柱状半導体層の下部に形成された前記第２の拡散層と、をさらに有し、
前記コンタクト電極は前記第２の拡散層と接続されている、
ことを特徴とする付記７に記載の半導体装置。
［付記９］
前記ゲート電極の外側の線幅は、前記ゲート配線の線幅と等しく、
前記フィン状半導体層に直交する方向での前記第１の柱状半導体層の線幅は、前記フィン状半導体層と直交する方向での前記フィン状半導体層の線幅と等しい、
ことを特徴とする付記５乃至８のいずれか一項に記載の半導体装置。
［付記１０］
前記第１のゲート絶縁膜には、前記第２の柱状半導体層と前記コンタクト電極との間に形成されているものが存在する、ことを特徴とする付記８に記載の半導体装置。
［付記１１］
前記フィン状半導体層に直交する方向での前記第２の柱状半導体層の線幅は、前記フィン状半導体層が延びる方向に直交する方向での当該フィン状半導体層の線幅と等しい、ことを特徴とする付記８に記載の半導体装置。
［付記１２］
前記第１のゲート絶縁膜には、前記コンタクト電極と前記コンタクト配線の周囲に形成されているものが存在する、ことを特徴とする付記１０に記載の半導体装置。
［付記１３］
前記コンタクト電極の外側の線幅は、前記コンタクト配線の線幅と等しい、ことを特徴とする付記８に記載の半導体装置。
［付記１４］
半導体基板上に形成された前記第１の柱状半導体層と、
前記ゲート電極と前記ゲート配線の周囲及び底下に形成された前記第１のゲート絶縁膜と、を有し、
前記第２の拡散層は、前記半導体基板に形成されている、
ことを特徴とする付記１に記載の半導体装置。
［付記１５］
前記第２の拡散層に電気的に接続されている前記ゲート配線に平行に延びるコンタクト配線をさらに有する、ことを特徴とする付記１４に記載の半導体装置。
［付記１６］
前記半導体基板上に形成された第２の柱状半導体層と、
前記第２の柱状半導体層の周囲に形成された、金属からなるコンタクト電極と、
前記コンタクト電極に接続されたコンタクト配線と、
前記第２の柱状半導体層の下部に形成された前記第２の拡散層と、をさらに有し、
前記コンタクト電極は、前記第２の拡散層と接続されている、
ことを特徴とする付記１４又は１５に記載の半導体装置。
［付記１７］
前記ゲート電極の外側の線幅は、前記ゲート配線の線幅と等しい、ことを特徴とする付記１４乃至１６のいずれか一項に記載の半導体装置。
［付記１８］
前記第１のゲート絶縁膜には、前記第２の柱状半導体層と前記コンタクト電極との間に形成されているものが存在する、ことを特徴とする付記１６に記載の半導体装置。
［付記１９］
前記第１のゲート絶縁膜には、前記コンタクト電極と前記コンタクト配線の周囲に形成されているものが存在する、ことを特徴とする付記１８に記載の半導体装置。
［付記２０］
前記コンタクト電極の外側の線幅は、前記コンタクト配線の線幅と等しい、ことを特徴とする付記１６に記載の半導体装置。
［付記２１］
半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、
前記第１工程の後、第１の柱状半導体層と、第１のポリシリコンに由来する第１のダミーゲートと、第２の柱状半導体層と、前記第１のポリシリコンに由来する第２のダミーゲートと、を形成する第２工程と、
前記第２工程の後、前記第１のダミーゲートと、前記第１の柱状半導体層と、前記第２のダミーゲートと、前記第２の柱状半導体層との側壁に、第３のダミーゲートと、第４のダミーゲートとを形成する第３工程と、
前記第３工程の後、前記フィン状半導体層の上部と前記第１の柱状半導体層の下部と前記第２の柱状半導体層の下部とに、第２の拡散層を形成する第４工程と、
前記第４工程の後、第１の層間絶縁膜を堆積するとともに、前記第１のダミーゲート、前記第２のダミーゲート、前記第３のダミーゲート、及び前記第４のダミーゲートのそれぞれの上部を露出させ、前記第１のダミーゲート、前記第２のダミーゲート、前記第３のダミーゲート、及び前記第４のダミーゲートを除去し、第１のゲート絶縁膜を、前記第１の柱状半導体層の周囲と、前記第２の柱状半導体層の周囲とに形成し、前記第２の柱状半導体層の底部周辺の前記第１のゲート絶縁膜を除去し、第１の金属層を堆積するとともにエッチバックを行うことで、前記第１の柱状半導体層の上部と、前記第２の柱状半導体層の上部とを露出させ、前記第１の柱状半導体層の周囲に、ゲート電極及びゲート配線を形成し、前記第２の柱状半導体層の周囲にコンタクト電極及びコンタクト配線を形成する第５工程と、
前記第５工程の後、前記第１の柱状半導体層の周囲と、前記ゲート電極と前記ゲート配線との上、及び、前記第２の柱状半導体層の周囲と、前記コンタクト電極と前記コンタクト配線との上に第２のゲート絶縁膜を堆積し、第２の金属層を堆積するとともにエッチバックを行うことで、前記第１の柱状半導体層の上部と、前記第２の柱状半導体層の上部とを露出させ、前記第１の柱状半導体層上の前記第２のゲート絶縁膜を除去し、第３の金属層を堆積し、前記第３の金属層及び前記第２の金属層の一部をエッチングすることで、前記第１の柱状半導体層の上部側壁を取り囲む第１のコンタクトと、前記第１のコンタクトの上部と前記第１の柱状半導体層の上部とを接続する第２のコンタクトと、を形成する第６工程と、
前記第６工程の後、第２の層間絶縁膜を堆積し、前記第２のコンタクト上にコンタクト孔を形成し、第４の金属層と窒化膜を堆積し、前記第２の層間絶縁膜上の前記第４の金属層と窒化膜とを除去することで、前記コンタクト孔の内部に、柱状絶縁体層と、前記柱状絶縁体層の周囲及び底下を取り囲む下部電極を形成し、前記第２の層間絶縁膜をエッチバックすることで、前記柱状絶縁体層を取り囲む前記下部電極の上部を露出させ、露出した前記柱状絶縁体層を取り囲む前記下部電極の上部を除去し、前記柱状絶縁体層を取り囲み、かつ、前記下部電極に接続されるように、抵抗が変化する膜を堆積するとともにエッチングすることで、前記柱状絶縁体層の上部にサイドウォール状に残存させる第７工程を有する、
ことを特徴とする半導体装置の製造方法。
［付記２２］
前記第２工程において、
前記フィン状半導体層の周囲に第２の絶縁膜を形成し、
前記第２の絶縁膜上に前記第１のポリシリコンを堆積するとともに平坦化し、
前記ゲート配線、前記第１の柱状半導体層、前記コンタクト配線、及び前記第２の柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層が延びる方向に直交する方向に形成し、
前記第２のレジストをマスクとして用い、前記第１のポリシリコンと、前記第２の絶縁膜と、前記フィン状半導体層とをエッチングすることにより、前記第１の柱状半導体層と、前記第１のポリシリコンに由来する前記第１のダミーゲートと、前記第２の柱状半導体層と、前記第１のポリシリコンに由来する前記第２のダミーゲートと、を形成する、
ことを特徴とする付記２１に記載の半導体装置の製造方法。
［付記２３］
前記第２の絶縁膜上に前記第１のポリシリコンを堆積するとともに平坦化した後、前記第１のポリシリコン上に第３の絶縁膜を形成する、ことを特徴とする付記２２に記載の半導体装置の製造方法。
［付記２４］
前記第２工程の後、前記第１の柱状半導体層と、前記第２の柱状半導体層と、前記第１のダミーゲートと、前記第２のダミーゲートとの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積するとともにエッチングすることにより、前記第１のダミーゲートと、前記第１の柱状半導体層と、前記第２のダミーゲートと、前記第２の柱状半導体層とのそれぞれの側壁に残存させることで、前記第３のダミーゲートと、前記第４のダミーゲートとを形成する第３工程を有する、ことを特徴とする付記２２に記載の半導体装置の製造方法。
［付記２５］
前記フィン状半導体層の上部と、前記第１の柱状半導体層の下部と、前記第２の柱状半導体層の下部とに前記第２の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成するとともにエッチングすることで、サイドウォール状に残存させ、前記第５の絶縁膜に由来するサイドウォールを形成し、前記第２の拡散層上に、金属と半導体とからなる化合物層を形成する第４工程を有する、ことを特徴とする付記２４に記載の半導体装置の製造方法。
［付記２６］
前記第４工程の後、前記第１の層間絶縁膜を堆積するとともに化学機械研磨を行うことで、前記第１のダミーゲート、前記第２のダミーゲート、前記第３のダミーゲート、及び前記第４のダミーゲートの上部を露出させ、前記第１のダミーゲート、前記第２のダミーゲート、前記第３のダミーゲート、及び前記第４のダミーゲートを除去し、前記第２の絶縁膜と前記第４の絶縁膜とを除去し、ゲート絶縁膜を前記第１の柱状半導体層の周囲と、前記第２の柱状半導体層の周囲と、前記第５の絶縁膜の内側とに形成し、前記第２の柱状半導体層の底部周辺の前記ゲート絶縁膜を除去するための第３のレジストを形成し、前記第２の柱状半導体層の底部周辺の前記ゲート絶縁膜を除去し、前記第１の金属層を堆積し、前記第１の柱状半導体層の上部と前記第２の柱状半導体層の上部を露出させ、エッチバックを行うことで、前記第１の柱状半導体層の周囲に前記ゲート電極及び前記ゲート配線を形成し、前記第２の柱状半導体層の周囲に前記コンタクト電極及び前記コンタクト配線を形成する第５工程、を有する、
ことを特徴とする付記２５に記載の半導体装置の製造方法。 [Appendix 1]
A first columnar semiconductor layer;
A first gate insulating film formed around the first columnar semiconductor layer;
A gate electrode made of metal and formed around the first gate insulating film;
A gate wiring made of metal connected to the gate electrode;
A second gate insulating film formed around the top of the first columnar semiconductor layer;
A first contact made of a first metal material and formed around the second gate insulating film;
A second contact made of a second metal material connecting the upper portion of the first contact and the upper portion of the first columnar semiconductor layer;
A second diffusion layer formed below the first columnar semiconductor layer;
A columnar insulator layer formed on the second contact;
A film of varying resistance formed around the top of the columnar insulator layer;
A lower electrode formed around the lower part of the columnar insulator layer and connected to the film having a variable resistance;
The second contact and the lower electrode are electrically connected;
A semiconductor device.
[Appendix 2]
The semiconductor device according to claim 1, wherein the columnar insulator layer is made of a nitride film, and the lower electrode is formed between the columnar insulator layer and the second contact.
[Appendix 3]
The work function of the 1st metal material which comprises the said 1st contact is 4.0-4.2 eV, The semiconductor device of Additional remark 1 or 2 characterized by the above-mentioned.
[Appendix 4]
The semiconductor device according to appendix 1 or 2, wherein a work function of the first metal material constituting the first contact is 5.0 to 5.2 eV.
[Appendix 5]
A fin-like semiconductor layer formed on a semiconductor substrate so as to extend in one direction;
A first insulating film formed around the fin-like semiconductor layer;
The first columnar semiconductor layer formed on the fin-like semiconductor layer;
Have
The first gate insulating film formed around and below the gate electrode and the gate wiring; and
The gate wiring extends in a direction orthogonal to the fin-like semiconductor layer,
The second diffusion layer is formed in the fin-like semiconductor layer;
The semiconductor device according to appendix 1, wherein:
[Appendix 6]
6. The semiconductor device according to appendix 5, wherein the second diffusion layer is formed on the semiconductor substrate in addition to the fin-like semiconductor layer.
[Appendix 7]
The semiconductor device according to appendix 5 or 6, further comprising a contact wiring extending in parallel to the gate wiring electrically connected to the second diffusion layer.
[Appendix 8]
The fin-like semiconductor layer formed on the semiconductor substrate;
The first insulating film formed around the fin-like semiconductor layer;
A second columnar semiconductor layer formed on the fin-like semiconductor layer;
A contact electrode made of metal and formed around the second columnar semiconductor layer;
The contact wiring made of metal, extending in a direction perpendicular to the fin-like semiconductor layer connected to the contact electrode;
The fin-like semiconductor layer and the second diffusion layer formed below the second columnar semiconductor layer;
The contact electrode is connected to the second diffusion layer;
Item 8. The semiconductor device according to appendix 7, wherein:
[Appendix 9]
The line width outside the gate electrode is equal to the line width of the gate wiring,
The line width of the first columnar semiconductor layer in the direction orthogonal to the fin-shaped semiconductor layer is equal to the line width of the fin-shaped semiconductor layer in the direction orthogonal to the fin-shaped semiconductor layer.
9. The semiconductor device according to any one of appendices 5 to 8, characterized in that:
[Appendix 10]
9. The semiconductor device according to appendix 8, wherein the first gate insulating film is formed between the second columnar semiconductor layer and the contact electrode.
[Appendix 11]
The line width of the second columnar semiconductor layer in the direction orthogonal to the fin-shaped semiconductor layer is equal to the line width of the fin-shaped semiconductor layer in the direction orthogonal to the direction in which the fin-shaped semiconductor layer extends. 9. The semiconductor device according to appendix 8, which is characterized.
[Appendix 12]
11. The semiconductor device according to appendix 10, wherein the first gate insulating film is formed around the contact electrode and the contact wiring.
[Appendix 13]
The semiconductor device according to appendix 8, wherein a line width outside the contact electrode is equal to a line width of the contact wiring.
[Appendix 14]
The first columnar semiconductor layer formed on the semiconductor substrate;
The gate electrode and the first gate insulating film formed around and under the bottom of the gate wiring;
The second diffusion layer is formed on the semiconductor substrate;
The semiconductor device according to appendix 1, wherein:
[Appendix 15]
15. The semiconductor device according to appendix 14, further comprising a contact wiring extending in parallel with the gate wiring electrically connected to the second diffusion layer.
[Appendix 16]
A second columnar semiconductor layer formed on the semiconductor substrate;
A contact electrode made of metal and formed around the second columnar semiconductor layer;
Contact wiring connected to the contact electrode;
The second diffusion layer formed under the second columnar semiconductor layer, and
The contact electrode is connected to the second diffusion layer;
The semiconductor device according to appendix 14 or 15, characterized in that.
[Appendix 17]
17. The semiconductor device according to any one of appendices 14 to 16, wherein a line width outside the gate electrode is equal to a line width of the gate wiring.
[Appendix 18]
18. The semiconductor device according to appendix 16, wherein the first gate insulating film is formed between the second columnar semiconductor layer and the contact electrode.
[Appendix 19]
19. The semiconductor device according to appendix 18, wherein the first gate insulating film is formed around the contact electrode and the contact wiring.
[Appendix 20]
18. The semiconductor device according to appendix 16, wherein a line width outside the contact electrode is equal to a line width of the contact wiring.
[Appendix 21]
Forming a fin-like semiconductor layer on a semiconductor substrate and forming a first insulating film around the fin-like semiconductor layer;
After the first step, a first columnar semiconductor layer, a first dummy gate derived from the first polysilicon, a second columnar semiconductor layer, and a second derived from the first polysilicon. A second step of forming a dummy gate;
After the second step, a third dummy gate is formed on a side wall of the first dummy gate, the first columnar semiconductor layer, the second dummy gate, and the second columnar semiconductor layer. A third step of forming a fourth dummy gate;
After the third step, a fourth step of forming a second diffusion layer on the upper portion of the fin-like semiconductor layer, the lower portion of the first columnar semiconductor layer, and the lower portion of the second columnar semiconductor layer;
After the fourth step, a first interlayer insulating film is deposited, and the upper portions of the first dummy gate, the second dummy gate, the third dummy gate, and the fourth dummy gate, respectively. And the first dummy gate, the second dummy gate, the third dummy gate, and the fourth dummy gate are removed, and the first gate insulating film is used as the first columnar semiconductor. Forming around the layer and around the second columnar semiconductor layer, removing the first gate insulating film around the bottom of the second columnar semiconductor layer, and depositing a first metal layer; Etching back exposes the upper portion of the first columnar semiconductor layer and the upper portion of the second columnar semiconductor layer, and forms a gate electrode and a gate wiring around the first columnar semiconductor layer. And the second columnar semiconductor layer A fifth step of forming a contact electrode and the contact wiring around,
After the fifth step, the periphery of the first columnar semiconductor layer, the gate electrode and the gate wiring, the periphery of the second columnar semiconductor layer, the contact electrode and the contact wiring, A second gate insulating film is deposited on the first metal layer, and a second metal layer is deposited and etched back, whereby an upper portion of the first columnar semiconductor layer, an upper portion of the second columnar semiconductor layer, , Removing the second gate insulating film on the first columnar semiconductor layer, depositing a third metal layer, and removing the third metal layer and a part of the second metal layer. A first contact surrounding an upper sidewall of the first columnar semiconductor layer by etching; a second contact connecting the upper portion of the first contact and the upper portion of the first columnar semiconductor layer; A sixth step of forming
After the sixth step, a second interlayer insulating film is deposited, a contact hole is formed on the second contact, a fourth metal layer and a nitride film are deposited, and the second interlayer insulating film is formed. By removing the fourth metal layer and the nitride film, a columnar insulator layer and a lower electrode surrounding the bottom and bottom of the columnar insulator layer are formed in the contact hole. The interlayer insulating film is etched back to expose the upper portion of the lower electrode surrounding the columnar insulator layer, and the upper portion of the lower electrode surrounding the exposed columnar insulator layer is removed, and the columnar insulator layer is removed. And having a seventh step of depositing and etching a film having a variable resistance so as to be connected to the lower electrode, thereby leaving a sidewall in the upper part of the columnar insulator layer.
A method for manufacturing a semiconductor device.
[Appendix 22]
In the second step,
Forming a second insulating film around the fin-like semiconductor layer;
Depositing and planarizing the first polysilicon on the second insulating film;
Forming a second resist for forming the gate wiring, the first columnar semiconductor layer, the contact wiring, and the second columnar semiconductor layer in a direction orthogonal to a direction in which the fin-shaped semiconductor layer extends; ,
Using the second resist as a mask, the first polysilicon, the second insulating film, and the fin-shaped semiconductor layer are etched to thereby form the first columnar semiconductor layer and the first Forming the first dummy gate derived from the polysilicon, the second columnar semiconductor layer, and the second dummy gate derived from the first polysilicon.
Item 22. The method for manufacturing a semiconductor device according to Appendix 21, wherein:
[Appendix 23]
23. The supplementary note 22, wherein a third insulating film is formed on the first polysilicon after the first polysilicon is deposited and planarized on the second insulating film. A method for manufacturing a semiconductor device.
[Appendix 24]
After the second step, a fourth insulating film is formed around the first columnar semiconductor layer, the second columnar semiconductor layer, the first dummy gate, and the second dummy gate. Then, by depositing and etching a second polysilicon around the fourth insulating film, the first dummy gate, the first columnar semiconductor layer, the second dummy gate, Appendix 22 characterized in that it has a third step of forming the third dummy gate and the fourth dummy gate by remaining on the respective side walls of the second columnar semiconductor layer. The manufacturing method of the semiconductor device of description.
[Appendix 25]
The second diffusion layer is formed in an upper portion of the fin-like semiconductor layer, a lower portion of the first columnar semiconductor layer, and a lower portion of the second columnar semiconductor layer, and the third dummy gate and the first A fifth insulating film is formed around the dummy gate 4 and etched to leave a sidewall shape, thereby forming a sidewall derived from the fifth insulating film, and the second diffusion 25. The method of manufacturing a semiconductor device according to appendix 24, further comprising a fourth step of forming a compound layer made of a metal and a semiconductor on the layer.
[Appendix 26]
After the fourth step, by depositing the first interlayer insulating film and performing chemical mechanical polishing, the first dummy gate, the second dummy gate, the third dummy gate, and the first dummy gate And the first dummy gate, the second dummy gate, the third dummy gate, and the fourth dummy gate are removed, and the second insulating film and the fourth dummy gate are exposed. Removing the fourth insulating film, forming a gate insulating film around the first columnar semiconductor layer, around the second columnar semiconductor layer, and inside the fifth insulating film, Forming a third resist for removing the gate insulating film around the bottom of the second columnar semiconductor layer; removing the gate insulating film around the bottom of the second columnar semiconductor layer; A metal layer is deposited on the first columnar semiconductor layer. And the upper part of the second columnar semiconductor layer is exposed and etched back to form the gate electrode and the gate wiring around the first columnar semiconductor layer, and the second columnar semiconductor layer A fifth step of forming the contact electrode and the contact wiring around.
26. A method of manufacturing a semiconductor device according to appendix 25.

１０１．シリコン基板
１０２．第１のレジスト
１０３．第１のレジスト
１０４．フィン状シリコン層
１０５．フィン状シリコン層
１０６．第１の絶縁膜
１０７．第２の絶縁膜
１０８．第２の絶縁膜
１０９．第１のポリシリコン
１１０．第３の絶縁膜
１１１．第２のレジスト
１１２．第２のレジスト
１１３．第２のレジスト
１１４．第３の絶縁膜
１１５．第３の絶縁膜
１１６．第３の絶縁膜
１１７．第１のダミーゲート
１１８．第２のダミーゲート
１１９．第１のダミーゲート
１２３．第２の絶縁膜
１２４．第２の絶縁膜
１２５．第２の絶縁膜
１２６．第２の絶縁膜
１２７．第２の絶縁膜
１２８．第２の絶縁膜
１２９．第１の柱状シリコン層
１３０．第２の柱状シリコン層
１３１．第１の柱状シリコン層
１３２．第１の柱状シリコン層
１３３．第２の柱状シリコン層
１３４．第１の柱状シリコン層
１３５．第４の絶縁膜
１３６．第２のポリシリコン
１３７．第３のダミーゲート
１３８．第４のダミーゲート
１３９．第３のダミーゲート
１４０．第４の絶縁膜
１４１．第４の絶縁膜
１４２．第４の絶縁膜
１４３ａ．第２の拡散層
１４３ｂ．第２の拡散層
１４３ｃ．第２の拡散層
１４３ｄ．第２の拡散層
１４４．第５の絶縁膜
１４５．サイドウォール
１４６．サイドウォール
１４７．サイドウォール
１４８．金属と半導体とからなる化合物層
１４９．金属と半導体とからなる化合物層
１５０．金属と半導体とからなる化合物層
１５１．金属と半導体とからなる化合物層
１５２．金属と半導体とからなる化合物層
１５３．金属と半導体とからなる化合物層
１５４．金属と半導体とからなる化合物層
１５５．金属と半導体とからなる化合物層
１５６．金属と半導体とからなる化合物層
１５７．金属と半導体とからなる化合物層
１５８．金属と半導体とからなる化合物層
１５９．第１の層間絶縁膜
１６０．ゲート絶縁膜
１６１．第３のレジスト
１６２．ゲート絶縁膜
１６３．ゲート絶縁膜
１６４．ゲート絶縁膜
１６５．ゲート絶縁膜
１６６．ゲート絶縁膜
１６７．金属層
１６８ａ．ゲート電極
１６８ｂ．ゲート配線
１６９ａ．コンタクト電極
１６９ｂ．コンタクト配線
１７０ａ．ゲート電極
１７０ｂ．ゲート配線
１７１．第２のゲート絶縁膜
１７２．第４のレジスト
１７３．ゲート絶縁膜
１７４．ゲート絶縁膜
１７５．ゲート絶縁膜
１７６．ゲート絶縁膜
１７７．ゲート絶縁膜
１７８．金属層
１７９．金属線
１７９ａ．第１のコンタクト
１７９ｂ．第１のコンタクト
１８０．金属線
１８０ａ．第３のコンタクト
１８０ｂ．第３のコンタクト
１８１．金属線
１８１ａ．第１のコンタクト
１８１ｂ．第１のコンタクト
１８２．金属層
１８３．金属線
１８３ａ．第２のコンタクト
１８３ｂ．第２のコンタクト
１８４．金属線
１８４ａ．第４のコンタクト
１８４ｂ．第４のコンタクト
１８５．金属線
１８５ａ．第２のコンタクト
１８５ｂ．第２のコンタクト
１８６．第５のレジスト
１８７．第５のレジスト
１９４．第２の層間絶縁膜
１９５．第６のレジスト
１９６．コンタクト孔
１９７．コンタクト孔
１９８．コンタクト孔
１９９．コンタクト孔
２００．金属層
２０１．窒化膜
２０２．柱状窒化膜層
２０３．柱状窒化膜層
２０４．柱状窒化膜層
２０５．柱状窒化膜層
２０６．下部電極
２０７．下部電極
２０８．下部電極
２０９．下部電極
２１０．抵抗が変化する膜
２１１．抵抗が変化する膜
２１２．抵抗が変化する膜
２１３．抵抗が変化する膜
２１４．抵抗が変化する膜
２１５．抵抗が変化する膜
２１６．抵抗が変化する膜
２１７．抵抗が変化する膜
２１８．抵抗が変化する膜
２１９．ビット線
２２０．ビット線
２２１．第３の層間絶縁膜
２２２．金属層
２２３．第７のレジスト
２２４．第７のレジスト 101. Silicon substrate 102. First resist 103. First resist 104. Fin-like silicon layer 105. Fin-like silicon layer 106. First insulating film 107. Second insulating film 108. Second insulating film 109. First polysilicon 110. Third insulating film 111. Second resist 112. Second resist 113. Second resist 114. Third insulating film 115. Third insulating film 116. Third insulating film 117. First dummy gate 118. Second dummy gate 119. First dummy gate 123. Second insulating film 124. Second insulating film 125. Second insulating film 126. Second insulating film 127. Second insulating film 128. Second insulating film 129. First columnar silicon layer 130. Second columnar silicon layer 131. First columnar silicon layer 132. First columnar silicon layer 133. Second columnar silicon layer 134. First columnar silicon layer 135. Fourth insulating film 136. Second polysilicon 137. Third dummy gate 138. Fourth dummy gate 139. Third dummy gate 140. Fourth insulating film 141. Fourth insulating film 142. Fourth insulating film 143a. Second diffusion layer 143b. Second diffusion layer 143c. Second diffusion layer 143d. Second diffusion layer 144. Fifth insulating film 145. Side wall 146. Sidewall 147. Sidewall 148. Compound layer 149 made of metal and semiconductor. Compound layer made of metal and semiconductor 150. Compound layer 151 made of metal and semiconductor 151. Compound layer made of metal and semiconductor 152. Compound layer 153 composed of metal and semiconductor. Compound layer made of metal and semiconductor 154. Compound layer 155 composed of metal and semiconductor. Compound layer made of metal and semiconductor 156. Compound layer made of metal and semiconductor 157. Compound layer made of metal and semiconductor 158. Compound layer 159 made of metal and semiconductor. First interlayer insulating film 160. Gate insulating film 161. Third resist 162. Gate insulating film 163. Gate insulating film 164. Gate insulating film 165. Gate insulating film 166. Gate insulating film 167. Metal layer 168a. Gate electrode 168b. Gate wiring 169a. Contact electrode 169b. Contact wiring 170a. Gate electrode 170b. Gate wiring 171. Second gate insulating film 172. Fourth resist 173. Gate insulating film 174. Gate insulating film 175. Gate insulating film 176. Gate insulating film 177. Gate insulating film 178. Metal layer 179. Metal wire 179a. First contact 179b. First contact 180. Metal wire 180a. Third contact 180b. Third contact 181. Metal wire 181a. First contact 181b. First contact 182. Metal layer 183. Metal wire 183a. Second contact 183b. Second contact 184. Metal wire 184a. Fourth contact 184b. Fourth contact 185. Metal wire 185a. Second contact 185b. Second contact 186. Fifth resist 187. Fifth resist 194. Second interlayer insulating film 195. Sixth resist 196. Contact hole 197. Contact hole 198. Contact hole 199. Contact hole 200. Metal layer 201. Nitride film 202. Columnar nitride film layer 203. Columnar nitride layer 204. Columnar nitride film layer 205. Columnar nitride film layer 206. Lower electrode 207. Lower electrode 208. Lower electrode 209. Lower electrode 210. Membrane with variable resistance 211. Membrane 212 in which resistance changes Membrane with variable resistance 213. Membrane with variable resistance 214. Membrane with variable resistance 215. Membrane with variable resistance 216. Membrane with variable resistance 217. Membrane with variable resistance 218. Membrane with variable resistance 219. Bit line 220. Bit line 221. Third interlayer insulating film 222. Metal layer 223. Seventh resist 224. 7th resist

Claims

A first columnar semiconductor layer;
A first gate insulating film formed around the first columnar semiconductor layer;
A gate electrode made of metal and formed around the first gate insulating film;
A gate wiring made of metal connected to the gate electrode;
A second gate insulating film formed around the top of the first columnar semiconductor layer;
A sidewall-shaped first contact made of a first metal material formed around the second gate insulating film;
A second diffusion layer formed below the first columnar semiconductor layer;
A columnar insulator layer formed on the first columnar semiconductor layer;
A film of varying resistance formed around the top of the columnar insulator layer;
A lower electrode formed around the lower part of the columnar insulator layer and connected to the film having a variable resistance;
One film whose resistance changes with respect to one first columnar semiconductor layer is disposed,
The upper part of the first contact and the upper part of the first columnar semiconductor layer are electrically connected,
The upper part of the first columnar semiconductor layer and the lower electrode are electrically connected.
A semiconductor device.

The semiconductor device according to claim 1, wherein the columnar insulator layer is made of a nitride film, and the lower electrode is formed between the columnar insulator layer and the first columnar semiconductor layer. .

3. The semiconductor device according to claim 1, wherein a work function of the first metal material constituting the first contact is 4.0 to 4.2 eV.

3. The semiconductor device according to claim 1, wherein a work function of the first metal material constituting the first contact is 5.0 to 5.2 eV. 4.

A fin-like semiconductor layer formed on a semiconductor substrate so as to extend in one direction;
A first insulating film formed around the fin-like semiconductor layer;
The first columnar semiconductor layer formed on the fin-like semiconductor layer;
Have
The first gate insulating film formed around and below the gate electrode and the gate wiring; and
The first gate insulating film is formed between the fin-like semiconductor layer and the gate electrode made of metal,
The gate wiring extends in a direction orthogonal to the fin-like semiconductor layer,
The second diffusion layer is formed in the fin-like semiconductor layer;
The semiconductor device according to claim 1.

The semiconductor device according to claim 5, wherein the second diffusion layer is formed on the semiconductor substrate in addition to the fin-like semiconductor layer.

The semiconductor device according to claim 5, further comprising a contact wiring extending in parallel with the gate wiring electrically connected to the second diffusion layer.

The fin-like semiconductor layer formed on the semiconductor substrate;
The first insulating film formed around the fin-like semiconductor layer;
A second columnar semiconductor layer formed on the fin-like semiconductor layer;
A contact electrode made of metal and formed around the second columnar semiconductor layer;
The contact wiring made of metal, extending in a direction perpendicular to the fin-like semiconductor layer connected to the contact electrode;
The fin-like semiconductor layer and the second diffusion layer formed below the second columnar semiconductor layer;
The contact electrode is connected to the second diffusion layer;
The semiconductor device according to claim 7.

The line width outside the gate electrode is equal to the line width of the gate wiring,
The line width of the first columnar semiconductor layer in the direction orthogonal to the fin-shaped semiconductor layer is equal to the line width of the fin-shaped semiconductor layer in the direction orthogonal to the fin-shaped semiconductor layer.
The semiconductor device according to claim 5, wherein:

The semiconductor device according to claim 8, wherein the first gate insulating film is formed between the second columnar semiconductor layer and the contact electrode.

The line width of the second columnar semiconductor layer in the direction orthogonal to the fin-shaped semiconductor layer is equal to the line width of the fin-shaped semiconductor layer in the direction orthogonal to the direction in which the fin-shaped semiconductor layer extends. The semiconductor device according to claim 8, characterized in that:

The semiconductor device according to claim 10, wherein the first gate insulating film is formed around the contact electrode and the contact wiring.

9. The semiconductor device according to claim 8, wherein a line width outside the contact electrode is equal to a line width of the contact wiring.

The first columnar semiconductor layer formed on the semiconductor substrate;
The gate electrode and the first gate insulating film formed around and under the bottom of the gate wiring;
The second diffusion layer is formed on the semiconductor substrate;
The semiconductor device according to claim 1.

The semiconductor device according to claim 14, further comprising a contact wiring extending in parallel with the gate wiring electrically connected to the second diffusion layer.

A second columnar semiconductor layer formed on the semiconductor substrate;
A contact electrode made of metal and formed around the second columnar semiconductor layer;
Contact wiring connected to the contact electrode;
The second diffusion layer formed under the second columnar semiconductor layer, and
The contact electrode is connected to the second diffusion layer;
The semiconductor device according to claim 14 or 15, wherein

17. The semiconductor device according to claim 14, wherein a line width outside the gate electrode is equal to a line width of the gate wiring.

17. The semiconductor device according to claim 16, wherein the first gate insulating film is formed between the second columnar semiconductor layer and the contact electrode.

The semiconductor device according to claim 18, wherein the first gate insulating film is formed around the contact electrode and the contact wiring.

The semiconductor device according to claim 16, wherein a line width outside the contact electrode is equal to a line width of the contact wiring.