JP4771024B2 - Manufacturing method of semiconductor device - Google Patents
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Description
本発明は、半導体装置の製造方法に関し、特には電界効果型トランジスタ構造の半導体装置において、半導体基板におけるチャネル部に応力を印加することによってキャリア移動度を向上させる技術を適用した半導体装置の製造方法を提供することを目的とする。 The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device using a technique for improving carrier mobility by applying stress to a channel portion in a semiconductor substrate in a semiconductor device having a field effect transistor structure. The purpose is to provide.
電界効果型トランジスタを用いた集積回路の微細化は、高速化・低消費電力化・低価格化・小型化など様々な利点があることから絶え間なく進歩し、今日では１００ｎｍを切るゲート長を有するトランジスタの形成が可能となっている。さらにＩＴＲＳ（International Technology Roadmap for Semiconductors）のロードマップ上では、３２ｎｍノードと呼ばれているトランジスタにおいて２０ｎｍ以下のゲート長が予想されている。 The miniaturization of integrated circuits using field-effect transistors has continually advanced due to various advantages such as high speed, low power consumption, low price, and miniaturization, and today has a gate length of less than 100 nm. Transistors can be formed. Furthermore, on the road map of ITRS (International Technology Roadmap for Semiconductors), a gate length of 20 nm or less is expected in a transistor called a 32 nm node.
また、ゲート長の縮小のみでなくデバイス構造そのものの縮小化（スケーリング）も進められている。しかしながら、ゲート長がサブミクロン領域から１００ｎｍを切る領域では、ゲートリーク電流の抑制の観点から、従来からゲート絶縁膜として用いられている酸化シリコン（ＳｉＯ2）系絶縁膜の物理膜厚が限界になってきている。 In addition to the reduction of the gate length, the device structure itself is being reduced (scaling). However, in the region where the gate length is less than 100 nm from the submicron region, the physical film thickness of the silicon oxide (SiO 2 ) -based insulating film conventionally used as the gate insulating film is limited from the viewpoint of suppressing the gate leakage current. It has become to.
そこで、ゲート絶縁膜の実効膜厚を下げる方法として、酸化ハフニウム系の高誘電率（Ｈｉｇｈ−Ｋ）絶縁膜をゲート絶縁膜として用いることでゲート絶縁膜の誘電率を上げる方法、さらには金属材料を用いることでゲート電極の空乏化を抑制する方法などが検討されている。 Therefore, as a method of reducing the effective film thickness of the gate insulating film, a method of increasing the dielectric constant of the gate insulating film by using a hafnium oxide-based high dielectric constant (High-K) insulating film as the gate insulating film, and further a metal material A method for suppressing the depletion of the gate electrode by using the above has been studied.
このうちゲート電極の空乏化を抑制する方法では、ゲート電極用の金属材料としてタングステン（Ｗ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）などを用いることが検討されている。しかしながら、これらの金属材料は、高温の熱処理が加わるとゲート絶縁膜などと反応し、ゲート絶縁膜の劣化やトランジスタのしきい値電圧の変化を引き起こす問題が発生する。このため、ゲート電極を形成した後に、ソース・ドレイ領域などの不純物拡散層を形成する従来プロセスでは、不純物の活性化熱処理において上記の問題が引き起こされてしまう。 Among these methods, in the method for suppressing the depletion of the gate electrode, it is considered to use tungsten (W), titanium (Ti), hafnium (Hf), ruthenium (Ru), iridium (Ir) or the like as the metal material for the gate electrode. Has been. However, these metal materials react with the gate insulating film and the like when subjected to a high-temperature heat treatment, thereby causing problems that cause deterioration of the gate insulating film and changes in the threshold voltage of the transistor. For this reason, in the conventional process in which the impurity diffusion layer such as the source / drain region is formed after the gate electrode is formed, the above problem is caused in the impurity heat treatment.
このような金属材料からなるゲート電極の問題を解決するために、ソース・ドレイン領域を形成した後に、ゲート電極を形成するダマシンゲートプロセスが提案されている（下記特許文献１,２参照）。ダマシンゲートプロセスにおいては、ダミーゲートを形成した状態で、先ずソース・ドレイン領域を形成する。その後、ダミーゲートを覆う層間絶縁膜を形成し、これを研磨してダミーゲートを露出させてエッチング除去し、除去した部分に新たなゲート絶縁膜およびゲート電極を形成する方法である。この方法によれば、ソース・ドレイン領域の形成における不純物の活性化熱処理の影響が、ゲート電極に及ぶことを防止できる。
In order to solve the problem of such a gate electrode made of a metal material, a damascene gate process in which a gate electrode is formed after forming a source / drain region has been proposed (see
一方、シリコン基板におけるチャネル部に応力を印加することにより、チャネル部のキャリア移動度を増加させる手法が積極的に利用されている。 On the other hand, a technique of increasing the carrier mobility of the channel part by applying stress to the channel part in the silicon substrate is actively used.
このような技術の一つに、サイドウォールを設けたゲート電極脇のシリコン基板にトレンチを形成し、このトレンチ内にソース／ドレインとして、シリコン（Ｓｉ）と格子定数の異なる半導体層をエピタキシャル成長によって形成する構成が提案されている。このような構成によれば、ソース／ドレインを構成する半導体層からチャネル部に応力が印加される（例えば、下記特許文献３参照）。
As one of such technologies, a trench is formed in a silicon substrate beside a gate electrode provided with a sidewall, and a semiconductor layer having a lattice constant different from that of silicon (Si) is formed by epitaxial growth as a source / drain in the trench. A configuration has been proposed. According to such a configuration, stress is applied to the channel portion from the semiconductor layer constituting the source / drain (see, for example,
またこの他の技術として、図２０に示すように、基板１０１の表面側に設けたＭＯＳトランジスタＴｒのソース／ドレイン（Ｓ／Ｄ）表面にシリサイド層１０３を設け、さらにこのトレンジスタＴｒを覆う状態で基板１０１上に応力印加層としてストレスライナー膜１０５を設ける構成が提案されている。この際、ＭＯＳトランジスタＴｒがｎチャンネル型であれば、引張応力を持つストレスライナー膜１０５が設けられ、ＭＯＳトランジスタＴｒがｐチャンネル型であれば、圧縮応力を持つストレスライナー膜１０５が設けられる。このような構成によれば、シリサイド層１０３およびストレスライナー膜１０５からトランジスタＴｒのチャネル部ｃｈに応力が印加される（下記特許文献４〜７参照）。
As another technique, as shown in FIG. 20, a
上述したようなチャネル部に応力を印加する技術においては、トレンチ内にソース／ドレインとして設けた半導体層や、シリサイド層および応力印加膜からチャネル部に印加される応力は、チャネル部の上方に設けられたゲート電極からの反作用により弱められてしまう。このため、半導体層や、シリサイド層および応力印加膜からの応力が、チャネル部に対して効果的に印加できておらず、キャリア移動度の向上が妨げられていた。 In the technique for applying stress to the channel portion as described above, the stress applied to the channel portion from the semiconductor layer provided as the source / drain in the trench, the silicide layer, and the stress applying film is provided above the channel portion. It will be weakened by the reaction from the gate electrode. For this reason, the stress from the semiconductor layer, the silicide layer, and the stress application film cannot be effectively applied to the channel portion, and improvement of carrier mobility is hindered.
そこで本発明は、チャネル部に対して効果的に応力を印加することが可能で、これによりキャリア移動度の向上を図ることが可能で高機能化が達成された半導体装置の製造方法を提供することを目的とする。 Accordingly, the present invention provides a method for manufacturing a semiconductor device in which stress can be effectively applied to a channel portion, thereby improving carrier mobility and achieving high functionality. For the purpose.
また上記目的を達成するための本発明の半導体装置の製造方法は、以下の手順で行われることを特徴としている。先ず第１工程では、半導体基板の表面側を掘り下げた凹部を形成する。
次いで第２工程では、凹部にダミーのゲート電極を形成し、当該ダミーのゲート電極の両脇における当該半導体基板の表面層にソース／ドレイン拡散層を形成する。
続く第３工程では、ソース／ドレイン拡散層の表面層に当該ソース／ドレイン拡散層の深さの範囲で、半導体基板の表面よりも深い応力印加層を形成する。
その後、第４工程では、ダミーのゲート電極および応力印加層を覆う状態で層間絶縁膜を成膜し、当該層間絶縁膜から当該ダミーのゲート電極を露出させた後、当該ダミーのゲート電極を除去して前記半導体基板の凹部に重なる溝パターンを形成する。
次の第５工程では、半導体基板の凹部を含む溝パターン内に、ゲート絶縁膜を介して新たなゲート電極を埋め込み形成する。さらに、本発明の半導体装置の製造方法は、第１工程において、前記半導体基板を掘り下げる深さは、前記応力印加層の深さ位置よりも浅く形成し、前記第３工程で形成する前記応力印加層は、前記凹部の深さ位置よりも深い。
In addition, a method for manufacturing a semiconductor device of the present invention for achieving the above object is characterized by being performed in the following procedure. First, in the first step, a recess is formed by dug down the surface side of the semiconductor substrate.
Next, in the second step, a dummy gate electrode is formed in the recess, and a source / drain diffusion layer is formed in the surface layer of the semiconductor substrate on both sides of the dummy gate electrode.
In the subsequent third step, a stress application layer deeper than the surface of the semiconductor substrate is formed on the surface layer of the source / drain diffusion layer within the depth range of the source / drain diffusion layer.
Thereafter, in the fourth step, an interlayer insulating film is formed so as to cover the dummy gate electrode and the stress application layer, the dummy gate electrode is exposed from the interlayer insulating film, and then the dummy gate electrode is removed. Then, a groove pattern is formed to overlap the concave portion of the semiconductor substrate.
In the next fifth step, a new gate electrode is buried and formed in the groove pattern including the concave portion of the semiconductor substrate via the gate insulating film. Furthermore, in the semiconductor device manufacturing method of the present invention, in the first step, the depth of digging the semiconductor substrate is formed shallower than the depth position of the stress application layer, and the stress application formed in the third step is performed. The layer is deeper than the depth position of the recess.
このような手順によれば、第４工程において、応力印加層を形成した状態でダミーのゲート電極を除去することにより、応力印加層からダミーのゲート電極下の半導体基板部分に印加される応力が、ダミーのゲート電極からの反作用により弱められることが防止される。これにより、応力印加層間の基板部分に対して、応力印加層からの応力が効果的に印加された状態となる。そして次の第５工程で、半導体基板の凹部を含む溝パターン内にゲート絶縁膜を介して新たなゲート電極を形成することにより、上記応力が効果的に印加されている部分、すなわち応力印加層間において基板の表面よりも深い位置がチャネル部となる。これにより、このチャネル部には、応力印加層の深さ方向にわたって当該応力印加層間の半導体基板部分に印加される応力が、集約的に印加されるようになる。したがって、応力印加層からの応力を効果的にかつ集約させた状態でチャネル部に印加させることができる。 According to such a procedure, in the fourth step, by removing the dummy gate electrode with the stress application layer formed, the stress applied from the stress application layer to the semiconductor substrate portion under the dummy gate electrode is reduced. It is prevented from being weakened by the reaction from the dummy gate electrode. Thereby, the stress from the stress applying layer is effectively applied to the substrate portion between the stress applying layers. In the next fifth step, a new gate electrode is formed in the groove pattern including the concave portion of the semiconductor substrate via the gate insulating film, so that the stress is effectively applied, that is, the stress application layer. A position deeper than the surface of the substrate becomes a channel portion. As a result, stress applied to the semiconductor substrate portion between the stress application layers is intensively applied to the channel portion over the depth direction of the stress application layer. Therefore, the stress from the stress application layer can be applied to the channel portion in an effective and aggregated state.
以上説明したように本発明によれば、ゲート電極の両脇の応力印加層から、より効果的にチャネル部に応力を印加することができるため、効果的にキャリア移動度の向上を図ることが可能になる。この結果、半導体装置の高機能化を図ることが可能になる。 As described above, according to the present invention, since the stress can be applied to the channel portion more effectively from the stress application layers on both sides of the gate electrode, the carrier mobility can be effectively improved. It becomes possible. As a result, it becomes possible to increase the functionality of the semiconductor device.
以下、本発明の各実施の形態を図面に基づいて詳細に説明する。尚、各実施の形態においては、先ず半導体装置の構成を説明し、次に半導体装置の製造方法を説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In each embodiment, the configuration of the semiconductor device will be described first, and then the method for manufacturing the semiconductor device will be described.
≪第１実施形態の半導体装置の構成≫
図１は、本発明を適用した第１実施形態の半導体装置１-1の要部断面図である。この図に示す半導体装置１-1は、電界効果型トランジスタ構成の半導体装置であり、次のように構成されている。
<< Configuration of Semiconductor Device of First Embodiment >>
FIG. 1 is a cross-sectional view of a main part of a semiconductor device 1-1 according to the first embodiment to which the present invention is applied. The semiconductor device 1-1 shown in this figure is a semiconductor device having a field effect transistor configuration, and is configured as follows.
すなわち、単結晶シリコンからなる半導体基板３には、表面を掘り下げてリセスした凹部３ａが設けられている。そして、半導体基板３上には、この凹部３ａを埋め込む状態でゲート絶縁膜５を介してゲート電極７が設けられている。ゲート電極７の両脇には、絶縁性のサイドウォール９が設けられている。また、サイドウォール９が設けられたゲート電極７の両脇における半導体基板３の表面側にはソース／ドレイン拡散層１１が設けられている。このソース／ドレイン拡散層１１の表面は、シリサイド膜１３で覆われている。
That is, the
そして特に本第１実施形態においては、このシリサイド膜１３が、ゲート電極７下部における半導体基板３のチャネル部ｃｈに対して応力を加えるための応力印加層としても設けられているところが特徴的である。このようなシリサイド膜（応力印加層）１３は、次の製造方法で詳細に説明するように、ソース／ドレイン拡散層９が形成されている半導体基板３の露出面においてシリサイド化されたものであり、ソース／ドレイン拡散層９の深さの範囲において、半導体基板３の表面から十分な深さｄ１を有して設けられている。
In particular, the first embodiment is characterized in that the
ここで、半導体基板３の表面に対する、シリサイド膜（応力印加層）１３の深さｄ１と、ゲート絶縁膜５およびゲート電極７が埋め込まれた凹部３ａの深さ、すなわちチャネル部ｃｈの深さｄ２とは、［ｄ２］＜［ｄ１］であることとする。尚、この範囲においてのチャネル部ｃｈの深さｄ２の最適な深さについては、チャネル部ｃｈに印加される応力が最も高くなるように、実験的に求められることとする。
Here, the depth d1 of the silicide film (stress application layer) 13 with respect to the surface of the
また、シリサイド膜１３は、例えばコバルト（Ｃｏ）、ニッケル（Ｎｉ）,プラチナ（Ｐｔ）などのシリサイドからなる。このようなシリサイド膜１３であれば、単結晶シリコンからなる半導体基板３に対して引っ張り応力を印加する応力印加層となる。したがって、このようなシリサイド膜１３を備えた半導体装置１-1は、ｎチャンネル型の電界効果型トランジスタに好ましく適用される。尚、シリサイド膜１３が圧縮応力を持つものであれば、このようなシリサイド膜１３を備えた半導体装置１-1は、pチャンネル型の電界効果型トランジスタに好ましく適用される。
The
またゲート絶縁膜５およびゲート電極７は、例えばダマシンゲート構造であって、絶縁性のサイドウォール９を備えている。この構造においては、例えば半導体基板３とシリサイド膜（応力印加層）１３とを覆う層間絶縁膜１５に、サイドウォール９によって側壁が規定された溝パターン１７が設けられている。この溝パターン１７の底面は、さらに半導体基板３部分を掘り下げた凹部３ａの底部に設定されている。そして、この溝パターン１７の底面を含む内壁を覆う状態でゲート絶縁膜５が設けられ、このゲート絶縁膜５を介して溝パターン１７内を埋め込む状態でゲート電極７が設けられている。
The
尚、このような半導体装置１-1は、さらに必要に応じて上層絶縁膜１９で覆われていても良い。この場合、この上層絶縁膜１９と層間絶縁膜１５とに、例えばシリサイド膜(応力印加層）１３に達する接続孔２１を設け、この接続孔２１の底部においてシリサイド膜（応力印加層）１３を介してソース／ドレイン拡散層１１に接続された配線２３を設けることができる。
Such a semiconductor device 1-1 may be further covered with an upper insulating
ゲート絶縁膜５を構成する誘電率絶縁膜としては、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）のうちから選択される少なくとも１種を含んだ酸化物、酸化珪化物、窒化酸化物、または酸化窒化珪化物からなる膜が用いられる。具体的には、ＨｆＯ2，ＺｒＯ2，Ｌａ2Ｏ3，Ｙ2Ｏ3，Ｔａ2Ｏ5，Ａｌ2Ｏ3，ＨｆＳｉＯｘ，ＺｒＳｉＯｘ，ＺｒＴｉＯｘ，ＨｆＡｌＯｘ，ＺｒＡｌＯｘ，さらにはこれらの窒化物(ＨｆＳｉＯＮなど）が例示される。これらの材料の比誘電率は、組成や結晶性などによって多少の変動はあるが、例えばＨｆＯ2の比誘電率は２５〜３０、ＺｒＯ2の比誘電率は２０〜２５である。尚、ゲート絶縁膜５はシリコン酸化膜と高誘電率（Ｈｉｇｈ−Ｋ）絶縁膜との積層構造であっても良い。
The dielectric constant insulating film constituting the
またゲート電極７を構成する主たる金属層は、Ｔｉ，Ｒｕ，Ｈｆ,Ｉｒ，Ｃｏ，Ｗ，Ｍｏ，Ｌａ，Ｎｉ，Ｃｕ，Ａｌ等の金属、またはこれら金属のＳｉ化合物やＮ化合物、さらにはこれらを組み合わせて用いる。積層構造である場合には、ゲート電極の仕事関数を調整するための仕事関数制御層として、またはしきい値電圧を調整するための層として、ゲート電極の抵抗を下げるために複数の金属膜を積層しても良い。このような金属膜は、ゲート絶縁膜に接して設けることとする。
The main metal layer constituting the
ここで一般的には、ｎ型の電界効果型トランジスタであれば、ゲート電極７の仕事関数は４．６ｅＶ以下、望ましくは４．３ｅＶ以下とされる。一方ｐ型の電界効果トランジスタであれば、ゲート電極７の仕事関数は４．６ｅＶ以上、望ましくは４．９ｅＶとされる。そして、ｎ型とｐ型とで、ゲート電極７の仕事関数の差が０．３ｅＶ以上あることが望ましいとされている。
In general, in the case of an n-type field effect transistor, the work function of the
そこで、ゲート電極７を積層構造にしてその下層部分を仕事関数制御層とする場合、この仕事関数制御層を構成する材料としては、Ｔｉ,Ｖ,Ｎｉ,Ｚｒ,Ｎｂ,Ｍｏ,Ｒｕ,Ｈｆ,Ｔａ,Ｗ,Ｐｔ等から成る群から構成された金属、またはこれらの金属を含む合金のなかから、適宜の仕事関数を示す材料が選択して用いられる。またこの他にも、これらの金属の化合物、例えば金属窒化物や、金属と半導体材料との化合物である金属シリサイドが用いられる。
Therefore, when the
具体的には、ｎ型の電界効果型トランジスタのゲート電極７であれば、Ｈｆ,Ｔａ等から成る群から構成された金属、当該金属を含む合金、または当該の化合物が好ましく、ＨｆＳｉｘがより好ましい。ＨｆＳｉの仕事関数は、組成や結晶性によって異なるが、概ね４．１〜４．３ｅＶ程度である。
Specifically, for the
また、ｐ型の電界効果トランジスタのゲート電極７であれば、Ｔｉ,Ｍｏ,Ｒｕ等から成る群から構成された金属、当該金属を含む合金、または当該金属の化合物が好ましく、ＴｉＮやＲｕがより好ましい。ＴｉＮの仕事関数は、組成や結晶性によって異なるが、概ね４．５〜５．０ｅＶ程度である。
For the
このため、半導体基板３上に、ｐ型の電界効果トランジスタとｎ型電界効果トランジスタとの両方が設けられている場合であれば、これらのうちの少なくとも一方のゲート電極は、ゲート電極の仕事関数を調整するための仕事関数制御層を含む積層構造を有する構成となっていても良い。尚、ｐ型の電界効果トランジスタとｎ型電界効果トランジスタとの両方ともが、ゲート電極の仕事関数を調整するための仕事関数制御層を含む積層構造を有する構成である場合、それぞれのゲート電極は、それぞれに適する異なる仕事関数を有するように構成されることとする。
Therefore, in the case where both the p-type field effect transistor and the n-type field effect transistor are provided on the
以上のような構成の半導体装置１-1では、半導体基板３においてゲート絶縁膜５との界面側に設けられるチャネル部ｃｈが、シリサイド膜（応力印加層）１３間において半導体基板３の表面よりも深い部分に設定された状態となる。
In the semiconductor device 1-1 configured as described above, the channel portion ch provided on the
これにより、シリサイド膜（応力印加層）１３の深さ方向にわたって当該シリサイド膜（応力印加層）１３間の半導体基板３部分に印加される応力が、シリサイド膜（応力印加層）１３の深さ方向の中間部に位置するチャネル部ｃｈに対して集約的に印加されるようになる。したがって、半導体基板３の表面とほぼ同一高さにチャネル部が形成される従来構成と比較して、シリサイド膜（応力印加層）１３からの応力をより効果的にチャネル部ｃｈに対して印加させることができる。
Thus, the stress applied to the
この結果、シリサイド膜（応力印加層）１３を構成する材料濃度によらずにキャリア移動度の向上を図ることが可能になるため、半導体装置１-1のさらなる高機能化を図ることが可能になる。 As a result, it is possible to improve the carrier mobility regardless of the concentration of the material constituting the silicide film (stress application layer) 13, so that the semiconductor device 1-1 can be further enhanced in function. Become.
≪第１実施形態の半導体装置の製造方法≫
図２〜図５は、図1を用いて説明した第１実施形態の半導体装置１-1の製造方法を示す断面工程図である。以下これらの図に基づいて第１実施形態の製造方法を説明する。尚、図１を用いて説明したと同様の構成要素には同一の符号を付して説明を行うこととする。
<< Semiconductor Device Manufacturing Method of First Embodiment >>
2 to 5 are cross-sectional process diagrams illustrating a method for manufacturing the semiconductor device 1-1 according to the first embodiment described with reference to FIG. The manufacturing method of the first embodiment will be described below based on these drawings. It should be noted that the same components as those described with reference to FIG.
先ず、図２（１）に示すように、単結晶シリコンからなる半導体基板３の表面側に、溝内を酸化シリコン膜で埋め込んでなるＳＴＩ(Shallow Trench Isoration)構造の素子分離３１を形成する。
First, as shown in FIG. 2A, an
次いで図２（２）に示すように、表面酸化などにより、酸化シリコンからなるチャネリング防止用の保護膜３３を５〜１０ｎｍ程度の膜厚で成膜する。その後、しきい値調整用にリン（Ｐ）、ヒ素（Ａｓ）、ホウ素（Ｂ）、インジウム（Ｉｎ）などの不純物のイオン注入を行う。この際、ｎチャンネル型の電界効果トランジスタの形成領域（以下ｎＭＯＳ領域と記す）と、ｐチャンネル型の電界効果トランジスタの形成領域（以下ｐＭＯＳ領域と記す）とに対して、それぞれに選択された不純物のイオン注入を行う。イオン注入後には、保護膜３３を除去する。
Next, as shown in FIG. 2B, a channeling-preventing
次に図２（３）に示すように、例えば熱酸化法によって、酸化シリコンからなるダミーのゲート絶縁膜３５を１〜３ｎｍ程度の膜厚で成膜する。その後、ＣＶＤ法により、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極膜３７を１００〜１５０ｎｍ程度の膜厚で成膜する。さらにこの上部にＣＶＤ法によって窒化シリコンからなるハードマスク層３９を３０〜１００ｎｍ程度の膜厚で成膜する。
Next, as shown in FIG. 2C, a dummy
次に、図２（４）に示すように、ハードマスク層３９、ダミーのゲート電極膜３７、およびダミーのゲート絶縁膜３５を、ゲート電極の形状にパターンエッチングしてダミーゲート構造Ａを形成する。
Next, as shown in FIG. 2D, the dummy mask structure A is formed by pattern etching the
このようなパターンエッチングは次のように行う。先ず、ハードマスク層３９上に光リソグラフィー技術や電子ビームリソグラフィー技術を用いてゲート電極用のレジストパターンを形成する。次に、このレジストパターンをマスクにしてハードマスク層３９をエッチングし、ハードマスク層３９をパターニングする。その後、パターニングされたハードマスク層３９上からのエッチングより、ダミーのゲート電極膜３７をパターニングしてダミーのゲート電極３７ａとし、さらにダミーのゲート絶縁膜３５をパターニングする。このパターニングは、ハードマスク層３９をほとんどエッチングしないような選択比でのドライエッチングによって行うこととする。また、ダミーのゲート電極膜３７のパターニングにおいては、ダミーのゲート絶縁膜３５をストッパにしたエッチングを行うことにより、ダミーゲート構造Ａの両脇の半導体基板３の表面にエッチングダメージが入ることを防止することが好ましい。
Such pattern etching is performed as follows. First, a resist pattern for a gate electrode is formed on the
以上の後には、図２（５）に示すように、ダミーゲート構造Ａの側壁に、絶縁性の第１サイドウォール９-1を形成する。この場合、例えばＣＶＤ法によって成膜した膜厚１〜１０ｎｍ程度の窒化シリコン膜を、ドライエッチング法を用いた異方性エッチングによりエッチバックすることにより、ダミーゲート構造Ａの側壁のみに窒化シリコン膜を残して第１サイドウォール９-1を形成する。尚、第１サイドウォール９-1は、堆積成膜した酸化シリコン膜をエッチバックしてなるものであっても良く、さらにダミーのゲート電極３７ａの側壁を酸化させて形成しても良い。
After the above, an insulating first side wall 9-1 is formed on the side wall of the dummy gate structure A as shown in FIG. In this case, for example, a silicon nitride film having a thickness of about 1 to 10 nm formed by the CVD method is etched back by anisotropic etching using the dry etching method, so that the silicon nitride film is formed only on the sidewall of the dummy gate structure A. The first sidewall 9-1 is formed leaving The first sidewall 9-1 may be formed by etching back a deposited silicon oxide film, or may be formed by oxidizing the sidewall of the
尚、この第１サイドウォール９-1は、以降に行うソース・ドレイン領域のエクステンション形成においてエクステンションの位置調整のために設けられるものであり、必要に応じて設ければ良い。したがって、この工程は必要に応じて行えば良い。 The first sidewall 9-1 is provided for adjusting the position of the extension in the subsequent formation of the extension of the source / drain region, and may be provided as necessary. Therefore, this step may be performed as necessary.
次いで図３（１）に示すように、イオン注入によって、ソース・ドレイン領域のエクステンション１１ｅを形成するための不純物を、半導体基板３の表面層に導入する。この際、ｐＭＯＳ領域にはＢやＩｎなどのp型不純物を、ｎＭＯＳ領域にはＡｓやＰなどのｎ型不純物を導入する。また、注入エネルギー０．５〜２ｋｅＶ程度、ドーズ量５×１０14〜２×１０15個／ｃｍ2程度でのイオン注入を行うこととする。
Next, as shown in FIG. 3A, an impurity for forming the
次いで、図３（２）に示すように、第１サイドウォール９-1の外側に、絶縁性の第２サイドウォール９-2を形成する。ここでは、ＣＶＤ法による窒化シリコン膜の成膜と、その後の窒化シリコン膜のエッチバックによって第２サイドウォール９-2を形成する。尚、第１サイドウォール９-1と、この外側の第２サイドウォール９-2とを、合わせてサイドウォール９と称する。
Next, as shown in FIG. 3B, an insulating second sidewall 9-2 is formed outside the first sidewall 9-1. Here, the second sidewall 9-2 is formed by forming a silicon nitride film by a CVD method and then etching back the silicon nitride film. The first sidewall 9-1 and the outer second sidewall 9-2 are collectively referred to as a
以上の後には、ソース・ドレイン拡散層１１形成のため、Ｐ、Ａｓ、Ｂなどの不純物イオン注入を行う。このイオン注入の後には、注入した不純物を活性化させるために９００℃〜１１００℃の熱処理を６０秒以下の範囲で行う。尚、この際、ｐＭＯＳ領域にはＢやＩｎなどのp型不純物を、ｎＭＯＳ領域にはＡｓやＰなどのｎ型不純物を導入する。
After the above, impurity ions such as P, As, and B are implanted to form the source /
その後、図３（３）に示すように、サリサイドプロセス技術によってソース・ドレイン拡散層１１の表面に、コバルト（Ｃｏ）,ニッケル（Ｎｉ）,プラチナ（Ｐｔ）などの金属のシリサイド膜１３を応力印加層として形成する。またこのシリサイド膜１３により、ソース・ドレイン拡散層１１のコンタクト抵抗を低減させる。この際、ソース・ドレイン拡散層１１の表面、すなわち単結晶シリコンからなる半導体基板３の表面においては、シリサイド化の進行にともなって深さ方向にもシリサイド膜（応力印加層）１３が成長する。このため、ここでは、ソース／ドレイン拡散層１１の深さの範囲内において、半導体基板３の表面に対して十分な深さｄ１となるように、シリサイド膜（応力印加層）１３を成長させることが重要である。
Thereafter, as shown in FIG. 3 (3), a
次に、図３（４）に示すように、ダミーゲート構造Ａおよびシリサイド膜（応力印加層）１３を埋め込む状態で、例えば酸化シリコンからなる層間絶縁膜１５を成膜する。
Next, as shown in FIG. 3D, an
次いで、図４（１）に示すように、ダミーゲート構造Ａにおけるダミーのゲート電極３７ａが露出するまで層間絶縁膜１５の表面をＣＭＰ法によって研磨する。
Next, as shown in FIG. 4A, the surface of the
次に、図４（２）に示すように、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極３７ａをドライエッチングにより除去した後に、酸化シリコンからなるダミーのゲート絶縁膜３５をウェットエッチングにより除去する。これにより、半導体基板３とシリサイド膜（応力印加層）１３とを覆う層間絶縁膜１５に、ダミーゲート構造Ａを除去してなる溝パターン１７を形成し、溝パターン１７の底面に半導体基板３を露出させる。この溝パターン１７は、サイドウォール９（９-1，９-2）によって側壁が規定されたものになる。
Next, as shown in FIG. 4B, after the
次に、図４（３）に示すように、溝パターン１７の底部における半導体基板３の露出面を掘り下げ、半導体基板３に凹部３ａを形成するリセスエッチングを行い、シリサイド膜（応力印加層）１３との間に離間させた位置において溝パターン１７を掘り下げる。
Next, as shown in FIG. 4 (3), the exposed surface of the
この際、半導体基板３の表面に対して、シリサイド膜（応力印加層）１３の深さｄ１とした場合、凹部３ａの深さｄ２（すなわちチャネル深さｄ２）が、［ｄ２］＜［ｄ１］となるようにする。尚、この範囲においての凹部３ａのチャネル深さｄ２の最適値については、ここで形成するＭＯＳトランジスタ（電界効果トランジスタ）のチャネル部に印加される応力が最も高くなるように、実験的に求められることとする。
At this time, when the depth d1 of the silicide film (stress application layer) 13 is set to the surface of the
このようなリセスエッチングには、プラズマ雰囲気中で酸化を行うプラズマ酸化によって単結晶シリコンからなる半導体基板３の表面に１〜２ｎｍ程度の膜厚の酸化シリコン膜を形成した後、フッ酸のウェットエッチングにより酸化シリコン膜を除去する手法を適用する。プラズマ酸化とウェットエッチングとは、チャネル深さｄ２に合わせて必要回数繰り返し行うこととする。これにより、リセスエッチングによって露出する半導体基板３の露出面にダメージが加わることを防止する。またこの際のプラズマ酸化は、不純物の熱による再拡散を防ぐために５００℃以下で行うことが望ましい。
In such recess etching, a silicon oxide film having a thickness of about 1 to 2 nm is formed on the surface of the
尚、半導体基板３の表面酸化には、上記のプラズマ酸化以外に、オゾンを用いた酸化や、ガスを用いた酸化を行っても良い。またシリコン表面をドライエッチング法によって直接エッチングする方法もある。
For the surface oxidation of the
次に、図４（４）に示すように、半導体基板３の表面を掘り下げた溝パターン１７の内壁を覆う状態で、ゲート絶縁膜５を成膜する。ここでは、ＣＶＤ法やＡＬＤ法などにより、上述した高誘電率材料からなるゲート絶縁膜５を成膜することが好ましい。
Next, as shown in FIG. 4 (4), the
次に、図５（１）に示すように、溝パターン１７の内部を埋め込む状態で、ゲート絶縁膜５を介してゲート電極材料膜７ａを成膜する。ここでは、ゲート電極材料膜７ａとして、メタルゲート用の金属層をＣＶＤ法、ＰＶＤ法、またはＡＬＤ法によって成膜する。このゲート電極材料膜７ａは、単層または積層構造であって良く、装置の構成において述べた各材料を用いて成膜されることとする。
Next, as shown in FIG. 5A, a gate
次に、図５（２）に示すように、層間絶縁膜１５が露出するまで、ゲート電極材料膜７ａとゲート絶縁膜５をＣＭＰによって研磨する。これにより、溝パターン１７内に、ゲート絶縁膜５を介してゲート電極材料膜７ａを残してなるゲート電極７を形成する。
Next, as shown in FIG. 5B, the gate
以上の後には必要に応じて、図５（３）に示すように、層間絶縁膜１５およびゲート電極７を覆う状態で、酸化シリコンからなる上層絶縁膜１９を成膜する。次いで、上層絶縁膜１９および層間絶縁膜１５に、シリサイド膜（応力印加層）１３に達する接続孔２１を形成する。そして、これらの接続孔２１を埋め込むプラグおよびこれに接続する配線２３を形成する。
After the above, as shown in FIG. 5C, an upper insulating
以上により図１を用いて説明したように、半導体基板３の表面を掘り下げた凹部３ａ内にゲート絶縁膜５を介して設けられたゲート電極７が設けられ、ゲート電極７両脇のソース／ドレイン拡散層１１の表面を覆う状態で半導体基板３の表面よりも深くシリサイド膜（応力印加層）１３を設けた構成の半導体装置１-1が得られる。
As described above with reference to FIG. 1, the
そして以上説明した製造方法によれば、図４（２）を用いて説明したように、シリサイド膜（応力印加層）１３が形成された状態でダミーゲート構造Ａを除去することにより、シリサイド膜（応力印加層）１３からダミーゲート構造Ａ下の半導体基板３部分に印加される応力が、ダミーのゲート電極３７ａからの反作用により弱められることが防止される。このため、チャネル部ｃｈに対して、シリサイド膜（応力印加層）１３からの応力が効果的に印加された状態となる。
Then, according to the manufacturing method described above, as described with reference to FIG. 4B, the dummy gate structure A is removed while the silicide film (stress application layer) 13 is formed, whereby the silicide film ( The stress applied from the
そして特に、次の図４（３）で用いて説明したように、ダミーゲート構造Ａを除去した溝パターン１７の底部の半導体基板３をさらに掘り下げることにより、半導体基板３の表面よりも深い位置がチャネル部ｃｈとなる。これにより、このチャネル部ｃｈには、シリサイド膜（応力印加層）１３の深さ方向にわたって当該シリサイド膜（応力印加層）１３間の半導体基板３部分に印加される応力が、集約的に印加されるようになる。したがって、シリサイド膜（応力印加層）１３からの応力を効果的にかつ集約させた状態でチャネル部ｃｈに印加させることが可能な構成の半導体装置１-1を作製することが可能になる。
In particular, as described with reference to FIG. 4C, the
≪第２実施形態の半導体装置の構成≫
図６は、本発明を適用した第２実施形態の半導体装置１-2の要部断面図である。この図に示す半導体装置１-2は、電界効果型トランジスタ構成の半導体装置である。この図に示す半導体装置１-2が、図1を用いて説明した第１実施形態と異なるところは、ソース／ドレイン拡散層１１およびシリサイド膜（応力印加層）１３が設けられている半導体基板３の表面部分が、リセスエッチングによって掘り込まれているところにある。これ以外の構成は、第１実施形態と同様である。
<< Configuration of Semiconductor Device of Second Embodiment >>
FIG. 6 is a cross-sectional view of a principal part of a semiconductor device 1-2 according to the second embodiment to which the present invention is applied. The semiconductor device 1-2 shown in this figure is a semiconductor device having a field effect transistor configuration. The semiconductor device 1-2 shown in this figure differs from the first embodiment described with reference to FIG. 1 in that a
すなわち、第１実施形態と同様に、単結晶シリコンからなる半導体基板３には、表面を掘り下げてリセスした凹部３ａが設けられている。そして、半導体基板３上には、この凹部３ａを埋め込む状態でゲート絶縁膜５を介してゲート電極７が設けられている。ゲート電極７の両脇には、絶縁性のサイドウォール９が設けられている。また、本第２実施形態においては、サイドウォール９が設けられたゲート電極７の両脇における半導体基板３の表面がリセスエッチングによって掘り下げられており、掘り下げられた表面側にソース／ドレイン拡散層１１が設けられている。このソース／ドレイン拡散層１１の表面は、シリサイド膜１３で覆われている。
That is, as in the first embodiment, the
そして特に本第２実施形態においても、このシリサイド膜１３が、ゲート電極７下部における半導体基板３のチャネル部ｃｈに対して応力を加えるための応力印加層としても設けられているところが特徴的である。このようなシリサイド膜（応力印加層）１３は、次の製造方法で詳細に説明するように、ソース／ドレイン拡散層９が形成されている半導体基板３の露出面においてシリサイド化されたものであり、ソース／ドレイン拡散層９の深さの範囲において、半導体基板３の表面から十分な深さｄ１を有して設けられている。
In particular, the second embodiment is also characterized in that the
ここで、半導体基板３の表面に対する、シリサイド膜（応力印加層）１３の深さｄ１と、ゲート絶縁膜５およびゲート電極７が埋め込まれた凹部３ａの深さ、すなわちチャネル部ｃｈの深さｄ２とは、［ｄ２］＜［ｄ１］であることも第１実施形態と同様である。さらに、チャネル部ｃｈの深さｄ２の最適な深さについては、チャネル部ｃｈに印加される応力が最も高くなるように、実験的に求められることも第１実施形態と同様である。
Here, the depth d1 of the silicide film (stress application layer) 13 with respect to the surface of the
尚、本第２実施形態では、シリサイド膜（応力印加層）１３の膜厚の範囲、すなわちシリサイド膜（応力印加層）１３の表面と深さｄ１の位置（裏面）との間に、凹部３ａの底部が配置されることが好ましい。
In the second embodiment, the
また、この場合であっても、第１実施形態と同様に、シリサイド膜１３は、例えばコバルト（Ｃｏ）、ニッケル（Ｎｉ）,プラチナ（Ｐｔ）などのシリサイドからなるものであれば、半導体基板３に対して引っ張り応力を印加する応力印加層となり、ｎチャンネル型の電界効果型トランジスタに好ましく適用される。一方、シリサイド膜１３が圧縮応力を持つものであれば、このようなシリサイド膜１３を備えた半導体装置１-2は、pチャンネル型の電界効果型トランジスタに好ましく適用される。
Even in this case, as in the first embodiment, if the
またゲート絶縁膜５およびゲート電極７は、第１実施形態と同様に、例えばダマシンゲート構造であって、絶縁性のサイドウォール９を備えている。この構造においては、例えば半導体基板３とシリサイド膜（応力印加層）１３とを覆う層間絶縁膜１５に、サイドウォール９によって側壁が規定された溝パターン１７が設けられている。この溝パターン１７の底面は、さらに半導体基板３部分を掘り下げた凹部３ａの底部に設定されている。そして、この溝パターン１７の内壁を覆う状態でゲート絶縁膜５が設けられ、このゲート絶縁膜５を介して溝パターン１７内を埋め込む状態でゲート電極７が設けられている。
The
尚、このような半導体装置１-2は、さらに必要に応じて上層絶縁膜１９で覆われていても良い。この場合、この上層絶縁膜１９と層間絶縁膜１５とに、例えばシリサイド膜(応力印加層）１３に達する接続孔２１を設け、この接続孔２１の底部においてシリサイド膜（応力印加層）１３を介してソース／ドレイン拡散層１１に接続された配線２３を設けることができる。
Such a semiconductor device 1-2 may be further covered with an upper insulating
またゲート絶縁膜５は、物理的な膜厚を維持しつつ実効膜厚を下げるために、高誘電率（Ｈｉｇｈ−Ｋ）絶縁膜で構成されていることが好ましいことも第１実施形態と同様であり、誘電率絶縁膜としては用いられる材料も同様である。
The
またゲート電極７の構造および構成材料も、第１実施形態で示したと同様の構成および構成材料が適用される。
Further, the structure and constituent materials of the
以上のような構成の半導体装置１-2であっても、半導体基板３においてゲート絶縁膜５との界面側に設けられるチャネル部ｃｈが、シリサイド膜（応力印加層）１３間において半導体基板３の表面よりも深い部分に設定された状態となる。
Even in the semiconductor device 1-2 configured as described above, the channel portion ch provided on the interface side of the
これにより、シリサイド膜（応力印加層）１３の深さ方向にわたって当該シリサイド膜（応力印加層）１３間の半導体基板３部分に印加される応力が、シリサイド膜（応力印加層）１３の深さ方向の中間部に位置するチャネル部ｃｈに対して集約的に印加されるようになる。したがって、半導体基板３の表面とほぼ同一高さにチャネル部が形成される従来構成と比較して、シリサイド膜（応力印加層）１３からの応力をより効果的にチャネル部ｃｈに対して印加させることができる。
Thus, the stress applied to the
この結果、シリサイド膜（応力印加層）１３を構成する材料濃度によらずにキャリア移動度の向上を図ることが可能になるため、半導体装置１-2のさらなる高機能化を図ることが可能になる。 As a result, it becomes possible to improve the carrier mobility regardless of the concentration of the material constituting the silicide film (stress application layer) 13, so that the semiconductor device 1-2 can be further enhanced in function. Become.
≪第２実施形態の半導体装置の製造方法≫
図７は、図６を用いて説明した第２実施形態の半導体装置１-2の製造方法の特徴部を示す断面工程図である。以下、この図および第１実施形態の製造方法で用いた断面工程図に基づいて第２実施形態の製造方法を説明する。
<< Semiconductor Device Manufacturing Method of Second Embodiment >>
FIG. 7 is a cross-sectional process diagram illustrating the characteristic part of the method of manufacturing the semiconductor device 1-2 according to the second embodiment described with reference to FIG. Hereafter, the manufacturing method of 2nd Embodiment is demonstrated based on the cross-sectional process drawing used with the manufacturing method of 1st Embodiment and this figure.
先ず、第１実施形態において図２（１）〜図３（２）を用いて説明した工程を同様に行なう。 First, the steps described with reference to FIGS. 2 (1) to 3 (2) in the first embodiment are similarly performed.
これにより、図７（１）に示すように、単結晶シリコンからなる半導体基板３の表面側に、素子分離３１を形成し、さらにハードマスク層３９、ダミーのゲート電極膜３７、およびダミーのゲート絶縁膜３５を、ゲート電極の形状にパターンエッチングしてダミーゲート構造Ａを形成する。また、ダミーゲート構造Ａの側壁に、絶縁性の第１サイドウォール９-1と、この外側の第２サイドウォール９-2とを合わせたサイドウォール９を形成する。さらに、サイドウォール９の外側に、エクステンション１１ｅを有するソース・ドレイン拡散層１１を形成する。
As a result, as shown in FIG. 7A, the
次に、図７（２）に示すように、半導体基板３の露出表面、すなわちソース／ドレイン拡散層１１の露出表面をリセスエッチングすることによって掘り下げる。
Next, as shown in FIG. 7B, the exposed surface of the
その後、図７（３）に示すように、サリサイドプロセス技術によってソース・ドレイン拡散層１１の表面に、コバルト（Ｃｏ）,ニッケル（Ｎｉ）,プラチナ（Ｐｔ）などの金属のシリサイド膜１３を応力印加層として形成する。またこのシリサイド膜１３により、ソース・ドレイン拡散層１１のコンタクト抵抗を低減させる。この際、ソース・ドレイン拡散層１１の表面、すなわち単結晶シリコンからなる半導体基板３の表面においては、シリサイド化の進行にともなって深さ方向にもシリサイド膜（応力印加層）１３が成長する。このため、ここでは、ソース／ドレイン拡散層１１の深さの範囲内において、半導体基板３の表面に対して十分な深さｄ１となるように、シリサイド膜（応力印加層）１３を成長させることが重要である。
After that, as shown in FIG. 7 (3), a
以上の後には、第１実施形態において図３（４）〜図５（３）を用いて説明した工程を同様に行なう。 After the above, the processes described with reference to FIGS. 3 (4) to 5 (3) in the first embodiment are similarly performed.
すなわち、層間絶縁膜１５を成膜し、ダミーゲート構造Ａにおけるダミーのゲート電極３７ａが露出するまで層間絶縁膜１５の表面をＣＭＰ法によって研磨し、その後、ダミーゲート構造Ａを除去してなる溝パターン１７を形成して溝パターン１７の底面に半導体基板３を露出させる。この溝パターン１７は、サイドウォール９（９-1，９-2）によって側壁が規定されたものになる。
That is, the
次に、溝パターン１７の底部における半導体基板３の露出面を掘り下げ、半導体基板３に凹部３ａを形成するリセスエッチングを行い、シリサイド膜（応力印加層）１３との間に離間させた位置において溝パターン１７を掘り下げる。この際、半導体基板３の表面に対して、シリサイド膜（応力印加層）１３の深さｄ１とした場合、凹部３ａの深さｄ２（すなわちチャネル深さｄ２）が、［ｄ２］＜［ｄ１］となるようにする。ただし、本第２実施形態では、シリサイド膜（応力印加層）１３の膜厚の範囲、すなわちシリサイド膜（応力印加層）１３の表面と深さｄ１の位置（裏面）との間に、凹部３ａの底部が位置するようにリセスエッチングを行なうことが好ましい。
Next, the exposed surface of the
さらに、半導体基板３の表面を掘り下げた溝パターン１７の内壁を覆う状態で、ゲート絶縁膜５を成膜し、次いでゲート電極材料膜７ａを成膜し、これらをＣＭＰによって研磨することにより、溝パターン１７内にゲート絶縁膜５を介してゲート電極材料膜７ａを残してなるゲート電極７を形成する。その後、必要に応じて、上層絶縁膜１９、接続孔２１、および配線２３を形成する。
Further, the
以上により図６を用いて説明したように、半導体基板３の表面を掘り下げた凹部３ａ内にゲート絶縁膜５を介して設けられたゲート電極７が設けられ、ゲート電極７両脇のソース／ドレイン拡散層１１の表面を覆う状態で半導体基板３の表面よりも深くシリサイド膜（応力印加層）１３を設けた構成の半導体装置１-2が得られる。
As described above with reference to FIG. 6, the
そして以上説明した製造方法であっても、第１実施形態の製造方法と同様に、シリサイド膜（応力印加層）１３が形成された状態でダミーゲート構造Ａの除去が行われる。このため、シリサイド膜（応力印加層）１３からダミーゲート構造Ａ下の半導体基板３部分に印加される応力が、ダミーのゲート電極３７ａからの反作用により弱められることが防止される。このため、チャネル部ｃｈに対して、シリサイド膜（応力印加層）１３からの応力が効果的に印加された状態となる。
Even in the manufacturing method described above, the dummy gate structure A is removed with the silicide film (stress application layer) 13 formed, as in the manufacturing method of the first embodiment. This prevents the stress applied from the silicide film (stress application layer) 13 to the
また第１実施形態と同様に、ダミーゲート構造Ａを除去した溝パターン１７の底部の半導体基板３をさらに掘り下げることにより、半導体基板３の表面よりも深い位置がチャネル部ｃｈとなる。これにより、このチャネル部ｃｈには、シリサイド膜（応力印加層）１３の深さ方向にわたって当該シリサイド膜（応力印加層）１３間の半導体基板３部分に印加される応力が、集約的に印加されるようになる。したがって、シリサイド膜（応力印加層）１３からの応力を効果的にかつ集約させた状態でチャネル部ｃｈに印加させることが可能な構成の半導体装置１-2を作製することが可能になる。
Further, similarly to the first embodiment, the
≪第３実施形態の半導体装置の構成≫
図８は、本発明を適用した第３実施形態の半導体装置１-3の要部断面図である。この図に示す半導体装置１-3は、電界効果型トランジスタ構成の半導体装置である。この図に示す半導体装置１-3が、図1を用いて説明した第１実施形態と異なるところは、ゲート絶縁膜５が、溝パターン１７の内壁全面を覆っておらず、内壁の上部を露出する状態で設けられているところにある。これ以外の構成は、第１実施形態と同様である。
<< Configuration of Semiconductor Device of Third Embodiment >>
FIG. 8 is a cross-sectional view of a principal part of a semiconductor device 1-3 according to the third embodiment to which the present invention is applied. The semiconductor device 1-3 shown in this figure is a semiconductor device having a field effect transistor configuration. The semiconductor device 1-3 shown in this figure differs from the first embodiment described with reference to FIG. 1 in that the
すなわち、第１実施形態と同様に、単結晶シリコンからなる半導体基板３には、表面を掘り下げてリセスした凹部３ａが設けられている。そして、半導体基板３上には、この凹部３ａを埋め込む状態でゲート絶縁膜５を介してゲート電極７が設けられている。ゲート電極７の両脇には、絶縁性のサイドウォール９が設けられている。また、サイドウォール９が設けられたゲート電極７の両脇における半導体基板３の表面側にはソース／ドレイン拡散層１１が設けられている。このソース／ドレイン拡散層１１の表面は、シリサイド膜１３で覆われている。
That is, as in the first embodiment, the
そして特に本第３実施形態においても、このシリサイド膜１３が、ゲート電極７下部における半導体基板３のチャネル部ｃｈに対して応力を加えるための応力印加層としても設けられているところが特徴的である。このようなシリサイド膜（応力印加層）１３は、次の製造方法で詳細に説明するように、ソース／ドレイン拡散層９が形成されている半導体基板３の露出面においてシリサイド化されたものであり、ソース／ドレイン拡散層９の深さの範囲において、半導体基板３の表面から十分な深さｄ１を有して設けられている。
In particular, the third embodiment is also characterized in that the
ここで、半導体基板３の表面に対する、シリサイド膜（応力印加層）１３の深さｄ１と、ゲート絶縁膜５およびゲート電極７が埋め込まれた凹部３ａの深さ、すなわちチャネル部ｃｈの深さｄ２とは、［ｄ２］＜［ｄ１］であることも第１実施形態と同様である。さらに、チャネル部ｃｈの深さｄ２の最適な深さについては、チャネル部ｃｈに印加される応力が最も高くなるように、実験的に求められることも第１実施形態と同様である。
Here, the depth d1 of the silicide film (stress application layer) 13 with respect to the surface of the
さらに、シリサイド膜（応力印加層）１３の膜厚の範囲、すなわち膜（応力印加層）１３の表面と深さｄ１の位置（裏面）との間に、チャネル部ｃｈが配置されることが好ましいことも第１実施形態と同様である。 Furthermore, the channel portion ch is preferably disposed between the range of the thickness of the silicide film (stress application layer) 13, that is, between the surface of the film (stress application layer) 13 and the position of the depth d1 (back surface). This is the same as in the first embodiment.
また、この場合であっても、第１実施形態と同様に、シリサイド膜１３は、例えばコバルト（Ｃｏ）、ニッケル（Ｎｉ）,プラチナ（Ｐｔ）などのシリサイドからなるものであれば、半導体基板３に対して引っ張り応力を印加する応力印加層となり、ｎチャンネル型の電界効果型トランジスタに好ましく適用される。一方、シリサイド膜１３が圧縮応力を持つものであれば、このようなシリサイド膜１３を備えた半導体装置１-3は、pチャンネル型の電界効果型トランジスタに好ましく適用される。
Even in this case, as in the first embodiment, if the
またゲート絶縁膜５およびゲート電極７は、第１実施形態と同様に、例えばダマシンゲート構造であって、絶縁性のサイドウォール９を備えている。この構造においては、例えば半導体基板３とシリサイド膜（応力印加層）１３とを覆う層間絶縁膜１５に、サイドウォール９によって側壁が規定された溝パターン１７が設けられている。この溝パターン１７の底面は、さらに半導体基板３部分を掘り下げた凹部３ａの底部に設定されている。そして、特に本第３実施形態においては、この溝パターン１７の下部である凹部３ａの内壁を覆うが、溝パターン１７の内壁の上部を露出する状態でゲート絶縁膜５が設けられ、このゲート絶縁膜５を介して溝パターン１７内を埋め込む状態でゲート電極７が設けられている。
The
尚、このような半導体装置１-3は、さらに必要に応じて上層絶縁膜１９で覆われていても良い。この場合、この上層絶縁膜１９と層間絶縁膜１５とに、例えばシリサイド膜(応力印加層）１３に達する接続孔２１を設け、この接続孔２１の底部においてシリサイド膜（応力印加層）１３を介してソース／ドレイン拡散層１１に接続された配線２３を設けることができる。
Such a semiconductor device 1-3 may be further covered with an upper insulating
またゲート絶縁膜５は、物理的な膜厚を維持しつつ実効膜厚を下げるために、高誘電率（Ｈｉｇｈ−Ｋ）絶縁膜で構成されていることが好ましいことも第１実施形態と同様であり、誘電率絶縁膜としては用いられる材料も同様である。
The
またゲート電極７の構造および構成材料も、第１実施形態で示したと同様の構成および構成材料が適用される。
Further, the structure and constituent materials of the
以上のような構成の半導体装置１-3であっても、半導体基板３においてゲート絶縁膜５との界面側に設けられるチャネル部ｃｈが、シリサイド膜（応力印加層）１３間において半導体基板３の表面よりも深い部分に設定された状態となる。
Even in the semiconductor device 1-3 configured as described above, the channel portion ch provided on the interface side with the
これにより、シリサイド膜（応力印加層）１３の深さ方向にわたって当該シリサイド膜（応力印加層）１３間の半導体基板３部分に印加される応力が、シリサイド膜（応力印加層）１３の深さ方向の中間部に位置するチャネル部ｃｈに対して集約的に印加されるようになる。したがって、半導体基板３の表面とほぼ同一高さにチャネル部が形成される従来構成と比較して、シリサイド膜（応力印加層）１３からの応力をより効果的にチャネル部ｃｈに対して印加させることができる。
Thus, the stress applied to the
この結果、シリサイド膜（応力印加層）１３を構成する材料濃度によらずにキャリア移動度の向上を図ることが可能になるため、半導体装置１-3のさらなる高機能化を図ることが可能になる。 As a result, it becomes possible to improve the carrier mobility regardless of the concentration of the material constituting the silicide film (stress application layer) 13, so that the semiconductor device 1-3 can be further enhanced in function. Become.
また本第３実施形態では、ゲート絶縁膜５は、溝パターン１７の下部を構成する凹部３ａの内壁のみに設けられていて、溝パターン１７の内壁上部を露出する状態で設けられた構成となる。このため、高誘電率材料からなるゲート絶縁膜５が、ゲート電極７と配線２３との間に存在せず、ゲート電極７−配線２３間の寄生容量による素子性能の低下を防止できると言った効果を得ることが可能である。
In the third embodiment, the
≪第３実施形態の半導体装置の製造方法≫
図９〜図１１は、図８を用いて説明した第３実施形態の半導体装置１-3の製造方法を示す断面工程図である。以下これらの図に基づいて第３実施形態の製造方法を説明する。
<< Semiconductor Device Manufacturing Method of Third Embodiment >>
9 to 11 are cross-sectional process diagrams illustrating a method of manufacturing the semiconductor device 1-3 according to the third embodiment described with reference to FIG. The manufacturing method of the third embodiment will be described below based on these drawings.
先ず、図９（１）に示すように、半導体基板の表面側に素子分離を形成し、さらに、ここでの図示を省略した保護膜を形成し、これを介してしきい値調整用の不純物のイオン注入を行い、イオン注入後に保護膜を除去するまでを第１実施形態と同様に行う。 First, as shown in FIG. 9A, element isolation is formed on the surface side of a semiconductor substrate, and further, a protective film not shown here is formed, and an impurity for adjusting a threshold value is formed therethrough. The ion implantation is performed, and the process from the ion implantation to the removal of the protective film is performed in the same manner as in the first embodiment.
次に、図９（２）に示すように、半導体基板３における素子分離３１で分離された間に、以降に形成するゲート電極の形成部に一致させた溝形状の凹部３ａを形成する。この凹部３ａは、光リソグラフィー技術や電子ビームリソグラフィー技術を適用して形成したレジストパターンをマスクにした半導体基板３のリセスエッチングによって形成する。尚、ここでは、この凹部３ａの表面層がチャネル部となるため、凹部３ａの深さが第実施形態で説明したチャネル深さｄ２となる。このチャネル深さｄ２は、先の第１実施形態と同様であり、後で形成するシリサイド膜（応力印加層）の深さｄ１に対して、［ｄ２］＜［ｄ１］となるようにする。
Next, as shown in FIG. 9B, while being separated by the
次に、図９（３）に示すように、半導体基板３の表面を掘り下げた凹部３ａの内壁を覆う状態で、ＣＶＤ法やＡＬＤ法などにより上述した高誘電率材料からなるゲート絶縁膜５を成膜する。尚、ここでは予め高誘電率材料からなるゲート絶縁膜５を成膜しているが、ゲート絶縁膜５に代えてダミーの酸化膜を形成しても良い。
Next, as shown in FIG. 9 (3), the
その後、図９（４）に示すように、ゲート絶縁膜５上に、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極膜３７、さらには窒化シリコンからなるハードマスク層３９を順次成膜する。
Thereafter, as shown in FIG. 9 (4), a dummy
次に、図９（５）に示すように、ここでの図示を省略したレジストパターンをマスクにしてハードマスク層３９をエッチングし、ハードマスク層３９をパターニングする。その後、パターニングされたハードマスク層３９上からのエッチングより、ダミーのゲート電極膜３７をパターニングしてダミーのゲート電極３７ａとする。ダミーのゲート電極膜３７のパターニングにおいては、高誘電率材料からなるゲート絶縁膜５をストッパにしたエッチングを行うことにより、ダミーゲート構造Ａの両脇の半導体基板３の表面にエッチングダメージが入ることを防止する。このようなエッチングには、エッチングガスとしては例えばＨＢｒ／Ｏ2などを用いたドライエッチングを行う。
Next, as shown in FIG. 9 (5), the
また、以上のドライエッチングに続けてゲート絶縁膜５のエッチングを行い、ダミーゲート構造Ａ下のみにゲート絶縁膜５を残す。
Further, the
尚、図示した例においては、ダミーゲート構造Ａが凹部３ａに対して一致した状態を示している。しかしながら、ダミーゲート構造Ａは、凹部３ａに重ねて設けられていれば良く、これらのパターンがずれていても良い。
In the illustrated example, a state in which the dummy gate structure A is coincident with the
すなわち、図１０（１）に示すように、ダミーゲート構造Ａの側壁に、絶縁性の第１サイドウォール９-1を形成する。その後、イオン注入によって、ソース／ドレイン拡散層のエクステンション１１ｅを形成するための不純物を、半導体基板３の表面層に導入する。この際、イオン注入の打ち分けによりｐＭＯＳ領域とｎＭＯＳ領域とで異なる不純物を導入することは、第１実施形態と同様である。尚、この工程は必要に応じて行えば良い。
That is, as shown in FIG. 10A, an insulating first sidewall 9-1 is formed on the sidewall of the dummy gate structure A. Thereafter, an impurity for forming the
次いで、図１０（２）に示すように、第１サイドウォール９-1の外側に、絶縁性の第２サイドウォール９-2を形成する。尚、第１サイドウォール９-1と、この外側の第２サイドウォール９-2とを、合わせてサイドウォール９と称する。
Next, as shown in FIG. 10B, an insulating second sidewall 9-2 is formed outside the first sidewall 9-1. The first sidewall 9-1 and the outer second sidewall 9-2 are collectively referred to as a
その後、ソース・ドレイン拡散層１１を形成するための不純物の注入を行い、さらに不純物を活性化させるための熱処理を行う。尚、ダミーゲート構造Ａと凹部３ａとのパターンがずれていて、凹部３ａの底面がダミーゲート構造Ａから露出している場合、凹部３ａの露出部分が第２サイドウォール９-2で完全に覆われるようにすることが好ましい。
Thereafter, an impurity is implanted to form the source /
その後、図１０（３）に示すように、サリサイドプロセス技術によってサイドウォール９の外側のソース・ドレイン拡散層１１の表面に、コバルト（Ｃｏ）,ニッケル（Ｎｉ）,プラチナ（Ｐｔ）などの金属のシリサイド膜１３を応力印加層として形成する。またこのシリサイド膜１３により、ソース・ドレイン拡散層１１のコンタクト抵抗を低減させる。この際、ソース・ドレイン拡散層１１の表面、すなわち単結晶シリコンからなる半導体基板３の表面においては、シリサイド化の進行にともなって深さ方向にもシリサイド膜（応力印加層）１３が成長する。このため、ここでは、ソース／ドレイン拡散層１１の深さの範囲内において、半導体基板３の表面に対して十分な深さｄ１となり、かつ凹部３ａの深さｄ２に対して［ｄ２］＜［ｄ１］となるように、シリサイド膜（応力印加層）１３を成長させることが重要である。
Thereafter, as shown in FIG. 10 (3), a metal such as cobalt (Co), nickel (Ni), platinum (Pt) is formed on the surface of the source /
その後、図１０（４）に示すように、ダミーゲート構造Ａおよびシリサイド膜（応力印加層）１３を埋め込む状態で、例えば酸化シリコンからなる層間絶縁膜１５を成膜する。
Thereafter, as shown in FIG. 10D, an
次いで、図１１（１）に示すように、ダミーゲート構造Ａにおけるダミーのゲート電極３７ａが露出するまで層間絶縁膜１５の表面をＣＭＰ法によって研磨する。
Next, as shown in FIG. 11A, the surface of the
次に、図１１（２）に示すように、ゲート絶縁膜５を残して、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極３７ａをドライエッチングにより除去する。これにより、半導体基板３とシリサイド膜（応力印加層）１３とを覆う層間絶縁膜１５に、ダミーゲート構造Ａを除去してなる溝パターン１７を形成する。溝パターン１７の底面はゲート絶縁膜５で覆われた状態となるが、この溝パターン１７は、凹部３ａに重ねて形成される。またこの溝パターン１７は、サイドウォール９（９-1，９-2）によって側壁が規定されたものになる。尚、本実施例では予め高誘電率膜からなるゲート絶縁膜３を形成してあるが、ダミーのゲート絶縁膜を形成している場合は、ここでダミーのゲート絶縁膜も除去する。
Next, as shown in FIG. 11B, the
次に、図１１（３）に示すように、溝パターン１７の内部を埋め込む状態でゲート電極７を形成する。この際、先ず溝パターン１７の内部を埋め込む状態で、ゲート絶縁膜５を介してゲート電極材料膜を成膜する。ここでは、ゲート電極材料膜として、メタルゲート用の金属層をＣＶＤ法、ＰＶＤ法、またはＡＬＤ法によって成膜する。このゲート電極材料膜７は、単層または積層構造であって良く、第１実施形態において述べた各材料を用いて成膜されることとする。その後、層間絶縁膜１５が露出するまで、ゲート電極材料膜をＣＭＰによって研磨する。これにより、溝パターン１７内に、ゲート絶縁膜５を介してゲート電極材料膜を残してなるゲート電極７を形成する。尚、ダミーゲート絶縁膜を除去していた場合は、ゲート電極材料膜の成膜前に、ゲート絶縁膜を成膜しておくものとする。
Next, as shown in FIG. 11 (3), the
以上の後には必要に応じて、図１１（４）に示すように、層間絶縁膜１５およびゲート電極７を覆う状態で、酸化シリコンからなる上層絶縁膜１９を成膜する。次いで、上層絶縁膜１９および層間絶縁膜１５に、シリサイド膜（応力印加層）１３に達する接続孔２１を形成する。そして、これらの接続孔２１を埋め込むプラグおよびこれに接続する配線２３を形成する。
After the above, as shown in FIG. 11 (4), an upper insulating
以上により図８を用いて説明したように、半導体基板３の表面を掘り下げた凹部３ａ内にゲート絶縁膜５を介して設けられたゲート電極７が設けられ、ゲート電極７両脇のソース／ドレイン拡散層１１の表面を覆う状態で半導体基板３の表面よりも深くシリサイド膜（応力印加層）１３を設けた構成の半導体装置１-3が得られる。
As described above with reference to FIG. 8, the
そして以上説明した製造方法であっても、図１１（２）を用いて説明したように、シリサイド膜（応力印加層）１３が形成された状態でダミーのゲート電極３７ａの除去が行われる。このため、シリサイド膜（応力印加層）１３からダミーゲート構造Ａ下の半導体基板３部分に印加される応力が、ダミーのゲート電極３７ａからの反作用により弱められることが防止される。このため、チャネル部ｃｈに対して、シリサイド膜（応力印加層）１３からの応力が効果的に印加された状態となる。
Even in the manufacturing method described above, the
また、半導体基板３をさらに掘り下げた凹部３ａを溝パターン１７の底部としたことにより、半導体基板３の表面よりも深い位置がチャネル部ｃｈとなる。これにより、このチャネル部ｃｈには、シリサイド膜（応力印加層）１３の深さ方向にわたって当該シリサイド膜（応力印加層）１３間の半導体基板３部分に印加される応力が、集約的に印加されるようになる。したがって、第1実施形態と同様に、シリサイド膜（応力印加層）１３からの応力を効果的にかつ集約させた状態でチャネル部ｃｈに印加させることが可能な構成の半導体装置１-3を作製することが可能になる。
Further, since the
≪第３実施形態の半導体装置の製造方法（変形例）≫
図１２〜図１４は、図８を用いて説明した第３実施形態の半導体装置１-3の製造方法の変形例を示す断面工程図である。以下これらの図に基づいて第３実施形態の製造方法の変形例を説明する。
<< Semiconductor Device Manufacturing Method of Third Embodiment (Modification) >>
12 to 14 are cross-sectional process diagrams illustrating modifications of the method for manufacturing the semiconductor device 1-3 according to the third embodiment described with reference to FIG. Hereinafter, a modified example of the manufacturing method of the third embodiment will be described based on these drawings.
先ず、図１２（１）、（２）は、第３実施形態の手順と同様に行なう。 First, FIGS. 12A and 12B are performed in the same manner as in the third embodiment.
すなわち、図１２（１）に示すように、半導体基板の表面側に素子分離を形成し、さらに、ここでの図示を省略した保護膜を形成し、これを介してしきい値調整用の不純物のイオン注入を行い、イオン注入後に保護膜を除去するまでを第１実施形態と同様に行う。 That is, as shown in FIG. 12A, element isolation is formed on the surface side of the semiconductor substrate, and further, a protective film not shown here is formed, and the threshold adjustment impurity is formed therethrough. The ion implantation is performed, and the process from the ion implantation to the removal of the protective film is performed in the same manner as in the first embodiment.
次に、図１２（２）に示すように、半導体基板３における素子分離３１で分離された間に、以降に形成するゲート電極の形成部に一致させた溝形状の凹部３ａを形成する。この凹部３ａは、光リソグラフィー技術や電子ビームリソグラフィー技術を適用して形成したレジストパターンをマスクにした半導体基板３のリセスエッチングによって形成する。尚、ここでは、この凹部３ａの表面層がチャネル部となるため、凹部３ａの深さが第実施形態で説明したチャネル深さｄ２となる。このチャネル深さｄ２は、先の第１実施形態と同様に例と同様であり、後で形成するシリサイド膜（応力印加層）の深さｄ１に対して、［ｄ２］＜［ｄ１］となるようにする。
Next, as shown in FIG. 12B, while being separated by the
次に、図１２（３）に示すように、半導体基板３の表面を掘り下げた凹部３ａの内壁を覆う状態で、ＣＶＤ法やＡＬＤ法などにより上述した高誘電率材料からなるゲート絶縁膜５を成膜する。そしてこの変形例では、さらにゲート絶縁膜５上に、キャップ膜５０をＣＶＤ法、ＰＶＤ法、またはＡＬＤ法などにより成膜する。このキャップ膜５０は、以降の工程においてゲート絶縁膜５を保護するためのものである。このようなキャップ膜５０として、例えば窒化チタン（ＴｉＮ）膜を１〜１０ｎｍ程度の膜厚で形成する。
Next, as shown in FIG. 12 (3), the
その後、図１２（４）に示すように、キャップ膜５０上に、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極膜３７、さらには窒化シリコンからなるハードマスク層３９を順次成膜する。
After that, as shown in FIG. 12 (4), a dummy
次に、図１２（５）に示すように、ここでの図示を省略したレジストパターンをマスクにしてハードマスク層３９をエッチングし、ハードマスク層３９をパターニングする。その後、パターニングされたハードマスク層３９上からのエッチングより、ダミーのゲート電極膜３７をパターニングしてダミーのゲート電極３７ａとする。またこのダミーのゲート電極３７のエッチングに続けて、キャップ膜５０、さらにはゲート絶縁膜５のエッチングを行う。これにより、ダミーゲート構造Ａ下のみにゲート絶縁膜５を残す。
Next, as shown in FIG. 12 (5), the
その後、図１３（１）〜図１４（１）までは、第３実施形態において図１０（１）〜図１１（１）を用いて説明したと同様に行なう。 Thereafter, FIGS. 13 (1) to 14 (1) are performed in the same manner as described with reference to FIGS. 10 (1) to 11 (1) in the third embodiment.
すなわち図１３（１）に示すように、ダミーゲート構造Ａの側壁に、絶縁性の第１サイドウォール９-1を形成する。その後、イオン注入によって、ソース／ドレイン拡散層のエクステンション１１ｅを形成するための不純物を、半導体基板３の表面層に導入する。この際、イオン注入の打ち分けによりｐＭＯＳ領域とｎＭＯＳ領域とで異なる不純物を導入することは、第１実施形態と同様である。尚、この工程は必要に応じて行えば良い。
That is, as shown in FIG. 13A, an insulating first side wall 9-1 is formed on the side wall of the dummy gate structure A. Thereafter, an impurity for forming the
次いで、図１３（２）に示すように、第１サイドウォール９-1の外側に、絶縁性の第２サイドウォール９-2を形成する。尚、第１サイドウォール９-1と、この外側の第２サイドウォール９-2とを、合わせてサイドウォール９と称する。
Next, as shown in FIG. 13B, an insulating second sidewall 9-2 is formed outside the first sidewall 9-1. The first sidewall 9-1 and the outer second sidewall 9-2 are collectively referred to as a
その後、ソース・ドレイン拡散層１１を形成するための不純物の注入を行い、さらに不純物を活性化させるための熱処理を行う。尚、ダミーゲート構造Ａと凹部３ａとのパターンがずれていて、凹部３ａの底面がダミーゲート構造Ａから露出している場合、凹部３ａの露出部分が第２サイドウォール９-2で完全に覆われるようにすることが好ましい。
Thereafter, an impurity is implanted to form the source /
その後、図１３（３）に示すように、サリサイドプロセス技術によってソース・ドレイン拡散層１１の表面に、コバルト（Ｃｏ）,ニッケル（Ｎｉ）,プラチナ（Ｐｔ）などの金属のシリサイド膜１３を応力印加層として形成する。またこのシリサイド膜１３により、ソース・ドレイン拡散層１１のコンタクト抵抗を低減させる。この際、ソース・ドレイン拡散層１１の表面、すなわち単結晶シリコンからなる半導体基板３の表面においては、シリサイド化の進行にともなって深さ方向にもシリサイド膜（応力印加層）１３が成長する。このため、ここでは、ソース／ドレイン拡散層１１の深さの範囲内において、半導体基板３の表面に対して十分な深さｄ１となり、かつ凹部３ａの深さｄ２に対して［ｄ２］＜［ｄ１］となるように、シリサイド膜（応力印加層）１３を成長させることが重要である。
Thereafter, as shown in FIG. 13 (3), a
その後、図１３（４）に示すように、ダミーゲート構造Ａおよびシリサイド膜（応力印加層）１３を埋め込む状態で、例えば酸化シリコンからなる層間絶縁膜１５を成膜する。
Thereafter, as shown in FIG. 13 (4), an
次いで、図１４（１）に示すように、ダミーゲート構造Ａにおけるダミーのゲート電極３７ａが露出するまで層間絶縁膜１５の表面をＣＭＰ法によって研磨する。
Next, as shown in FIG. 14A, the surface of the
その後、図１４（２）に示すように、キャップ膜５０をエッチングストッパーとして、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極３７ａをドライエッチングにより除去する。これにより、高誘電率材料からなるゲート絶縁膜５にダメージが入ることを抑制する。
Thereafter, as shown in FIG. 14B, the
次に、図１４（３）に示すように、下地に対するエッチングダメージの小さいウェットエッチングやドライエッチングによって、キャップ膜５０を選択的に除去する。これにより、半導体基板３とシリサイド膜（応力印加層）１３とを覆う層間絶縁膜１５に、溝パターン１７を形成する。溝パターン１７の底面はゲート絶縁膜５で覆われた状態となるが、この溝パターン１７は、凹部３ａに重ねて形成される。またこの溝パターン１７は、サイドウォール９（９-1，９-2）によって側壁が規定されたものになる。
Next, as shown in FIG. 14 (3), the
その後、図１４（４）、（５）に示す工程は、第３実施形態において図１１（３）、（４）を用いて説明したと同様に行なう。 Thereafter, the steps shown in FIGS. 14 (4) and 14 (5) are performed in the same manner as described with reference to FIGS. 11 (3) and 11 (4) in the third embodiment.
すなわち、先ず図１４（４）に示すように、溝パターン１７の内部を埋め込む状態でゲート電極７を形成する。この際、先ず溝パターン１７の内部を埋め込む状態で、ゲート絶縁膜５を介してゲート電極材料膜を成膜する。ここでは、ゲート電極材料膜として、メタルゲート用の金属層をＣＶＤ法、ＰＶＤ法、またはＡＬＤ法によって成膜する。このゲート電極材料膜７は、単層または積層構造であって良く、第１実施形態において述べた各材料を用いて成膜されることとする。その後、層間絶縁膜１５が露出するまで、ゲート電極材料膜をＣＭＰによって研磨する。これにより、溝パターン１７内に、ゲート絶縁膜５を介してゲート電極材料膜を残してなるゲート電極７を形成する。
That is, first, as shown in FIG. 14 (4), the
以上の後には必要に応じて、図８にも示したように、層間絶縁膜１５およびゲート電極７を覆う状態で、酸化シリコンからなる上層絶縁膜１９を成膜する。次いで、上層絶縁膜１９および層間絶縁膜１５に、シリサイド膜（応力印加層）１３に達する接続孔２１を形成する。そして、これらの接続孔２１を埋め込むプラグおよびこれに接続する配線２３を形成する。
After the above, as shown in FIG. 8, an upper insulating
以上により図８を用いて説明したように、半導体基板３の表面を掘り下げた凹部３ａ内にゲート絶縁膜５を介して設けられたゲート電極７が設けられ、ゲート電極７両脇のソース／ドレイン拡散層１１の表面を覆う状態で半導体基板３の表面よりも深くシリサイド膜（応力印加層）１３を設けた構成の半導体装置１-3が得られる。
As described above with reference to FIG. 8, the
そして以上説明した製造方法であっても、図１４（２）を用いて説明したように、シリサイド膜（応力印加層）１３が形成された状態でダミーのゲート電極３７ａの除去が行われる。このため、シリサイド膜（応力印加層）１３からダミーのゲート電極３７ａ下の半導体基板３部分に印加される応力が、ダミーのゲート電極３７ａからの反作用により弱められることが防止される。このため、チャネル部ｃｈに対して、シリサイド膜（応力印加層）１３からの応力が効果的に印加された状態となる。
Even in the manufacturing method described above, the
また、半導体基板３をさらに掘り下げた凹部３ａを溝パターン１７の底部としたことにより、半導体基板３の表面よりも深い位置がチャネル部ｃｈとなる。これにより、このチャネル部ｃｈには、シリサイド膜（応力印加層）１３の深さ方向にわたって当該シリサイド膜（応力印加層）１３間の半導体基板３部分に印加される応力が、集約的に印加されるようになる。したがって、第1実施形態と同様に、シリサイド膜（応力印加層）１３からの応力を効果的にかつ集約させた状態でチャネル部ｃｈに印加させることが可能な構成の半導体装置１-3を作製することが可能になる。
Further, since the
また本第３実施形態の変形例の作製手順では、ゲート絶縁膜５上にキャップ膜５０を設け、ダミーのゲート電極３７ａを除去する際のエッチングストッパーとしたことにより、予めゲート絶縁膜５を形成しておく手順であっても、ダミーのゲート電極３７ａを除去する際のエッチングダメージがゲート絶縁膜５に加わることが防止でき、ゲート絶縁膜５の膜質を維持できる。
In the manufacturing procedure of the modification of the third embodiment, the
尚、本第３実施形態の変形例の作製手順では、キャップ膜５０を除去する構成としたが、キャップ膜５０はゲート電極の一部としてそのまま残すようにしても良い。この場合、キャップ膜５０は、装置の構造で述べた仕事関数制御層として残しても良く、材料を適宜選択して用いれば良い。
In the modification procedure of the third embodiment, the
≪第４実施形態の半導体装置の構成≫
図１５は、本発明を適用した第４実施形態の半導体装置１-4の要部断面図である。この図に示す半導体装置１-4は、電界効果型トランジスタ構成の半導体装置である。この図に示す半導体装置１-4が、図1を用いて説明した第１実施形態と異なるところは、第１にソース／ドレイン拡散層１１およびシリサイド膜１３が設けられている半導体基板３の表面部分が、リセスエッチングによって掘り込まれているところにある。また第２に、応力印加層として、ストレスライナー膜（応力印加層）５３が設けられているところにある。これ以外の構成は、第１実施形態と同様である。
<< Configuration of Semiconductor Device of Fourth Embodiment >>
FIG. 15 is a cross-sectional view of main parts of a semiconductor device 1-4 according to the fourth embodiment to which the present invention is applied. A semiconductor device 1-4 shown in this figure is a semiconductor device having a field effect transistor configuration. The semiconductor device 1-4 shown in this figure differs from the first embodiment described with reference to FIG. 1 in that the surface of the
すなわち、第１実施形態と同様に、単結晶シリコンからなる半導体基板３には、表面を掘り下げてリセスした凹部３ａが設けられている。そして、半導体基板３上には、この凹部３ａを埋め込む状態でゲート絶縁膜５を介してゲート電極７が設けられている。ゲート電極７の両脇には、絶縁性のサイドウォール９が設けられている。また、本第４実施形態においては、サイドウォール９が設けられたゲート電極７の両脇における半導体基板３の表面がリセスエッチングによって掘り下げられており、掘り下げられた表面側にソース／ドレイン拡散層１１が設けられている。このソース／ドレイン拡散層１１の表面は、シリサイド膜１３で覆われている。さらに本第４実施形態においては、このシリサイド層１３上からサイドウォール９の側壁にかけてが、連続してストレスライナー膜５３で覆われている。
That is, as in the first embodiment, the
ここでストレスライナー膜５３は、ゲート電極７下部における半導体基板３のチャネル部ｃｈに対して応力を加えるための応力印加層として設けられている。このようなストレスライナー膜５３は、例えば窒化シリコンからなり、ｎＭＯＳ領域には半導体基板３に対して引張応力を与える材質が適用され、ｐＭＯＳ領域には半導体基板３に対して圧縮応力を与える材質が適用される。また、このストレスライナー膜(応力印加層）５３は、半導体基板３の表面から十分な深さｄ１’を有して設けられている。
Here, the
ここで、半導体基板３の表面に対する、ストレスライナー膜（応力印加層）５３の深さｄ１’と、ゲート絶縁膜５およびゲート電極７が埋め込まれた凹部３ａの深さ、すなわちチャネル部ｃｈの深さｄ２とは、［ｄ２］＜［ｄ１’］であることとする。さらに、チャネル部ｃｈの深さｄ２の最適な深さについては、チャネル部ｃｈに印加される応力が最も高くなるように、実験的に求められることは第１実施形態と同様である。
Here, the depth d1 ′ of the stress liner film (stress application layer) 53 with respect to the surface of the
尚、本第４実施形態では、ストレスライナー膜（応力印加層）５３の膜厚の範囲、すなわちストレスライナー膜（応力印加層）５３の表面と深さｄ１’の位置（裏面）との間に、凹部３ａの底部が配置されることが好ましい。
In the fourth embodiment, the thickness range of the stress liner film (stress application layer) 53, that is, between the surface of the stress liner film (stress application layer) 53 and the position of the depth d1 ′ (back surface). The bottom of the
また本第４実施形態においても、シリサイド膜１３が、ゲート電極７下部における半導体基板３のチャネル部ｃｈに対して応力を加えるための応力印加層として設けられていても良い。これにより、シリサイド膜１３とストレスライナー膜５３との積層構造として応力印加層が構成されることになる。
Also in the fourth embodiment, the
この場合であっても、第１実施形態と同様に、シリサイド膜１３は、例えばコバルト（Ｃｏ）、ニッケル（Ｎｉ）,プラチナ（Ｐｔ）などのシリサイドからなるものであれば、半導体基板３に対して引っ張り応力を印加する応力印加層となり、ｎチャンネル型の電界効果型トランジスタに好ましく適用される。一方、シリサイド膜１３が圧縮応力を持つものであれば、このようなシリサイド膜１３を備えた半導体装置１-2は、pチャンネル型の電界効果型トランジスタに好ましく適用される。
Even in this case, as in the first embodiment, if the
またゲート絶縁膜５およびゲート電極７は、第１実施形態と同様に、例えばダマシンゲート構造であって、絶縁性のサイドウォール９を備えている。この構造においては、例えば半導体基板３とシリサイド膜（応力印加層）１３とを覆う層間絶縁膜１５に、サイドウォール９によって側壁が規定された溝パターン１７が設けられている。この溝パターン１７の底面は、さらに半導体基板３部分を掘り下げた凹部３ａの底部に設定されている。そして、この溝パターン１７の内壁を覆う状態でゲート絶縁膜５が設けられ、このゲート絶縁膜５を介して溝パターン１７内を埋め込む状態でゲート電極７が設けられている。
The
尚、このような半導体装置１-4は、さらに必要に応じて上層絶縁膜１９で覆われていても良い。この場合、この上層絶縁膜１９と層間絶縁膜１５とに、例えばシリサイド膜(応力印加層）１３に達する接続孔２１を設け、この接続孔２１の底部においてシリサイド膜（応力印加層）１３を介してソース／ドレイン拡散層１１に接続された配線２３を設けることができる。
Such a semiconductor device 1-4 may be further covered with an upper insulating
またゲート絶縁膜５は、物理的な膜厚を維持しつつ実効膜厚を下げるために、高誘電率（Ｈｉｇｈ−Ｋ）絶縁膜で構成されていることが好ましいことも第１実施形態と同様であり、誘電率絶縁膜としては用いられる材料も同様である。
The
またゲート電極７の構造および構成材料も、第１実施形態で示したと同様の構成および構成材料が適用される。
Further, the structure and constituent materials of the
以上のような構成の半導体装置１-4であっても、半導体基板３においてゲート絶縁膜５との界面側に設けられるチャネル部ｃｈが、シリサイド膜１３とストレスライナー膜５３との積層構造からなる応力印加層において半導体基板３の表面よりも深い部分に設定された状態となる。
Even in the semiconductor device 1-4 configured as described above, the channel portion ch provided on the interface side with the
これにより、ストレスライナー膜５３とシリサイド膜１３とからなる応力印加層の深さ方向にわたって半導体基板３部分に印加される応力が、応力印加層の深さ方向の中間部に位置するチャネル部ｃｈに対して集約的に印加されるようになる。したがって、半導体基板３の表面とほぼ同一高さにチャネル部が形成される従来構成と比較して、応力印加層からの応力をより効果的にチャネル部ｃｈに対して印加させることができる。
As a result, the stress applied to the
この結果、応力印加層を構成する材料濃度によらずにキャリア移動度の向上を図ることが可能になるため、半導体装置１-4のさらなる高機能化を図ることが可能になる。 As a result, it becomes possible to improve the carrier mobility regardless of the concentration of the material constituting the stress application layer, so that it is possible to further enhance the functionality of the semiconductor device 1-4.
≪第４実施形態の半導体装置の製造方法≫
図１６〜１８は、図１５を用いて説明した第４実施形態の半導体装置１-4の製造方法の特徴部を示す断面工程図である。以下、この図および第１実施形態の製造方法で用いた断面工程図に基づいて第４実施形態の製造方法を説明する。
<< Method for Manufacturing Semiconductor Device of Fourth Embodiment >>
16 to 18 are cross-sectional process diagrams illustrating the characteristic part of the method of manufacturing the semiconductor device 1-4 according to the fourth embodiment described with reference to FIG. The manufacturing method of the fourth embodiment will be described below based on this drawing and the sectional process diagrams used in the manufacturing method of the first embodiment.
先ず、第１実施形態において図２（１）〜図３（２）を用いて説明した工程を同様に行なう。 First, the steps described with reference to FIGS. 2 (1) to 3 (2) in the first embodiment are similarly performed.
これにより、図１６（１）に示すように、単結晶シリコンからなる半導体基板３の表面側に、素子分離３１を形成し、さらにハードマスク層３９、ダミーのゲート電極膜３７、およびダミーのゲート絶縁膜３５を、ゲート電極の形状にパターンエッチングしてダミーゲート構造Ａを形成する。また、ダミーゲート構造Ａの側壁に、絶縁性の第１サイドウォール９-1と、この外側の第２サイドウォール９-2とを合わせたサイドウォール９を形成する。さらに、サイドウォール９の外側に、エクステンション１１ｅを有するソース・ドレイン拡散層１１を形成する。
As a result, as shown in FIG. 16A, the
次に、図１６（２）に示すように、半導体基板３の露出表面、すなわちソース／ドレイン拡散層１１の露出表面をリセスエッチングすることによって掘り下げる。この際、掘り下げたリセス表面が、以降に形成するストレスライナー膜の深さを決めるため、ここではソース／ドレイン拡散層１１の深さの範囲内において、十分な深さで半導体基板３を掘り下げることが重要である。
Next, as shown in FIG. 16B, the exposed surface of the
その後、図１６（３）に示すように、サリサイドプロセス技術によってソース・ドレイン拡散層１１の表面に、コバルト（Ｃｏ）,ニッケル（Ｎｉ）,プラチナ（Ｐｔ）などの金属のシリサイド膜１３を応力印加層として形成する。またこのシリサイド膜１３により、ソース・ドレイン拡散層１１のコンタクト抵抗を低減させる。この際、ソース・ドレイン拡散層１１の表面、すなわち単結晶シリコンからなる半導体基板３の表面においては、シリサイド化の進行にともなってリセス表面の上方にもシリサイド膜１３が成長する。このため、ここで成長したシリサイド膜１３の表面が、次に形成するストレスライナー膜の深さｄ１’となる。
Thereafter, as shown in FIG. 16 (3), stress is applied to a
次に、図１７（１）に示すように、ダミーゲート構造Ａおよびシリサイド膜（応力印加層）１３を埋め込む状態で、ストレスライナー膜５３を成膜する。この際、ｎＭＯＳ領域には引張応力を有するストレスライナー膜５３を、ｐＭＯＳ領域には圧縮応力を有するストレスライナー膜５３を形成する。このようなストレスライナー膜５３形成は、例えば以下のように行う。
Next, as shown in FIG. 17A, a
すなわち、ｎＭＯＳ領域に形成する引張応力を有するストレスライナー膜５３は、プラズマＣＶＤ法によって、成膜した窒化シリコン膜を用いる。このような窒化シリコン膜の成膜は、成膜雰囲気内にＮ2ガス（500〜2000sccm）、ＮＨ3ガス（500〜1500sccm）、ＳｉＨ4ガス（50〜300sccm）をそれぞれの流量で供給し、基板温度２００〜４００℃、成膜雰囲気内圧力５〜１５Ｔｏｒｒ、ＲＦパワー５０〜５００Ｗの条件で化学反応させる。さらに成膜後、Ｈｅガス（10〜20slm）を供給し、温度４００〜６００℃、圧力５〜１５Ｔｏｒｒ、ＵＶランプパワーが１〜１０ｋＷの条件でＵＶ照射処理を行う。これにより、膜厚が４０ｎｍ程度で、１．２ＧＰａ程度の引張応力を有する窒化シリコン膜がストレスライナー膜５３として成膜される。尚、ストレスライナー膜５３の膜厚、および引張応力は、上述した値に限定されるものではない。
That is, as the
一方、ｐＭＯＳ領域に形成する圧縮応力を有するストレスライナー膜５３についても、プラズマＣＶＤ法によって、成膜した窒化シリコン膜が用いられる。このような窒化シリコン膜の成膜は、成膜雰囲気内にＨ2ガス（1000〜5000sccm）、Ｎ2ガス（500〜2500sccm）、Ａｒガス（1000〜5000sccm）、ＮＨ3ガス（50〜200sccm）、トリメチルシランガス（10〜50sccm）をそれぞれの流量で供給し、基板温度４００〜６００℃、成膜雰囲気内圧力１〜５Ｔｏｒｒ、ＲＦパワー５０〜５００Ｗの条件で化学反応させて行われる。これにより、膜厚が４０ｎｍ程度で、１．２ＧＰａ程度の圧縮応力を有する窒化シリコン膜がストレスライナー膜５３として成膜される。尚、ストレスライナー膜５３の膜厚、および圧縮応力は、上述した値に限定されるものではない。
On the other hand, also for the
次に、図１７（２）に示すように、ダミーゲート構造Ａを埋め込む状態で、例えば酸化シリコンからなる層間絶縁膜１５を成膜する。
Next, as shown in FIG. 17B, an
次いで、図１７（３）に示すように、ダミーゲート構造Ａにおけるダミーのゲート電極３７ａが露出するまで層間絶縁膜１５の表面をＣＭＰ法によって研磨する。
Next, as shown in FIG. 17C, the surface of the
次に、図１７（４）に示すように、ポリシリコンまたはアモルファスシリコンからなるダミーのゲート電極３７ａをドライエッチングにより除去し、さらに酸化シリコンからなるダミーのゲート絶縁膜３５をウェットエッチングにより除去する。これにより、半導体基板３を覆う層間絶縁膜１５に、ダミーゲート構造Ａを除去してなる溝パターン１７を形成し、さらに、溝パターン１７の底部における半導体基板３の露出面を掘り下げるリセスエッチングを行う。
Next, as shown in FIG. 17D, the
この際、半導体基板３の表面に対して、ストレスライナー膜（応力印加層）５３の深さｄ１’とした場合、凹部３ａの深さｄ２（すなわちチャネル深さｄ２）が、［ｄ２］＜［ｄ１’］となるようにする。尚、この範囲においての凹部３ａのチャネル深さｄ２の最適値については、ここで形成するＭＯＳトランジスタ（電界効果トランジスタ）のチャネル部に印加される応力が最も高くなるように、実験的に求められることとする。
At this time, when the depth d1 ′ of the stress liner film (stress applying layer) 53 is set to the surface of the
またここでは、ストレスライナー膜（応力印加層）５３の膜厚の範囲、すなわちストレスライナー膜（応力印加層）５３の表面と深さｄ１’の位置（裏面）との間に、凹部３ａの底部が位置するようにリセスエッチングを行なうことが好ましい。
In addition, here, the bottom of the
次に、図１８（１）に示すように、溝パターン１７の内部を埋め込む状態で、ゲート絶縁膜５を介してゲート電極材料膜７ａを成膜する。ここでは、ＣＶＤ法やＡＬＤ法などにより、上述した高誘電率材料からなるゲート絶縁膜５を成膜することが好ましい。その後、溝パターン１７の内部を埋め込む状態で、ゲート絶縁膜５を介してゲート電極材料膜７ａを成膜する。ここでは、ゲート電極材料膜７ａとして、メタルゲート用の金属層をＣＶＤ法、ＰＶＤ法、またはＡＬＤ法によって成膜する。このゲート電極材料膜７ａは、単層または積層構造であって良く、第１実施形態の装置の構成において述べた各材料を用いて成膜されることとする。
Next, as illustrated in FIG. 18A, a gate
次に、図１８（２）に示すように、層間絶縁膜１５が露出するまで、ゲート電極材料膜７ａとゲート絶縁膜５をＣＭＰによって研磨する。これにより、溝パターン１７内に、ゲート絶縁膜５を介してゲート電極材料膜７ａを残してなるゲート電極７を形成する。
Next, as shown in FIG. 18B, the gate
以上の後には必要に応じて、図１８（３）に示すように、層間絶縁膜１５およびゲート電極７を覆う状態で、酸化シリコンからなる上層絶縁膜１９を成膜する。次いで、上層絶縁膜１９、層間絶縁膜１５、およびストレスライナー膜５３に、シリサイド膜１３に達する接続孔２１を形成する。そして、これらの接続孔２１を埋め込むプラグおよびこれに接続する配線２３を形成する。
After the above, as shown in FIG. 18C, an upper insulating
以上により図１５を用いて説明したように、半導体基板３の表面を掘り下げた凹部３ａ内にゲート絶縁膜５を介して設けられたゲート電極７が設けられ、ゲート電極７両脇のソース／ドレイン拡散層１１上のシリサイド膜１３表面を覆う状態で、半導体基板３の表面よりも深くストレスライナー膜（応力印加層）５３を設けた構成の半導体装置１-4が得られる。
As described above with reference to FIG. 15, the
そして以上説明した製造方法によれば、図１７（４）を用いて説明したように、ストレスライナー膜（応力印加層）５３が形成された状態でダミーゲート構造Ａを除去することにより、ストレスライナー膜（応力印加層）５３からダミーゲート構造Ａ下の半導体基板３部分に印加される応力が、ダミーのゲート電極３７ａからの反作用により弱められることが防止される。このため、チャネル部ｃｈに対して、ストレスライナー膜（応力印加層）５３からの応力が効果的に印加された状態となる。
According to the manufacturing method described above, the stress liner is removed by removing the dummy gate structure A with the stress liner film (stress application layer) 53 formed, as described with reference to FIG. It is possible to prevent the stress applied from the film (stress application layer) 53 to the
そして、ダミーゲート構造Ａを除去した溝パターン１７の底部の半導体基板３をさらに掘り下げることにより、半導体基板３の表面よりも深い位置がチャネル部ｃｈとなる。これにより、このチャネル部ｃｈには、ストレスライナー膜（応力印加層）５３の深さ方向にわたって当該ストレスライナー膜（応力印加層）５３間の半導体基板３部分に印加される応力が、集約的に印加されるようになる。したがって、ストレスライナー膜（応力印加層）５３からの応力を効果的にかつ集約させた状態でチャネル部ｃｈに印加させることが可能な構成の半導体装置１-4を作製することが可能になる。
Then, by further digging down the
尚、上述した第４実施形態の製造方法では、溝パターン１７を形成してその底部の半導体基板３をリセスエッチングによって掘り下げて、半導体基板３に凹部３ａを形成する手順を説明した。しかしながら、本第４実施形態のようにストレスライナー膜５３を応力印加層とした半導体装置の製造にも、第３実施形態を適用し、予め半導体基板３をリセスエッチングして凹部３ａを形成してゲート絶縁膜５を形成した後に、溝パターン１７を形成する手順を適用しても良い。尚この場合、第３実施形態において図１０（２）を用いて説明したようにソース／ドレイン拡散層１１を形成した後、ソース／ドレイン拡散層１１の表面を掘り下げ、この上部に絶縁性のストレスライナー膜からなる前記応力印加層を形成する手順とする。
In the manufacturing method of the fourth embodiment described above, the procedure for forming the
このような手順を適用することにより、溝パターン１７の側壁上部にゲート絶縁膜が形成されない構成の半導体装置の作製が可能となる。これにより、第３実施形態で説明したように、高誘電率材料からなるゲート絶縁膜５がゲート電極７と配線２３との間に存在せず、ゲート電極７−配線２３間の寄生容量による素子性能の低下を防止できると言った効果を得ることが可能である。
By applying such a procedure, it is possible to manufacture a semiconductor device having a configuration in which a gate insulating film is not formed on the upper side wall of the
≪第５実施形態の半導体装置の構成≫
図１９は、本発明を適用した第５実施形態の半導体装置１-5の要部断面図である。この図に示す半導体装置１-5が、図１５に示した第４実施形態の半導体装置と異なるところは、ソース／ドレイン拡散層１１の表面にシリサイド膜（１３）を設けておらず、ソース／ドレイン拡散層１１の上面に直接ストレスライナー膜５３を設けているところにある。これ以外の構成は、第４実施形態と同様である。
<< Configuration of Semiconductor Device of Fifth Embodiment >>
FIG. 19 is a cross-sectional view of main parts of a semiconductor device 1-5 according to the fifth embodiment to which the present invention is applied. The semiconductor device 1-5 shown in this figure is different from the semiconductor device of the fourth embodiment shown in FIG. 15 in that no silicide film (13) is provided on the surface of the source /
ここでストレスライナー膜５３は、第４実施形態と同様であり、ゲート電極７下部における半導体基板３のチャネル部ｃｈに対して応力を加えるための応力印加層として設けられている。このようなストレスライナー膜５３は、例えば窒化シリコンからなり、ｎＭＯＳ領域には半導体基板３に対して引張応力を与える材質が適用され、ｐＭＯＳ領域には半導体基板３に対して圧縮応力を与える材質が適用される。また、このストレスライナー膜(応力印加層）５３は、半導体基板３の表面から十分な深さｄ１’を有して設けられている。
Here, the
また半導体基板３の表面に対する、ストレスライナー膜（応力印加層）５３の深さｄ１’と、ゲート絶縁膜５およびゲート電極７が埋め込まれた凹部３ａの深さ、すなわちチャネル部ｃｈの深さｄ２とは、［ｄ２］＜［ｄ１’］であることは、第４実施形態と同様である。さらに、ストレスライナー膜（応力印加層）５３の膜厚の範囲、すなわちストレスライナー膜（応力印加層）５３の表面と深さｄ１’の位置（裏面）との間に、凹部３ａの底部が配置されることが好ましいことも、第４実施形態と同様である。
Further, the depth d1 ′ of the stress liner film (stress application layer) 53 and the depth of the
尚、以上のような第５実施形態の半導体装置１-5の製造手順は、第４実施形態で説明した製造手順においてシリサイド膜（１３）の形成工程を省けば良い。 In the manufacturing procedure of the semiconductor device 1-5 of the fifth embodiment as described above, the step of forming the silicide film (13) may be omitted in the manufacturing procedure described in the fourth embodiment.
このような構成の半導体装置１-5であっても、第４実施形態と同様の効果を得ることができる。またさらに、ｎＭＯＳ領域とｐＭＯＳ領域とに、例えば一般的に用いられているコバルト（Ｃｏ）、ニッケル（Ｎｉ）,プラチナ（Ｐｔ）などのシリサイド膜を設けた場合、これらのシリサイド膜１３は、半導体基板３に対して引張応力を印加する。このため、pチャンネル型の電界効果型トランジスタに対しては、ストレスライナー膜から効果的に圧縮応力を印加することが困難である。したがって、シリサイド膜を除去した本第５実施形態の構成っであれば、ｐＭＯＳ領域にも、ストレスライナー膜５３から効果的に圧縮応力を印加することが可能になる。
Even with the semiconductor device 1-5 having such a configuration, the same effects as those of the fourth embodiment can be obtained. Furthermore, when a silicide film such as commonly used cobalt (Co), nickel (Ni), platinum (Pt) or the like is provided in the nMOS region and the pMOS region, these
１-1，１-2，１-3，１-4，１-5…半導体装置、３…半導体基板、３ａ…凹部、５…ゲート絶縁膜、７…ゲート電極、９…サイドウォール１１…ソース／ドレイン拡散層、１３…シリサイド膜（応力印加層）、１５…層間絶縁膜、１７…溝パターン、３７ａ…ダミーのゲート電極、５０…キャップ膜（仕事関数制御層）、５３…ストレスライナー膜、ｃｈ…チャネル部
1-1, 1-2, 1-3, 1-4, 1-5 ... semiconductor device, 3 ... semiconductor substrate, 3a ... concave portion, 5 ... gate insulating film, 7 ... gate electrode, 9 ...
Claims (7)
前記ゲート電極の両脇における前記半導体基板の表面を掘り下げて、掘り下げた表面側にソース／ドレイン拡散層を形成する第２工程と、
前記ソース／ドレイン拡散層の表面を覆う状態で、前記半導体基板の表面よりも深い応力印加層を形成する第３工程と、を有し、
前記応力印加層は、前記ソース／ドレイン拡散層の表面側に形成させたシリサイド膜と、この上部に形成された絶縁性材料からなるストレスライナー膜との積層構造からなり、
前記半導体基板の表面に対する前記チャネル部の深さ位置を、前記応力印加層の深さ位置よりも浅くし、
前記凹部の底部を、前記ストレスライナー膜の膜厚の範囲内にする半導体装置の製造方法。 A first step of forming a gate electrode through a gate insulating film in a recess dug down the surface of the semiconductor substrate;
A second step of digging down the surface of the semiconductor substrate on both sides of the gate electrode, and forming a source / drain diffusion layer on the digging surface side;
Forming a stress applying layer deeper than the surface of the semiconductor substrate in a state of covering the surface of the source / drain diffusion layer,
The stress application layer has a laminated structure of a silicide film formed on the surface side of the source / drain diffusion layer and a stress liner film made of an insulating material formed thereon,
The depth position of the channel portion with respect to the surface of the semiconductor substrate is made shallower than the depth position of the stress application layer,
A method for manufacturing a semiconductor device, wherein the bottom of the recess is within a thickness range of the stress liner film.
前記凹部にダミーのゲート電極を形成し、当該ダミーのゲート電極の両脇における当該半導体基板の表面層にソース／ドレイン拡散層を形成する第２工程と、
前記ソース／ドレイン拡散層の表面層に当該ソース／ドレイン拡散層の深さの範囲で前記半導体基板の表面よりも深い応力印加層を形成する第３工程と、
前記ダミーのゲート電極および応力印加層を覆う状態で層間絶縁膜を成膜し、当該層間絶縁膜から当該ダミーのゲート電極を露出させた後、当該ダミーのゲート電極を除去して前記半導体基板の凹部に重なる溝パターンを形成する第４工程と、
前記半導体基板の凹部を含む前記溝パターン内にゲート絶縁膜を介して新たなゲート電極を埋め込み形成する第５工程と、を有し、
前記第１工程において、
前記半導体基板を掘り下げる深さは、前記応力印加層の深さ位置よりも浅く形成し、
前記第３工程で形成する前記応力印加層は、前記凹部の深さ位置よりも深い半導体装置の製造方法。 A first step of forming a recess dug down the surface side of the semiconductor substrate;
Forming a dummy gate electrode in the recess, and forming a source / drain diffusion layer on the surface layer of the semiconductor substrate on both sides of the dummy gate electrode;
Forming a stress applying layer deeper than the surface of the semiconductor substrate in a range of the depth of the source / drain diffusion layer on the surface layer of the source / drain diffusion layer;
An interlayer insulating film is formed so as to cover the dummy gate electrode and the stress application layer, and after the dummy gate electrode is exposed from the interlayer insulating film, the dummy gate electrode is removed to remove the dummy substrate electrode. A fourth step of forming a groove pattern overlapping the recess;
A fifth step of embedding and forming a new gate electrode in the groove pattern including the concave portion of the semiconductor substrate via a gate insulating film,
In the first step,
The depth of digging the semiconductor substrate is formed shallower than the depth position of the stress application layer,
The method of manufacturing a semiconductor device, wherein the stress applying layer formed in the third step is deeper than a depth position of the recess.
前記第３工程では、前記サイドウォールの外側に前記応力印加層を形成する請求項２に記載の半導体装置の製造方法。 In the second step, a sidewall is formed on a side wall of the dummy gate electrode, and the source / drain diffusion layer is formed outside the dummy gate electrode and the sidewall,
The method for manufacturing a semiconductor device according to claim 2, wherein in the third step, the stress application layer is formed outside the sidewall.
前記第５工程では、前記第２工程で形成した前記ゲート絶縁膜上に新たなゲート電極を埋め込み形成する請求項２〜５のうちの１項に記載の半導体装置の製造方法。 In the second step, the dummy gate electrode is formed through the gate insulating film,
6. The method of manufacturing a semiconductor device according to claim 2, wherein in the fifth step, a new gate electrode is embedded and formed on the gate insulating film formed in the second step.
前記第４工程で前記ダミーのゲート電極を除去する際には、前記キャップ膜をストッパとしたエッチングを行う請求項６に記載の半導体装置の製造方法。 In the second step, a cap film is formed between the gate insulating film and the dummy gate electrode,
The method of manufacturing a semiconductor device according to claim 6, wherein when the dummy gate electrode is removed in the fourth step, etching is performed using the cap film as a stopper.
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| JP5869092B2 (en) * | 2014-11-27 | 2016-02-24 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | Semiconductor device |
| JP5869091B2 (en) * | 2014-11-27 | 2016-02-24 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | Semiconductor device |
| JP5928962B2 (en) * | 2014-12-25 | 2016-06-01 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | Semiconductor device and manufacturing method of semiconductor device |
| US11211491B2 (en) * | 2019-07-24 | 2021-12-28 | Nanya Technology Corporation | Semiconductor memory structure having drain stressor, source stressor and buried gate and method of manufacturing the same |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03227571A (en) * | 1990-02-01 | 1991-10-08 | Matsushita Electron Corp | Manufacturing method for mos type semiconductor device |
| JP2005057301A (en) * | 2000-12-08 | 2005-03-03 | Renesas Technology Corp | Semiconductor device and method of manufacturing same |
| JP2004140059A (en) * | 2002-10-16 | 2004-05-13 | Sony Corp | Method of manufacturing insulated gate field effect transistor |
| JP4700295B2 (en) * | 2004-06-08 | 2011-06-15 | 富士通セミコンダクター株式会社 | Semiconductor device and manufacturing method thereof |
| US20060163670A1 (en) * | 2005-01-27 | 2006-07-27 | International Business Machines Corporation | Dual silicide process to improve device performance |
| JP2007103654A (en) * | 2005-10-04 | 2007-04-19 | Toshiba Corp | Semiconductor device and its manufacturing method |
| JP4880958B2 (en) * | 2005-09-16 | 2012-02-22 | 株式会社東芝 | Semiconductor device and manufacturing method thereof |
| JP2007294680A (en) * | 2006-04-25 | 2007-11-08 | Toshiba Corp | Semiconductor element, semiconductor device, and their fabrication process |
| WO2008072573A1 (en) * | 2006-12-11 | 2008-06-19 | Sony Corporation | Semiconductor device manufacturing method and semiconductor device |
| JP5326274B2 (en) * | 2007-01-09 | 2013-10-30 | ソニー株式会社 | Semiconductor device and manufacturing method of semiconductor device |
| JP2009152394A (en) * | 2007-12-20 | 2009-07-09 | Toshiba Corp | Semiconductor device and method of manufacturing the same |
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