JP5864713B2 - Semiconductor device - Google Patents

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JP5864713B2
JP5864713B2 JP2014255228A JP2014255228A JP5864713B2 JP 5864713 B2 JP5864713 B2 JP 5864713B2 JP 2014255228 A JP2014255228 A JP 2014255228A JP 2014255228 A JP2014255228 A JP 2014255228A JP 5864713 B2 JP5864713 B2 JP 5864713B2
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舛岡 富士雄
富士雄 舛岡
広記 中村
広記 中村
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ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd.
ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd.
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本発明は半導体装置に関する。 The present invention relates to a semiconductor device.

近年、相変化メモリが開発されている(例えば、特許文献1を参照)。 Recently, phase change memory has been developed (e.g., see Patent Document 1). 相変化メモリは、メモリセルの情報記憶素子の抵抗を変化記録することにより、情報を記憶する。 Phase change memories, by changing the recording resistance of the information storage element of the memory cell, for storing information.

セルトランジスタをオンすることによりビット線とソース線間に電流を流すと、高抵抗素子のヒーターで熱が発生し、このヒーターに接するカルコゲナイドガラス(GST:Ge2Sb2Te5)を融解し、状態を遷移させるメカニズムである。 When a current flows between the bit line and the source line by turning on the cell transistor, heat is generated by the heater of the high-resistance element, chalcogenide glass in contact with the heater (GST: Ge2Sb2Te5) were thawed, mechanism to transition state it is. 高温(高電流)で融解し高速で冷やす(電流を止める)とアモルファス状態(Reset動作)になり、比較的低い高温(低電流)で融解しゆっくり冷やす(電流を徐々に減らす)と結晶化する(Set動作)。 Cool fast melted at high temperatures (high current) becomes (stop current) and amorphous state (Reset operation), and slowly cooled melt at relatively low temperatures (low current) and (gradually reducing the current) crystallization (Set operation). これにより読み出し時、ビット線―ソース線間に流れる電流が多い(低抵抗=結晶状態)場合と、少ない場合(高抵抗=アモルファス)で、0、1情報の判断をする(例えば、特許文献1を参照)。 Thus when reading, the bit line - in many current flowing between the source line when the case (low resistance = crystalline state), small (high resistance = amorphous), the determination of 0,1 Information (e.g., Patent Document 1 see).

この場合、例えばReset電流が200uAと非常に多い。 In this case, for example, Reset current is very high and 200uA. この様にReset電流を大きく、この電流をセルトランジスタに流すためには、メモリセルサイズが非常に大きくなる。 Thus increasing the Reset current, in order to pass this current to the cell transistor, the memory cell size is very large. 大きな電流を流すためには、バイポーラトランジスタやダイオードの選択素子を用いることができる(例えば、特許文献1を参照)。 To flow a large current, it is possible to use a selection element of the bipolar transistor and a diode (e.g., see Patent Document 1).

ダイオードは二端子素子であるので、メモリセルを選択するためには、一本のソース線を選択すると一本のソース線に接続された全てのメモリセルの電流が一本のソース線に流れることとなる。 Since diodes are two-terminal element, in order to select a memory cell, a current of all the memory cells connected to a single source line source is selected lines of a single flow to a single source line to become. 従って、ソース線の抵抗でのIRドロップが大きくなる。 Therefore, it increases the IR drop in the source line resistance.

一方、バイポーラトランジスタは三端子素子であるが、ゲートに電流が流れるので、ワード線に多くのトランジスタを接続することが難しい。 On the other hand, although bipolar transistor is a three terminal element, the current flows through the gate, it is difficult to connect a large number of transistors to the word line.

GST膜、ヒーター素子の電流が流れる方向の断面積を小さくすると、Reset電流、Read電流を小さくすることができる。 When GST layer, reducing the cross-sectional area of ​​the direction of current flow in the heater elements, Reset current, it is possible to reduce the Read current. 従来では、平面トランジスタのゲートの側壁にヒーター素子を形成し、ゲートの上部にGST膜を形成することで、GST膜、ヒーター素子の電流が流れる方向の断面積を小さくしてきた。 Conventionally, a heater element formed on the sidewalls of the gate of the plane transistor, by forming the GST layer on the gate, GST film, has a smaller cross-sectional area of ​​the direction of current flow in the heater element. この方法では、平面トランジスタによるセルストリングが必要となる(例えば、特許文献1を参照)。 In this way, it is necessary cell string according to plan transistor (e.g., see Patent Document 1).

基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor(以下、「SGT」という。)が提案されている(例えば、特許文献2を参照)。 Source to the substrate, a gate, a drain is arranged in the vertical direction, the structure in which the gate electrode surrounds the pillar-shaped semiconductor layer Surrounding Gate Transistor (hereinafter, referred to as "SGT".) Has been proposed (e.g., Patent Document 2 reference). 基板に対してソース、ゲート、ドレインが垂直方向に配置されているため、小さいセル面積を実現することができる。 Since the source, a gate, a drain are arranged in a direction perpendicular to the substrate, it is possible to realize a small cell area.

また、従来のMOSトランジスタにおいて、メタルゲートプロセスと高温プロセスを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスが実際の製品で用いられている(例えば、非特許文献1を参照)。 The reference in the conventional MOS transistor, in order to achieve both a metal gate process and a high-temperature process, is used in the actual product metal gate-last process to create a metal gate after the high-temperature process (e.g., Non-Patent Document 1 ). ポリシリコンでゲートを作成し、その後、層間絶縁膜を堆積後、化学機械研磨によりポリシリコンゲートを露出し、ポリシリコンゲートをエッチング後、メタルを堆積している。 Create a gate polysilicon, then after depositing an interlayer insulating film to expose the polysilicon gate by chemical mechanical polishing, after etching the polysilicon gate, is deposited a metal. そのためSGTにおいてもメタルゲートプロセスと高温プロセスを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスを用いる必要がある。 Therefore in order to also achieve both a metal gate process and a high-temperature process in SGT, it is necessary to use a metal gate-last process to create a metal gate after the high-temperature process.

メタルゲートラストプロセスでは、ポリシリコンゲートを形成後、イオン注入により拡散層を形成している。 The metal gate-last process, after forming the polysilicon gate to form a diffusion layer by ion implantation. SGTでは、柱状シリコン層上部がポリシリコンゲートに覆われるため工夫が必要である。 In SGT, it is necessary to devise for the pillar-shaped silicon layer upper is covered with the polysilicon gate.

シリコン柱が細くなると、シリコンの密度は5×10 22個/cm であるから、シリコン柱内に不純物を存在させることが難しくなってくる。 When the silicon pillar becomes thinned, the density of the silicon because it is 5 × 10 22 atoms / cm 3, be present impurities in the silicon pillar becomes difficult.

従来のSGTでは、チャネル濃度を10 17 cm −3以下と低不純物濃度とし、ゲート材料の仕事関数を変えることによってしきい値電圧を決定することが提案されている(例えば、特許文献3を参照)。 In the conventional SGT, a channel concentration of 10 17 cm -3 or less and a low impurity concentration, it has been proposed to determine the threshold voltage by changing the work function of the gate material (e.g., see Patent Document 3 ).

平面型MOSトランジスタにおいて、LDD領域のサイドウォールが低濃度層と同一の導電型を有する多結晶シリコンにより形成され、LDD領域の表面キャリアがその仕事関数差によって誘起され、酸化膜サイドウォールLDD型MOSトランジスタに比してLDD領域のインピーダンスが低減できることが示されている(例えば、特許文献4を参照)。 In the planar type MOS transistor, it is formed by polycrystalline silicon LDD region of the side walls have the same conductivity type and a low concentration layer, the surface carrier of the LDD region is induced by the work function difference, oxide film side walls LDD type MOS impedance of the LDD region is shown to be reduced compared to the transistor (e.g., see Patent Document 4). その多結晶シリコンサイドウォールは電気的にゲート電極と絶縁されていることが示されている。 Its polycrystalline silicon side wall is electrically shown to be insulated from the gate electrode. また図中には多結晶シリコンサイドウォールとソース・ドレインとは層間絶縁膜により絶縁していることが示されている。 Also in the figure are polycrystalline silicon sidewall and the source and drain has been shown to be insulated by an interlayer insulating film.

特開2012−204404号公報 JP 2012-204404 JP 特開2004−356314号公報 JP 2004-356314 JP 特開2004−356314号公報 JP 2004-356314 JP 特開平11−297984号公報 JP 11-297984 discloses

そこで、リセットゲートを用いてリセットを行うことができ、抵抗が変化する膜、下部電極の電流が流れる方向の断面積を小さくすることができる、抵抗が変化する記憶素子を有するメモリの構造を提供することを目的とする。 Therefore, providing a structure of a memory having a memory element which can make a reset by using a reset gate, a film resistance changes, it is possible to reduce the cross-sectional area in the direction of current flow of the lower electrode, the resistance changes an object of the present invention is to.

本発明の第1の観点に係る半導体装置は、 The semiconductor device according to a first aspect of the present invention,
第1の柱状半導体層と、 A first columnar semiconductor layer,
前記第1の柱状半導体層の周囲に形成された第1のゲート絶縁膜と、 A first gate insulating film formed around the first columnar semiconductor layer,
前記第1のゲート絶縁膜の周囲に形成された金属からなるゲート電極と、 A gate electrode made of a metal formed around the first gate insulating film,
前記ゲート電極に接続された金属からなるゲート配線と、 And the gate wiring made of metal that is connected to the gate electrode,
前記第1の柱状半導体層上部の周囲に形成された第2のゲート絶縁膜と、 A second gate insulating film formed around the first columnar semiconductor layer upper,
前記第2のゲート絶縁膜の周囲に形成された第2の金属からなる第1のコンタクトと、 A first contact of a second metal formed on the periphery of the second gate insulating film,
前記第1のコンタクトの上部と前記第1の柱状半導体層の上部とは電気的に接続されるのであって、 Wherein the upper portion of the first upper and the first columnar semiconductor layer contacts a of being electrically connected,
前記第1の柱状半導体層の下部に形成された第2の拡散層と、 A second diffusion layer formed in the lower portion of the first columnar semiconductor layer,
前記第1の柱状半導体層上に形成された柱状絶縁体層と、 A columnar insulator layer formed on the first columnar semiconductor layer,
前記柱状絶縁体層の上部の周囲に形成された抵抗が変化する膜と、 A film resistor formed around the top of the columnar insulator layer changes,
前記柱状絶縁体層の下部の周囲に形成され、前記抵抗が変化する膜と接続する下部電極と、 A lower electrode said is formed around the lower portion of the pillar-shaped insulator layer and is connected to the film the resistance is changed,
前記抵抗が変化する膜を取り囲むリセットゲート絶縁膜と、 A reset gate insulating film surrounding the film the resistance is changed,
前記リセットゲート絶縁膜を取り囲むリセットゲートと、 A reset gate surrounding the reset gate insulating film,
を有し、 Have,
前記第1の柱状半導体層の上部と前記下部電極とは電気的に接続していることを特徴とする。 Characterized in that electrically connected to the upper and the lower electrode of the first columnar semiconductor layer.

また、前記柱状絶縁体層は窒化膜からなり、前記柱状絶縁体層と前記第1の柱状半導体層の間にさらに前記下部電極を有することが好ましい。 Further, the columnar insulator layer is made of nitride film preferably further has the lower electrode between the columnar insulator layer and the first columnar semiconductor layer.

また、前記リセットゲートは、窒化チタンからなることが好ましい。 Further, the reset gate is preferably made of titanium nitride.

また、前記リセットゲート絶縁膜は、窒化膜からなることが好ましい。 Further, the reset gate insulating film is preferably made of a nitride film.

また、前記下部電極は、窒化チタンからなることが好ましい。 Further, the lower electrode is preferably made of titanium nitride.

また、前記リセットゲートに電流を流すことにより、前記抵抗が変化する膜のリセットを行うことが好ましい。 Further, by supplying current to the reset gate, it is preferable to perform the reset of the membrane the resistance changes.

また、前記第1のコンタクトの前記第2の金属の仕事関数は、4.0eVから4.2eVの間であることが好ましい。 Further, the work function of the second metal of the first contact is preferably between 4.0eV of 4.2 eV.

また、前記第1のコンタクトの前記第2の金属の仕事関数は、5.0eVから5.2eVの間であることが好ましい。 Further, the work function of the second metal of the first contact is preferably between 5.0eV of 5.2 eV.

また、半導体基板上に形成されたフィン状半導体層と、 Further, a fin-shaped semiconductor layer formed on a semiconductor substrate,
前記フィン状半導体層の周囲に形成された第1の絶縁膜と、 A first insulating film formed on the periphery of the fin-shaped semiconductor layer,
前記フィン状半導体層上に形成された前記第1の柱状半導体層と、 Said first columnar semiconductor layer formed on the fin-shaped semiconductor layer,
前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記第1のゲート絶縁膜と、 Said first gate insulating film formed around the bottom of the gate wiring and the gate electrode,
を有し、 Have,
前記ゲート配線は前記フィン状半導体層に直交する方向に延在し、 The gate line extends in a direction perpendicular to said fin-shaped semiconductor layer,
前記第2の拡散層は前記フィン状半導体層に更に形成されることが好ましい。 The second diffusion layer is further preferably formed on the fin-shaped semiconductor layer.

また、前記第2の拡散層は前記半導体基板に更に形成されることが好ましい。 Further, the second diffusion layer is further preferably formed on the semiconductor substrate.

また、前記第2の拡散層に電気的に接続される前記ゲート配線に平行なコンタクト配線を有することが好ましい。 Further, it is preferred to have a parallel contact wires to the gate wiring electrically connected to said second diffusion layer.

また、前記半導体基板上に形成された前記フィン状半導体層と、 Further, it said fin-shaped semiconductor layer formed on the semiconductor substrate,
前記フィン状半導体層の周囲に形成された前記第1の絶縁膜と、 Said first insulating film formed on the periphery of the fin-shaped semiconductor layer,
前記フィン状半導体層上に形成された第2の柱状半導体層と、 A second columnar semiconductor layer formed on the fin-shaped semiconductor layer,
前記第2の柱状半導体層の周囲に形成された金属からなるコンタクト電極と、 A contact electrode made of metal formed around the second columnar semiconductor layer,
前記コンタクト電極に接続された前記フィン状半導体層に直交する方向に延在する金属からなる前記コンタクト配線と、 And the contact wiring made of a metal extending in a direction perpendicular to the fin-shaped semiconductor layer connected to the contact electrode,
前記フィン状半導体層と前記第2の柱状半導体層の下部に形成された前記第2の拡散層と、 And the second diffusion layer formed on the lower portion of the second columnar semiconductor layer and the fin-shaped semiconductor layer,
を有し、 Have,
前記コンタクト電極は前記第2の拡散層と接続することが好ましい。 The contact electrode is preferably connected to the second diffusion layer.

また、前記ゲート電極の外側の幅と前記ゲート配線の幅は同じであって、 The width of the outer width and the gate line of the gate electrode is the same,
前記フィン状半導体層に直交する方向の前記第1の柱状半導体層の幅は前記フィン状半導体層に直交する方向の前記フィン状半導体層の幅と同じであることが好ましい。 It is preferable that the width of the first columnar semiconductor layer in the direction perpendicular to the fin-shaped semiconductor layer is the same as the width of the fin-shaped semiconductor layer in the direction perpendicular to the fin-shaped semiconductor layer.

また、前記第2の柱状半導体層と前記コンタクト電極との間に形成された前記第1のゲート絶縁膜を有することが好ましい。 Further, it is preferable to have the first gate insulating film formed between the contact electrode and the second columnar semiconductor layer.

また、前記フィン状半導体層に直交する方向の前記第2の柱状半導体層の幅は前記フィン状半導体層に直交する方向の前記フィン状半導体層の幅と同じであることが好ましい。 Further, it is preferable that the width of the second columnar semiconductor layer in the direction perpendicular to the fin-shaped semiconductor layer is the same as the width of the fin-shaped semiconductor layer in the direction perpendicular to the fin-shaped semiconductor layer.

また、前記コンタクト電極と前記コンタクト配線の周囲に形成された前記第1のゲート絶縁膜を有することが好ましい。 Further, it is preferable to have the first gate insulating film formed around the said contact electrode and the contact wiring.

また、前記コンタクト電極の外側の幅と前記コンタクト配線の幅は同じであることが好ましい。 Further, it is preferable that the width of the outer width and the contact wiring of the contact electrode is the same.

また、半導体基板上に形成された前記第1の柱状半導体層と、 Further, a first columnar semiconductor layer formed on a semiconductor substrate,
前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記第1のゲート絶縁膜と、 Said first gate insulating film formed around the bottom of the gate wiring and the gate electrode,
を有し、 Have,
前記第2の拡散層は前記半導体基板に更に形成されることが好ましい。 The second diffusion layer is further preferably formed on the semiconductor substrate.

本発明によれば、リセットゲートを用いてリセットを行うことができ、抵抗が変化する膜、下部電極の電流が流れる方向の断面積を小さくすることができる、抵抗が変化する記憶素子を有するメモリの構造を提供することができる。 According to the present invention, a memory having a memory element which can make a reset by using a reset gate, a film resistance changes, it is possible to reduce the cross-sectional area in the direction of current flow of the lower electrode, the resistance changes it is possible to provide a structure.

前記第2のコンタクト上に形成された柱状絶縁体層と、前記柱状絶縁体層の上部の周囲に形成された抵抗が変化する膜と、前記柱状絶縁体層の下部の周囲に形成され、前記抵抗が変化する膜と接続する下部電極と、前記抵抗が変化する膜を取り囲むリセットゲート絶縁膜と、前記リセットゲート絶縁膜を取り囲むリセットゲートと、を有することにより、リセットゲートに電流を流すことで、ヒーターであるリセットゲートで熱が発生し、このヒーターに接する抵抗が変化する膜であるカルコゲナイドガラス(GST:Ge2Sb2Te5)を融解し、状態を遷移させることができる。 The columnar insulator layer formed on the second contact, and film resistor formed around the top of the columnar insulator layer changes, is formed around the bottom of the columnar insulator layer, wherein a lower electrode connected to membrane resistance changes, and the reset gate insulating film surrounding the film the resistance is changed by having a reset gate surrounding the reset gate insulating film, a current is passed to the reset gate , heat is generated in the reset gate is a heater, chalcogenide glasses resistor is a film that changes in contact with the heater (GST: Ge2Sb2Te5) were thawed, it is possible to state transition.

リセットゲートが、抵抗が変化する膜を取り囲む構造のため、抵抗が変化する膜が熱しやすい。 Reset gate, because the structure surrounding the membrane resistance varies, the film whose resistance changes easily heated.

リセットゲートに電流を流すことでリセットを行うため、選択素子に大電流を流す必要はなく、選択素子は、セット動作用の低電流を流すことができればよい。 To perform a reset by passing a current to the reset gate, it is not necessary to flow a large current to the selected element, the selection element is not limited provided that it can flow low current for setting operation.

柱状絶縁体層と、前記柱状絶縁体層の上部の周囲に形成された抵抗が変化する膜と、前記柱状絶縁体層の下部の周囲に形成され、前記抵抗が変化する膜と接続する下部電極と、を有することにより、抵抗が変化する膜である相変化膜、下部電極であるヒーター素子の電流が流れる方向の断面積を小さくすることができる。 A columnar insulator layer, and a film resistor formed around the top of the columnar insulator layer changes, is formed around the bottom of the columnar insulator layer, a lower electrode connected to film the resistance changes When, by having the film at a phase change film whose resistance changes, it is possible to reduce the cross-sectional area of ​​the direction of current flow of the heater element which is the lower electrode.

また、前記柱状絶縁体層は窒化膜とすることにより、相変化膜の冷却を早めることができる。 Further, the columnar insulator layer by a nitride film, it is possible to accelerate the cooling of the phase change film. また、前記柱状絶縁体層の下にさらに下部電極を有することにより、下部電極と選択トランジスタとの接触抵抗を低減することができる。 Further, by having a further lower electrode beneath the columnar insulator layer can reduce the contact resistance between the selection transistor and the lower electrode.

前記柱状半導体層上部の周囲に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜の周囲に形成された第2の金属からなる第1のコンタクトと、前記第1のコンタクトの上部と前記柱状半導体層の上部とを接続する第3の金属からなる第2のコンタクトにより、柱状半導体層上部を金属と半導体との仕事関数差によってn型半導体層もしくはp型半導体層として機能させる構造を持つSGTとすることができ、柱状半導体層上部に拡散層を形成する工程が不要となる。 A second gate insulating film formed around the pillar-shaped semiconductor layer top, a first contact of a second metal formed on the periphery of the second gate insulating film, the first contact the second contact and a third metal that connects the upper portions and the pillar-shaped semiconductor layer, to function columnar semiconductor layer top as n-type semiconductor layer or a p-type semiconductor layer by a work function difference between the metal and the semiconductor it is a SGT having a structure, forming a diffusion layer on the pillar-shaped semiconductor layer top is not required.

また、前記ゲート電極は金属であって、前記ゲート配線は金属であり、さらに、前記第2のゲート絶縁膜の周囲に形成された金属からなる第1のコンタクトと、前記第1のコンタクトの上部と前記柱状半導体層の上部とを接続する第2のコンタクトがありより多くの金属が使用されるので、冷却を早めることができる。 Further, the gate electrode is a metal, the gate line is a metal, furthermore, a first contact comprising a metal formed on the periphery of the second gate insulating film, over the first contact the so many metals than is a second contact for connecting the upper portion of the pillar-shaped semiconductor layer is used as it is possible to accelerate the cooling. また、前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜と、を有することにより、ゲートラストによって、金属ゲートが形成されるので、金属ゲートプロセスと高温プロセスを両立させることができる。 Further, by having, as the gate insulating film formed around the bottom of the gate wiring and the gate electrode, the gate-last, the metal gate is formed, to achieve both a metal gate process and a high-temperature process can.

また、半導体基板上に形成されたフィン状半導体層と、前記フィン状半導体層の周囲に形成された第1の絶縁膜と、前記フィン状半導体層上に形成された前記第1の柱状半導体層と、を有し、前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜と、を有し、前記ゲート電極は金属であって、前記ゲート配線は金属であって、前記ゲート配線は前記フィン状半導体層に直交する方向に延在するのであって、前記第2の拡散層は前記フィン状半導体層に更に形成され、前記ゲート電極の外側の幅と前記ゲート配線の幅は同じであって、前記第1の柱状半導体層の幅は前記フィン状半導体層の幅と同じであることを特徴とすることにより、本半導体装置のフィン状半導体層と、柱状半導体層と、ゲート電極と、ゲート配線 Further, a fin-shaped semiconductor layer formed on a semiconductor substrate, a first insulating film and the first columnar semiconductor layer formed on the fin-shaped semiconductor layer formed on the periphery of the fin-shaped semiconductor layer When have, have, as the gate insulating film formed around the bottom of the gate wiring and the gate electrode, the gate electrode is a metal, the gate line is a metal, the gate wiring is a than extending in a direction perpendicular to the fin-shaped semiconductor layer, said second diffusion layer is further formed on the fin-shaped semiconductor layer, the outer width of the gate line of the gate electrode be the same, the width of the first columnar semiconductor layer by being a equal to a width of the fin-shaped semiconductor layer, and a fin-shaped semiconductor layer of the semiconductor device, and the columnar semiconductor layer, a gate electrode, a gate wiring 、二枚のマスクにより、自己整合で形成されるので、工程数を削減することができる。 , By the two masks, since it is formed in self-alignment, it is possible to reduce the number of steps.

また、前記第2の拡散層に接続される前記ゲート配線に平行なコンタクト配線を有することにより、ソース線の抵抗を下げることができ、セット時の電流によるソース電圧の増加を抑制することができる。 In addition, by having parallel contact wires to the gate line connected to said second diffusion layer, the resistance of the source line can be lowered, it is possible to suppress the increase in the source voltage by a set time of the current . 前記ゲート配線に平行なコンタクト配線は、例えば、ビット線方向に一列に配置されたメモリセル2個毎、4個毎、8個毎、16個毎、32個毎、64個毎に一本配置することが好ましい。 The gate line contact parallel to the wires, for example, the bit line direction for each two memory cells arranged in a row, each of four, each eight, each 16, each 32, one disposed on each 64 it is preferable to.

また、第2の柱状半導体層と第2の柱状半導体層周囲に形成されるコンタクト電極とコンタクト配線とで形成される構造は、コンタクト電極が前記第2の拡散層と接続すること以外はトランジスタ構造と同じ構造であり、ゲート配線に平行な方向の全てのソース線はコンタクト配線に接続されることになるため、工程数を削減することができる。 The structure formed by the second columnar semiconductor layer and the second contact electrode and the contact wiring to be formed around the columnar semiconductor layer, except that the contact electrode is connected to said second diffusion layer transistor structure and it has the same structure, all of the source lines in the direction parallel to the gate wiring functions as to be connected to the contact wiring, it is possible to reduce the number of steps.

(a)は本発明に係る半導体装置の平面図である。 (A) is a plan view of a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の平面図である。 (A) is a plan view of a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の平面図である。 (A) is a plan view of a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a). (a)は本発明に係る半導体装置の製造方法に係る平面図である。 (A) is a plan view according to the method of manufacturing a semiconductor device according to the present invention. (b)は(a)のX−X'線での断面図である。 (B) is a sectional view taken along the line X-X 'in (a). (c)は(a)のY−Y'線での断面図である。 (C) is a sectional view at the line Y-Y 'in (a).

以下に半導体装置の構造を図1に示す。 The structure of the semiconductor device is shown below in Figure 1.

図1は本発明の半導体装置であるメモリセルを一行一列目と、一行三列目、二行一列目と、二行三列目に配置し、ソース線を相互に接続するためにコンタクト電極、コンタクト配線を有するコンタクト装置を一行二列目と二行二列目に配置している。 Figure 1 is a first column line of memory cells is a semiconductor device of the present invention, the third row row, two rows and one column, arranged in the third row two lines, a contact electrode for connecting the source line to each other, are arranged contact device row second column and second row second column having a contact wiring.

二行一列目のメモリセルは、半導体基板101上に形成されたフィン状半導体層104と、前記フィン状半導体層104の周囲に形成された第1の絶縁膜106と、前記フィン状半導体層104上に形成された第1の柱状半導体層129と、前記第1の柱状半導体層129の周囲に形成されたゲート絶縁膜162と、前記ゲート絶縁膜162の周囲に形成された金属からなるゲート電極168aと、前記ゲート電極168aに接続された金属からなるゲート配線168bと、前記ゲート配線168bは前記フィン状半導体層104に直交する方向に延在するのであって、前記ゲート電極168aと前記ゲート配線168bの周囲と底部に形成された前記ゲート絶縁膜162と、を有し、前記第1の柱状半導体層129上部の周囲に形成された Second line first column of the memory cells includes a fin-shaped semiconductor layer 104 formed on the semiconductor substrate 101, a first insulating film 106 formed on the periphery of the fin-shaped semiconductor layer 104, the fin-shaped semiconductor layer 104 a first columnar semiconductor layer 129 formed on the first gate insulating film 162 formed around the pillar-shaped semiconductor layer 129, a gate electrode made of a metal formed around the gate insulation film 162 and 168a, and the gate wiring 168b consisting of connected metal on the gate electrode 168a, the gate line 168b is a than extending in a direction perpendicular to the fin-shaped semiconductor layer 104, the gate line and the gate electrode 168a and the gate insulating film 162 formed around the bottom of the 168b, has been formed around the first columnar semiconductor layer 129 upper 2のゲート絶縁膜173と、前記第2のゲート絶縁膜173の周囲に形成された第2の金属からなる第1のコンタクト179aと、前記第1のコンタクト179aの上部と前記第1の柱状半導体層129の上部とを接続する第3の金属からなる第2のコンタクト183aと、前記第1の柱状半導体層129の下部に形成された前記第2の拡散層143aと、前記第2の拡散層143aは前記フィン状半導体層104に更に形成されている。 And second gate insulating film 173, the a first contact 179a of a second metal formed on the periphery of the second gate insulating film 173, the first columnar semiconductor and the upper portion of the first contact 179a and the second contact 183a consisting of a third metal which connects the upper layer 129, and the second diffusion layer 143a formed on the lower portion of the first columnar semiconductor layer 129, the second diffusion layer 143a is further formed on the fin-shaped semiconductor layer 104.

前記第2のコンタクト183a上に形成された柱状窒化膜層202と、前記柱状窒化膜層202の上部の周囲に形成された抵抗が変化する膜211と、前記柱状窒化膜層202の下部の周囲に形成され、前記抵抗が変化する膜211と接続する下部電極206と、前記抵抗が変化する膜211を取り囲むリセットゲート絶縁膜219と、前記リセットゲート絶縁膜219を取り囲むリセットゲート220aと、を有し、前記柱状窒化膜層202は窒化膜からなり、前記柱状窒化膜層202と前記第2のコンタクト183aの間にさらに前記下部電極206を有する。 Wherein the second contact 183a on the columnar nitride layer 202 formed on a film 211 resistor formed around the top changes of the columnar nitride layer 202, around the lower portion of the pillar-shaped nitride layer 202 is formed, closed to the lower electrode 206 to be connected to the film 211 the resistance changes, a reset gate insulating film 219 surrounding the membrane 211 in which the resistance changes, and a reset gate 220a surrounding the reset gate insulating film 219 and, the columnar nitride layer 202 is made of a nitride film, further having the lower electrode 206 between the said columnar nitride layer 202 second contact 183a.

抵抗が変化する膜211は、例えば、カルコゲナイドガラス(GST:Ge2Sb2Te5)といった相変化膜が好ましい。 Film 211 whose resistance changes, for example, chalcogenide glasses (GST: Ge2Sb2Te5) phase-change film such is preferable. また、ヒーターとしての下部電極206は、例えば、窒化チタンが好ましい。 The lower electrode 206 as a heater, for example, titanium nitride is preferred.

前記リセットゲート220aは、電流が流れて発熱する材料であればよい。 The reset gate 220a may be a material which generates heat by current flows. 窒化チタンであることが好ましい。 Is preferably titanium nitride.

前記リセットゲート絶縁膜219は、熱伝導性がよい絶縁膜であればよい。 The reset gate insulating film 219 may be any thermally conductive good insulating film. 窒化膜であることが好ましい。 It is preferably a nitride film.

前記下部電極206は、電流が流れて発熱する材料であればよい。 The lower electrode 206 may be a material which generates heat by current flows. 窒化チタンであることが好ましい。 Is preferably titanium nitride.

前記リセットゲート220aに電流を流すことにより、ヒーターであるリセットゲート220aで熱が発生し、このヒーターに接する抵抗が変化する膜211を融解し、状態を遷移させることができる。 Wherein by supplying a current to the reset gate 220a, heat is generated in the reset gate 220a is a heater to melt the film 211 whose resistance varies in contact with the heater, it is possible to transition the state.

二行三列目のメモリセルは、半導体基板101上に形成されたフィン状半導体層104と、前記フィン状半導体層104の周囲に形成された第1の絶縁膜106と、前記フィン状半導体層104上に形成された第1の柱状半導体層131と、前記第1の柱状半導体層131の周囲に形成されたゲート絶縁膜163と、前記ゲート絶縁膜163の周囲に形成された金属からなるゲート電極170aと、前記ゲート電極170aに接続された金属からなるゲート配線170bと、前記ゲート配線170bは前記フィン状半導体層104に直交する方向に延在するのであって、前記ゲート電極170aと前記ゲート配線170bの周囲と底部に形成された前記ゲート絶縁膜163と、を有し、前記第1の柱状半導体層131上部の周囲に形成された Second line third row of the memory cell, a fin-shaped semiconductor layer 104 formed on the semiconductor substrate 101, a first insulating film 106 formed on the periphery of the fin-shaped semiconductor layer 104, the fin-shaped semiconductor layer a first columnar semiconductor layer 131 formed on 104, the gate insulating film 163 formed around the first columnar semiconductor layer 131, made of metal formed around the gate insulating film 163 gate and electrodes 170a, and the gate wiring 170b consisting of connected metal on the gate electrode 170a, the gate line 170b is a than extending in a direction perpendicular to the fin-shaped semiconductor layer 104, the and the gate electrode 170a gate has the gate insulating film 163 formed around the bottom of the wiring 170b, and formed around the first columnar semiconductor layer 131 upper 2のゲート絶縁膜174と、前記第2のゲート絶縁膜174の周囲に形成された第2の金属からなる第1のコンタクト181aと、前記第1のコンタクト181aの上部と前記第1の柱状半導体層131の上部とを接続する第3の金属からなる第2のコンタクト185aと、前記第1の柱状半導体層131の下部に形成された前記第2の拡散層143aと、前記第2の拡散層143aは前記フィン状半導体層104に更に形成されている。 And second gate insulating film 174, the a first contact 181a of a second metal formed on the periphery of the second gate insulating film 174, the first columnar semiconductor and the upper portion of the first contact 181a and the second contact 185a consisting of a third metal which connects the upper layer 131, and the second diffusion layer 143a formed on the lower portion of the first columnar semiconductor layer 131, the second diffusion layer 143a is further formed on the fin-shaped semiconductor layer 104.

前記第2のコンタクト185a上に形成された柱状絶縁体層203と、前記柱状絶縁体層203の上部の周囲に形成された抵抗が変化する膜212と、前記柱状絶縁体層203の下部の周囲に形成され、前記抵抗が変化する膜212と接続する下部電極207と、前記抵抗が変化する膜212を取り囲むリセットゲート絶縁膜219と、前記リセットゲート絶縁膜219を取り囲むリセットゲート220bと、を有し、前記柱状絶縁体層203は窒化膜からなり、前記柱状絶縁体層203と前記第2のコンタクト185aの間にさらに前記下部電極207を有する。 Wherein the second contact 185a columnar insulator layer formed on 203, the film 212 where the resistance formed around the upper changes of the columnar insulator layer 203, around the lower portion of the pillar-shaped insulator layer 203 is formed, closed to the lower electrode 207 to be connected to the film 212 where the resistance changes, a reset gate insulating film 219 surrounding the membrane 212 in which the resistance changes, and a reset gate 220b surrounding the reset gate insulating film 219 and, the columnar insulator layer 203 is made of a nitride film, further having the lower electrode 207 between the said columnar insulator layer 203 second contact 185a.

抵抗が変化する膜211と、抵抗が変化する膜212は、ビット線225aにより接続される。 A membrane 211 whose resistance changes, film 212 whose resistance changes are connected by a bit line 225a.

一行一列目のメモリセルは、半導体基板101上に形成されたフィン状半導体層105と、前記フィン状半導体層105の周囲に形成された第1の絶縁膜106と、前記フィン状半導体層105上に形成された第1の柱状半導体層132と、前記第1の柱状半導体層132の周囲に形成されたゲート絶縁膜162と、前記ゲート絶縁膜162の周囲に形成された金属からなるゲート電極168aと、前記ゲート電極168aに接続された金属からなるゲート配線168bと、前記ゲート配線168bは前記フィン状半導体層105に直交する方向に延在するのであって、前記ゲート電極168aと前記ゲート配線168bの周囲と底部に形成された前記ゲート絶縁膜162と、を有し、前記第1の柱状半導体層132上部の周囲に形成された The memory cells of one row line, a fin-shaped semiconductor layer 105 formed on the semiconductor substrate 101, a first insulating film 106 formed on the periphery of the fin-shaped semiconductor layer 105, the fin-shaped semiconductor layer 105 on the first columnar semiconductor layer 132 formed, the first gate insulating film 162 formed around the pillar-shaped semiconductor layer 132, a gate electrode 168a made of a metal formed around the gate insulation film 162 When the gate wiring 168b consisting of connected metal on the gate electrode 168a, the gate line 168b is a than extending in a direction perpendicular to the fin-shaped semiconductor layer 105, the gate electrode 168a and the gate wiring 168b has with the gate insulating film 162 which is formed around a bottom portion, formed around the first columnar semiconductor layer 132 upper 2のゲート絶縁膜173と、前記第2のゲート絶縁膜173の周囲に形成された第2の金属からなる第1のコンタクト179bと、前記第1のコンタクト17baの上部と前記第1の柱状半導体層132の上部とを接続する第3の金属からなる第2のコンタクト183bと、前記第1の柱状半導体層132の下部に形成された前記第2の拡散層143bと、前記第2の拡散層143bは前記フィン状半導体層105に更に形成されている。 And second gate insulating film 173, the a first contact 179b consisting of second metal formed around the second gate insulating film 173, the first columnar semiconductor and the upper portion of the first contact 17ba and the second contact 183b consisting of a third metal which connects the upper layer 132, and the second diffusion layer 143b formed on the lower portion of the first columnar semiconductor layer 132, the second diffusion layer 143b is further formed on the fin shaped semiconductor layer 105.

前記第2のコンタクト183b上に形成された柱状絶縁体層204と、前記柱状絶縁体層204の上部の周囲に形成された抵抗が変化する膜213と、前記柱状絶縁体層204の下部の周囲に形成され、前記抵抗が変化する膜213と接続する下部電極208と、前記抵抗が変化する膜213を取り囲むリセットゲート絶縁膜219と、前記リセットゲート絶縁膜219を取り囲むリセットゲート220aと、を有し、前記柱状絶縁体層204は窒化膜からなり、前記柱状絶縁体層204と前記第2のコンタクト183bの間にさらに前記下部電極208を有する。 Wherein the second contact 183b columnar insulator layer formed on 204, the film 213 where the resistance formed around the upper changes of the columnar insulator layer 204, around the lower portion of the pillar-shaped insulator layer 204 is formed, closed to the lower electrode 208 to be connected to the film 213 the resistance changes, a reset gate insulating film 219 surrounding the membrane 213 in which the resistance changes, and a reset gate 220a surrounding the reset gate insulating film 219 and, the columnar insulator layer 204 is made of a nitride film, further having the lower electrode 208 between the said columnar insulator layer 204 second contact 183b.

一行三列目のメモリセルは、半導体基板101上に形成されたフィン状半導体層105と、前記フィン状半導体層105の周囲に形成された第1の絶縁膜106と、前記フィン状半導体層105上に形成された第1の柱状半導体層134と、前記第1の柱状半導体層134の周囲に形成されたゲート絶縁膜163と、前記ゲート絶縁膜163の周囲に形成された金属からなるゲート電極170aと、前記ゲート電極170aに接続された金属からなるゲート配線170bと、前記ゲート配線170bは前記フィン状半導体層105に直交する方向に延在するのであって、前記ゲート電極170aと前記ゲート配線170bの周囲と底部に形成された前記ゲート絶縁膜163と、を有し、前記第1の柱状半導体層134上部の周囲に形成された The memory cells of one row the third row, the fin-shaped semiconductor layer 105 formed on the semiconductor substrate 101, a first insulating film 106 formed on the periphery of the fin-shaped semiconductor layer 105, the fin-shaped semiconductor layer 105 a first columnar semiconductor layer 134 formed on the first gate insulating film 163 formed around the pillar-shaped semiconductor layer 134, a gate electrode made of a metal formed around the gate insulation film 163 170a and a gate wiring 170b consisting of connected metal on the gate electrode 170a, the gate line 170b is a than extending in a direction perpendicular to the fin-shaped semiconductor layer 105, the gate line and the gate electrode 170a and the gate insulating film 163 formed around the bottom of the 170b, has been formed around the first columnar semiconductor layer 134 upper 2のゲート絶縁膜174と、前記第2のゲート絶縁膜174の周囲に形成された第2の金属からなる第1のコンタクト181bと、前記第1のコンタクト181bの上部と前記第1の柱状半導体層134の上部とを接続する第3の金属からなる第2のコンタクト185bと、前記第1の柱状半導体層134の下部に形成された前記第2の拡散層143bと、前記第2の拡散層143bは前記フィン状半導体層105に更に形成されている。 And second gate insulating film 174, the a first contact 181b consisting of second metal formed around the second gate insulating film 174, the first columnar semiconductor and the upper portion of the first contact 181b and the second contact 185b consisting of a third metal which connects the upper layer 134, and the second diffusion layer 143b formed on the lower portion of the first columnar semiconductor layer 134, the second diffusion layer 143b is further formed on the fin-shaped semiconductor layer 105.

前記第2のコンタクト185b上に形成された柱状絶縁体層205と、前記柱状絶縁体層205の上部の周囲に形成された抵抗が変化する膜214と、前記柱状絶縁体層205の下部の周囲に形成され、前記抵抗が変化する膜214と接続する下部電極209と、前記抵抗が変化する膜214を取り囲むリセットゲート絶縁膜219と、前記リセットゲート絶縁膜219を取り囲むリセットゲート220bと、を有し、前記柱状絶縁体層205は窒化膜からなり、前記柱状絶縁体層205と前記第2のコンタクト185bの間にさらに前記下部電極209を有する。 Wherein the second contact 185b columnar insulator layer formed on 205, the film 214 where the resistance formed around the upper changes of the columnar insulator layer 205, around the lower portion of the pillar-shaped insulator layer 205 is formed, closed to the lower electrode 209 to be connected to the film 214 the resistance changes, a reset gate insulating film 219 surrounding the membrane 214 in which the resistance changes, and a reset gate 220b surrounding the reset gate insulating film 219 and, the columnar insulator layer 205 is made of a nitride film, further having the lower electrode 209 between the said columnar insulator layer 205 second contact 185b.

抵抗が変化する膜213と、抵抗が変化する膜214は、ビット線225bにより接続される。 A membrane 213 whose resistance changes, the film 214 whose resistance changes are connected by a bit line 225b.

柱状窒化膜層202、203、204、205と、前記柱状窒化膜層202、203、204、205の上部の周囲に形成された抵抗が変化する膜211、212、213、214と、前記柱状窒化膜層202、203、204、205の下部の周囲に形成され、前記抵抗が変化する膜211、212、213、214と接続する下部電極206、207、208、209と、を有することにより、抵抗が変化する膜211、212、213、214である相変化膜、下部電極206、207、208、209であるヒーター素子の電流が流れる方向の断面積を小さくすることができる。 A columnar nitride layer 202, 203, 204, 205, and membrane 211, 212, 213, 214 resistance formed around the upper portion of the pillar-shaped nitride layer 202, 203, 204, 205 is changed, the columnar nitride It is formed around the lower portion of the membrane layer 202, 203, 204, 205, a lower electrode 206, 207, 208 and 209 in which the resistor is connected to the membrane 211, 212, 213 and 214 changes, by having the resistance There phase change film is a varying film 211, 212, 213, 214, it is possible to reduce the cross-sectional area of ​​the direction of current flow in the heater element is a lower electrode 206, 207, 208 and 209.

また、前記柱状窒化膜層202、203、204、205は窒化膜とすることにより、相変化膜の冷却を早めることができる。 Further, the columnar nitride layer 202, 203, 204, 205 is by a nitride film, it is possible to accelerate the cooling of the phase change film. また、前記柱状窒化膜層202、203、204、205の下にさらに下部電極206、207、208、209を有することにより、下部電極206、207、208、209と選択トランジスタとの接触抵抗を低減することができる。 Further, by having a further lower electrode 206, 207, 208 and 209 under the columnar nitride layer 202, 203, 204, 205, reducing the contact resistance between the selection transistor and the lower electrode 206, 207, 208 and 209 can do.

また、前記ゲート電極168a、170aは金属であって、前記ゲート配線168b、170bは金属であり、さらに、前記第2のゲート絶縁膜173、174の周囲に形成された第2の金属からなる第1のコンタクト179a、179b、181a、181bと、前記第1のコンタクト179a、179b、181a、181bの上部と前記柱状半導体層129、131、132、134の上部とを接続する第3の金属からなる第2のコンタクト183a、183b、185a、185bがありより多くの金属が使用されるので、冷却を早めることができる。 Further, the gate electrode 168a, 170a is a metal, the gate line 168b, 170b are metal, furthermore, first made of a second metal formed around the second gate insulating film 173 and 174 first contact 179a, 179b, made 181a, and 181b, the first contact 179a, 179b, 181a, from the third metal connecting the upper portion of the upper of 181b columnar semiconductor layer 129,131,132,134 the second contact 183a, 183b, 185a, since many metal is used than there are 185b, it is possible to accelerate the cooling. また、前記ゲート電極168a、170aと前記ゲート配線168b、170bの周囲と底部に形成された前記ゲート絶縁膜162、163と、を有することにより、ゲートラストによって、金属ゲートが形成されるので、金属ゲートプロセスと高温プロセスを両立させることができる。 Further, the gate electrode 168a, 170a and the gate wiring 168b, and the gate insulating film 162 and 163 formed around the bottom of the 170b, by having, by gate-last, the metal gate is formed, a metal it is possible to achieve both the gate process and a high-temperature process.

また、前記ゲート電極168a、170aと前記ゲート配線168b、170bの周囲と底部に形成された前記ゲート絶縁膜162、163と、を有し、前記ゲート電極168a、170aは金属であって、前記ゲート配線168b、170bは金属であって、前記ゲート配線168b、170bは前記フィン状半導体層104、105に直交する方向に延在するのであって、前記第2の拡散層143a、143bは前記フィン状半導体層104、105に更に形成され、前記ゲート電極168a、170aの外側の幅と前記ゲート配線168b、170bの幅は同じであって、前記第1の柱状半導体層129、131、132、134の幅は前記フィン状半導体層104、105の幅と同じであることを特徴とすることにより、本半導体装 Further, the gate electrode 168a, 170a and the gate wiring 168b, and the gate insulating film 162 and 163 formed around the bottom of the 170b, has, the gate electrode 168a, 170a is a metal, the gate wiring 168b, 170b is a metal, the gate line 168b, 170b is a than extending in a direction perpendicular to the fin-shaped semiconductor layer 104, 105, the second diffusion layer 143a, 143b is shaped the fin is further formed on the semiconductor layer 104 and 105, the gate electrode 168a, 170a of the outer width and the gate wiring 168b, the width of 170b is the same, of the first columnar semiconductor layer 129,131,132,134 width by being a equal to a width of the fin-shaped semiconductor layer 104 and 105, the semiconductor instrumentation のフィン状半導体層104、105と、第1の柱状半導体層129、131、132、134と、ゲート電極168a、170aと、ゲート配線168b、170bが、二枚のマスクにより、自己整合で形成されるので、工程数を削減することができる。 And a fin-shaped semiconductor layer 104, a first columnar semiconductor layer 129,131,132,134, gate electrodes 168a, and 170a, the gate wiring 168b, 170b is, by the two masks are formed in self-alignment Runode, it is possible to reduce the number of processes.

二行二列目のコンタクト装置は、前記半導体基板101上に形成された前記フィン状半導体層104と、前記フィン状半導体層104の周囲に形成された前記第1の絶縁膜106と、前記フィン状半導体層104上に形成された第2の柱状半導体層130と、前記フィン状半導体層104に直交する方向の前記第2の柱状半導体層130の幅は前記フィン状半導体層104に直交する方向の前記フィン状半導体層104の幅と同じであって、前記第2の柱状半導体層130の周囲に形成された金属からなるコンタクト電極169aと、前記第2の柱状半導体層130と前記コンタクト電極169aとの間に形成された前記ゲート絶縁膜165を有し、前記コンタクト電極169aに接続された前記フィン状半導体層104に直交する方向に延 Second line the second row of contacts apparatus, and the semiconductor substrate 101 the fin-shaped semiconductor layer 104 formed on a first insulating film 106 formed on the periphery of the fin-shaped semiconductor layer 104, the fin a second columnar semiconductor layer 130 formed on the Jo semiconductor layer 104, the direction the second width of the pillar-shaped semiconductor layer 130 in the direction perpendicular to the fin-shaped semiconductor layer 104 is perpendicular to the fin-shaped semiconductor layer 104 be the same as the width of the fin-shaped semiconductor layer 104, the second and the contact electrode 169a made of a metal which is formed around the pillar-shaped semiconductor layer 130, the second columnar semiconductor layer 130 wherein the contact electrode 169a extension having the gate insulating film 165 formed in a direction perpendicular to the contact electrode and the fin-shaped semiconductor layer 104 connected to 169a between the する金属からなる前記コンタクト配線169bと、前記コンタクト電極169aと前記コンタクト配線169bの周囲に形成された前記ゲート絶縁膜164を有し、前記コンタクト電極169aの外側の幅と前記コンタクト配線169bの幅は同じであって、前記フィン状半導体層104と前記第2の柱状半導体層130の下部に形成された前記第2の拡散層143aと、前記コンタクト電極169aは前記第2の拡散層143aと接続するのであって、を有する。 And the contact wire 169b made of metal, the contact electrode 169a and has the gate insulating film 164 formed around the contact wiring 169b, the contact electrode width to a width of the contact wiring 169b of the outer 169a is It is the same, and the second diffusion layer 143a formed on the lower portion of said fin-shaped semiconductor layer 104 and the second columnar semiconductor layer 130, the contact electrode 169a is connected to said second diffusion layer 143a there than have the.

また、前記第2の柱状半導体層130上部の周囲に形成された第2のゲート絶縁膜175と、前記第2のゲート絶縁膜175の周囲に形成された第2の金属からなる第3のコンタクト180aと、第3のコンタクト180aはコンタクト電極169aと接続するのであって、前記第3のコンタクト180aの上部と前記第2の柱状半導体層130の上部とを接続する第3の金属からなる第4のコンタクト184aを有する。 Further, the second columnar semiconductor layer 130 a second gate insulating film 175 formed around the top, the third contact of a second metal formed on the periphery of the second gate insulating film 175 and 180a, the third contact 180a is a of connecting the contact electrode 169a, the fourth consisting of a third metal which connects the upper portion of the third upper and the second columnar semiconductor layer 130 of the contact 180a It has a contact 184a.

従って、第2の拡散層143aとコンタクト電極169aとコンタクト配線169bと第3のコンタクト180aと第4のコンタクト184aは接続される。 Accordingly, the second diffusion layer 143a and the contact electrode 169a and the contact wiring 169b and the third contact 180a and the fourth contact 184a is connected.

一行二列目のコンタクト装置は、前記半導体基板101上に形成された前記フィン状半導体層105と、前記フィン状半導体層105の周囲に形成された前記第1の絶縁膜106と、前記フィン状半導体層105上に形成された第2の柱状半導体層133と、前記フィン状半導体層105に直交する方向の前記第2の柱状半導体層133の幅は前記フィン状半導体層105に直交する方向の前記フィン状半導体層105の幅と同じであって、前記第2の柱状半導体層133の周囲に形成された金属からなるコンタクト電極169aと、前記第2の柱状半導体層133と前記コンタクト電極169aとの間に形成された前記ゲート絶縁膜166を有し、前記コンタクト電極169aに接続された前記フィン状半導体層105に直交する方向に延 Row second column of contacts device, the semiconductor substrate 101 the fin-shaped semiconductor layer 105 formed on a first insulating film 106 formed on the periphery of the fin-shaped semiconductor layer 105, the fin-like a second columnar semiconductor layer 133 formed on the semiconductor layer 105, the width direction of the second columnar semiconductor layer 133 perpendicular to the fin-shaped semiconductor layer 105 is in the direction perpendicular to the fin-shaped semiconductor layer 105 It is the same as the width of the fin-shaped semiconductor layer 105, and the contact electrode 169a made of a metal formed around the second columnar semiconductor layer 133, and the second columnar semiconductor layer 133 and the contact electrode 169a has the gate insulating film 166 formed between, extending in a direction perpendicular to the contact electrode and the fin-shaped semiconductor layer 105 connected to the 169a する金属からなる前記コンタクト配線169bと、前記コンタクト電極169aと前記コンタクト配線169bの周囲に形成された前記ゲート絶縁膜164を有し、前記コンタクト電極169aの外側の幅と前記コンタクト配線169bの幅は同じであって、前記フィン状半導体層105と前記第2の柱状半導体層133の下部に形成された前記第2の拡散層143bと、前記コンタクト電極169aは前記第2の拡散層143bと接続するのであって、を有する。 And the contact wire 169b made of metal, the contact electrode 169a and has the gate insulating film 164 formed around the contact wiring 169b, the contact electrode width to a width of the contact wiring 169b of the outer 169a is be the same, and the second diffusion layer 143b formed on the lower portion of the fin-shaped semiconductor layer 105 and the second columnar semiconductor layer 133, the contact electrode 169a is connected to said second diffusion layer 143b there than have the.

また、前記第2の柱状半導体層133上部の周囲に形成された第2のゲート絶縁膜176と、前記第2のゲート絶縁膜176の周囲に形成された第2の金属からなる第3のコンタクト180bと、第3のコンタクト180bはコンタクト電極169aと接続するのであって、前記第3のコンタクト180bの上部と前記第2の柱状半導体層133上部とを接続する第3の金属からなる第4のコンタクト184bを有する。 Further, the second of the second gate insulating film 176 formed around the pillar-shaped semiconductor layer 133 upper, third contact of a second metal formed on the periphery of the second gate insulating film 176 and 180b, a third contact 180b is a of connecting the contact electrode 169a, the third fourth made of metal for connecting the third upper and the second columnar semiconductor layer 133 over the contact 180b of the having a contact 184b.

従って、第2の拡散層143bとコンタクト電極169aとコンタクト配線169bと第3のコンタクト180bと第4のコンタクト184bは接続される。 Accordingly, the second diffusion layer 143b and the contact electrode 169a and the contact wiring 169b and the third contact 180b and the fourth contact 184b is connected.

また、前記第2の拡散層143a、143bに接続される前記ゲート配線168b、170bに平行なコンタクト配線169bを有することにより、第2の拡散層143a、143bを相互に接続することでソース線の抵抗を下げることができ、セット時の電流によるソース電圧の増加を抑制することができる。 Further, the second diffusion layer 143a, the gate line 168b are connected to 143b, by having parallel contact wires 169b to 170b, the source line by connecting the second diffusion layer 143a, the 143b mutually resistance can be lowered, it is possible to suppress the increase in the source voltage by a set time of the current. 前記ゲート配線168b、170bに平行なコンタクト配線169bは、例えば、ビット線225a、225b方向に一列に配置されたメモリセル2個毎、4個毎、8個毎、16個毎、32個毎、64個毎に一本配置することが好ましい。 The gate line 168b, the parallel contact wires 169b to 170b, for example, the bit lines 225a, 225b direction are arranged in a line memory cell every two, every four, each eight, each 16, each 32, it is preferable to one placed into 64 each.

また、第2の柱状半導体層130、133と第2の柱状半導体層130、133周囲に形成されるコンタクト電極169aとコンタクト配線169bとで形成される構造は、コンタクト電極169aが前記第2の拡散層143a、143bと接続すること以外はトランジスタ構造と同じ構造であり、ゲート配線168b、170bに平行な方向の第2の拡散層143a、143bからなる全てのソース線はコンタクト配線169bに接続されることになるため、工程数を削減することができる。 The structure formed by the second columnar semiconductor layer 130 and 133 and the second contact electrode 169a and the contact wiring 169b formed around the columnar semiconductor layer 130 and 133, the diffusion contact electrode 169a is the second except that connection layers 143a, 143b and the same structure as the transistor structure, the gate wire 168b, the second diffusion layer 143a in a direction parallel to 170b, all of the source lines consisting 143b is connected to the contact wiring 169b since that would, it is possible to reduce the number of steps.

図2は、半導体基板101深くまで第2の拡散層143cを形成し、図1の第2の拡散層143a、143bを接続した構造である。 Figure 2 is a second diffusion layer 143c is formed deeply semiconductor substrate 101, a structure connected second diffusion layer 143a of FIG. 1, the 143b. 本構造とすることでさらにソース抵抗を削減することができる。 You can further reduce the source resistance by the present structure.

図3は、図2の前記フィン状半導体層105と、前記フィン状半導体層105の周囲に形成された前記第1の絶縁膜106を省き、半導体基板101上に第2の拡散層143dを形成した構造である。 Figure 3 is formed with the fin-shaped semiconductor layer 105 in FIG. 2, omitting the first insulating film 106 formed on the periphery of the fin-shaped semiconductor layer 105, the second diffusion layer 143d on the semiconductor substrate 101 it is a structure. 本構造とすることでさらにソース抵抗を削減することができる。 You can further reduce the source resistance by the present structure.

以下に、本発明の実施形態に係る半導体装置の構造を形成するための製造工程を、図4〜図61を参照して説明する。 Hereinafter, the manufacturing process for forming a structure of a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS 61.

まず、半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第1の絶縁膜を形成する第1工程を示す。 First, a fin-shaped semiconductor layer on a semiconductor substrate, showing a first step of forming a first insulating film around the fin-shaped semiconductor layer. 本実施例では、シリコン基板としたが、半導体であればよい。 In this embodiment, although the silicon substrate may be a semiconductor.

図4に示すように、シリコン基板101上にフィン状シリコン層を形成するための第1のレジスト102、103を形成する。 As shown in FIG. 4, a first resist 102 and 103 for forming the fin-shaped silicon layer on the silicon substrate 101.

図5に示すように、シリコン基板101をエッチングし、フィン状シリコン層104、105を形成する。 As shown in FIG. 5, the silicon substrate 101 is etched to form a fin-shaped silicon layer 104, 105. 今回はレジストをマスクとしてフィン状シリコン層を形成したが、酸化膜や窒化膜といったハードマスクを用いてもよい。 Although the formation of the fin-shaped silicon layer using the resist as a mask this may be used a hard mask such as an oxide film or a nitride film.

図6に示すように、第1のレジスト102、103を除去する。 As shown in FIG. 6, removing the first resist 102 and 103.

図7に示すように、フィン状シリコン層104、105の周囲に第1の絶縁膜106を堆積する。 As shown in FIG. 7, depositing a first insulating layer 106 around the fin-shaped silicon layer 104, 105. 第1の絶縁膜として高密度プラズマによる酸化膜や低圧CVD(Chemical Vapor Deposition)による酸化膜を用いてもよい。 It may be used oxide film formed by an oxide film or a low-pressure CVD (Chemical Vapor Deposition) by high-density plasma as the first insulating film.

図8に示すように、第1の絶縁膜106をエッチバックし、フィン状シリコン層104、105の上部を露出する。 As shown in FIG. 8, a first insulating film 106 is etched back to expose the upper portion of the fin-shaped silicon layer 104, 105.

以上により半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第1の絶縁膜を形成する第1工程が示された。 Forming a fin-shaped semiconductor layer on a semiconductor substrate by the above, the first step of forming a first insulating film around the fin-shaped semiconductor layer was demonstrated.

次に、前記第1工程の後、前記フィン状半導体層の周囲に第2の絶縁膜を形成し、前記第2の絶縁膜の上に第1のポリシリコンを堆積し平坦化し、第1のゲート配線と第1の柱状半導体層と第1のコンタクト配線と第2の柱状半導体層を形成するための第2のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第1のポリシリコンと前記第2の絶縁膜と前記フィン状半導体層をエッチングすることにより、第1の柱状半導体層と前記第1のポリシリコンによる第1のダミーゲートと第2の柱状半導体層と前記第1のポリシリコンによる第2のダミーゲートを形成する第2工程を示す。 Then, after the first step, the second insulating film is formed on the periphery of the fin-shaped semiconductor layer, the second and first polysilicon was deposited planarization on an insulating film, a first the second resist for forming a gate wiring and the first columnar semiconductor layer and the first contact wire and the second columnar semiconductor layer, is formed in a direction perpendicular to the direction of the fin-shaped semiconductor layer, by etching the fin-shaped semiconductor layer and the second insulating film and the first polysilicon, the first dummy gate and the second columnar semiconductor by the first columnar semiconductor layer and the first polysilicon showing a second step of forming a second dummy gate by the a layer first polysilicon.

図9に示すように、前記フィン状シリコン層104、105の周囲に第2の絶縁膜107、108を形成する。 As shown in FIG. 9, the second insulating film 107 and 108 around the fin-shaped silicon layer 104, 105. 第2の絶縁膜107、108は、酸化膜が好ましい。 The second insulating film 107 and 108, oxide film is preferable.

図10に示すように、前記第2の絶縁膜107、108の上に第1のポリシリコン109を堆積し平坦化する。 As shown in FIG. 10, it is deposited to planarize the first polysilicon 109 on the second insulating film 107.

図11に示すように、前記第1のポリシリコン109上に第3の絶縁膜110を形成する。 As shown in FIG. 11, a third insulating film 110 is formed on the first polysilicon 109. 第3の絶縁膜110は、窒化膜が好ましい。 The third insulating film 110, the nitride film is preferable.

図12に示すように、ゲート配線168b、170bと第1の柱状シリコン層129、131、132、134と第2の柱状シリコン層130、133とコンタクト配線169bを形成するための第2のレジスト111、112、113を、前記フィン状シリコン層104、105の方向に対して垂直の方向に形成する。 As shown in FIG. 12, the gate wiring 168b, 170b and the first columnar silicon layer 129,131,132,134 and second columnar silicon layers 130 and 133 and the second resist 111 for forming a contact wiring 169b the 112 and 113 are formed in a direction perpendicular to the direction of the fin-shaped silicon layer 104, 105.

図13に示すように、前記第3の絶縁膜110と前記第1のポリシリコン109と前記第2の絶縁膜107、108と前記フィン状シリコン層104、105をエッチングすることにより、第1の柱状シリコン層129、131、132、134と前記第1のポリシリコンによる第1のダミーゲート117、119と第2の柱状シリコン層130、133と前記第1のポリシリコンによる第2のダミーゲート118を形成する。 As shown in FIG. 13, by etching the third insulating film 110 and the first polysilicon 109 and the second insulating film 107 and 108 the fin-shaped silicon layer 104, 105, first pillar-shaped silicon layer 129,131,132,134 and the first first dummy gate 117 and 119 of polysilicon and second columnar silicon layers 130 and 133 and the first polysilicon of the second dummy gate 118 to form. このとき、第3の絶縁膜110は、分離され、第3の絶縁膜114、115、116となる。 In this case, the third insulating film 110 is separated, and the third insulating film 114, 115 and 116. また、第2の絶縁膜107、108は分離され、第2の絶縁膜123、124、125、126、127、128となる。 The second insulating film 107 and 108 are separated, a second insulating film 123,124,125,126,127,128. このとき、第2のレジスト111、112、113がエッチング中に除去された場合、第3の絶縁膜114、115、116がハードマスクとして機能する。 At this time, if the second resist 111, 112, 113 has been removed during the etching, the third insulating film 114, 115 and 116 serves as a hard mask. 第2のレジストがエッチング中に除去されないとき、第3の絶縁膜を使用しなくてもよい。 When the second resist is not removed during the etch, it is not necessary to use the third insulating film.

図14に示すように、第3の絶縁膜114、115、116を除去する。 As shown in FIG. 14, to remove the third insulating film 114, 115 and 116.

以上により、前記第1工程の後、前記フィン状半導体層の周囲に第2の絶縁膜を形成し、前記第2の絶縁膜の上に第1のポリシリコンを堆積し平坦化し、第1のゲート配線と第1の柱状半導体層と第1のコンタクト配線と第2の柱状半導体層を形成するための第2のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第1のポリシリコンと前記第2の絶縁膜と前記フィン状半導体層をエッチングすることにより、第1の柱状半導体層と前記第1のポリシリコンによる第1のダミーゲートと第2の柱状半導体層と前記第1のポリシリコンによる第2のダミーゲートを形成する第2工程が示された。 By the above, after the first step, the second insulating film is formed on the periphery of the fin-shaped semiconductor layer, the second and first polysilicon was deposited planarization on an insulating film, a first the second resist for forming a gate wiring and the first columnar semiconductor layer and the first contact wire and the second columnar semiconductor layer, is formed in a direction perpendicular to the direction of the fin-shaped semiconductor layer, by etching the fin-shaped semiconductor layer and the second insulating film and the first polysilicon, the first dummy gate and the second columnar semiconductor by the first columnar semiconductor layer and the first polysilicon the second step of forming a second dummy gate by the first polysilicon and the layer is shown.

次に、前記第2工程の後、前記第1の柱状半導体層と前記第2の柱状半導体層と前記第1のダミーゲートと前記第2のダミーゲートの周囲に第4の絶縁膜を形成し、前記第4の絶縁膜の周囲に第2のポリシリコンを堆積し、エッチングをすることにより、前記第1のダミーゲートと前記第1の柱状半導体層と前記第2のダミーゲートと前記第2の柱状半導体層の側壁に残存させ、第3のダミーゲートと第4のダミーゲートを形成する第3工程を示す。 Then, after the second step, a fourth insulating film formed around the said first columnar semiconductor layer wherein the second columnar semiconductor layer and the first dummy gate second dummy gate the around the fourth insulating film is deposited a second polysilicon by etching, the first of said dummy gate and said first columnar semiconductor layer and the second dummy gate and the second is remaining on the sidewall of the pillar-shaped semiconductor layer, a third step of forming a third dummy gate and the fourth dummy gate.

図15に示すように、前記第1の柱状シリコン層129、131、132、134と前記第2の柱状シリコン層130、133と前記第1のダミーゲート117、119と前記第2のダミーゲート118の周囲に第4の絶縁膜135を形成する。 Figure 15 As shown in, the first columnar silicon layer 129,131,132,134 and the second columnar silicon layer 130 and 133 and the and the first dummy gate 117, 119 the second dummy gate 118 to the periphery of forming a fourth insulating film 135. 前記第4の絶縁膜135の周囲に第2のポリシリコン136を堆積する。 Depositing a second polysilicon 136 around the fourth insulating film 135.

図16に示すように、第2のポリシリコン136をエッチングすることにより、前記第1のダミーゲート117、119と前記第1の柱状シリコン層129、131、132、134と前記第2のダミーゲート118と前記第2の柱状シリコン層130、133の側壁に残存させ、第3のダミーゲート137、139と第4のダミーゲート138を形成する。 As shown in FIG. 16, the second by the polysilicon 136 is etched, wherein the first dummy gate 117, 119 the first columnar silicon layer 129,131,132,134 second dummy gate 118 and is left on the side wall of the second pillar-shaped silicon layer 130 and 133 is formed a third dummy gate 137, 139 the fourth dummy gate 138. このとき、第4の絶縁膜135は分離され、第4の絶縁膜140、141、142となってもよい。 At this time, the fourth insulating film 135 are separated, may be a fourth insulating film 140, 141 and 142.

以上により、前記第2工程の後、前記第1の柱状半導体層と前記第2の柱状半導体層と前記第1のダミーゲートと前記第2のダミーゲートの周囲に第4の絶縁膜を形成し、前記第4の絶縁膜の周囲に第2のポリシリコンを堆積し、エッチングをすることにより、前記第1のダミーゲートと前記第1の柱状半導体層と前記第2のダミーゲートと前記第2の柱状半導体層の側壁に残存させ、第3のダミーゲートと第4のダミーゲートを形成する第3工程が示された。 Thus, after the second step, a fourth insulating film is formed around the first columnar semiconductor layer wherein the second columnar semiconductor layer and the first dummy gate second dummy gate the around the fourth insulating film is deposited a second polysilicon by etching, the first of said dummy gate and said first columnar semiconductor layer and the second dummy gate and the second is remaining on the sidewall of the pillar-shaped semiconductor layer, a third step of forming a third dummy gate and the fourth dummy gate is shown.

次に、前記フィン状半導体層上部と前記第1の柱状半導体層下部と前記第2の柱状半導体層下部に第2の拡散層を形成し、前記第3のダミーゲートと前記第4のダミーゲートとの周囲に、第5の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第5の絶縁膜からなるサイドウォールを形成し、前記第2の拡散層上に金属と半導体の化合物を形成する第4工程を示す。 Next, a second diffusion layer formed in the second columnar semiconductor layer lower and the fin-shaped semiconductor layer upper and the first columnar semiconductor layer under the third dummy gate and the fourth dummy gate around the, the fifth insulating film is formed, and etching, is left in a sidewall shape, wherein the side wall is formed consisting of the fifth insulating film, a metal and a semiconductor on the second diffusion layer a fourth step of forming a compound.

図17に示すように、不純物を導入し、前記第1の柱状シリコン層129、131、132、134下部と前記第2の柱状シリコン層130、133下部に第2の拡散層143a、143bを形成する。 As shown in FIG. 17, an impurity is introduced, forming a second diffusion layer 143a, 143b on the first columnar silicon layer 129,131,132,134 bottom and the second columnar silicon layer 130 and 133 lower to. n型拡散層のときは、砒素やリンを導入することが好ましい。 When the n-type diffusion layer, it is preferred to introduce the arsenic or phosphorus. p型拡散層のときは、ボロンを導入することが好ましい。 When the p-type diffusion layer, it is preferable to introduce boron. 拡散層形成は、後述の第5の絶縁膜からなるサイドウォール形成後に行ってもよい。 Diffusion layer formation may be performed after the sidewall formation consisting fifth insulating film to be described later.

図18に示すように、前記第3のダミーゲート137、139と前記第4のダミーゲート138との周囲に、第5の絶縁膜144を形成する。 As shown in FIG. 18, the periphery of said third dummy gate 137, 139 and the fourth dummy gate 138, to form the fifth insulating film 144. 第5の絶縁膜144は、窒化膜が好ましい。 Fifth insulating film 144, the nitride film is preferable.

図19に示すように、第5の絶縁膜144をエッチングし、サイドウォール状に残存させ、前記第5の絶縁膜からなるサイドウォール145、146、147を形成する。 As shown in FIG. 19, the fifth insulating film 144 is etched to remain in a sidewall shape to form a side wall 145, 146, 147 made of the fifth insulating film.

図20に示すように、前記第2の拡散層143a、143b上に金属と半導体の化合物148、149、150、151、152、153、154、155を形成する。 As shown in FIG. 20, to form the second diffusion layer 143a, a metal-semiconductor compound on 143b 148,149,150,151,152,153,154,155. このとき、第3のダミーゲート137、139上部、第4のダミーゲート138上部にも金属と半導体の化合物156、158、157が形成される。 At this time, the third dummy gate 137, 139 the upper, fourth dummy gate 138 metal-semiconductor compound 156,158,157 to the top is formed.

以上により、前記フィン状半導体層上部と前記第1の柱状半導体層下部と前記第2の柱状半導体層下部に第2の拡散層を形成し、前記第3のダミーゲートと前記第4のダミーゲートとの周囲に、第5の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第5の絶縁膜からなるサイドウォールを形成し、前記第2の拡散層上に金属と半導体の化合物を形成する第4工程が示された。 Thus, the second diffusion layer formed in the second columnar semiconductor layer lower and the fin-shaped semiconductor layer upper and the first columnar semiconductor layer under the third dummy gate and the fourth dummy gate around the, the fifth insulating film is formed, and etching, is left in a sidewall shape, wherein the side wall is formed consisting of the fifth insulating film, a metal and a semiconductor on the second diffusion layer fourth step of forming a compound showed.

次に、前記第4工程の後、層間絶縁膜を堆積し、化学機械研磨し、前記第1のダミーゲートと前記第2のダミーゲートと前記第3のダミーゲートと前記第4のダミーゲートとの上部を露出し、前記第1のダミーゲートと前記第2のダミーゲートと前記第3のダミーゲートと前記第4のダミーゲートとを除去し、前記第2の絶縁膜と前記第4の絶縁膜を除去し、ゲート絶縁膜を前記第1の柱状半導体層の周囲と前記第2の柱状半導体層の周囲と前記第5の絶縁膜の内側に形成し、前記第2の柱状半導体層の底部周辺のゲート絶縁膜を除去するための第3のレジストを形成し、前記第2の柱状半導体層の底部周辺の前記ゲート絶縁膜を除去し、第1の金属を堆積し、前記第1の柱状半導体層上部と前記第2の柱状半導体層上部を露出し、エッチバ Then, after the fourth step, an interlayer insulating film is deposited, and chemical mechanical polishing, wherein the first dummy gate and said second dummy gate and the third dummy gate and the fourth dummy gate insulation of the upper exposed, the first said dummy gate and said second dummy gate third dummy gate and to remove said fourth dummy gate, said second insulating film and the fourth membranes are removed and the gate insulating film is formed on the inner peripheral and the fifth insulating film around the second columnar semiconductor layer of the first columnar semiconductor layer, wherein the bottom of the second columnar semiconductor layer forming a third resist to remove the gate insulating film of the peripheral, wherein the gate insulating film is removed at the bottom periphery of the second columnar semiconductor layer, depositing a first metal, said first columnar exposing the second columnar semiconductor layer upper semiconductor layer upper, Etchiba クを行い、前記第1の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、前記第2の柱状半導体層の周囲にコンタクト電極及びコンタクト配線を形成する第5工程を示す。 Performed click, the forming a gate electrode and a gate wire around the first columnar semiconductor layer, a fifth step of forming the contact electrode and the contact wires around the second columnar semiconductor layer.

図21に示すように、層間絶縁膜159を堆積する。 As shown in FIG. 21, depositing an interlayer insulating film 159. コンタクトストッパ膜を用いてもよい。 It may be used as a contact stopper film.

図22に示すように、化学機械研磨し、前記第1のダミーゲート117、119と前記第2のダミーゲート118と前記第3のダミーゲート137、139と前記第4のダミーゲート138との上部を露出する。 As shown in FIG. 22, chemical mechanical polishing, the upper portion of the first said dummy gate 117, 119 and the second dummy gate 118 third dummy gate 137, 139 and the fourth dummy gate 138 to expose. このとき、第3のダミーゲート137、139上部、第4のダミーゲート138上部の金属と半導体の化合物156、158、157を除去する。 At this time, the third dummy gate 137, 139 the top, a fourth dummy gate 138 top of the metal-semiconductor compound 156,158,157 removed.

図23に示すように、前記第1のダミーゲート117、119と前記第2のダミーゲート118と前記第3のダミーゲート137、139と前記第4のダミーゲート138とを除去する。 As shown in FIG. 23, is removed and the first said dummy gate 117, 119 and the second dummy gate 118 third dummy gate 137, 139 and the fourth dummy gate 138.

図24に示すように、前記第2の絶縁膜123、124、125、126、127、128と前記第4の絶縁膜140、141、142を除去する。 As shown in FIG. 24, removing said second insulating film 123,124,125,126,127,128 fourth insulating film 140, 141 and 142.

図25に示すように、ゲート絶縁膜160を前記第1の柱状シリコン層129、131、132、134の周囲と前記第2の柱状シリコン層130、133の周囲と前記サイドウォール145、146、147の内側に形成する。 As shown in FIG. 25, the the surrounding ambient and the second columnar silicon layer 130 and 133 of the first columnar silicon layer 129,131,132,134 gate insulating film 160 sidewall 145, 146, 147 to the formation of the inner side.

図26に示すように、前記第2の柱状シリコン層130、133の底部周辺のゲート絶縁膜160を除去するための第3のレジスト161を形成する。 As shown in FIG. 26, a third resist 161 to remove the second bottom around the gate insulating film 160 of the pillar-shaped silicon layer 130 and 133.

図27に示すように、前記第2の柱状シリコン層130、133の底部周辺のゲート絶縁膜160を除去する。 As shown in FIG. 27, removing the second bottom around the gate insulating film 160 of the pillar-shaped silicon layer 130 and 133. ゲート絶縁膜は分離され、ゲート絶縁膜162、163、164、165、166となる。 The gate insulating film is separated, the gate insulating film 162,163,164,165,166. また、等方性エッチングにより、ゲート絶縁膜164、165、166を除去してもよい。 Further, by isotropic etching may be removed gate insulating film 164,165,166.

図28に示すように、第3のレジスト161を除去する。 As shown in FIG. 28, to remove the third resist 161.

図29に示すように、金属167を堆積する。 As shown in FIG. 29, depositing metal 167.

図30に示すように、金属167のエッチバックを行い、前記第1の柱状シリコン層129、131、132、134の周囲にゲート電極168a、170a及びゲート配線168b、170bを形成し、前記第2の柱状シリコン層130、133の周囲にコンタクト電極169a及びコンタクト配線169bを形成する。 Figure 30 As shown, the etched back metal 167, the first gate electrode 168a surrounding the pillar-shaped silicon layer 129,131,132,134, 170a and the gate wiring 168b, to form a 170b, the second forming a contact electrode 169a and the contact wiring 169b around the pillar-shaped silicon layer 130, 133 of.

以上により、前記第4工程の後、層間絶縁膜を堆積し、化学機械研磨し、前記第1のダミーゲートと前記第2のダミーゲートと前記第3のダミーゲートと前記第4のダミーゲートとの上部を露出し、前記第1のダミーゲートと前記第2のダミーゲートと前記第3のダミーゲートと前記第4のダミーゲートとを除去し、前記第2の絶縁膜と前記第4の絶縁膜を除去し、ゲート絶縁膜を前記第1の柱状半導体層の周囲と前記第2の柱状半導体層の周囲と前記第5の絶縁膜の内側に形成し、前記第2の柱状半導体層の底部周辺のゲート絶縁膜を除去するための第3のレジストを形成し、前記第2の柱状半導体層の底部周辺の前記ゲート絶縁膜を除去し、第1の金属を堆積し、前記第1の柱状半導体層上部と前記第2の柱状半導体層上部を露出し、エ Thus, after the fourth step, an interlayer insulating film is deposited, and chemical mechanical polishing, wherein the first dummy gate and said second dummy gate and the third dummy gate and the fourth dummy gate insulation of the upper exposed, the first said dummy gate and said second dummy gate third dummy gate and to remove said fourth dummy gate, said second insulating film and the fourth membranes are removed and the gate insulating film is formed on the inner peripheral and the fifth insulating film around the second columnar semiconductor layer of the first columnar semiconductor layer, wherein the bottom of the second columnar semiconductor layer forming a third resist to remove the gate insulating film of the peripheral, wherein the gate insulating film is removed at the bottom periphery of the second columnar semiconductor layer, depositing a first metal, said first columnar exposing the second columnar semiconductor layer upper semiconductor layer upper, et チバックを行い、前記第1の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、前記第2の柱状半導体層の周囲にコンタクト電極及びコンタクト配線を形成する第5工程が示された。 Performed Chibakku, the forming a gate electrode and a gate wire around the first columnar semiconductor layer, a fifth step of forming the contact electrode and the contact wires around the second columnar semiconductor layer was demonstrated.

次に、前記第5工程の後、前記第1の柱状半導体層周囲と前記ゲート電極と前記ゲート配線上と、前記第2の柱状半導体層周囲と前記コンタクト電極と前記コンタクト配線上に第2のゲート絶縁膜を堆積し、第2の金属を堆積し、前記第1の柱状半導体層の上部と前記第2の柱状半導体層上部を露出し、前記第1の柱状半導体層上の前記第2のゲート絶縁膜を除去し、第3の金属を堆積し、前記第3の金属と前記第2の金属の一部をエッチングすることで、第2の金属が前記第1の柱状半導体層上部側壁を取り囲む第1のコンタクトと、前記第1のコンタクトの上部と前記第1の柱状半導体層上部とを接続する第2のコンタクトと、を形成する第6工程を示す。 Then, after the fifth step, the first columnar semiconductor layer surrounding the gate electrode and on the gate line, the second and the second columnar semiconductor layer surrounding said contact electrode on the contact wire the gate insulating film is deposited, depositing a second metal, the first to expose the upper and the second columnar semiconductor layer an upper portion of the pillar-shaped semiconductor layer, on the first columnar semiconductor layer and the second the gate insulating film is removed, depositing a third metal, by etching a portion of the third metal and the second metal, the second metal is the first columnar semiconductor layer upper sidewall surrounding shown a first contact, a second contact for connecting the upper and the first columnar semiconductor layer over the first contact, a sixth step of forming a.

図31に示すように、露出したゲート絶縁膜162、163、164、165、166を除去する。 As shown in FIG. 31, to remove the gate insulating film 162,163,164,165,166 exposed.

図32に示すように、第1の柱状シリコン層129、131、132、134周囲とゲート電極168a、170aとゲート配線168b、170b上と、第2の柱状シリコン層130、133周囲とコンタクト電極169aとコンタクト配線169b上に第2のゲート絶縁膜171を堆積する。 As shown in FIG. 32, the first columnar silicon layer 129,131,132,134 surrounding the gate electrode 168a, 170a and the gate wiring 168b, and the 170b, a second columnar silicon layers 130 and 133 around the contact electrode 169a and depositing a second gate insulating film 171 on the contact wire 169b.

図33に示すように、コンタクト電極169a及び前記コンタクト配線169b上の少なくとも一部の第2のゲート絶縁膜171を除去するための第4のレジスト172を形成する。 As shown in FIG. 33, a fourth resist 172 to remove the second gate insulating film 171 at least a portion of the contact electrode 169a and the contact wiring 169b.

図34に示すように、コンタクト電極169a及び前記コンタクト配線169b上の少なくとも一部の第2のゲート絶縁膜171を除去する。 As shown in FIG. 34, to remove the second gate insulating film 171 at least a portion of the contact electrode 169a and the contact wiring 169b. 第2のゲート絶縁膜171は分離され、第2のゲート絶縁膜173、174、175、176、177となる。 The second gate insulating film 171 is separated, the second gate insulating film 173,174,175,176,177. また、等方性エッチングにより、第2のゲート絶縁膜175、176、177を除去してもよい。 Further, by isotropic etching may remove the second gate insulating film 175,176,177.

コンタクト形成のために、第1のゲート絶縁膜の膜厚分と第2のゲート絶縁膜の膜厚分エッチングすればよく、深いコンタクト孔を形成する工程が不要となる。 For contact formation may be the film thickness amount and thickness partial etching of the second gate insulating film of the first gate insulating film, forming a deep contact hole is not required.

図35に示すように、第4のレジスト172を除去する。 As shown in FIG. 35, to remove the fourth resist 172.

図36に示すように、第2の金属178を堆積する。 As shown in FIG. 36, depositing a second metal 178. 第2の金属178の金属の仕事関数は、トランジスタがn型のときは、4.0eVから4.2eVの間であることが好ましい。 Work function of the metal of the second metal 178, when the transistor is an n-type, is preferably between 4.0eV of 4.2 eV. また、第2の金属178の仕事関数は、トランジスタがp型のときは、5.0eVから5.2eVの間であることを特徴とすることが好ましい。 Further, the work function of the second metal 178, when the transistor is a p-type, it is preferably characterized in that is between 5.0eV of 5.2 eV.

図37に示すように、第2の金属178のエッチバックを行い、第1の柱状シリコン層129、131、132、134の上部と第2の柱状シリコン層130、133上部を露出する。 As shown in FIG. 37, etched back of the second metal 178, to expose the top and second columnar silicon layers 130 and 133 above the first columnar silicon layer 129,131,132,134. このとき、第2の金属178は、第2の金属線179、180、181となる At this time, the second metal 178, a second metal wire 179,180,181

図38に示すように、露出した第1の柱状シリコン層129、131、132、134上の第2のゲート絶縁膜173、174を除去する。 As shown in FIG. 38, to remove the second gate insulating film 173 and 174 on the first columnar silicon layer 129,131,132,134 exposed.

図39に示すように、第3の金属182を堆積する。 As shown in FIG. 39, depositing a third metal 182. 第3の金属182は第2の金属178と同じ金属でもよい。 The third metal 182 may be the same metal as the second metal 178.

図40に示すように、第3の金属182をエッチバックし、第3の金属線183、184、185を形成する。 As shown in FIG. 40, a third metal 182 is etched back to form a third metal lines 183,184,185.

図41に示すように、第2の金属線179、180、181及び第3の金属線183、184、185に直交する第5のレジスト186、187を形成する。 As shown in FIG. 41, to form a fifth resist 186 and 187 perpendicular to the second metal lines 179,180,181 and third metal lines 183,184,185.

図42に示すように、第2の金属線179、180、181及び第3の金属線183、184、185をエッチングし、第1のコンタクト179a、179b、181a、181b、第2のコンタクト183a、183b、185a、185b、第3のコンタクト180a、180b、第4のコンタクト184a、184bを形成する。 As shown in FIG. 42, the second metal lines 179,180,181 and third metal lines 183,184,185 etched, the first contact 179a, 179b, 181a, 181b, the second contact 183a, 183b, formed 185a, 185b, a third contact 180a, 180b, the fourth contacts 184a, a 184b.

図43に示すように、第5のレジスト186、187を除去する。 As shown in FIG. 43, to remove the fifth resist 186.

以上により、前記第5工程の後、前記第1の柱状半導体層周囲と前記ゲート電極と前記ゲート配線上と、前記第2の柱状半導体層周囲と前記コンタクト電極と前記コンタクト配線上に第2のゲート絶縁膜を堆積し、第2の金属を堆積し、前記第1の柱状半導体層の上部と前記第2の柱状半導体層上部を露出し、前記第1の柱状半導体層上の前記第2のゲート絶縁膜を除去し、第3の金属を堆積し、前記第3の金属と前記第2の金属の一部をエッチングすることで、第2の金属が前記第1の柱状半導体層上部側壁を取り囲む第1のコンタクトと、前記第1のコンタクトの上部と前記第1の柱状半導体層上部とを接続する第2のコンタクトと、を形成する第6工程が示された。 Thus, after the fifth step, the first columnar semiconductor layer surrounding the gate electrode and on the gate line, the second and the second columnar semiconductor layer surrounding said contact electrode on the contact wire the gate insulating film is deposited, depositing a second metal, the first to expose the upper and the second columnar semiconductor layer an upper portion of the pillar-shaped semiconductor layer, on the first columnar semiconductor layer and the second the gate insulating film is removed, depositing a third metal, by etching a portion of the third metal and the second metal, the second metal is the first columnar semiconductor layer upper sidewall a first contact surrounding, sixth step of forming a second contact for connecting the upper and the first columnar semiconductor layer over the first contact is shown.

次に、前記第6工程の後、第2の層間絶縁膜を堆積し、コンタクト孔を形成し、第4の金属と窒化膜を堆積し、前記第2の層間絶縁膜上の前記第4の金属と窒化膜とを除去することで、前記コンタクト孔内部に、柱状窒化膜層と、前記柱状窒化膜層底部と前記柱状窒化膜層とを取り囲む下部電極を形成し、前記第2の層間絶縁膜をエッチバックし、前記柱状窒化膜層を取り囲む前記下部電極上部を露出し、露出した前記柱状窒化膜層を取り囲む前記下部電極上部を除去し、前記柱状窒化膜層を取り囲み、前記下部電極に接続するように抵抗が変化する膜を堆積し、前記抵抗が変化する膜をエッチングし、前記柱状窒化膜層上部にサイドウォール状に残存させ、前記抵抗が変化する膜を取り囲むようリセットゲート絶縁膜を形成し、リセットゲ Then, after the sixth step, depositing a second interlayer insulating film, forming a contact hole, depositing a fourth metal nitride film, the fourth on the second interlayer insulating film by removing the metal and a nitride film, inside the contact hole, and the columnar nitride layer, forming a lower electrode surrounding the said columnar nitride layer and the columnar nitride layer bottom, the second interlayer insulating film is etched back, the exposed lower electrode upper surrounding the pillar-shaped nitride layer, removing the lower electrode upper surrounding the pillar-shaped nitride layer exposed, surrounds the columnar nitride layer, the lower electrode depositing a film whose resistance changes so as to connect said resistance is etched film that changes, the columnar nitride layer upper is left in a sidewall shape, the reset gate so that the resistance surrounding the film varies insulating film to form, Risettoge トを形成する第7工程を示す。 A seventh step of forming the door.

図44に示すように、第2の層間絶縁膜194を堆積する。 As shown in FIG. 44, depositing a second interlayer insulating film 194.

図45に示すように、コンタクト孔を形成するための第6のレジスト195を形成する。 As shown in FIG. 45, a resist 195 of the sixth to form a contact hole.

図46に示すように、コンタクト孔196、197、198、199を形成する。 As shown in FIG. 46, to form a contact hole 196,197,198,199.

図47に示すように、第6のレジスト195を剥離する。 As shown in FIG. 47, the resist is removed 195 of the sixth.

図48に示すように、第4の金属200を堆積する。 As shown in FIG. 48, depositing a fourth metal 200. 第4の金属200は、窒化チタンが好ましい。 Fourth metal 200, a titanium nitride is preferred.

図49に示すように、窒化膜201を堆積する。 As shown in FIG. 49, depositing a nitride film 201.

図50に示すように、窒化膜201をエッチバックし、第2の層間絶縁膜194上の窒化膜201を除去する。 As shown in FIG. 50, the nitride film 201 is etched back to remove the nitride film 201 on the second interlayer insulating film 194. このとき、柱状窒化膜層202、203、204,205が形成される。 At this time, columnar nitride layer 202, 203, 204, 205 are formed.

図51に示すように、第2の層間絶縁膜194上の第4の金属200を除去する。 As shown in FIG. 51, to remove the fourth metal 200 on the second interlayer insulating film 194. 前記柱状窒化膜層202、203、204,205底部と前記柱状窒化膜層202、203、204,205とを取り囲む下部電極206、207、208、209となる。 A lower electrode 206, 207, 208 and 209 surrounding the said columnar nitride layer 202, 203, 204, 205 bottom and the columnar nitride layer 202, 203, 204, 205.

図52に示すように、第2の層間絶縁膜194をエッチバックし、柱状窒化膜層202、203、204,205を取り囲む下部電極206、207、208、209上部を露出する。 As shown in FIG. 52, the second interlayer insulating film 194 is etched back to expose the lower electrode 206, 207, 208 and 209 the upper surrounding the pillar-shaped nitride layer 202, 203, 204, 205.

図53に示すように、露出した柱状窒化膜層202、203、204,205を取り囲む下部電極206、207、208、209上部を除去する。 As shown in FIG. 53, to remove the lower electrode 206, 207, 208 and 209 the upper surrounding the pillar-shaped nitride layer 202, 203, 204, 205 exposed.

図54に示すように、第2の層間絶縁膜194をエッチバックし、柱状窒化膜層202、203、204,205を取り囲む下部電極206、207、208、209上部を露出する。 As shown in FIG. 54, the second interlayer insulating film 194 is etched back to expose the lower electrode 206, 207, 208 and 209 the upper surrounding the pillar-shaped nitride layer 202, 203, 204, 205. 図53工程の後、下部電極206、207、208、209上部が露出していれば、この工程は不要である。 After 53 steps, if the exposed lower electrode 206, 207, 208 and 209 the top, this step is unnecessary.

図55に示すように、柱状窒化膜層202、203、204,205を取り囲み前記下部電極206、207、208、209に接続するように抵抗が変化する膜210を堆積する。 As shown in FIG. 55, to deposit a film 210 whose resistance changes so as to connect to the lower electrode 206, 207, 208 and 209 surrounding the pillar-shaped nitride layer 202, 203, 204, 205. 抵抗が変化する膜210は、カルコゲナイドガラス(GST:Ge2Sb2Te5)といった相変化膜が好ましい。 Film 210 whose resistance changes, chalcogenide glass (GST: Ge2Sb2Te5) phase-change film such is preferable.

図56に示すように、抵抗が変化する膜210をエッチングし、柱状窒化膜層202、203、204,205上部にサイドウォール状に残存させる。 As shown in FIG. 56, resistance is etched film 210 changes, to leave the sidewall shape of the columnar nitride layer 202, 203, 204, 205 top. 抵抗が変化する膜210は、分離され、抵抗が変化する膜211、212、213、214となる。 Film 210 whose resistance changes are separated, a membrane 211, 212, 213 and 214 whose resistance changes. また、下部電極206、207、208、209上部側壁に、抵抗が変化する膜215、216、217、218として残存してもよい。 Further, the lower electrode 206, 207, 208 and 209 upper sidewall, the resistance may remain as membrane 215,216,217,218 changes.

図57に示すように、リセットゲート絶縁膜219を堆積し、リセットゲートとなる金属220を堆積する。 As shown in FIG. 57, it is deposited a reset gate insulating film 219, depositing a metal 220 serving as a reset gate. リセットゲート絶縁膜219は窒化膜が好ましい。 Reset gate insulating film 219 is a nitride film is preferable. また、金属220は、窒化チタンが好ましい。 The metal 220, a titanium nitride is preferred.

図58に示すように、金属220をエッチバックする。 As shown in FIG. 58, etching back the metal 220.

図59に示すように、窒化膜221を堆積する。 As shown in FIG. 59, depositing a nitride film 221.

図60に示すように、リセットゲートを形成するための第7のレジスト222、223を形成する。 As shown in FIG. 60, to form a seventh resist 222 and 223 for forming a reset gate.

図61に示すように、窒化膜221をエッチングする。 As shown in FIG. 61, etching the nitride film 221. 窒化膜221は分離され、窒化膜221a、221bとなる。 Nitride film 221 is separated, consisting nitride film 221a, and 221b.

図62に示すように、第7のレジスト222、223と窒化膜221a、221bをマスクとして金属220をエッチングし、リセットゲート220a、220bを形成する。 As shown in FIG. 62, the seventh resist 222, 223 and the nitride film 221a, 221b of the metal 220 is etched using as a mask to form a reset gate 220a, 220b.

図63に示すように、第7のレジスト222、223を除去する。 As shown in FIG. 63, to remove the seventh resist 222.

図64に示すように、第3の層間絶縁膜224を堆積する。 As shown in FIG. 64, depositing a third interlayer insulating film 224.

図65に示すように、第3の層間絶縁膜224を平坦化し、抵抗が変化する膜211、212、213、214上部を露出する。 As shown in FIG. 65, a third interlayer insulating film 224 is planarized, resistance to expose the membrane 211, 212, 213, 214 upper change.

図66に示すように、金属225を堆積する。 As shown in FIG. 66, depositing metal 225.

図67に示すように、ビット線を形成するため第8のレジスト226、227を形成する。 As shown in FIG. 67, a resist 226 and 227 of the eighth to form a bit line.

図68に示すように、金属225をエッチングし、ビット線225a、225bを形成する。 As shown in FIG. 68, the metal 225 is etched, the bit line 225a, to form a 225b.

図69に示すように、第8のレジスト226、227を除去する。 As shown in FIG. 69, the resist is removed 226 and 227 of the eighth.

以上により、前記第6工程の後、第2の層間絶縁膜を堆積し、コンタクト孔を形成し、第4の金属と窒化膜を堆積し、前記第2の層間絶縁膜上の前記第4の金属と窒化膜とを除去することで、前記コンタクト孔内部に、柱状窒化膜層と、前記柱状窒化膜層底部と前記柱状窒化膜層とを取り囲む下部電極を形成し、前記第2の層間絶縁膜をエッチバックし、前記柱状窒化膜層を取り囲む前記下部電極上部を露出し、露出した前記柱状窒化膜層を取り囲む前記下部電極上部を除去し、前記柱状窒化膜層を取り囲み、前記下部電極に接続するように抵抗が変化する膜を堆積し、前記抵抗が変化する膜をエッチングし、前記柱状窒化膜層上部にサイドウォール状に残存させ、前記抵抗が変化する膜を取り囲むようリセットゲート絶縁膜を形成し、リセ By the above, after the sixth step, depositing a second interlayer insulating film, forming a contact hole, depositing a fourth metal nitride film, the fourth on the second interlayer insulating film by removing the metal and a nitride film, inside the contact hole, and the columnar nitride layer, forming a lower electrode surrounding the said columnar nitride layer and the columnar nitride layer bottom, the second interlayer insulating film is etched back, the exposed lower electrode upper surrounding the pillar-shaped nitride layer, removing the lower electrode upper surrounding the pillar-shaped nitride layer exposed, surrounds the columnar nitride layer, the lower electrode depositing a film whose resistance changes so as to connect said resistance is etched film that changes, the columnar nitride layer upper is left in a sidewall shape, the reset gate so that the resistance surrounding the film varies insulating film to form, Lise トゲートを形成する第7工程が示された。 Seventh step of forming a Togeto showed.

以上により、本発明の実施形態に係る半導体装置の構造を形成するための製造工程が示された。 Thus, the manufacturing process for forming a structure of a semiconductor device according to an embodiment of the present invention is shown.

なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。 The present invention, without departing from the broader spirit and scope of the present invention are intended to be enabling various embodiments and modifications. また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。 Further, the embodiments described above are for explaining an embodiment of the present invention and are not intended to limit the scope of the present invention.

例えば、上記実施例において、p型(p 型を含む。)とn型(n 型を含む。)とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。 For example, a semiconductor in the above embodiment, obtained a method of manufacturing a p-type (p + -type including.) And n-type (n + -type including.) And a semiconductor device which has the opposite conductivity type, respectively, and, thereby device is also included in the technical scope of the present invention.

[付記1] [Appendix 1]
第1の柱状半導体層と、 A first columnar semiconductor layer,
前記第1の柱状半導体層の周囲に形成された第1のゲート絶縁膜と、 A first gate insulating film formed around the first columnar semiconductor layer,
前記第1のゲート絶縁膜の周囲に形成された金属からなるゲート電極と、 A gate electrode made of a metal formed around the first gate insulating film,
前記ゲート電極に接続された金属からなるゲート配線と、 And the gate wiring made of metal that is connected to the gate electrode,
前記第1の柱状半導体層上部の周囲に形成された第2のゲート絶縁膜と、 A second gate insulating film formed around the first columnar semiconductor layer upper,
前記第2のゲート絶縁膜の周囲に形成された第2の金属からなる第1のコンタクトと、 A first contact of a second metal formed on the periphery of the second gate insulating film,
前記第1のコンタクトの上部と前記第1の柱状半導体層の上部とを接続する第3の金属からなる第2のコンタクトと、 And the second contact comprising a third metal connecting the upper portion of the upper and the first columnar semiconductor layer of the first contact,
前記第1の柱状半導体層の下部に形成された第2の拡散層と、 A second diffusion layer formed in the lower portion of the first columnar semiconductor layer,
前記第2のコンタクト上に形成された柱状絶縁体層と、 A columnar insulator layer formed on said second contact,
前記柱状絶縁体層の上部の周囲に形成された抵抗が変化する膜と、 A film resistor formed around the top of the columnar insulator layer changes,
前記柱状絶縁体層の下部の周囲に形成され、前記抵抗が変化する膜と接続する下部電極と、 A lower electrode said is formed around the lower portion of the pillar-shaped insulator layer and is connected to the film the resistance is changed,
前記抵抗が変化する膜を取り囲むリセットゲート絶縁膜と、 A reset gate insulating film surrounding the film the resistance is changed,
前記リセットゲート絶縁膜を取り囲むリセットゲートと、 A reset gate surrounding the reset gate insulating film,
を有し、 Have,
前記第2のコンタクトと前記下部電極とは電気的に接続していることを特徴とする半導体装置。 Wherein a are electrically connected to the lower electrode and the second contact.
[付記2] [Appendix 2]
前記柱状絶縁体層は窒化膜からなり、前記柱状絶縁体層と前記第2のコンタクトの間にさらに前記下部電極を有することを特徴とする付記1に記載の半導体装置。 The columnar insulator layer is made of nitride film, a semiconductor device according to Note 1, further comprising the lower electrode between the second contact and the columnar insulator layer.
[付記3] [Appendix 3]
前記リセットゲートは、窒化チタンからなることを特徴とする付記1に記載の半導体装置。 The reset gate semiconductor device according to Appendix 1, characterized in that it consists of titanium nitride.
[付記4] [Appendix 4]
前記リセットゲート絶縁膜は、窒化膜からなることを特徴とする付記1に記載の半導体装置。 The reset gate insulating film, a semiconductor device according to Appendix 1, characterized in that a nitride film.
[付記5] [Appendix 5]
前記下部電極は、窒化チタンからなることを特徴とする付記2に記載の半導体装置。 The lower electrode, the semiconductor device according to Appendix 2, characterized in that it consists of titanium nitride.
[付記6] [Appendix 6]
前記リセットゲートに電流を流すことにより、前記抵抗が変化する膜のリセットを行うことを特徴とする付記1に記載の半導体装置。 The semiconductor device according to Note 1, characterized in that by supplying a current to the reset gate, to reset the film the resistance changes.
[付記7] [Appendix 7]
前記第1のコンタクトの前記第2の金属の仕事関数は、4.0eVから4.2eVの間であることを特徴とする付記1または2に記載の半導体装置。 The work function of the second metal of the first contact, the semiconductor device according to Appendix 1 or 2, characterized in that is between 4.0eV of 4.2 eV.
[付記8] [Appendix 8]
前記第1のコンタクトの前記第2の金属の仕事関数は、5.0eVから5.2eVの間であることを特徴とする付記1または2に記載の半導体装置。 The work function of the second metal of the first contact, the semiconductor device according to Appendix 1 or 2, characterized in that is between 5.0eV of 5.2 eV.
[付記9] [Appendix 9]
半導体基板上に形成されたフィン状半導体層と、 A fin-shaped semiconductor layer formed on a semiconductor substrate,
前記フィン状半導体層の周囲に形成された第1の絶縁膜と、 A first insulating film formed on the periphery of the fin-shaped semiconductor layer,
前記フィン状半導体層上に形成された前記第1の柱状半導体層と、 Said first columnar semiconductor layer formed on the fin-shaped semiconductor layer,
前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記第1のゲート絶縁膜と、 Said first gate insulating film formed around the bottom of the gate wiring and the gate electrode,
を有し、 Have,
前記ゲート配線は前記フィン状半導体層に直交する方向に延在し、 The gate line extends in a direction perpendicular to said fin-shaped semiconductor layer,
前記第2の拡散層は前記フィン状半導体層に更に形成されることを特徴とする付記1に記載の半導体装置。 The semiconductor device according to Note 1, wherein the second diffusion layer is characterized by being further formed on the fin-shaped semiconductor layer.
[付記10] [Appendix 10]
前記第2の拡散層は前記半導体基板に更に形成されることを特徴とする付記9に記載の半導体装置。 The semiconductor device according to Note 9, wherein the second diffusion layer is characterized by being further formed on the semiconductor substrate.
[付記11] [Appendix 11]
前記第2の拡散層に電気的に接続される前記ゲート配線に平行なコンタクト配線を有することを特徴とする付記9または10のいずれか一つに記載の半導体装置。 The semiconductor device according to any one of Appendices 9 or 10 characterized by having parallel contact wires to the gate wiring electrically connected to said second diffusion layer.
[付記12] [Appendix 12]
前記半導体基板上に形成された前記フィン状半導体層と、 And the fin-shaped semiconductor layer formed on the semiconductor substrate,
前記フィン状半導体層の周囲に形成された前記第1の絶縁膜と、 Said first insulating film formed on the periphery of the fin-shaped semiconductor layer,
前記フィン状半導体層上に形成された第2の柱状半導体層と、 A second columnar semiconductor layer formed on the fin-shaped semiconductor layer,
前記第2の柱状半導体層の周囲に形成された金属からなるコンタクト電極と、 A contact electrode made of metal formed around the second columnar semiconductor layer,
前記コンタクト電極に接続された前記フィン状半導体層に直交する方向に延在する金属からなる前記コンタクト配線と、 And the contact wiring made of a metal extending in a direction perpendicular to the fin-shaped semiconductor layer connected to the contact electrode,
前記フィン状半導体層と前記第2の柱状半導体層の下部に形成された前記第2の拡散層と、 And the second diffusion layer formed on the lower portion of the second columnar semiconductor layer and the fin-shaped semiconductor layer,
を有し、 Have,
前記コンタクト電極は前記第2の拡散層と接続することを特徴とする付記11に記載の半導体装置。 The contact electrode semiconductor device according to Note 11, characterized in that connected to said second diffusion layer.
[付記13] [Appendix 13]
前記ゲート電極の外側の幅と前記ゲート配線の幅は同じであって、 Width of the outer width and the gate line of the gate electrode is the same,
前記フィン状半導体層に直交する方向の前記第1の柱状半導体層の幅は前記フィン状半導体層に直交する方向の前記フィン状半導体層の幅と同じであることを特徴とする付記9、10、11、12のいずれか一つに記載の半導体装置。 Appendix width of the first columnar semiconductor layer in the direction perpendicular to the fin-shaped semiconductor layer is characterized by the same as the width of the fin-shaped semiconductor layer in the direction perpendicular to the fin-shaped semiconductor layers 9 and 10 the semiconductor device according to any one of 11 and 12.
[付記14] [Appendix 14]
前記第2の柱状半導体層と前記コンタクト電極との間に形成された前記第1のゲート絶縁膜を有することを特徴とする付記12に記載の半導体装置。 The semiconductor device according to Note 12, characterized in that it comprises a first gate insulating film formed between the contact electrode and the second columnar semiconductor layer.
[付記15] [Appendix 15]
前記フィン状半導体層に直交する方向の前記第2の柱状半導体層の幅は前記フィン状半導体層に直交する方向の前記フィン状半導体層の幅と同じであることを特徴とする付記12に記載の半導体装置。 Width of the second columnar semiconductor layer in the direction perpendicular to the fin-shaped semiconductor layer according to Note 12, wherein the the same as the width of the fin-shaped semiconductor layer in the direction perpendicular to the fin-shaped semiconductor layer semiconductor device.
[付記16] [Appendix 16]
前記コンタクト電極と前記コンタクト配線の周囲に形成された前記第1のゲート絶縁膜を有することを特徴とする付記14に記載の半導体装置。 The semiconductor device according to Note 14, characterized in that it comprises a first gate insulating film formed around the contact electrode and the contact wiring.
[付記17] [Appendix 17]
前記コンタクト電極の外側の幅と前記コンタクト配線の幅は同じであることを特徴とする付記12に記載の半導体装置。 The semiconductor device according to Note 12, wherein the width of the outer width and the contact wiring of the contact electrode is the same.
[付記18] [Appendix 18]
半導体基板上に形成された前記第1の柱状半導体層と、 Said first columnar semiconductor layer formed on a semiconductor substrate,
前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記第1のゲート絶縁膜と、を有し、 Anda first gate insulating film formed around the bottom of the gate wiring and the gate electrode,
前記第2の拡散層は前記半導体基板に更に形成されることを特徴とする付記1に記載の半導体装置。 The semiconductor device according to Note 1, wherein the second diffusion layer is characterized by being further formed on the semiconductor substrate.
[付記19] [Appendix 19]
半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第1の絶縁膜を形成する第1工程と、 A first step of forming a fin-shaped semiconductor layer on a semiconductor substrate, a first insulating film around the fin-shaped semiconductor layer,
前記第1工程の後、第1の柱状半導体層と第1のポリシリコンによる第1のダミーゲートと第2の柱状半導体層と前記第1のポリシリコンによる第2のダミーゲートを形成する第2工程と、 After the first step, the second forming a second dummy gate of the first dummy gate and said first polysilicon and the second columnar semiconductor layer by a first columnar semiconductor layer and the first polysilicon and a step,
前記第2工程の後、前記第1のダミーゲートと前記第1の柱状半導体層と前記第2のダミーゲートと前記第2の柱状半導体層の側壁に、第3のダミーゲートと第4のダミーゲートを形成する第3工程と、 After the second step, the side wall of the first dummy gate and the first columnar semiconductor layer and the second dummy gate and the second columnar semiconductor layer, the third dummy gate and the fourth dummy a third step of forming a gate,
前記第3工程の後、前記フィン状半導体層上部と前記第1の柱状半導体層下部と前記第2の柱状半導体層下部に第2の拡散層を形成する第4工程と、 After the third step, a fourth step of forming a second diffusion layer on the second columnar semiconductor layer lower and the fin-shaped semiconductor layer upper and the first columnar semiconductor layer below,
前記第4工程の後、層間絶縁膜を堆積し、前記第1のダミーゲートと前記第2のダミーゲートと前記第3のダミーゲートと前記第4のダミーゲートとの上部を露出し、前記第1のダミーゲートと前記第2のダミーゲートと前記第3のダミーゲートと前記第4のダミーゲートとを除去し、第1のゲート絶縁膜を前記第1の柱状半導体層の周囲と前記第2の柱状半導体層の周囲に形成し、前記第2の柱状半導体層の底部周辺の前記第1のゲート絶縁膜を除去し、第1の金属を堆積し、前記第1の柱状半導体層上部と前記第2の柱状半導体層上部を露出し、前記第1の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、前記第2の柱状半導体層の周囲にコンタクト電極及びコンタクト配線を形成する第5工程と、 After the fourth step, an interlayer insulating film is deposited, to expose the upper portion of said first dummy gate and the second dummy gate and the third dummy gate and the fourth dummy gate, said first removing the first dummy gate and the second dummy gate and the third dummy gate and said fourth dummy gate, wherein the first gate insulating film and around the first columnar semiconductor layer and the second of formed around the columnar semiconductor layer, wherein the second removal of the first gate insulating film of the peripheral bottom portion of the pillar-shaped semiconductor layer, depositing a first metal, the said first columnar semiconductor layer upper exposing the second columnar semiconductor layer upper, fifth forming the around the first columnar semiconductor layer forming a gate electrode and the gate wiring, the contact electrode and the contact wires around the second columnar semiconductor layer and a step,
前記第5工程の後、前記第1の柱状半導体層周囲と前記ゲート電極と前記ゲート配線上と、前記第2の柱状半導体層周囲と前記コンタクト電極と前記コンタクト配線上に第2のゲート絶縁膜を堆積し、第2の金属を堆積し、前記第1の柱状半導体層の上部と前記第2の柱状半導体層上部を露出し、前記第1の柱状半導体層上の前記第2のゲート絶縁膜を除去し、第3の金属を堆積し、前記第3の金属と前記第2の金属の一部をエッチングすることで、前記第2の金属が前記第1の柱状半導体層上部側壁を取り囲む第1のコンタクトと、前記第1のコンタクトの上部と前記第1の柱状半導体層上部とを接続する第2のコンタクトと、を形成する第6工程と、 After the fifth step, the first columnar semiconductor layer surrounding the gate electrode and on the gate line, the second gate insulating film and the second columnar semiconductor layer surrounding said contact electrode on the contact wire deposited, depositing a second metal, said first upper and exposing the second columnar semiconductor layer an upper portion of the pillar-shaped semiconductor layer, the first and the second gate insulating film on the pillar-shaped semiconductor layer was removed, depositing a third metal, by etching a portion of the third metal and the second metal, the second metal surrounds the first columnar semiconductor layer upper sidewall a first contact, a second contact for connecting the upper and the first columnar semiconductor layer over the first contact, and a sixth step of forming a
前記第6工程の後、第2の層間絶縁膜を堆積し、前記第2のコンタクト上にコンタクト孔を形成し、第4の金属と窒化膜を堆積し、 After the sixth step, depositing a second interlayer insulating film, forming a contact hole on the second contact, depositing a fourth metal and a nitride film,
前記第2の層間絶縁膜上の前記第4の金属と前記窒化膜とを除去することで、前記コンタクト孔内部に、柱状窒化膜層と、前記柱状窒化膜層底部と前記柱状窒化膜層とを取り囲む下部電極を形成し、 By removing said nitride layer and said fourth metal on the second interlayer insulating film, the inside of the contact hole, and the columnar nitride layer, and the columnar nitride layer bottom and the columnar nitride layer forming a lower electrode surrounding the,
前記第2の層間絶縁膜をエッチバックし、前記柱状窒化膜層を取り囲む前記下部電極上部を露出し、 The second interlayer insulating film is etched back to expose the lower electrode upper surrounding the pillar-shaped nitride layer,
露出した前記柱状窒化膜層を取り囲む前記下部電極上部を除去し、 The lower electrode upper surrounding the exposed the columnar nitride layer is removed,
前記柱状窒化膜層を取り囲み、前記下部電極に接続するように抵抗が変化する膜を堆積し、 The surrounding columnar nitride layer, depositing a film whose resistance changes so as to connect to the lower electrode,
前記抵抗が変化する膜をエッチングし、前記柱状窒化膜層上部にサイドウォール状に残存させ、 The resistance is etched film that changes, is left in a sidewall shape on the columnar nitride layer upper,
前記抵抗が変化する膜を取り囲むようリセットゲート絶縁膜を形成し、リセットゲートを形成する第7工程を有することを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device, characterized in that it comprises a seventh step of the resistor forms a reset gate insulating film to surround the film changes, forming a reset gate.
[付記20] [Appendix 20]
前記第2工程において、 In the second step,
前記フィン状半導体層の周囲に第2の絶縁膜を形成し、 A second insulating film is formed around the fin-shaped semiconductor layer,
前記第2の絶縁膜の上に前記第1のポリシリコンを堆積し平坦化し、 The first polysilicon and planarized deposited on the second insulating film,
前記ゲート配線と前記第1の柱状半導体層と第1のコンタクト配線と前記第2の柱状半導体層を形成するための第2のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、 The second resist for forming the second columnar semiconductor layer and the gate line and the first columnar semiconductor layer and the first contact wire, in the direction perpendicular to the direction of the fin-shaped semiconductor layer formed,
前記第1のポリシリコンと前記第2の絶縁膜と前記フィン状半導体層をエッチングすることにより、 By etching the fin-shaped semiconductor layer and the second insulating film and the first polysilicon,
前記第1の柱状半導体層と前記第1のポリシリコンによる前記第1のダミーゲートと前記第2の柱状半導体層と前記第1のポリシリコンによる前記第2のダミーゲートを形成することを特徴とする付記19に記載の半導体装置の製造方法。 And characterized by forming the first columnar semiconductor layer and the first said of polysilicon first dummy gate and said by the first polysilicon and the second columnar semiconductor layer and the second dummy gate the method of manufacturing a semiconductor device according to note 19.
[付記21] [Supplementary Note 21]
前記第2の絶縁膜の上に前記第1のポリシリコンを堆積し平坦化後、前記第1のポリシリコン上に第3の絶縁膜を形成することをさらに含むことを特徴とする付記20に記載の半導体装置の製造方法。 After deposition and planarizing the first polysilicon on the second insulating film, in appendix 20, further comprising forming a third insulating film on the first poly on silicon the method of manufacturing a semiconductor device according.
[付記22] [Appendix 22]
前記第2工程の後、前記第1の柱状半導体層と前記第2の柱状半導体層と前記第1のダミーゲートと前記第2のダミーゲートの周囲に第4の絶縁膜を形成し、前記第4の絶縁膜の周囲に第2のポリシリコンを堆積し、エッチングをすることにより、前記第1のダミーゲートと前記第1の柱状半導体層と前記第2のダミーゲートと前記第2の柱状半導体層の側壁に残存させ、前記第3のダミーゲートと前記第4のダミーゲートを形成する第3工程を有することを特徴とする付記20に記載の半導体装置の製造方法。 After the second step, a fourth insulating film is formed around the first columnar semiconductor layer wherein the second columnar semiconductor layer and the first dummy gate second dummy gate, said first a second polysilicon is deposited around the fourth insulating film, by etching, wherein the first dummy gate and wherein the first columnar semiconductor layer and the second dummy gate the second columnar semiconductor is left on the side walls of the layer, a method of manufacturing a semiconductor device according to note 20, characterized in that it comprises a third step of forming the third dummy gate and the fourth dummy gate.
[付記23] [Appendix 23]
前記フィン状半導体層上部と前記第1の柱状半導体層下部と前記第2の柱状半導体層下部に前記第2の拡散層を形成し、前記第3のダミーゲートと前記第4のダミーゲートとの周囲に、第5の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第5の絶縁膜からなるサイドウォールを形成し、前記第2の拡散層上に金属と半導体の化合物を形成する第4工程を有することを特徴とする付記22に記載の半導体装置の製造方法。 Wherein forming a fin-shaped semiconductor layer upper and the second diffusion layer of the first columnar semiconductor layer under the said second columnar semiconductor layer lower, and the third dummy gate and the fourth dummy gate around, the fifth insulating film is formed, and etching, is left in a sidewall shape, said fifth sidewalls form made of an insulating film, the second diffusion layer the metal-semiconductor compound on the method of manufacturing a semiconductor device according to note 22, characterized in that it comprises a fourth step of forming a.
[付記24] [Appendix 24]
前記第4工程の後、層間絶縁膜を堆積し、化学機械研磨し、前記第1のダミーゲートと前記第2のダミーゲートと前記第3のダミーゲートと前記第4のダミーゲートとの上部を露出し、前記第1のダミーゲートと前記第2のダミーゲートと前記第3のダミーゲートと前記第4のダミーゲートとを除去し、前記第2の絶縁膜と前記第4の絶縁膜を除去し、前記第1のゲート絶縁膜を前記第1の柱状半導体層の周囲と前記第2の柱状半導体層の周囲と前記第5の絶縁膜の内側に形成し、前記第2の柱状半導体層の底部周辺の前記第1のゲート絶縁膜を除去するための第3のレジストを形成し、前記第2の柱状半導体層の底部周辺の前記第1のゲート絶縁膜を除去し、前記第1の金属を堆積し、前記第1の柱状半導体層上部と前記第2の柱状半導体 After the fourth step, an interlayer insulating film is deposited, and chemical mechanical polishing, the upper portion of said first dummy gate and the second dummy gate and the third dummy gate and the fourth dummy gate exposed, removing the first dummy gate and to remove the said second dummy gate and the third dummy gate fourth dummy gate, said second insulating film and the fourth insulating film and, the first gate insulating film formed on the inner peripheral and the fifth insulating film around the second columnar semiconductor layer of the first columnar semiconductor layer, the second columnar semiconductor layer bottom to form a third resist to remove the first gate insulating film of the peripheral, removing the first gate insulating film of the bottom periphery of the second pillar-shaped semiconductor layer, the first metal deposited, the second columnar semiconductor and the first columnar semiconductor layer upper 上部を露出し、エッチバックを行い、前記第1の柱状半導体層の周囲に前記ゲート電極及び前記ゲート配線を形成し、前記第2の柱状半導体層の周囲に前記コンタクト電極及び前記コンタクト配線を形成する第5工程と、を有することを特徴とする付記23に記載の半導体装置の製造方法。 Exposing the top, etched back, forming the first to form the gate electrode and the gate wire around the columnar semiconductor layer, the contact electrode and the contact wiring around the second columnar semiconductor layer the method of manufacturing a semiconductor device according to note 23, characterized in that it comprises a fifth step, the to.

101. 101. シリコン基板102. Silicon substrate 102. 第1のレジスト103. The first resist 103. 第1のレジスト104. The first resist 104. フィン状シリコン層105. Fin shaped silicon layer 105. フィン状シリコン層106. Fin shaped silicon layer 106. 第1の絶縁膜107. The first insulating film 107. 第2の絶縁膜108. The second insulating film 108. 第2の絶縁膜109. The second insulating film 109. 第1のポリシリコン110. First polysilicon 110. 第3の絶縁膜111. The third insulating film 111. 第2のレジスト112. Second resist 112. 第2のレジスト113. The second resist 113. 第2のレジスト114. Second resist 114. 第3の絶縁膜115. The third insulating film 115. 第3の絶縁膜116. The third insulating film 116. 第3の絶縁膜117. The third insulating film 117. 第1のダミーゲート118. The first dummy gate 118. 第2のダミーゲート119. The second dummy gate 119. 第1のダミーゲート123. The first dummy gate 123. 第2の絶縁膜124. The second insulating film 124. 第2の絶縁膜125. The second insulating film 125. 第2の絶縁膜126. The second insulating film 126. 第2の絶縁膜127. The second insulating film 127. 第2の絶縁膜128. The second insulating film 128. 第2の絶縁膜129. The second insulating film 129. 第1の柱状シリコン層130. First columnar silicon layer 130. 第2の柱状シリコン層131. Second columnar silicon layer 131. 第1の柱状シリコン層132. First columnar silicon layer 132. 第1の柱状シリコン層133. First columnar silicon layer 133. 第2の柱状シリコン層134. Second columnar silicon layer 134. 第1の柱状シリコン層135. First columnar silicon layer 135. 第4の絶縁膜136. The fourth insulating film 136. 第2のポリシリコン137. The second polysilicon 137. 第3のダミーゲート138. The third dummy gate 138. 第4のダミーゲート139. The fourth dummy gate 139. 第3のダミーゲート140. The third dummy gate 140. 第4の絶縁膜141. The fourth insulating film 141. 第4の絶縁膜142. The fourth insulating film 142. 第4の絶縁膜143a. Fourth insulating film 143a. 第2の拡散層143b. Second diffusion layer 143b. 第2の拡散層143c. Second diffusion layer 143c. 第2の拡散層143d. Second diffusion layer 143d. 第2の拡散層144. Second diffusion layer 144. 第5の絶縁膜145. The fifth insulating film 145. サイドウォール146. Side wall 146. サイドウォール147. Side wall 147. サイドウォール148. Side wall 148. 金属と半導体の化合物149. Metal and semiconductor of compound 149. 金属と半導体の化合物150. Compound 150 of metal and semiconductor. 金属と半導体の化合物151. Metal-semiconductor compound 151. 金属と半導体の化合物152. Metal-semiconductor compound 152. 金属と半導体の化合物153. Metal-semiconductor compound 153. 金属と半導体の化合物154. Metal and semiconductor of compound 154. 金属と半導体の化合物155. Metal-semiconductor compound 155. 金属と半導体の化合物156. Metal-semiconductor compound 156. 金属と半導体の化合物157. Metal-semiconductor compound 157. 金属と半導体の化合物158. Metal and semiconductor of compound 158. 金属と半導体の化合物159. Metal-semiconductor compound 159. 層間絶縁膜160. Interlayer insulating film 160. ゲート絶縁膜161. The gate insulating film 161. 第3のレジスト162. Third resist 162. ゲート絶縁膜163. The gate insulating film 163. ゲート絶縁膜164. The gate insulating film 164. ゲート絶縁膜165. The gate insulating film 165. ゲート絶縁膜166. The gate insulating film 166. ゲート絶縁膜167. The gate insulating film 167. 金属168a. Metal 168a. ゲート電極168b. Gate electrode 168b. ゲート配線169a. Gate wiring 169a. コンタクト電極169b. Contact electrode 169b. コンタクト配線170a. Contact wiring 170a. ゲート電極170b. Gate electrode 170b. ゲート配線171. Gate wiring 171. 第2のゲート絶縁膜172. The second gate insulating film 172. 第4のレジスト173. The fourth resist 173. 第2のゲート絶縁膜174. The second gate insulating film 174. 第2のゲート絶縁膜175. The second gate insulating film 175. 第2のゲート絶縁膜176. The second gate insulating film 176. 第2のゲート絶縁膜177. The second gate insulating film 177. 第2のゲート絶縁膜178. The second gate insulating film 178. 第2の金属179. A second metal 179. 第2の金属線179a. The second metal line 179a. 第1のコンタクト179b. The first contact 179b. 第1のコンタクト180. The first contact 180. 第2の金属線180a. The second metal line 180a. 第3のコンタクト180b. The third contact 180b. 第3のコンタクト181. Third contact 181. 第2の金属線181a. The second metal line 181a. 第1のコンタクト181b. The first contact 181b. 第1のコンタクト182. The first contact 182. 第3の金属183. The third metal 183. 第3の金属線183a. The third metal line 183a. 第2のコンタクト183b. The second contact 183b. 第2のコンタクト184. The second contact 184. 第3の金属線184a. The third metal line 184a. 第4のコンタクト184b. Fourth contact 184b. 第4のコンタクト185. Fourth contact 185. 第3の金属線185a. The third metal line 185a. 第2のコンタクト185b. The second contact 185b. 第2のコンタクト186. The second contact 186. 第5のレジスト187. A fifth resist 187. 第5のレジスト194. A fifth resist 194. 第2の層間絶縁膜195. The second interlayer insulating film 195. 第6のレジスト196. Resist 196 of the sixth. コンタクト孔197. Contact hole 197. コンタクト孔198. Contact hole 198. コンタクト孔199. Contact hole 199. コンタクト孔200. Contact hole 200. 第4の金属201. Fourth of metal 201. 窒化膜202. Nitride film 202. 柱状窒化膜層203. Columnar nitride layer 203. 柱状窒化膜層204. Columnar nitride layer 204. 柱状窒化膜層205. Columnar nitride layer 205. 柱状窒化膜層206. Columnar nitride layer 206. 下部電極207. The lower electrode 207. 下部電極208. The lower electrode 208. 下部電極209. The lower electrode 209. 下部電極210. The lower electrode 210. 抵抗が変化する膜211. Film 211 resistance changes. 抵抗が変化する膜212. Film 212 that resistance to change. 抵抗が変化する膜213. Film 213 resistance changes. 抵抗が変化する膜214. Film 214 that resistance to change. 抵抗が変化する膜215. Film 215 that resistance to change. 抵抗が変化する膜216. Film 216 that resistance to change. 抵抗が変化する膜217. Film 217 that resistance to change. 抵抗が変化する膜218. Film 218 that resistance to change. 抵抗が変化する膜219. Film 219 that resistance to change. リセットゲート絶縁膜220. Reset gate insulating film 220. 金属220a. Metal 220a. リセットゲート220b. Reset gate 220b. リセットゲート221. Reset gate 221. 窒化膜221a. Nitride film 221a. 窒化膜221b. Nitride film 221b. 窒化膜222. Nitride film 222. 第7のレジスト223. Resist 223 of the seventh. 第7のレジスト224. Resist 224 of the seventh. 第3の層間絶縁膜225. The third interlayer insulating film 225. 金属225a. Metal 225a. ビット線225b. The bit line 225b. ビット線226. The bit line 226. 第8のレジスト227. Resist 227 of the eighth. 第8のレジスト Eighth resist

Claims (18)

  1. 第1の柱状半導体層と、 A first columnar semiconductor layer,
    前記第1の柱状半導体層の周囲に形成された第1のゲート絶縁膜と、 A first gate insulating film formed around the first columnar semiconductor layer,
    前記第1のゲート絶縁膜の周囲に形成された金属からなるゲート電極と、 A gate electrode made of a metal formed around the first gate insulating film,
    前記ゲート電極に接続された金属からなるゲート配線と、 And the gate wiring made of metal that is connected to the gate electrode,
    前記第1の柱状半導体層上部の周囲に形成された第2のゲート絶縁膜と、 A second gate insulating film formed around the first columnar semiconductor layer upper,
    前記第2のゲート絶縁膜の周囲に形成された第2の金属からなる第1のコンタクトと、 A first contact of a second metal formed on the periphery of the second gate insulating film,
    前記第1のコンタクトの上部と前記第1の柱状半導体層の上部とは電気的に接続されるのであって、 Wherein the upper portion of the first upper and the first columnar semiconductor layer contacts a of being electrically connected,
    前記第1の柱状半導体層の下部に形成された第2の拡散層と、 A second diffusion layer formed in the lower portion of the first columnar semiconductor layer,
    前記第1の柱状半導体層上に形成された柱状絶縁体層と、 A columnar insulator layer formed on the first columnar semiconductor layer,
    前記柱状絶縁体層の上部の周囲に形成された抵抗が変化する膜と、 A film resistor formed around the top of the columnar insulator layer changes,
    前記柱状絶縁体層の下部の周囲に形成され、前記抵抗が変化する膜と接続する下部電極と、 A lower electrode said is formed around the lower portion of the pillar-shaped insulator layer and is connected to the film the resistance is changed,
    前記抵抗が変化する膜を取り囲むリセットゲート絶縁膜と、 A reset gate insulating film surrounding the film the resistance is changed,
    前記リセットゲート絶縁膜を取り囲むリセットゲートと、 A reset gate surrounding the reset gate insulating film,
    を有し、 Have,
    前記第1の柱状半導体層の上部と前記下部電極とは電気的に接続していることを特徴とする半導体装置。 Wherein a are electrically connected to the upper and the lower electrode of the first columnar semiconductor layer.
  2. 前記柱状絶縁体層は窒化膜からなり、前記柱状絶縁体層と前記第1の柱状半導体層の間にさらに前記下部電極を有することを特徴とする請求項1に記載の半導体装置。 The columnar insulator layer is made of nitride film, a semiconductor device according to claim 1, further comprising the lower electrode between the columnar insulator layer and the first columnar semiconductor layer.
  3. 前記リセットゲートは、窒化チタンからなることを特徴とする請求項1に記載の半導体装置。 The reset gate semiconductor device according to claim 1, characterized in that it consists of titanium nitride.
  4. 前記リセットゲート絶縁膜は、窒化膜からなることを特徴とする請求項1に記載の半導体装置。 The reset gate insulating film, a semiconductor device according to claim 1, characterized in that a nitride film.
  5. 前記下部電極は、窒化チタンからなることを特徴とする請求項2に記載の半導体装置。 The lower electrode, the semiconductor device according to claim 2, characterized in that it consists of titanium nitride.
  6. 前記リセットゲートに電流を流すことにより、前記抵抗が変化する膜のリセットを行うことを特徴とする請求項1に記載の半導体装置。 The semiconductor device of claim 1, wherein by applying a current to the reset gate, and performing a reset of the membrane the resistance changes.
  7. 前記第1のコンタクトの前記第2の金属の仕事関数は、4.0eVから4.2eVの間であることを特徴とする請求項1または2に記載の半導体装置。 The work function of the second metal of the first contact, the semiconductor device according to claim 1 or 2, characterized in that is between 4.0eV of 4.2 eV.
  8. 前記第1のコンタクトの前記第2の金属の仕事関数は、5.0eVから5.2eVの間であることを特徴とする請求項1または2に記載の半導体装置。 The work function of the second metal of the first contact, the semiconductor device according to claim 1 or 2, characterized in that is between 5.0eV of 5.2 eV.
  9. 半導体基板上に形成されたフィン状半導体層と、 A fin-shaped semiconductor layer formed on a semiconductor substrate,
    前記フィン状半導体層の周囲に形成された第1の絶縁膜と、 A first insulating film formed on the periphery of the fin-shaped semiconductor layer,
    前記フィン状半導体層上に形成された前記第1の柱状半導体層と、 Said first columnar semiconductor layer formed on the fin-shaped semiconductor layer,
    前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記第1のゲート絶縁膜と、 Said first gate insulating film formed around the bottom of the gate wiring and the gate electrode,
    を有し、 Have,
    前記ゲート配線は前記フィン状半導体層に直交する方向に延在し、 The gate line extends in a direction perpendicular to said fin-shaped semiconductor layer,
    前記第2の拡散層は前記フィン状半導体層に更に形成されることを特徴とする請求項1に記載の半導体装置。 The semiconductor device of claim 1, wherein the second diffusion layer is characterized by being further formed on the fin-shaped semiconductor layer.
  10. 前記第2の拡散層は前記半導体基板に更に形成されることを特徴とする請求項9に記載の半導体装置。 The semiconductor device of claim 9, wherein the second diffusion layer is characterized by being further formed on the semiconductor substrate.
  11. 前記第2の拡散層に電気的に接続される前記ゲート配線に平行なコンタクト配線を有することを特徴とする請求項9または10のいずれか一つに記載の半導体装置。 The semiconductor device according to claim 9 or 10 characterized by having parallel contact wires to the gate wiring electrically connected to said second diffusion layer.
  12. 前記半導体基板上に形成された前記フィン状半導体層と、 And the fin-shaped semiconductor layer formed on the semiconductor substrate,
    前記フィン状半導体層の周囲に形成された前記第1の絶縁膜と、 Said first insulating film formed on the periphery of the fin-shaped semiconductor layer,
    前記フィン状半導体層上に形成された第2の柱状半導体層と、 A second columnar semiconductor layer formed on the fin-shaped semiconductor layer,
    前記第2の柱状半導体層の周囲に形成された金属からなるコンタクト電極と、 A contact electrode made of metal formed around the second columnar semiconductor layer,
    前記コンタクト電極に接続された前記フィン状半導体層に直交する方向に延在する金属からなる前記コンタクト配線と、 And the contact wiring made of a metal extending in a direction perpendicular to the fin-shaped semiconductor layer connected to the contact electrode,
    前記フィン状半導体層と前記第2の柱状半導体層の下部に形成された前記第2の拡散層と、 And the second diffusion layer formed on the lower portion of the second columnar semiconductor layer and the fin-shaped semiconductor layer,
    を有し、 Have,
    前記コンタクト電極は前記第2の拡散層と接続することを特徴とする請求項11に記載の半導体装置。 The contact electrode semiconductor device according to claim 11, characterized in that connected to said second diffusion layer.
  13. 前記ゲート電極の外側の幅と前記ゲート配線の幅は同じであって、 Width of the outer width and the gate line of the gate electrode is the same,
    前記フィン状半導体層に直交する方向の前記第1の柱状半導体層の幅は前記フィン状半導体層に直交する方向の前記フィン状半導体層の幅と同じであることを特徴とする請求項9、10、11、12のいずれか一つに記載の半導体装置。 9. width of the first columnar semiconductor layer in the direction perpendicular to the fin-shaped semiconductor layer, characterized in that it is the same as the width of the fin-shaped semiconductor layer in the direction perpendicular to the fin-shaped semiconductor layer, the semiconductor device of any one of 10, 11, 12.
  14. 前記第2の柱状半導体層と前記コンタクト電極との間に形成された前記第1のゲート絶縁膜を有することを特徴とする請求項12に記載の半導体装置。 The semiconductor device according to claim 12, characterized in that it has a first gate insulating film formed between the contact electrode and the second columnar semiconductor layer.
  15. 前記フィン状半導体層に直交する方向の前記第2の柱状半導体層の幅は前記フィン状半導体層に直交する方向の前記フィン状半導体層の幅と同じであることを特徴とする請求項12に記載の半導体装置。 To claim 12 the width of the second columnar semiconductor layer in the direction perpendicular to the fin-shaped semiconductor layer, characterized in that it is the same as the width of the fin-shaped semiconductor layer in the direction perpendicular to the fin-shaped semiconductor layer the semiconductor device according.
  16. 前記コンタクト電極と前記コンタクト配線の周囲に形成された前記第1のゲート絶縁膜を有することを特徴とする請求項14に記載の半導体装置。 The semiconductor device according to claim 14, characterized in that it comprises a first gate insulating film formed around the contact electrode and the contact wiring.
  17. 前記コンタクト電極の外側の幅と前記コンタクト配線の幅は同じであることを特徴とする請求項12に記載の半導体装置。 The semiconductor device of claim 12, wherein the width of the outer width and the contact wiring of the contact electrode is the same.
  18. 半導体基板上に形成された前記第1の柱状半導体層と、 Said first columnar semiconductor layer formed on a semiconductor substrate,
    前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記第1のゲート絶縁膜と、を有し、 Anda first gate insulating film formed around the bottom of the gate wiring and the gate electrode,
    前記第2の拡散層は前記半導体基板に更に形成されることを特徴とする請求項1に記載の半導体装置。 The semiconductor device of claim 1, wherein the second diffusion layer is characterized by being further formed on the semiconductor substrate.
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US5929477A (en) * 1997-01-22 1999-07-27 International Business Machines Corporation Self-aligned diffused source vertical transistors with stack capacitors in a 4F-square memory cell array
US6891234B1 (en) * 2004-01-07 2005-05-10 Acorn Technologies, Inc. Transistor with workfunction-induced charge layer
JP4529493B2 (en) * 2004-03-12 2010-08-25 株式会社日立製作所 Semiconductor device
JP4560818B2 (en) * 2005-07-22 2010-10-13 エルピーダメモリ株式会社 Semiconductor device and manufacturing method thereof
JP5051342B2 (en) * 2006-07-12 2012-10-17 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. Nonvolatile semiconductor memory and its driving method
JP2009123847A (en) * 2007-11-13 2009-06-04 Gunma Univ Memory device, memory cell, memory cell array and electronic equipment
JP4770885B2 (en) * 2008-06-30 2011-09-14 ソニー株式会社 Semiconductor device
JP2012094762A (en) * 2010-10-28 2012-05-17 Elpida Memory Inc Semiconductor device and method of manufacturing the same
KR20130056897A (en) * 2011-09-15 2013-05-30 유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드 Method for producing semiconductor and semiconductor device
US8829601B2 (en) * 2012-05-17 2014-09-09 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device

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