JP2009123847A - Memory device, memory cell, memory cell array and electronic equipment - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a memory device, a memory cell, a memory cell array and electronic equipment which have high reliability, by correctly controlling a resistance value of a memory layer. <P>SOLUTION: There is provided a memory layer 9 constituted by a phase change material whose resistance value gradually changes corresponding to a temperature change, and a particular heater layer 7 is arranged near this memory layer 9. It is made possible to control a resistance value of the memory layer 9 by a thermal energy generated by a particular pulse voltage or a particular pulse current impressed to the particular heater layer 7. Thereby, since the resistance value of the memory layer 9 is correctly controlled at several steps (multi-value), a writing-in and a read-out of exact information become possible in the memory cell. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、温度変化に応じて抵抗値が徐々に変化する材料を用い、その抵抗値の違いを利用して情報を記録する相変化型の不揮発性メモリ素子、メモリセル、メモリセルアレイに関し、また、それらを用いた電子機器に関する。   The present invention relates to a phase-change nonvolatile memory element, a memory cell, and a memory cell array that use a material whose resistance value gradually changes according to a temperature change and records information using the difference in resistance value. , And electronic devices using them.

近年、相変化型の不揮発性メモリが次世代の高集積の不揮発性メモリとして期待されている。相変化型の不揮発性メモリでは、相変化材料として、例えばカルコゲナイド系の材料が用いられる。図１８は、従来の相変化型の不揮発性メモリに用いられている相変化材料の温度変化に対応する抵抗特性を示した図である。横軸に温度Ｔ、縦軸に抵抗率ρを示す。例えば、図１８Ａ，Ｂにおいて、領域ａは高抵抗のアモルファス相であり、領域ｂは、低抵抗の結晶相である。図１８Ａに示す相変化材料は、抵抗値ρが、ある温度Ｔで急に低下し、その後一定になるような材料であり、図１８Ｂに示す相変化材料は、抵抗値ρが、ある温度Ｔで急に低下し、その後徐々に下がる材料である。相変化の不揮発性メモリでは、この相変化材料を用いた薄膜において、結晶相及びアモルファス相間の相転移を利用して、情報の書き込み／読み出しが行われる。例えば、高抵抗のアモルファス相を「１」、低抵抗の結晶相を「０」とすることで、２値の情報を記録（書き込み）することができる。また、相変化材料に所定電圧を印加したときに流れる電流量を検出することで、アモルファス相が結晶相かを判断し、書き込まれた情報を再生（読み出し）することができる。   In recent years, phase change nonvolatile memories are expected as next-generation highly integrated nonvolatile memories. In the phase change nonvolatile memory, for example, a chalcogenide-based material is used as the phase change material. FIG. 18 is a diagram showing resistance characteristics corresponding to a temperature change of a phase change material used in a conventional phase change type nonvolatile memory. The horizontal axis represents temperature T, and the vertical axis represents resistivity ρ. For example, in FIGS. 18A and 18B, a region a is a high-resistance amorphous phase, and a region b is a low-resistance crystal phase. The phase change material shown in FIG. 18A is a material whose resistance value ρ suddenly decreases at a certain temperature T and thereafter becomes constant, and the phase change material shown in FIG. 18B has a resistance value ρ at a certain temperature T. It is a material that drops suddenly and then gradually decreases. In a phase change nonvolatile memory, information is written / read using a phase transition between a crystalline phase and an amorphous phase in a thin film using the phase change material. For example, binary information can be recorded (written) by setting the high-resistance amorphous phase to “1” and the low-resistance crystal phase to “0”. Further, by detecting the amount of current that flows when a predetermined voltage is applied to the phase change material, it is possible to determine whether the amorphous phase is a crystalline phase and reproduce (read) the written information.

この相変化型の不揮発性メモリは、フラッシュメモリに代表される既存の不揮発性メモリに比べて、書き込み／読み出し速度が早く、書き換え耐性が高い。また、記録時間が長く、低コストで製造できるので、集積化に有利であるという利点がある。   This phase change type nonvolatile memory has a higher write / read speed and higher rewrite resistance than existing nonvolatile memories represented by flash memory. In addition, since the recording time is long and can be manufactured at low cost, there is an advantage that it is advantageous for integration.

一方、近年、より高い記録密度を実現するために、多値記録メモリの実用化に向けての開発が進められている。通常、多値記録メモリでは、相変化材料からなる薄膜を、部分的にアモルファス相または結晶相に転移させた中間層を用いて多値記録を実現している。例えば、相変化材料からなる薄膜の全体を結晶相とした場合を「０」、薄膜の全体の１／４をアモルファス相に転移させた場合を「１」、薄膜の全体の１／２をアモルファス相に転移させた場合を「２」、薄膜の全体をアモルファス相に転移させた場合を「３」とすることで、多値の情報を記録することができる。   On the other hand, in recent years, in order to realize a higher recording density, development for practical use of a multi-value recording memory has been advanced. Usually, in a multilevel recording memory, multilevel recording is realized by using an intermediate layer in which a thin film made of a phase change material is partially transferred to an amorphous phase or a crystalline phase. For example, “0” indicates that the entire thin film made of the phase change material is the crystalline phase, “1” indicates that ¼ of the entire thin film is transferred to the amorphous phase, and ½ of the entire thin film is amorphous. Multi-value information can be recorded by setting “2” when the phase is transferred to the phase and “3” when the entire thin film is transferred to the amorphous phase.

特許文献１には、相変化型の多値記録メモリについて記載されている。ここで記載されているように、多値記録は、例えば単一の相変化材料層を有するメモリ素子において、相変化材料層に流すリセット電流を制御することによって実行される。この方法によれば、リセット電流の量により、相変化材料層が相転移され、メモリ素子においてマルチレベルの抵抗値が得られる。   Patent Document 1 describes a phase change type multi-value recording memory. As described herein, multi-level recording is performed by controlling a reset current that flows through the phase change material layer, for example, in a memory element having a single phase change material layer. According to this method, the phase change material layer undergoes phase transition according to the amount of the reset current, and a multilevel resistance value is obtained in the memory element.

また、特許文献２には、１つの相変化型のメモリ素子に多数の電極を有する多値記録方式が提案されている。このメモリ素子においては、ある電極ペアにパルスを印加し、この電極ペア間の相変化材料領域を相変化させることにより、一つの記録が行われる。さらに、他の電極ペアを使用すると、別の記録が可能となり、多値記録を得ることができる。   Patent Document 2 proposes a multi-value recording method in which one phase change type memory element has a large number of electrodes. In this memory element, one recording is performed by applying a pulse to a certain electrode pair and changing the phase change material region between the electrode pair. Furthermore, when other electrode pairs are used, another recording becomes possible and multi-value recording can be obtained.

米国特許第５５３４７１１号明細書US Pat. No. 5,534,711 米国特許第０１７８４０４号明細書US Patent No. 0178404

しかしながら、特許文献１に記載のメモリ素子では、相変化材料層の状態が結晶か、非結晶であるかによって、抵抗値Ｒが異なる。この為、制御された電流Ｉの印加パルスを同じにしても、印加される熱エネルギーＥ＝Ｉ２Ｒｔ（Ｒ：抵抗，ｔ：時間）が異なってしまうため、この制御が難しいという問題がある。
また、特許文献２に記載の技術は、パルスが印加された電極ペア以外の相変化材料領域でも相変化が生じる可能性があるので、メモリ層の抵抗値の制御が難しいという問題が生じる。 However, in the memory element described in Patent Document 1, the resistance value R differs depending on whether the state of the phase change material layer is crystalline or amorphous. For this reason, even if the application pulse of the controlled current I is the same, the applied heat energy E = I 2 Rt (R: resistance, t: time) is different, and this control is difficult. .
Further, the technique described in Patent Document 2 has a problem that it is difficult to control the resistance value of the memory layer because a phase change may occur even in a phase change material region other than the electrode pair to which a pulse is applied.

本発明は、上述の点に鑑み、メモリ層の抵抗値を正確に制御することにより、信頼性の高いメモリ素子、メモリセル、メモリセルアレイ、及び電子機器を提供することを目的とする。   In view of the above, an object of the present invention is to provide a highly reliable memory element, memory cell, memory cell array, and electronic device by accurately controlling a resistance value of a memory layer.

上記課題を解決し、本発明の目的を達成するため、本発明のメモリ素子は、温度変化に対応して徐々に抵抗値が変化する相変化材料から構成されたメモリ層と、メモリ層の近傍に配置された独自ヒータ層とを有し、メモリ層の抵抗値は、独自ヒータ層に対して独自のパルス電圧又はパルス電流が印加されることにより発生する熱エネルギーにより制御されることを特徴とする。   In order to solve the above problems and achieve the object of the present invention, a memory element of the present invention includes a memory layer composed of a phase change material whose resistance value gradually changes in response to a temperature change, and the vicinity of the memory layer. The resistance value of the memory layer is controlled by thermal energy generated by applying a unique pulse voltage or pulse current to the unique heater layer. To do.

本発明のメモリ素子において、温度変化に対応して徐々に抵抗値が変化する相変化材料とは、温度変化に対応して、いくつかの抵抗値を有するように、段階的又は連続的に抵抗値が変化する相変化材料を示す。また、独自ヒータ層に対して印加される「独自のパルス電圧又はパルス電流」は、メモリ層の抵抗値に影響されないパルス電圧又はパルス電流を意味する。
本発明のメモリ素子では、メモリ層の抵抗値は、独自ヒータ層から発生する熱エネルギーにより制御されるので、正確に制御される。 In the memory device of the present invention, the phase change material whose resistance value gradually changes in response to a temperature change is a stepwise or continuous resistance so as to have several resistance values in response to a temperature change. Indicates a phase change material whose value changes. The “unique pulse voltage or pulse current” applied to the unique heater layer means a pulse voltage or pulse current that is not affected by the resistance value of the memory layer.
In the memory element of the present invention, the resistance value of the memory layer is controlled by the thermal energy generated from the unique heater layer, and thus is accurately controlled.

また、本発明のメモリセルは、基板上に、温度変化に対応して徐々に抵抗値が変化する相変化材料から構成されたメモリ層と、メモリ層の近傍に配置された独自ヒータ層と、メモリ層に接続されるスイッチング素子とを有し、独自ヒータ層に対して独自のパルス電圧又はパルス電流を印加することにより発生する熱エネルギーにより、メモリ層の抵抗値を制御してメモリ層に情報を書き込み、メモリ層に書き込まれた情報は、スイッチング素子を制御することにより読み出されるように構成されることを特徴とする。   Further, the memory cell of the present invention includes a memory layer made of a phase change material whose resistance value gradually changes in response to a temperature change on the substrate, a unique heater layer disposed in the vicinity of the memory layer, A switching element connected to the memory layer, and by controlling the resistance value of the memory layer by the heat energy generated by applying a unique pulse voltage or pulse current to the unique heater layer, information is stored in the memory layer. The information written in the memory layer is configured to be read out by controlling the switching element.

本発明のメモリセルでは、メモリ素子がメモリ層の抵抗値は、独自ヒータ層から発生する熱エネルギーにより制御されるので、正確に制御されるため、メモリセルにおいて、正確な情報の書き込み及び読み出しができる。   In the memory cell of the present invention, since the resistance value of the memory layer of the memory element is controlled by the thermal energy generated from the unique heater layer, the memory element can accurately control writing and reading of information in the memory cell. it can.

また、本発明のメモリセルアレイは、温度変化に対応して徐々に抵抗値が変化する相変化材料から構成されたメモリ層と、メモリ層の近傍に配置された独自ヒータ層と、メモリ層に接続されたスイッチング素子とを有し、独自ヒータ層に対して独自のパルス電圧又はパルス電流を印加することにより発生する熱エネルギーにより、メモリ層の抵抗値を制御してメモリ層に情報を書き込み、メモリ層に書き込まれた情報が、スイッチング素子を制御することにより読み出されるように構成されたメモリセルが、基板上に複数配列されてなることを特徴とする。   The memory cell array of the present invention is connected to a memory layer made of a phase change material whose resistance value gradually changes in response to a temperature change, a unique heater layer disposed in the vicinity of the memory layer, and the memory layer. Switching element, and writing the information to the memory layer by controlling the resistance value of the memory layer by the thermal energy generated by applying the unique pulse voltage or pulse current to the unique heater layer. A plurality of memory cells configured to read information written in a layer by controlling a switching element are arranged on a substrate.

本発明のメモリセルアレイでは、メモリ素子がメモリ層の抵抗値は、独自ヒータ層から発生する熱エネルギーにより制御されるので、正確に制御されるため、メモリセルアレイにおいて、正確な情報の書き込み及び読み出しができる。   In the memory cell array of the present invention, since the resistance value of the memory element of the memory element is controlled by the thermal energy generated from the unique heater layer, it is accurately controlled, so that accurate information writing and reading can be performed in the memory cell array. it can.

また、本発明の電子機器は、少なくとも、信号処理回路と、信号処理回路により処理された情報が入力されるメモリセルアレイとを有し、メモリセルアレイは、温度変化に対応して徐々に抵抗値が変化する相変化材料から構成されたメモリ層と、メモリ層の近傍に配置された独自ヒータ層と、メモリ層に接続されたスイッチング素子とを有し、独自ヒータ層に対して独自のパルス電圧又はパルス電流を印加することにより発生する熱エネルギーにより、メモリ層の抵抗値を制御してメモリ層に情報を書き込み、メモリ層に書き込まれた情報が、スイッチング素子を制御することにより読み出されるように構成されたメモリセルが、基板上に複数配列されてなることを特徴とする。   The electronic device of the present invention includes at least a signal processing circuit and a memory cell array to which information processed by the signal processing circuit is input. The resistance of the memory cell array gradually increases in response to a temperature change. A memory layer composed of a phase change material that changes; a unique heater layer disposed in the vicinity of the memory layer; and a switching element connected to the memory layer. The configuration is such that the thermal energy generated by applying the pulse current controls the resistance value of the memory layer to write information to the memory layer, and the information written to the memory layer is read by controlling the switching element. A plurality of such memory cells are arranged on a substrate.

本発明の電子機器では、メモリセルアレイにおいて、メモリ層の抵抗値が独自ヒータ層から発生する熱エネルギーにより制御されるので、正確に制御される。このため、メモリセルアレイにおいて、正確な情報の書き込み及び読み出しができるので、電子機器において得られた情報を正確に書き込み及び読み出しすることができる。   In the electronic apparatus according to the present invention, in the memory cell array, the resistance value of the memory layer is controlled by the thermal energy generated from the unique heater layer, and thus is controlled accurately. Therefore, accurate information can be written and read in the memory cell array, so that information obtained in the electronic device can be written and read accurately.

本発明によれば、相変化材料からなるメモリ層の温度を正確に制御することができるで、メモリ素子、メモリセル、メモリセルアレイ、及び電子機器において、信頼性の向上が図られる。   According to the present invention, the temperature of the memory layer made of the phase change material can be accurately controlled, and the reliability can be improved in the memory element, the memory cell, the memory cell array, and the electronic device.

以下、図面を参照して本発明の実施の形態を説明する。   Embodiments of the present invention will be described below with reference to the drawings.

図１Ａに、本発明のメモリ素子における、第１の実施形態の概略断面構成を示す。また、図１Ｂには、図１ＡにおけるＡ−Ａ断面構成を示す。本実施形態例におけるメモリ素子は、下部電極である第１電極と、上部電極である第２電極と、第１電極と第２電極との間に設けられたメモリ層と、第１電極２と第２電極６よりも第１電極２側に設けられた第３電極４との間であって、メモリ層の近傍に配置された独自ヒータ層７により構成される。
以下に詳述する。 FIG. 1A shows a schematic cross-sectional configuration of the first embodiment in the memory element of the present invention. FIG. 1B shows a cross-sectional configuration along the line AA in FIG. The memory element according to the present embodiment includes a first electrode that is a lower electrode, a second electrode that is an upper electrode, a memory layer provided between the first electrode and the second electrode, A unique heater layer 7 is provided between the third electrode 4 provided on the first electrode 2 side of the second electrode 6 and in the vicinity of the memory layer.
This will be described in detail below.

本実施形態例におけるメモリ層９は、図１Ｂに示す断面図からわかるように円柱型に構成されており、下部電極である第１電極２上に、例えばＴｉＮからなる接着用金属膜３を介し、第１電極２平面に対して円柱の軸心が垂直になるように設けられている。また、このとき、円柱型のメモリ層９の底部及び側面には、高抵抗の材料からなる抵抗膜８が形成されている。また、メモリ層９の上部には、上部電極である第２電極４が形成されている。このような構成により、第１電極２及び第２電極６間のメモリ層９に電流が通電される。   As can be seen from the cross-sectional view shown in FIG. 1B, the memory layer 9 in the present embodiment is configured in a cylindrical shape, and a bonding metal film 3 made of, for example, TiN is interposed on the first electrode 2 that is the lower electrode. The cylindrical axis is perpendicular to the plane of the first electrode 2. At this time, a resistance film 8 made of a high resistance material is formed on the bottom and side surfaces of the cylindrical memory layer 9. A second electrode 4 that is an upper electrode is formed on the memory layer 9. With such a configuration, a current is passed through the memory layer 9 between the first electrode 2 and the second electrode 6.

また、本実施形態例のメモリ層９には、温度変化に対応して徐々に抵抗値が変化する相変化材料が用いられる。図２に、本実施形態例で用いられる相変化材料の抵抗率（ρ）に対する温度（Ｔ）特性を示す。図２に示すように、本実施形態例のメモリ層９に用いられる相変化材料としては、例えば温度ＴのＴ１〜Ｔｎ−１に上昇するのに比例して抵抗率ρがρ０〜ρｎ−１に低下する材料が用いられる。 The memory layer 9 of the present embodiment uses a phase change material whose resistance value gradually changes in response to a temperature change. FIG. 2 shows temperature (T) characteristics with respect to resistivity (ρ) of the phase change material used in this embodiment. As shown in FIG. 2, as the phase change material used for the memory layer 9 of the present embodiment, for example, the resistivity ρ increases in proportion to ρ 0 to τ 0 to T 1 to T n−1 of the temperature T. A material that decreases to ρ n-1 is used.

このような相変化材料としては、例えば、ＧｅＳｂＴｅ，ＧａＳｂ，ＩｎＳｂ，ＩｎＳｅ，ＳｂＴｅ，ＧｅＴｅ，ＩｎＳｂＴｅ，ＧａＳｅＴｅ，ＳｎＳｂＴｅ，ＩｎＳｂＧｅ，ＧａＩｎＳｂＴｅ，ＧｅＳｎＳｂＴｅ，ＧｅＳｂＳｎＴｅ，又はＴｅＧｅＳｂＳｅのいずれかに、Ｏ（酸素），Ｎ（窒素），Ａｇ（銀），Ｓｉ（珪素），Ｓｎ（錫）のうち、１種又は複数種を添加した材料が挙げられる。すなわち、ＧｅＳｂＴｅ，ＧａＳｂ，ＩｎＳｂ，ＩｎＳｅ，ＳｂＴｅ，ＧｅＴｅ，ＩｎＳｂＴｅ，ＧａＳｅＴｅ，ＳｎＳｂＴｅ，ＩｎＳｂＧｅ，ＧａＩｎＳｂＴｅ，ＧｅＳｎＳｂＴｅ，ＧｅＳｂＳｎＴｅ，又はＴｅＧｅＳｂＳｅのいずれかに、Ｏ（酸素），Ｎ（窒素），Ａｇ（銀），Ｓｉ（珪素），Ｓｎ（錫）のうち、１種又は複数種を添加することにより、温度変化に対応して、連続的に緩やかに抵抗値が変化する相変化材料となる。   Examples of such a phase change material include GeSbTe, GaSb, InSb, InSe, SbTe, GeTe, InSbTe, GaSeTe, SnSbTe, InSbGe, GaInSbTe, GeSnSbTe, GeSbSnTe, or TeGeSbSe, O Examples thereof include materials added with one or more of (nitrogen), Ag (silver), Si (silicon), and Sn (tin). That is, GeSbTe, GaSb, InSb, InSe, SbTe, GeTe, InSbTe, GaSeTe, SnSbTe, InSbGe, GaInSbTe, GeSnSbTe, GeSbSnTe, or TeGeSbSe, O (oxygen), N (silver) By adding one or more of Si (silicon) and Sn (tin), a phase-change material whose resistance value gradually changes gradually in response to a temperature change is obtained.

図３に、温度上昇に伴う相変化材料の状態変化を模式的に示す。図３Ａ〜Ｄに示すように、温度上昇に伴って結晶核１００を中心に徐々に結晶１０１が成長し、例えば図３Ａに示す非結晶のアモルファス状態から図３Ｄに示す結晶状態に相転移する。すなわち、図２において、アモルファス状態では抵抗率ρが高く、結晶状態では抵抗率ρが低い。   FIG. 3 schematically shows a state change of the phase change material accompanying a temperature rise. As shown in FIGS. 3A to 3D, as the temperature rises, the crystal 101 gradually grows around the crystal nucleus 100 and, for example, transitions from the amorphous amorphous state shown in FIG. 3A to the crystalline state shown in FIG. 3D. That is, in FIG. 2, the resistivity ρ is high in the amorphous state, and the resistivity ρ is low in the crystalline state.

また、メモリ層９の側面及び底部に設けられる高抵抗の抵抗膜８の抵抗値は、メモリ層９がアモルファス状態であるときの抵抗値より小さく、結晶状態であるときの抵抗値より大きいことが好ましい。   Further, the resistance value of the high-resistance resistance film 8 provided on the side surface and the bottom of the memory layer 9 is smaller than the resistance value when the memory layer 9 is in the amorphous state and larger than the resistance value when the memory layer 9 is in the crystalline state. preferable.

本実施形態例においては、相変化材料からなるメモリ層９は、メモリ層９近傍に配置された独自ヒータ層７から熱が与えられることによって、アモルファス状態から結晶状態に徐々に相転移する。本実施形態例では、この相転移の過程に生じる抵抗値の違いを利用して、多値記録がなされる。   In this embodiment, the memory layer 9 made of a phase change material gradually changes phase from an amorphous state to a crystalline state when heat is applied from the unique heater layer 7 disposed in the vicinity of the memory layer 9. In the present embodiment example, multi-value recording is performed by utilizing the difference in resistance value generated in the phase transition process.

図１に示したとおり、本実施形態例における独自ヒータ層７は円筒型に構成されており、この円筒型の独自ヒータ層７が、円柱型のメモリ層８の側面であって、例えばメモリ層８の底部から２／３程度までの側面を取り囲むように配置されている。すなわち、独自ヒータ層７は、第２電極６に達しない高さに配置される。このとき、メモリ層９と独自ヒータ層７との間には、例えばＳｉＮからなる絶縁層５が設けられており、メモリ層９と独自ヒータ層７とは、電気的に絶縁されている。また、独自ヒータ層７における底部側の端部は、メモリ層９と同様に接着用金属膜３を介して第１電極２に接続されている。すなわち、メモリ層９及び独自ヒータ層７の底部は、共通の第１電極２に接続されている。   As shown in FIG. 1, the unique heater layer 7 in the present embodiment is configured in a cylindrical shape, and this cylindrical unique heater layer 7 is a side surface of the cylindrical memory layer 8, for example, a memory layer. It arrange | positions so that the side surface from the bottom part of 8 to about 2/3 may be surrounded. That is, the unique heater layer 7 is disposed at a height that does not reach the second electrode 6. At this time, an insulating layer 5 made of, for example, SiN is provided between the memory layer 9 and the unique heater layer 7, and the memory layer 9 and the unique heater layer 7 are electrically insulated. Further, the end portion on the bottom side of the unique heater layer 7 is connected to the first electrode 2 through the bonding metal film 3 similarly to the memory layer 9. That is, the bottoms of the memory layer 9 and the unique heater layer 7 are connected to the common first electrode 2.

そして、独自ヒータ層７の上部側の端部は、第１電極２と第２電極６との間に位置する第３電極４に接続されている。第１電極２と第３電極４との間には、メモリ層９と独自ヒータ層７との間に設けられた絶縁層５が延在して設けられており、第１電極２と第３電極４は電気的に絶縁されている。また、円筒型の独自ヒータ層７の側面の外側であって、第１電極２及び第３電極４の間には、例えばＳｉＯ２からなる絶縁層１０が形成されている。このような構成により、第１電極２及び第３電極４間の独自ヒータ層７に電流が通電される。すなわち、独自ヒータ層７には、メモリ層９とは異なる、別の回路から電流が流れる。 The upper end of the unique heater layer 7 is connected to the third electrode 4 positioned between the first electrode 2 and the second electrode 6. An insulating layer 5 provided between the memory layer 9 and the unique heater layer 7 extends between the first electrode 2 and the third electrode 4. The electrode 4 is electrically insulated. An insulating layer 10 made of, for example, SiO 2 is formed between the first electrode 2 and the third electrode 4 outside the side surface of the cylindrical unique heater layer 7. With such a configuration, a current is passed through the unique heater layer 7 between the first electrode 2 and the third electrode 4. That is, a current flows from a different circuit different from the memory layer 9 to the unique heater layer 7.

独自ヒータ層７には例えば、Ｓｉ，Ｓｉ（ｎ型），Ｓｉ（ｐ型），ＴｉＡｌＮ，ＴｉＳｉＮ，ＴａＮ，ＷＳｉＮ，ＴｉＮ，ＧｅＳｉ，又はＣ等が用いられる。   For example, Si, Si (n-type), Si (p-type), TiAlN, TiSiN, TaN, WSiN, TiN, GeSi, or C is used for the unique heater layer 7.

図４Ａ，Ｂに、本実施形態例のメモリ素子１に電圧を印加したときの回路図を示し、図５，６に、本実施形態例におけるメモリ素子１にパルス電圧を印加していった際の概略断面構成を模式的に示す。
図４Ａ，Ｂに示すように、第１電極２と第２電極６との間には、高抵抗の抵抗膜８が有する抵抗Ｒｂと、相変化材料からなるメモリ層９が有する抵抗値Ｒａが直列に接続されている。そして、メモリ層９が有する抵抗値Ｒａは、メモリ層９における相変化材料の結晶成長状態により変化する。また、第１電極２と第３電極４との間には、独自ヒータ層７が有する抵抗値Ｒｈが接続されている。独自ヒータ層７が有する抵抗値Ｒｈは一定である。 4A and 4B show circuit diagrams when a voltage is applied to the memory element 1 of the present embodiment example, and FIGS. 5 and 6 show a case where a pulse voltage is applied to the memory element 1 of the present embodiment example. The schematic cross-sectional structure of is schematically shown.
As shown in FIGS. 4A and 4B, between the first electrode 2 and the second electrode 6, the resistance Rb of the high-resistance resistance film 8 and the resistance value Ra of the memory layer 9 made of a phase change material are present. Connected in series. The resistance value Ra of the memory layer 9 varies depending on the crystal growth state of the phase change material in the memory layer 9. Further, between the first electrode 2 and the third electrode 4, the resistance value R h is connected with its own heater layer 7. The resistance value R h having its own heater layer 7 is constant.

以上のようなメモリ素子１において、第１電極２及び第２電極６間には図４Ａに示すように、後述するリセットパルスＲＰが印加され、第１電極２及び第３電極４間には図４Ｂに示すように後述するセットパルスＳＰが印加される。このように本実施形態例では第１電極２はメモリ層９と独自ヒータ層７に対して共通であるが、独自ヒータ層７には、メモリ層９に印加されるパルス電圧又はパルス電流には影響されない独自のパルス電圧又はパルス電流が印加される。すなわち、本実施形態例で印加される独自のパルス電圧又はパルス電流とは、可変抵抗であるメモリ層９の抵抗の変化に影響されない、パルス電圧又はパルス電流である。   In the memory element 1 as described above, a reset pulse RP described later is applied between the first electrode 2 and the second electrode 6 as shown in FIG. A set pulse SP to be described later is applied as shown in 4B. As described above, in the present embodiment, the first electrode 2 is common to the memory layer 9 and the unique heater layer 7, but the unique heater layer 7 has no pulse voltage or pulse current applied to the memory layer 9. A unique pulse voltage or pulse current that is not affected is applied. In other words, the unique pulse voltage or pulse current applied in this embodiment is a pulse voltage or pulse current that is not affected by the change in resistance of the memory layer 9 that is a variable resistance.

本実施形態例におけるメモリ素子１では、独自ヒータ層７から発生される熱エネルギーＥにより、相変化材料からなるメモリ層９の温度が正確に制御される。以下に、本実施形態例におけるメモリ層９の温度制御について詳述する。   In the memory element 1 according to this embodiment, the temperature of the memory layer 9 made of the phase change material is accurately controlled by the thermal energy E generated from the unique heater layer 7. Hereinafter, temperature control of the memory layer 9 in this embodiment will be described in detail.

まず、図５Ａは、メモリ層９がアモルファス状態であるときの概略断面構成を示している。アモルファス状態であるときは、例えば、図７に示すように、メモリ層９の抵抗値Ｒは一番高い状態、すなわち、図７では抵抗値Ｒ０である。このような、図５Ａに示す状態において、第１電極２及び第３電極４間の独自ヒータ層７に、所望の大きさのパルス電流又はパルス電圧からなるセットパルスＳＰ１を印加する。 First, FIG. 5A shows a schematic cross-sectional configuration when the memory layer 9 is in an amorphous state. In the amorphous state, for example, as shown in FIG. 7, the resistance value R of the memory layer 9 is the highest, that is, the resistance value R 0 in FIG. In such a state shown in FIG. 5A, a set pulse SP1 composed of a pulse current or a pulse voltage of a desired magnitude is applied to the unique heater layer 7 between the first electrode 2 and the third electrode 4.

第１電極２及び、第３電極４から、独自ヒータ層７にセットパルスＳＰ１を印加することにより、独自ヒータ層７からセットパルスＳＰ１に応じた熱エネルギーが発生する。そして、この熱エネルギーが、絶縁層５及び抵抗膜８を介して、メモリ層９に伝達する。そうすると、この伝達された熱エネルギーにより、メモリ層９が加熱され、所望の抵抗値Ｒａを有するまで結晶成長される。このとき、例えば図７において、メモリ層９の抵抗値ＲａはＲ１となる。図５Ｂでは、図７における抵抗値Ｒ１を有するように結晶成長されたメモリ層９を模式的に示している。 By applying the set pulse SP1 from the first electrode 2 and the third electrode 4 to the unique heater layer 7, thermal energy corresponding to the set pulse SP1 is generated from the unique heater layer 7. The thermal energy is transmitted to the memory layer 9 through the insulating layer 5 and the resistance film 8. Then, the memory layer 9 is heated by the transmitted thermal energy, and crystals are grown until it has a desired resistance value Ra. At this time, for example, in FIG. 7, the resistance value Ra of the memory layer 9 is R 1 . FIG. 5B schematically shows the memory layer 9 crystal-grown so as to have the resistance value R 1 in FIG.

次に、図５Ｂに示す状態において、さらに、第１電極２及び第３電極４間の独自ヒータ層７にセットパルスＳＰ２を印加する。そして、この場合においても、第１電極２、第３電極４から独自ヒータ層７に所望の大きさのセットパルスＳＰ２を印加することにより、独自ヒータ層７からセットパルスＳＰ２に応じた熱エネルギーが発生する。そして、この熱エネルギーが、絶縁層５及び抵抗膜８を介して、メモリ層９に伝達する。そうすると、この伝達された熱エネルギーにより、メモリ層９が加熱され、所望の抵抗値Ｒａを有するまで結晶成長される。このとき、例えば図７において、メモリ層９の抵抗値ＲはＲ２となる。図５Ｃでは、図７における抵抗値Ｒ２を有するように結晶成長されたメモリ層９を模式的に示している。 Next, in the state shown in FIG. 5B, the set pulse SP <b> 2 is further applied to the unique heater layer 7 between the first electrode 2 and the third electrode 4. Even in this case, by applying the set pulse SP2 having a desired magnitude from the first electrode 2 and the third electrode 4 to the unique heater layer 7, the thermal energy corresponding to the set pulse SP2 is generated from the unique heater layer 7. appear. The thermal energy is transmitted to the memory layer 9 through the insulating layer 5 and the resistance film 8. Then, the memory layer 9 is heated by the transmitted thermal energy, and crystals are grown until it has a desired resistance value Ra. At this time, for example, in FIG. 7, the resistance value R of the memory layer 9 is R 2 . FIG. 5C schematically shows the memory layer 9 crystal-grown so as to have the resistance value R 2 in FIG.

さらに、図５Ｃに示す状態において、第１電極２及び第３電極４間の独自ヒータ層７にセットパルスＳＰ３を印加する。そして、この場合においても、第１電極２、第３電極４から独自ヒータ層７に所望の大きさのセットパルスＳＰ３を印加することにより、独自ヒータ層７からセットパルスＳＰ３に応じた熱エネルギーが発生する。そして、この熱エネルギーが、絶縁層５及び抵抗膜８を介して、メモリ層９に伝達する。そうすると、この伝達された熱エネルギーにより、メモリ層９が加熱され、所望の抵抗値Ｒａを有するまで結晶成長される。図５Ｄに示す例では、メモリ層９が結晶相に相転移された例を示しており、このとき、例えば図７において、メモリ層９の抵抗値ＲａはＲ３となる。図５Ｄでは、図７における抵抗値Ｒ３を有するように結晶成長されたメモリ層９を模式的に示している。 Further, in the state shown in FIG. 5C, the set pulse SP3 is applied to the unique heater layer 7 between the first electrode 2 and the third electrode 4. Even in this case, by applying a set pulse SP3 having a desired magnitude from the first electrode 2 and the third electrode 4 to the unique heater layer 7, the thermal energy corresponding to the set pulse SP3 is generated from the unique heater layer 7. appear. The thermal energy is transmitted to the memory layer 9 through the insulating layer 5 and the resistance film 8. Then, the memory layer 9 is heated by the transmitted thermal energy, and crystals are grown until it has a desired resistance value Ra. In the example shown in FIG. 5D, it shows an example in which the memory layer 9 is a phase transition in the crystal phase, this time, for example, in FIG. 7, the resistance value Ra of the memory layer 9 becomes R 3. FIG. 5D schematically shows the memory layer 9 crystal-grown so as to have the resistance value R 3 in FIG.

以上のように、独自ヒータ層７から熱エネルギーを発生させることにより、図５Ａから図５Ｄに示すようにメモリ層９における相変化材料層の結晶成長がなされ、メモリ層９の抵抗値Ｒａが段階的に制御される。そして、本実施形態例では、独自ヒータ層７の抵抗値Ｒｈは常に一定であるため、セットパルスＳＰを所望の大きさに変えることにより、正確な熱エネルギーＥ＝Ｉ２Ｒｈｔを発生させることができる。このため、メモリ層の抵抗値Ｒａを正確に制御することができるため、正確な多値情報を記録することができる。 As described above, by generating thermal energy from the unique heater layer 7, crystal growth of the phase change material layer in the memory layer 9 is performed as shown in FIGS. 5A to 5D, and the resistance value Ra of the memory layer 9 is stepped. Controlled. In the present embodiment, the resistance value R h of the unique heater layer 7 is always constant, so that the accurate thermal energy E = I 2 R h t is generated by changing the set pulse SP to a desired magnitude. Can be made. For this reason, since the resistance value Ra of the memory layer can be accurately controlled, accurate multi-value information can be recorded.

次に、結晶化されたメモリ層９を、アモルファス状態に相転移する方法について説明する。図６Ａに示すように第１電極２及び第２電極６間の結晶化されたメモリ層９に、所望の大きさのパルス電圧又はパルス電流からなるリセットパルスＲＰを印加する。そうすると、メモリ層９の側面及び底面を被覆した高抵抗の抵抗膜８が熱エネルギーを発生する。この熱エネルギーが、メモリ層９に伝達され、メモリ層９がアモルファス状態に相転移される。また、このリセットパルスＲＰの大きさを調整することにより、図５Ｂ〜Ｄに示すそれぞれの状態から、図６Ｂに示すアモルファス状態、すなわち非結晶状態に選択的にリセットすることができる。
また、本実施形態例では、高抵抗の抵抗膜８を設けることにより、結晶状態からアモルファス状態に相転移するために必要なエネルギーを、小さな電力で発生させることができる。また、抵抗膜８をメモリ層９の底部に設けることにより、リセットパルスＲＰを印加したときに、メモリ層９底部における温度変化を大きくすることができるので、メモリ層９の相変化が起こる位置を底部に集中させることができる。 Next, a method for phase transition of the crystallized memory layer 9 to an amorphous state will be described. As shown in FIG. 6A, a reset pulse RP composed of a pulse voltage or pulse current having a desired magnitude is applied to the crystallized memory layer 9 between the first electrode 2 and the second electrode 6. Then, the high-resistance resistance film 8 covering the side surface and the bottom surface of the memory layer 9 generates thermal energy. This thermal energy is transmitted to the memory layer 9, and the memory layer 9 undergoes a phase transition to an amorphous state. Further, by adjusting the magnitude of the reset pulse RP, the respective states shown in FIGS. 5B to 5D can be selectively reset to the amorphous state shown in FIG. 6B, that is, the amorphous state.
Further, in this embodiment, by providing the high-resistance resistance film 8, energy necessary for phase transition from the crystalline state to the amorphous state can be generated with a small electric power. In addition, by providing the resistance film 8 at the bottom of the memory layer 9, when the reset pulse RP is applied, the temperature change at the bottom of the memory layer 9 can be increased, so the position where the phase change of the memory layer 9 occurs. It can be concentrated at the bottom.

図８に、セットパルスＳＰとリセットパルスＲＰを印加したときのメモリ層９における状態転移図を示す。以上で説明したように、セットパルスＳＰとリセットパルスＲＰの値を適宜変化させることにより、所望の状態にメモリ層９を変化させることができる。また、セットパルスＳＰ及びリセットパルスＲＰは、パルス幅や、パルスレベルを調整して所望のパルス電圧又はパルス電流とすることが好ましい。   FIG. 8 shows a state transition diagram in the memory layer 9 when the set pulse SP and the reset pulse RP are applied. As described above, the memory layer 9 can be changed to a desired state by appropriately changing the values of the set pulse SP and the reset pulse RP. Further, it is preferable that the set pulse SP and the reset pulse RP are adjusted to a desired pulse voltage or pulse current by adjusting a pulse width or a pulse level.

以上のように、本実施形態例では、例えば３段階のセットパルスＳＰを独自ヒータ層に印加することにより、メモリ層９において４段階の抵抗値Ｒａが正確に設定される構成となっている。この４段階の異なる抵抗値Ｒａを利用して、多値情報を記録することができる。   As described above, in this embodiment, for example, the four-stage resistance value Ra is accurately set in the memory layer 9 by applying, for example, the three-stage set pulse SP to the unique heater layer. Multi-value information can be recorded using the four different resistance values Ra.

次に、図９に、本発明のメモリセルにおける、第１の実施形態の概略断面構成を示す。本実施形態のメモリセルは、図１に示したメモリ素子１を用いた例である。図９に示すメモリセル２００を同一基板上に複数形成することで、メモリセルアレイを構成することができる。図９において図１と対応する部分には同一符号を付し、重複説明を省略する。   Next, FIG. 9 shows a schematic cross-sectional configuration of the first embodiment in the memory cell of the present invention. The memory cell of this embodiment is an example using the memory element 1 shown in FIG. A memory cell array can be formed by forming a plurality of memory cells 200 shown in FIG. 9 on the same substrate. 9, parts corresponding to those in FIG. 1 are denoted by the same reference numerals, and redundant description is omitted.

本実施形態例に係るメモリセル２００は、例えば、ｎ型のシリコン半導体基板３１上にスイッチング素子４３とメモリ素子１とを有する例である。
まず、ｎ型のシリコン半導体基板３１の表面近傍には、ｐ＋拡散領域３３とｐ＋拡散領域３４とが互いに離間して設けられている。このｐ＋拡散領域３３，３４は、イオン打ち込み等によりｐ＋型の不純物をｎ型のシリコン半導体基板３１上に拡散させた領域である。これらのｐ＋拡散領域３３とｐ＋拡散領域３４との間にある領域は、キャリアが移動するチャネル領域となる。 The memory cell 200 according to the present embodiment is an example having a switching element 43 and a memory element 1 on an n-type silicon semiconductor substrate 31, for example.
First, in the vicinity of the surface of the n-type silicon semiconductor substrate 31, a p + diffusion region 33 and a p + diffusion region 34 are provided apart from each other. The p + diffusion regions 33 and 34 are regions in which p + type impurities are diffused on the n type silicon semiconductor substrate 31 by ion implantation or the like. A region between the p + diffusion region 33 and the p + diffusion region 34 is a channel region where carriers move.

そして、ｐ＋拡散領域３３上には、ｐ＋拡散領域３３と電気的に接続されたソース電極４４が設けられている。また、ｐ＋拡散領域３４上には、ｐ＋拡散領域３４と電気的に接続されたドレイン電極３２が設けられており、このドレイン電極３２はメモリ素子１の第１電極２である。チャネル領域上には、ゲート絶縁膜３５を介してゲート電極４５が設けられている。ソース電極４４、ドレイン電極３２、ゲート電極４５は例えば、Ｐｏｌｙ−Ｓｉ，Ａｌ等の導電性材料で構成されている。ゲート絶縁膜３５はＳｉＯ２等の絶縁材料で構成されている。 A source electrode 44 that is electrically connected to the p + diffusion region 33 is provided on the p + diffusion region 33. In addition, a drain electrode 32 electrically connected to the p + diffusion region 34 is provided on the p + diffusion region 34, and the drain electrode 32 is the first electrode 2 of the memory element 1. A gate electrode 45 is provided on the channel region via a gate insulating film 35. The source electrode 44, the drain electrode 32, and the gate electrode 45 are made of, for example, a conductive material such as Poly-Si or Al. The gate insulating film 35 is made of an insulating material such as SiO 2 .

これらの、ｐ＋拡散領域３３、ｐ＋拡散領域３４、チャネル領域、ソース電極４４、ドレイン電極３２、ゲート電極４５によりｐ−ＭＯＳトランジスタからなるスイッチング素子４３が形成される。
また、ドレイン電極３２上に形成されるメモリ素子１は、図１のメモリ素子１と同様である。このとき、円柱型のメモリ層９の軸心は、シリコン半導体基板３１面と垂直となるように配置されている。本実施形態例において、スイッチング素子４３とメモリ素子１とは、絶縁層３０で覆われている。メモリ素子１は、第２電極６が露出されるように絶縁層３０に覆われており、また、図１で示したメモリ素子１を構成する絶縁層１０及び５は、図９における絶縁層３０により一体に図示されている。 The p + diffusion region 33, the p + diffusion region 34, the channel region, the source electrode 44, the drain electrode 32, and the gate electrode 45 form a switching element 43 composed of a p-MOS transistor.
The memory element 1 formed on the drain electrode 32 is the same as the memory element 1 in FIG. At this time, the axial center of the cylindrical memory layer 9 is arranged to be perpendicular to the surface of the silicon semiconductor substrate 31. In the present embodiment example, the switching element 43 and the memory element 1 are covered with an insulating layer 30. The memory element 1 is covered with an insulating layer 30 so that the second electrode 6 is exposed, and the insulating layers 10 and 5 constituting the memory element 1 shown in FIG. Are integrally illustrated.

絶縁層３０上には、メモリ素子１の第２電極６が露出されている他、所望の取り出し電極３７，３８，３９が形成されている。ソース電極４４は導電性材料が充填されたコンタクトホール４０により、絶縁層３０上の取り出し電極３９に接続されている。ゲート電極４５は導電性材料が充填されたコンタクトホール４１により、絶縁層３０上の取り出し電極３８に接続されている。メモリ素子１の第３電極４は導電性材料が充填されたコンタクトホール４２により、絶縁層３０上の取り出し電極３７に接続されている。   On the insulating layer 30, the second electrode 6 of the memory element 1 is exposed, and desired extraction electrodes 37, 38, 39 are formed. The source electrode 44 is connected to the extraction electrode 39 on the insulating layer 30 through a contact hole 40 filled with a conductive material. The gate electrode 45 is connected to the extraction electrode 38 on the insulating layer 30 through a contact hole 41 filled with a conductive material. The third electrode 4 of the memory element 1 is connected to the extraction electrode 37 on the insulating layer 30 by a contact hole 42 filled with a conductive material.

このように、スイッチング素子４３では、ゲート電極４５の取り出し電極３８にはゲート電圧が印加され、第２電極６と、第３電極４の取り出し電極３７にはそれぞれ電源電圧が印加される。なお、ソース電極４４の取り出し電極３９は接地されている。   Thus, in the switching element 43, the gate voltage is applied to the extraction electrode 38 of the gate electrode 45, and the power supply voltage is applied to the extraction electrode 37 of the second electrode 6 and the third electrode 4, respectively. The extraction electrode 39 of the source electrode 44 is grounded.

図１０に、本実施形態例のメモリセル２００における等価回路を示す。図１０に示すように、本実施形態例のメモリセル２００では、ゲート電極４５に接続される取り出し電極３８には、ワード線Ｗが接続される。ワード線Ｗからのゲート電圧Ｖｔの供給を制御することにより、ソース電極４４とドレイン電極３２間との間の電流をＯＮ，ＯＦＦさせる。すなわち、取り出し電極３８を介してゲート電極４５にマイナスのゲート電圧Ｖｔが印加されると、ソース電極４４とドレイン電極３２との間に電流が流れる（ＯＮ状態）。一方、ゲート電圧Ｖｔが印加されない状態では、ソース電極３３とドレイン電極３２との間に電流は流れない（ＯＦＦ状態）。   FIG. 10 shows an equivalent circuit in the memory cell 200 of this embodiment. As shown in FIG. 10, in the memory cell 200 of the present embodiment example, the word line W is connected to the extraction electrode 38 connected to the gate electrode 45. By controlling the supply of the gate voltage Vt from the word line W, the current between the source electrode 44 and the drain electrode 32 is turned on and off. That is, when a negative gate voltage Vt is applied to the gate electrode 45 through the extraction electrode 38, a current flows between the source electrode 44 and the drain electrode 32 (ON state). On the other hand, in the state where the gate voltage Vt is not applied, no current flows between the source electrode 33 and the drain electrode 32 (OFF state).

また、第２電極６には、第１のビット線Ｂ１が接続されており、読み出し電圧Ｖｒと、リセットパルスＲＰが印加される。第３電極４に接続される取り出し電極３７には、第２のビット線Ｂ２が接続されており、所望の書き込み電圧ＶｗであるセットパルスＳＰが印加される。   Further, the first bit line B1 is connected to the second electrode 6, and the read voltage Vr and the reset pulse RP are applied. A second bit line B2 is connected to the extraction electrode 37 connected to the third electrode 4, and a set pulse SP that is a desired write voltage Vw is applied.

本実施形態例のメモリセル２００では、前述したように、メモリ素子１がメモリ層９と並列に接続された独自ヒータ層７を有し、独自ヒータ層７には、書き込み電圧ＶｗであるセットパルスＳＰが印加される。このセットパルスＳＰは、メモリ層９に印加される読み込み電圧Ｖｒ、リセットパルスＲＰとは別の電源電圧により供給される。このように、独自ヒータ層７には、メモリ層９の抵抗値に影響されない独自のセットパルスＳＰが印加されることになる。こうして、メモリ層９の抵抗値Ｒａは、一定の抵抗値Ｒｈを有する独自ヒータ層７からの熱エネルギーＥ＝Ｉ２Ｒｈｔにより、制御される。
すなわち、本実施形態例の独自ヒータ層７の抵抗値Ｒｈは一定であるため、制御されたセットパルスＳＰが一定であれば、独自ヒータ層７から発生する熱エネルギーＥ＝Ｉ２Ｒｈｔは一定に保たれる。ここで、メモリ層９に用いられる相変化材料は、温度変化に比例して抵抗値Ｒａが変化する材料である。従って、これらの特性を利用することで、図５〜図７に示したように、メモリ層９を正確に所望の抵抗値Ｒａに変化させることができる。そして、このように正確に制御されたメモリ層９に、読み出し電極Ｖｒを印加することにより、第２電極６に接続される第１のビット線Ｂ１に正確な値を読み出すことができる。 In the memory cell 200 of the present embodiment example, as described above, the memory element 1 has the unique heater layer 7 connected in parallel with the memory layer 9, and the unique heater layer 7 has the set pulse having the write voltage Vw. SP is applied. The set pulse SP is supplied by a power supply voltage different from the read voltage Vr applied to the memory layer 9 and the reset pulse RP. Thus, the unique set pulse SP that is not influenced by the resistance value of the memory layer 9 is applied to the unique heater layer 7. Thus, the resistance value Ra of the memory layer 9 is controlled by the thermal energy E = I 2 R h t from the unique heater layer 7 having a constant resistance value R h .
That is, since the resistance value R h of the unique heater layer 7 of the present embodiment is constant, if the controlled set pulse SP is constant, the thermal energy E = I 2 R h t generated from the unique heater layer 7 Is kept constant. Here, the phase change material used for the memory layer 9 is a material whose resistance value Ra changes in proportion to a temperature change. Therefore, by using these characteristics, the memory layer 9 can be accurately changed to the desired resistance value Ra as shown in FIGS. An accurate value can be read out to the first bit line B1 connected to the second electrode 6 by applying the read electrode Vr to the memory layer 9 thus controlled accurately.

また、メモリ素子１において、第２電極にリセットパルスＲＰを印加することにより、メモリ層９を結晶状態から所望のアモルファス状態に相転移させることができる。   In the memory element 1, the memory layer 9 can be phase-shifted from the crystalline state to a desired amorphous state by applying the reset pulse RP to the second electrode.

上述したメモリ素子、及びメモリセルの実施形態例においては、メモリ層の形状が円柱型である例としたが、図１１Ａ，Ｂ，Ｃに示すように、円柱型（図１１Ａ）の他、角錐型（図１１Ｂ）、または、頭切円錐型（図１１Ｃ）等、種々の形態が可能である。また、角錐型（図１１Ｂ）や頭切円錐型（図１１Ｃ）のメモリ層としたときの独自ヒータ層の形は、それらのメモリ層を囲むような筒状の形状であることが好ましい。   In the above-described embodiments of the memory element and the memory cell, the memory layer has a cylindrical shape. However, as shown in FIGS. 11A, 11B, and 11C, in addition to the cylindrical shape (FIG. 11A), a pyramid is used. Various forms are possible, such as a mold (FIG. 11B) or a truncated cone (FIG. 11C). The shape of the unique heater layer when the memory layer is a pyramid type (FIG. 11B) or a truncated cone type (FIG. 11C) is preferably a cylindrical shape surrounding the memory layers.

図１２に、本発明のメモリ素子における、第２の実施形態の概略構成を示し、図１３Ａ，Ｂに図１２におけるメモリ素子２０のＡ−Ａ’断面構成、Ｂ−Ｂ’断面構成を示す。
本実施形態例のメモリ素子２０は、例えばＳｉ，またはＳｉＯ２からなる基板１１上に独自ヒータ層１７を有する。そして、この独自ヒータ層１７上に例えばＳｉＮからなる第１の絶縁層１８を介して相変化材料からなるメモリ層１９を有しており、このメモリ層１９上には例えばＳｉＯ２からなる第２の絶縁層１５を有している。本実施形態例のメモリ素子１９では、Ｘ方向に長辺を持つ独自ヒータ層１７と、Ｙ軸方向に長辺を持つメモリ層１９とが、互いの長辺が垂直に交わるように配置されている。また、独自ヒータ層１７とメモリ層１９とが３次元的に交わる箇所において、独自ヒータ層１７とメモリ層１９の短辺の幅が他の部分よりも短くなるように形成されている。
このように、独自ヒータ層１７とメモリ層１９が交わる箇所において、短辺の幅が他の部分よりも短く形成されているので、独自ヒータ層１７又はメモリ層１９に電圧を印加した際に、幅が短い箇所において、電流密度が高くなる。第１及び第２の絶縁層１８，１５は、それぞれ、独自ヒータ層１７及びメモリ層１９を覆うように配置されている。 FIG. 12 shows a schematic configuration of the second embodiment of the memory element of the present invention, and FIGS. 13A and 13B show an AA ′ sectional configuration and a BB ′ sectional configuration of the memory element 20 in FIG.
The memory element 20 of the present embodiment example has a unique heater layer 17 on a substrate 11 made of, for example, Si or SiO2. A memory layer 19 made of a phase change material is provided on the unique heater layer 17 via a first insulating layer 18 made of, for example, SiN. An insulating layer 15 is provided. In the memory element 19 of this embodiment, the unique heater layer 17 having a long side in the X direction and the memory layer 19 having a long side in the Y-axis direction are arranged so that the long sides intersect each other vertically. Yes. In addition, the unique heater layer 17 and the memory layer 19 are formed so that the widths of the short sides of the unique heater layer 17 and the memory layer 19 are shorter than the other portions at the three-dimensional intersection.
As described above, since the width of the short side is formed shorter than the other portion at the intersection of the unique heater layer 17 and the memory layer 19, when a voltage is applied to the unique heater layer 17 or the memory layer 19, The current density is high at the portion where the width is short. The first and second insulating layers 18 and 15 are disposed so as to cover the unique heater layer 17 and the memory layer 19, respectively.

また、本実施形態例において、独自ヒータ層１７には例えば、Ｓｉ，Ｓｉ（ｎ），Ｓｉ（ｐ），ＴｉＡｌＮ，ＴｉＳｉＮ，ＴａＮ，ＷＳｉＮ，ＴｉＮ，ＧｅＳｉ，Ｃが用いられる。また、メモリ層１９を構成する相変化材料としては、例えば、ＧｅＳｂＴｅ，ＧａＳｂ，ＩｎＳｂ，ＩｎＳｅ，ＳｂＴｅ，ＧｅＴｅ，ＩｎＳｂＴｅ，ＧａＳｅＴｅ，ＳｎＳｂＴｅ，ＩｎＳｂＧｅ，ＧａＩｎＳｂＴｅ，ＧｅＳｎＳｂＴｅ，ＧｅＳｂＳｎＴｅ，ＴｅＧｅＳｂＳｅに、Ｏ（酸素），Ｎ（窒素），Ａｇ（銀），Ｓｉ（珪素），Ｓｎ（錫）等を添加した材料が挙げられる。本実施形態例においても、メモリ層１９は第１の実施形態例で用いられる相変化材料と同様に、図２に示すように、温度Ｔの上昇に比例して抵抗率Ｒが下がる相変化材料が用いられる。   In this embodiment, for example, Si, Si (n), Si (p), TiAlN, TiSiN, TaN, WSiN, TiN, GeSi, and C are used for the unique heater layer 17. Examples of the phase change material constituting the memory layer 19 include GeSbTe, GaSb, InSb, InSe, SbTe, GeTe, InSbTe, GaSeTe, SnSbTe, InSbGe, GaInSbTe, GeSnSbTe, GeSbSnTe, TeGeSbSe, TeGeSbSe. Examples include materials added with N (nitrogen), Ag (silver), Si (silicon), Sn (tin), and the like. Also in the present embodiment example, the memory layer 19 is a phase change material whose resistivity R decreases in proportion to the increase in temperature T, as shown in FIG. 2, in the same manner as the phase change material used in the first embodiment example. Is used.

図１４Ａ，Ｂに、本実施形態例のメモリ素子２０における回路図を示す。図１４Ａ，Ｂにおいて、メモリ層１９の抵抗値はＲａで示し、独自ヒータ層１７の抵抗値はＲｈで示す。図１４Ａ，Ｂに示すように、メモリ層１９は、図１２，１３では図示しない第１電極１２、第２電極１６に接続されており、独自ヒータ層１７は図１２，１３では図示しない第３電極１３、第４電極１４に接続されている。すなわち、第１電極１２，第２電極１６間には、抵抗値Ｒａが接続されており、第３電極１３、第４電極１４間には、抵抗値Ｒｈが接続されている。そして、これらの回路において、第１電極１２と第２電極１６間のメモリ層１９（抵抗値Ｒａ）には、リセットパルスＲＰが印加され、第３電極１３と第４電極１４間の独自ヒータ層１７（抵抗値Ｒｈ）には、セットパルスＳＰが印加される。 14A and 14B are circuit diagrams of the memory element 20 according to this embodiment. Figure 14A, in B, the resistance value of the memory layer 19 is shown by Ra, the resistance value of the own heater layer 17 is indicated by R h. As shown in FIGS. 14A and 14B, the memory layer 19 is connected to the first electrode 12 and the second electrode 16 (not shown in FIGS. 12 and 13), and the unique heater layer 17 is a third not shown in FIGS. The electrode 13 and the fourth electrode 14 are connected. That is, the resistance value Ra is connected between the first electrode 12 and the second electrode 16, and the resistance value Rh is connected between the third electrode 13 and the fourth electrode 14. In these circuits, the reset pulse RP is applied to the memory layer 19 (resistance value Ra) between the first electrode 12 and the second electrode 16, and the unique heater layer between the third electrode 13 and the fourth electrode 14 is applied. A set pulse SP is applied to 17 (resistance value Rh).

このように本実施形態例では、独自ヒータ層１７には、メモリ層１９に印加されるパルス電圧又はパルス電流には影響されない、独自のパルス電圧又はパルス電流が印加される。すなわち、本実施形態例で印加される独自のパルス電圧又はパルス電流とは、可変抵抗であるメモリ層１９の抵抗の変化に影響されない、パルス電圧又はパルス電流である。   Thus, in the present embodiment, a unique pulse voltage or pulse current that is not affected by the pulse voltage or pulse current applied to the memory layer 19 is applied to the unique heater layer 17. That is, the unique pulse voltage or pulse current applied in this embodiment is a pulse voltage or pulse current that is not affected by the change in resistance of the memory layer 19 that is a variable resistance.

本実施形態例においても、上述した図１に示すメモリ素子１と同様に、所望のセットパルスＳＰを印加することにより、独自ヒータ層１７では熱エネルギーが発生するので、その熱エネルギーにより、メモリ層１９の状態を変化させることができる。また、本実施形態例では、独自ヒータ層１７の抵抗値Ｒｈが一定であるため、独自ヒータ層１７に発生する熱エネルギーＥ＝Ｉ２Ｒｈｔは、印加するセットパルスＳＰに対応して正確に制御される。これにより、メモリ層１９の抵抗値Ｒａも正確に制御されるため、的確な多値記録を行うことができる。
また、セットパルスＳＰ及びリセットパルスＲＰは、パルス幅や、パルスレベルを調整して所望のパルス電圧又はパルス電流とすることが好ましい。 Also in the present embodiment example, as in the memory element 1 shown in FIG. 1 described above, by applying a desired set pulse SP, thermal energy is generated in the unique heater layer 17. The 19 states can be changed. Further, in this embodiment, since the resistance value Rh of the unique heater layer 17 is constant, the thermal energy E = I 2 R ht generated in the unique heater layer 17 is accurate corresponding to the set pulse SP to be applied. Controlled. Thereby, the resistance value Ra of the memory layer 19 is also accurately controlled, so that accurate multi-value recording can be performed.
Further, it is preferable that the set pulse SP and the reset pulse RP are adjusted to a desired pulse voltage or pulse current by adjusting a pulse width or a pulse level.

図１５に、本発明のメモリセルにおける、第２の実施形態の概略断面構成を示す。本実施形態例のメモリセル３００は、図１２に示したメモリ素子２０を用いた例である。このようなメモリセル３００を同一基板上に複数形成することで、メモリセルアレイを構成することができる。図１５において、図１２に対応する部分には同一符号を付し、重複説明を省略する。   FIG. 15 shows a schematic cross-sectional configuration of the second embodiment in the memory cell of the present invention. The memory cell 300 of this embodiment is an example using the memory element 20 shown in FIG. By forming a plurality of such memory cells 300 on the same substrate, a memory cell array can be configured. In FIG. 15, parts corresponding to those in FIG.

本実施形態例に係るメモリセル３００は、例えば、ｎ型のシリコン半導体基板５１上にスイッチング素子６２とメモリ素子２０とを有する例である。
まず、ｎ型のシリコン半導体基板５１の表面近傍には、ｐ＋拡散領域５３とｐ＋拡散領域５４とが互いに離間して設けられている。このｐ＋拡散領域５３，５４は、イオン打ち込み等によりｐ＋型の不純物をｎ型のシリコン半導体基板５１上に拡散させた領域である。これらのｐ＋拡散領域５３とｐ＋拡散領域５４との間にある領域は、キャリアが移動するチャネル領域となる。 The memory cell 300 according to the present embodiment is an example having a switching element 62 and a memory element 20 on an n-type silicon semiconductor substrate 51, for example.
First, near the surface of the n-type silicon semiconductor substrate 51, a p + diffusion region 53 and a p + diffusion region 54 are provided apart from each other. The p + diffusion regions 53 and 54 are regions in which p + type impurities are diffused on the n type silicon semiconductor substrate 51 by ion implantation or the like. A region between the p + diffusion region 53 and the p + diffusion region 54 is a channel region where carriers move.

そして、ｐ＋拡散領域５３上には、ｐ＋拡散領域５３と電気的に接続されたソース電極５７が設けられている。また、ｐ＋拡散領域５４上には、ｐ＋拡散領域５４と電気的に接続されたドレイン電極５６が設けられている。チャネル領域上には、ゲート絶縁膜５２を介してゲート電極５５が設けられている。ソース電極５７、ドレイン電極５６、ゲート電極５５は例えば、Ｐｏｌｙ−Ｓｉ，Ａｌ等の導電性材料で構成されている。ゲート絶縁膜５２はＳｉＯ２等の絶縁材料で構成されている。   On the p + diffusion region 53, a source electrode 57 electrically connected to the p + diffusion region 53 is provided. Further, a drain electrode 56 electrically connected to the p + diffusion region 54 is provided on the p + diffusion region 54. A gate electrode 55 is provided on the channel region via a gate insulating film 52. The source electrode 57, the drain electrode 56, and the gate electrode 55 are made of a conductive material such as Poly-Si or Al. The gate insulating film 52 is made of an insulating material such as SiO2.

これらの、ｐ＋拡散領域５３、ｐ＋拡散領域５４、チャネル領域、ソース電極５７、ドレイン電極５６、ゲート電極５５によりｐ−ＭＯＳトランジスタからなるスイッチング素子６２が構成される。
また、スイッチング素子６２のドレイン電極５６にメモリ層１の第１電極１２が電気的に接続されるように、シリコン半導体基板５１上にメモリ層２０が形成される。本実施形態例のメモリ素子２０は、図１２のメモリ素子２０と同様である。このとき、メモリ層１９及び独自ヒータ層１７に流れる電流は、シリコン半導体基板５１の平面に平行な方向である。そして、本実施形態例において、スイッチング素子６２とメモリ素子２０とは、絶縁層５０で覆われている。また、ここにおいては、図１２で示したメモリ素子２０を構成する絶縁層１８，１５は、図１５における絶縁層５０において、一体に図示されている。 The p + diffusion region 53, the p + diffusion region 54, the channel region, the source electrode 57, the drain electrode 56, and the gate electrode 55 constitute a switching element 62 composed of a p-MOS transistor.
In addition, the memory layer 20 is formed on the silicon semiconductor substrate 51 so that the first electrode 12 of the memory layer 1 is electrically connected to the drain electrode 56 of the switching element 62. The memory element 20 of this embodiment is the same as the memory element 20 of FIG. At this time, the current flowing through the memory layer 19 and the unique heater layer 17 is in a direction parallel to the plane of the silicon semiconductor substrate 51. In the present embodiment, the switching element 62 and the memory element 20 are covered with the insulating layer 50. Further, here, the insulating layers 18 and 15 constituting the memory element 20 shown in FIG. 12 are integrally illustrated in the insulating layer 50 in FIG.

図１５に示すように、絶縁層５０上には、所望の取り出し電極５９，６１，６５，６７，６９が形成されている。
ソース電極５７は導電性材料が充填されたコンタクトホール５８により、絶縁層５０上の取り出し電極５９に接続される。
ゲート電極５５は導電性材料が充填されたコンタクトホール６０により、絶縁層５０上に取り出し電極６１に接続される。
メモリ素子１９の第２電極１６は導電性材料が充填されたコンタクトホール６８により、絶縁層５０上の取り出し電極６９に接続される。
独自ヒータ層１７の第３電極１３は導電性材料が充填されたコンタクトホール６６により、絶縁層５０上の取り出し電極６７に接続され、第４電極１４は導電性材料が充填されたコンタクトホール６４により、絶縁層５０上の取り出し電極６５に接続されている。 As shown in FIG. 15, desired extraction electrodes 59, 61, 65, 67 and 69 are formed on the insulating layer 50.
The source electrode 57 is connected to the extraction electrode 59 on the insulating layer 50 through a contact hole 58 filled with a conductive material.
The gate electrode 55 is connected to the extraction electrode 61 on the insulating layer 50 through a contact hole 60 filled with a conductive material.
The second electrode 16 of the memory element 19 is connected to the extraction electrode 69 on the insulating layer 50 through a contact hole 68 filled with a conductive material.
The third electrode 13 of the unique heater layer 17 is connected to the extraction electrode 67 on the insulating layer 50 by a contact hole 66 filled with a conductive material, and the fourth electrode 14 is connected by a contact hole 64 filled with a conductive material. , Connected to the extraction electrode 65 on the insulating layer 50.

スイッチング素子６２では、ゲート電極５５の取り出し電極６１にゲート電圧Ｖｔが印加され、第２電極１６及び第３電極１３の取り出し電極６９，６７にはそれぞれ電源電圧が印加される。なお、ソース電極５７の取り出し電極５９及び、第４電極１４は接地されている。   In the switching element 62, a gate voltage Vt is applied to the extraction electrode 61 of the gate electrode 55, and a power supply voltage is applied to the extraction electrodes 69 and 67 of the second electrode 16 and the third electrode 13, respectively. The extraction electrode 59 of the source electrode 57 and the fourth electrode 14 are grounded.

図１６に、本実施形態例のメモリセル３００における等価回路を示す。図１６に示すように、本実施形態例のメモリセル３００では、ゲート電極５５に接続される取り出し電極６１には、ワード線Ｗが接続される。このワード線Ｗからのゲート電圧Ｖｔの供給を制御することにより、ソース電極５７とドレイン電極５６間との間の電流をＯＮ，ＯＦＦさせる。すなわち、取り出し電極６１を介してゲート電極５５にマイナスのゲート電圧Ｖｔが印加されると、ソース電極５７とドレイン電極５６との間に電流が流れる（ＯＮ状態）。一方、ゲート電圧Ｖｔが印加されない状態では、ソース電極５５とドレイン電極５６との間に電流は流れない（ＯＦＦ状態）。   FIG. 16 shows an equivalent circuit in the memory cell 300 of this embodiment. As shown in FIG. 16, in the memory cell 300 of this embodiment example, the word line W is connected to the extraction electrode 61 connected to the gate electrode 55. By controlling the supply of the gate voltage Vt from the word line W, the current between the source electrode 57 and the drain electrode 56 is turned on and off. That is, when a negative gate voltage Vt is applied to the gate electrode 55 via the extraction electrode 61, a current flows between the source electrode 57 and the drain electrode 56 (ON state). On the other hand, in the state where the gate voltage Vt is not applied, no current flows between the source electrode 55 and the drain electrode 56 (OFF state).

また、第２電極１６に接続される取り出し電極６９には、第１のビット線Ｂ１が接続されており、読み出し電圧Ｖｒと、リセットパルスＲＰが印加される。第３電極１３に接続される取り出し電極６７には第２のビット線Ｂ２が接続されており、第２のビット線Ｂ２からは、所望の書き込み電圧ＶｗであるセットパルスＳＰが印加される。また第４電極１４に接続される取り出し電極６５は接地されている。   Further, the first bit line B1 is connected to the extraction electrode 69 connected to the second electrode 16, and the read voltage Vr and the reset pulse RP are applied. The second bit line B2 is connected to the extraction electrode 67 connected to the third electrode 13, and a set pulse SP that is a desired write voltage Vw is applied from the second bit line B2. Further, the extraction electrode 65 connected to the fourth electrode 14 is grounded.

本実施形態例のメモリセル３００でも、第２の実施形態例と同様に、メモリ素子２０がメモリ層１９と並列に接続された独自ヒータ層１７を有しており、この独自ヒータ層１７に、書き込み電圧ＶｗであるセットパルスＳＰが印加されるようになっている。このセットパルスＳＰは、メモリ層１９に印加される読み込み電圧Ｖｒ、リセットパルスＲＰとは別の電源電圧により供給されるものである。
このように、独自ヒータ層１７には、メモリ層１９の抵抗値に影響されない独自のセットパルスＳＰが印加される。そして、メモリ層１９は、一定の抵抗値Ｒｈを有する独自ヒータ層１７からの熱エネルギーＥ＝Ｉ２Ｒｈｔにより、メモリ層１９の抵抗値Ｒａが正確に制御される。そして、このように正確に制御されたメモリ層１９に、読み出し電極Ｖｒを印加することにより、第２電極１６の取り出し電極６９に接続される第１のビット線Ｂ１に正確な値を読み出すことができる。 Also in the memory cell 300 of the present embodiment example, the memory element 20 has the unique heater layer 17 connected in parallel with the memory layer 19, as in the second embodiment example. A set pulse SP that is a write voltage Vw is applied. The set pulse SP is supplied by a power supply voltage different from the read voltage Vr and the reset pulse RP applied to the memory layer 19.
Thus, the unique set pulse SP that is not influenced by the resistance value of the memory layer 19 is applied to the unique heater layer 17. In the memory layer 19, the resistance value Ra of the memory layer 19 is accurately controlled by the thermal energy E = I 2 R h t from the unique heater layer 17 having a constant resistance value R h . An accurate value can be read out to the first bit line B1 connected to the extraction electrode 69 of the second electrode 16 by applying the read electrode Vr to the memory layer 19 thus controlled accurately. it can.

また、メモリ素子２０において、第２電極１６にリセットパルスＲＳを印加することにより、メモリ層１９を結晶状態から所望のアモルファス状態に相転移させることができる。   In the memory element 20, the memory layer 19 can be phase-shifted from a crystalline state to a desired amorphous state by applying a reset pulse RS to the second electrode 16.

上述したメモリ素子及びメモリセル、また、メモリセルを複数同一基板上に配置してなるメモリセルアレイは、携帯電話、電子辞書、ビデオカメラ、デジタルカメラ等の電子機器に用いることができる。   The above-described memory element and memory cell, and a memory cell array in which a plurality of memory cells are arranged on the same substrate can be used for electronic devices such as a mobile phone, an electronic dictionary, a video camera, and a digital camera.

図１７に、本発明の電子機器の一実施形態に係る概略構成図を示す。本実施形態例における電子機器８０は、例えば上述したメモリセルアレイ２００又は３００をデジタルカメラに組み込んだ例である。   FIG. 17 shows a schematic configuration diagram according to an embodiment of the electronic apparatus of the present invention. The electronic device 80 in this embodiment is an example in which the above-described memory cell array 200 or 300 is incorporated in a digital camera, for example.

図１７に示すように、本実施形態例の電子機器８０であるカメラは、光学系８２と、固体撮像素子８３と、信号処理回路８４と、メモリセルアレイ８５と、表示部８６とから構成される。本実施形態例のカメラでは、被写体８１からの反射光を、光学系８２を介して固体撮像素子８３に入射させ、固体撮像素子８３において光電変換により電気信号に変換する。そして、電気信号に変換された被写体８１の情報は、信号処理回路８４を介してメモリセルアレイ８５に書き込まれる。このようにしてメモリセルアレイ８５に書き込まれた情報を読み込むことにより、例えば液晶パネル等からなる表示部８６に表示することができる。   As shown in FIG. 17, the camera that is the electronic apparatus 80 of the present embodiment includes an optical system 82, a solid-state imaging device 83, a signal processing circuit 84, a memory cell array 85, and a display unit 86. . In the camera of the present embodiment, the reflected light from the subject 81 is incident on the solid-state image sensor 83 via the optical system 82 and is converted into an electric signal by photoelectric conversion in the solid-state image sensor 83. Then, the information on the subject 81 converted into an electric signal is written into the memory cell array 85 via the signal processing circuit 84. By reading the information written in the memory cell array 85 in this way, it can be displayed on the display unit 86 made of, for example, a liquid crystal panel.

本実施形態例における電子機器８１では、メモリセルアレイ８５において、独自ヒータ層が設けられており、独自ヒータ層から発生する熱エネルギーによりメモリ層が相変化されて、抵抗値が変化される。このため、信号処理回路８４からの情報が正確にメモリセルアレイ８５に書き込まれて、正確に読み出されるため、電子機器８０としての信頼性の向上が図られる。   In the electronic device 81 according to the present embodiment, a unique heater layer is provided in the memory cell array 85, and the memory layer undergoes a phase change by the heat energy generated from the unique heater layer, and the resistance value is changed. For this reason, the information from the signal processing circuit 84 is accurately written into the memory cell array 85 and read out accurately, so that the reliability of the electronic device 80 is improved.

Ａ，Ｂ本発明のメモリ素子の、第１の実施形態に係る概略断面構成図及びそのＡ−Ａ断面構成である。1A and 1B are a schematic cross-sectional configuration diagram according to the first embodiment of the memory element of the present invention and an AA cross-sectional configuration thereof. 本発明のメモリ素子の第１の実施形態において、メモリ層に用いられる相変化材料の温度特性を示した図である。It is the figure which showed the temperature characteristic of the phase change material used for a memory layer in 1st Embodiment of the memory element of this invention. Ａ〜Ｄメモリ層に用いられる相変化材料の温度変化に対する相変化を段階的に示した模式図である。It is the schematic diagram which showed the phase change with respect to the temperature change of the phase change material used for AD memory layer in steps. Ａ，Ｂ本発明のメモリ素子の第１の実施形態において、メモリ素子の要部の回路構成を示した図である。FIGS. 2A and 2B are diagrams showing a circuit configuration of a main part of the memory element in the first embodiment of the memory element of the present invention. FIGS. Ａ〜Ｄ本発明のメモリ素子の第１の実施形態において、メモリ素子にセットパルスＳＰを与えていったときのメモリ層の変化を段階的に示した模式図である。FIGS. 4A to 4D are schematic views showing stepwise changes in a memory layer when a set pulse SP is applied to the memory element in the first embodiment of the memory element of the present invention. FIGS. Ａ，Ｂ本発明のメモリ素子の第１の実施形態において、メモリ素子にリセットパルスＲＰを与えていったときのメモリ層の変化を示した模式図である。FIGS. 4A and 4B are schematic diagrams showing changes in a memory layer when a reset pulse RP is applied to the memory element in the first embodiment of the memory element of the present invention. FIGS. 本発明のメモリ素子の第１の実施形態において、メモリ層にパルス電圧を印加したときのメモリ層の抵抗値を示した図である。FIG. 3 is a diagram showing a resistance value of a memory layer when a pulse voltage is applied to the memory layer in the first embodiment of the memory element of the present invention. セットパルスとリセットパルスを印加したときのメモリ層の状態転移図である。It is a state transition diagram of a memory layer when a set pulse and a reset pulse are applied. 本発明のメモリセルの第１の実施形態に係る概略断面構成図である。1 is a schematic cross-sectional configuration diagram according to a first embodiment of a memory cell of the present invention. 本発明のメモリセルの第１の実施形態における、メモリセルの等価回路図である。FIG. 3 is an equivalent circuit diagram of the memory cell in the first embodiment of the memory cell of the present invention. Ａ，Ｂ，Ｃ本発明のメモリ素子及びメモリセルの第１の実施形態に用いられるメモリ層の形状例を示す。A, B, C Examples of the shape of the memory layer used in the first embodiment of the memory element and memory cell of the present invention are shown. 本発明のメモリ素子の第２の実施形態に係る概略構成図である。It is a schematic block diagram concerning 2nd Embodiment of the memory element of this invention. 本発明のメモリ素子の第２の実施形態において、メモリ素子のＡ−Ａ’断面構成及びＢ−Ｂ’断面構成を示した図である。FIG. 5 is a diagram showing a cross-sectional configuration of the memory element taken along the line A-A ′ and a cross-sectional view taken along the line B-B ′ in the second embodiment of the memory element of the present invention. Ａ，Ｂ本発明のメモリ素子の第２の実施形態において、メモリ素子の要部の回路構成を示した図である。A and B are diagrams showing a circuit configuration of a main part of a memory element in a second embodiment of the memory element of the present invention. 本発明のメモリセルの第２の実施形態に係る概略断面構成図である。FIG. 5 is a schematic cross-sectional configuration diagram according to a second embodiment of a memory cell of the present invention. 本発明のメモリセルの第２の実施形態に係る等価回路図である。FIG. 4 is an equivalent circuit diagram according to a second embodiment of the memory cell of the present invention. 本発明の電子機器の一実施形態に係る概略構成図である。It is a schematic structure figure concerning one embodiment of electronic equipment of the present invention. Ａ，Ｂ従来の相変化メモリ素子に用いられている相変化材料の温度に対する抵抗特性を示す。A and B show resistance characteristics with respect to temperature of phase change materials used in conventional phase change memory elements.

符号の説明Explanation of symbols

１，２０・・・メモリ素子、２，１２・・・第１電極、３・・・金属接着層、４，１３・・・第３電極、５・・・絶縁層、６，１６・・・第２電極、７，１７・・・独自ヒータ層、８・・・抵抗膜、９，１９・・・メモリ層、１０，１５，１８・・・絶縁層、１１・・・基板、１４・・・第４電極、２００，３００・・・メモリセル、８０・・・電子機器   DESCRIPTION OF SYMBOLS 1,20 ... Memory element, 2,12 ... 1st electrode, 3 ... Metal adhesion layer, 4,13 ... 3rd electrode, 5 ... Insulating layer, 6, 16 ... Second electrode, 7, 17 ... unique heater layer, 8 ... resistive film, 9, 19 ... memory layer, 10, 15, 18 ... insulating layer, 11 ... substrate, 14 ... -4th electrode, 200,300 ... memory cell, 80 ... electronic equipment

Claims (10)

温度変化に対応して徐々に抵抗値が変化する相変化材料から構成されたメモリ層と、
前記メモリ層の近傍に配置された独自ヒータ層とを有し、
前記メモリ層の抵抗値は、前記独自ヒータ層に対して独自のパルス電圧又はパルス電流が印加されることにより発生する熱エネルギーにより制御される
ことを特徴とするメモリ素子。 A memory layer composed of a phase change material whose resistance value gradually changes in response to a temperature change;
A unique heater layer disposed in the vicinity of the memory layer;
The memory element, wherein the resistance value of the memory layer is controlled by thermal energy generated by applying a unique pulse voltage or pulse current to the unique heater layer. 前記メモリ層の一方の端部と、前記独自ヒータ層の一方の端部が、共通電極に接続されていることを特徴とする請求項１記載のメモリ素子。   2. The memory element according to claim 1, wherein one end of the memory layer and one end of the unique heater layer are connected to a common electrode. 前記独自ヒータ層から発生する熱エネルギーは、独自ヒータ層に印加されるパルス電圧又はパルス電流のパルス幅及び／又はパルスレベルに対応して変化することを特徴とする請求項１記載のメモリ素子。   2. The memory device according to claim 1, wherein the thermal energy generated from the unique heater layer changes in accordance with a pulse width and / or a pulse level of a pulse voltage or pulse current applied to the unique heater layer. 前記独自ヒータ層は、Ｓｉ，ＴｉＡｌＮ，ＴｉＳｉＮ，ＴａＮ，ＷＳｉＮ，ＴｉＮ，ＧｅＳｉ，又はＣのいずれかより構成されることを特徴とする請求項３記載のメモリ素子。   4. The memory device according to claim 3, wherein the unique heater layer is made of any one of Si, TiAlN, TiSiN, TaN, WSiN, TiN, GeSi, and C. 前記メモリ層は、ＧｅＳｂＴｅ，ＧａＳｂ，ＩｎＳｂ，ＩｎＳｅ，ＳｂＴｅ，ＧｅＴｅ，ＩｎＳｂＴｅ，ＧａＳｅＴｅ，ＳｎＳｂＴｅ，ＩｎＳｂＧｅ，ＧａＩｎＳｂＴｅ，ＧｅＳｎＳｂＴｅ，ＧｅＳｂＳｎＴｅ，又はＴｅＧｅＳｂＳｅに、Ｏ，Ｎ，Ａｇ，Ｓｉ又はＳｎのうちの一種又は複数種を添加した相変化材料から構成されることを特徴とする請求項１記載のメモリ素子。   The memory layer may be GeSbTe, GaSb, InSb, InSe, SbTe, GeTe, InSbTe, GaSeTe, SnSbTe, InSbGe, GaInSbTe, GeSnSbTe, GeSbSnTe, TeGeSbSe, O, N, Ag, or TeGeSbSe. 2. The memory device according to claim 1, wherein the memory device is composed of a phase change material to which seeds are added. 前記メモリ層は、円柱型、円錐型、角錐型、または頭切錐型に形成されることを特徴とする請求項１記載のメモリ素子。   2. The memory device according to claim 1, wherein the memory layer is formed in a cylindrical shape, a conical shape, a pyramid shape, or a truncated cone shape. 前記メモリ層に直列に接続されるように高抵抗の抵抗膜が形成されていることを特徴とする請求項１記載のメモリ素子。   2. The memory element according to claim 1, wherein a high-resistance resistive film is formed so as to be connected in series to the memory layer. 基板上に、温度変化に対応して徐々に抵抗値が変化する相変化材料から構成されたメモリ層と、前記メモリ層の近傍に配置された独自ヒータ層と、前記メモリ層に接続されるスイッチング素子とを有し、
前記独自ヒータ層に対して独自のパルス電圧又はパルス電流を印加することにより発生する熱エネルギーにより、前記メモリ層の抵抗値を制御して前記メモリ層に情報を書き込み、
前記メモリ層に書き込まれた情報は、前記スイッチング素子を制御することにより読み出されるように構成される
ことを特徴とするメモリセル。 On the substrate, a memory layer composed of a phase change material whose resistance value gradually changes in response to a temperature change, a unique heater layer disposed in the vicinity of the memory layer, and switching connected to the memory layer Having an element,
By the thermal energy generated by applying a unique pulse voltage or pulse current to the unique heater layer, the resistance value of the memory layer is controlled to write information to the memory layer,
The memory cell, wherein the information written in the memory layer is configured to be read by controlling the switching element. 温度変化に対応して徐々に抵抗値が変化する相変化材料から構成されたメモリ層と、前記メモリ層の近傍に配置された独自ヒータ層と、前記メモリ層に接続されたスイッチング素子とを有し、
前記独自ヒータ層に対して独自のパルス電圧又はパルス電流を印加することにより発生する熱エネルギーにより、前記メモリ層の抵抗値を制御して前記メモリ層に情報を書き込み、
前記メモリ層に書き込まれた情報が、前記スイッチング素子を制御することにより読み出されるように構成されたメモリセルが、基板上に複数配列されてなる
ことを特徴とするメモリセルアレイ。 It has a memory layer made of a phase change material whose resistance value gradually changes in response to a temperature change, a unique heater layer disposed in the vicinity of the memory layer, and a switching element connected to the memory layer. And
By the thermal energy generated by applying a unique pulse voltage or pulse current to the unique heater layer, the resistance value of the memory layer is controlled to write information to the memory layer,
A memory cell array comprising a plurality of memory cells arranged on a substrate so that information written in the memory layer is read out by controlling the switching element. 少なくとも、信号処理回路と、信号処理回路により処理された情報が入力されるメモリセルアレイとを有し、
前記メモリセルアレイは、温度変化に対応して徐々に抵抗値が変化する相変化材料から構成されたメモリ層と、前記メモリ層の近傍に配置された独自ヒータ層と、前記メモリ層に接続されたスイッチング素子とを有し、
前記独自ヒータ層に対して独自のパルス電圧又はパルス電流を印加することにより発生する熱エネルギーにより、前記メモリ層の抵抗値を制御して前記メモリ層に情報を書き込み、
前記メモリ層に書き込まれた情報が、前記スイッチング素子を制御することにより読み出されるように構成されたメモリセルが、基板上に複数配列されてなる
ことを特徴とする電子機器。 At least a signal processing circuit and a memory cell array to which information processed by the signal processing circuit is input;
The memory cell array is connected to the memory layer, a memory layer composed of a phase change material whose resistance value gradually changes in response to a temperature change, a unique heater layer disposed in the vicinity of the memory layer, and the memory layer A switching element,
By the thermal energy generated by applying a unique pulse voltage or pulse current to the unique heater layer, the resistance value of the memory layer is controlled to write information to the memory layer,
An electronic apparatus comprising a plurality of memory cells arranged on a substrate, the memory cells configured to read information written in the memory layer by controlling the switching element.
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