JP2015104312A - 逆電流検出回路 - Google Patents

Abstract

【課題】 少ない電力しか消費しない逆電流検出回路を提供する。【解決手段】 ＤＣ／ＤＣコンバーター（２）の逆電流状態を検出する回路（１）である。この回路は、ＤＣ／ＤＣコンバーターの所定のノード（７）の電圧を感知するためにＡＮＤゲートのような単純な論理ゲートを使用し、ゲート出力された信号（２７）の伝達は、ＤＣ／ＤＣコンバーターのタイミング制御信号ＳＷ１及びＳＷ２を遅延セル（１６、１７）とともに使用して制御される。これによって、ノード（７）の感知電圧の正又は負の状態が論理ゲート（１８）、フリップフロップ又はラッチ回路（１９）及び増減カウンター（２９）を通って、出力タイミング制御回路（２５）へとクリーンに伝わることを確実にする。増減カウンターは、ノードにおける逆電流状態の存在又は不存在に依存して増分又は減分され、増減カウンターのカウント値（２４）は、第２段階タイミング制御信号ＳＷ２のオン期間を決定する。【選択図】 図１

Description

本発明は、ＤＣ／ＤＣコンバーターの分野に関し、より詳細には（これに限らない）、不連続モードで動作することができる低出力ブーストＤＣ／ＤＣコンバーターに関する。

ＤＣ／ＤＣコンバーターは、第１の直流電圧を、これよりも通常高い第２の直流電圧へと変換するために使用される。これは、第１の直流電圧をインダクタンスにかけ、インダクタンスに流れる電流を変え又は切り替えることによって達成することができる。これによって、一連の大きさが大きくなった正及び負に向かう電圧ピークが作られ、これは、出力キャパシターによって整流されて平滑化され、第２の直流電圧として出力負荷へと出力される。スイッチングサイクルの特定の時点において、回路は、電流が逆方向に流れるような状態になることがある。このような逆電流は、これによって電力損失が増えてしまうので、望ましくない。逆電流の影響は、低出力のＤＣ／ＤＣコンバーターにおいて特に大きくなる。このような低出力のＤＣ／ＤＣコンバーターにおいては、逆電流による電力損失が、コンバーターの入力から出力まで転送されるパワーに匹敵するほどになったり、あるいはさらに大きくなることもある。

コンバーターを通るパワー伝送を依然として最大限にしつつ逆電流の状態を回避するために、ＤＣ／ＤＣコンバーター回路の感知ノードにおける電圧におけるサイクル変動に応じて制御タイミング信号を動的に調整することによって最適なスイッチングタイミングを達成することを目指したＤＣ／ＤＣコンバーターが提案されている。例えば、順電流段階（第２段階）のそれぞれの終わりにおける所定時間において電圧を感知することができ、逆電流が検出されない場合、次の順電流フロー段階の継続期間をわずかに増加されることができる。そのときに逆電流が検出されると、次の順電流段階の継続期間が再びわずかに減少する。このようにして、ＤＣ／ＤＣコンバーターのスイッチングタイミング制御は、コンバーターに電流が流れていない場合に１つの段階から次の段階への遷移が発生するような、望ましい状況へと収束する。何十又は何百ものキロヘルツのサイクル周波数を有するＤＣ／ＤＣコンバーターにおいて、この収束が素早く発生する。

既存の逆電流検出器は、通常、電圧を感知するアナログコンパレータを使用する。しかし、コンパレーターは、原則的には、動作するために一定のバイアス電流を必要とする。このことは、逆電流検出器の電流消費量を増加させる。このようなコンパレーターの電流消費は、低出力のコンバーターにおいては無視できず、特に何百キロヘルツの高い動作周波数においては無視できない。

ＵＳ２００９／０２３７０３９Ａ１では、不連続モードで動作するＤＣ／ＤＣコンバーターの逆電流感知ノードを、逆電流検出器におけるフリップフロップ回路の非反転入力に接続することを示唆している。しかし、この構成は、フリップフロップ回路での無視できない電流消費を意味している。最小でないのは、感知した電圧の新しい値をすべてのサイクルごとにフリップフロップによってクロックする必要があるからである。

本発明の目的は、上記の従来技術の逆電流検出回路の課題の少なくとも一部を克服することである。より詳細には、本発明の目的は、従来技術の逆電流検出器よりも少ない電力しか消費しない逆電流検出回路を提供することである。

このために、本発明は、ＤＣ／ＤＣコンバーター用の逆電流検出回路であって、前記ＤＣ／ＤＣコンバーターの逆電流感知ノードに接続された感知入力と、前記ＤＣ／ＤＣコンバーターの電流フローシーケンスタイミングを制御するように構成するタイミング制御回路のタイミング制御出力と、前記逆電流感知ノードにおける残余電流の方向を前記タイミング制御回路に供給するフリップフロップ回路とを備えるものに関する。

当該逆電流検出回路は、前記フリップフロップ回路のデータ入力に接続されたゲート出力と、前記感知入力に接続された第１のゲート入力と、入力ゲート信号を受信する第２のゲート入力とを有する論理ゲートを有し、前記論理ゲートは、前記入力ゲート信号が第１の論理値を有する時には、前記ゲート出力の論理状態は前記第１のゲート入力に依存し、前記入力ゲート信号が第２の論理値を有する時には、前記ゲート出力の論理状態が前記第１のゲート入力に依存しないように、前記論理ゲート回路がパワーダウン状態となるように構成し接続する。

第１の実施形態において、論理ゲートは、「ＡＮＤ」ゲートである。別の実施形態において、論理ゲートは「ＯＲ」ゲートであるが、これはこれ以上説明しない。当業者であれば、本発明について記載した説明において教示したことに基づいて、この別の実施形態を設計することができるであろう。発明性のあるエンベロープ検出回路のさらなる変形実施形態が、従属請求項において記載されている。

以下に説明するように、逆電流感知電圧を逆電流検出回路へゲート制御するためにＡＮＤゲートのような単純な論理ゲートを使用することは、ＤＣ／ＤＣコンバーターのスイッチングサイクルの大部分において入力段を有効にパワーダウンすることができることを意味する。すなわち、この入力段で受信した電圧信号は、逆電流を感知した場合のスイッチングサイクルにおける短い部分を例外として、ＤＣ／ＤＣコンバーターの両方のメインスイッチが導電性でない時（オフ時）には、フリップフロップ回路に対しては、効力がなく／送信されない。このようにして、逆電流検出回路のフリップフロップ回路を動作させるために電力が必要とされる時間を相当に減少させることができ、これによって、逆電流検出回路の全体的な電力消費を減少させることができる。実際に、このフリップフロップ回路は、一般に、そのデータ入力における電圧信号が、明確に定められた論理的な状態「０」又は「１」に対応しない場合、その電力消費量を増加させる。これは、ＤＣ／ＤＣコンバーターの両方のメインスイッチがオフである短い期間の後における逆電流感知ノードの電圧の場合が相当する。この短い期間において、逆電流感知ノードにおける残余電流の方向に依存して、このノードにおける電圧は、この短いサイクルの間に、逆電流検出回路の感知入力における電圧が意味のある論理値に対応するように、増加又は大きく減少する。これは、逆電流感知ノードにおける残余電流の方向を検出するために使用され、したがって、フリップフロップ回路に送信されるような入力信号である。この短いサイクルの後に、感知入力で受信した入力信号の電圧は、一般に、意味を持たない論理値の周辺を発振する。本発明に係る逆電流検出回路は、このような発振信号及び意味を持たない論理値は、フリップフロップ回路に送信されない。この論理ゲートの構造は、第２のゲート入力が、第１のゲート入力（感知入力）とは独立した値をゲート出力が有するような論理値を有する場合、この論理ゲートにおいて過剰消費がないように作られる。

図１は、本発明に係る逆電流検出回路の実施形態を示す。

本発明を、添付した図面を参照して、より詳細に説明する。

なお、図面は、本発明の基礎となる特定の原理を理解するための補助として提供するものであって、保護を求める範囲のいずれの制限をも示唆するものとして理解するべきではない。図面において同じ符号が複数の箇所において使用されているが、これらは、同じか又は対応する特徴を示すように意図されている。しかし、異なる符号を使用していても符号が示す特徴の間で違いがあることを意味するものと理解してはならない。

なお、本出願において、ブーストコンバーターの例を使用しているが、他の種類のコンバーターにおける逆電流検出にも本発明の原理を適用することができることを理解できるであろう。さらに、本出願において使用されるオフ状態、オン状態という用語が、必ずしも特定の信号電圧を示すものではないことに留意するべきである。しかし、それらが特定の論理状態を示していてもよい。

図１は、誘導コイル４、そして、スイッチ５、６及び出力キャパシター１０で形成された同期整流器構成を有するブーストＤＣ／ＤＣコンバーターを示す。入力電圧源３からのエネルギーは、入力電圧Ｖ_INから、異なる出力電圧Ｖ_OUTへと出力端子８において変換され、出力電圧Ｖ_OUTが出力負荷９にかかる。ＤＣ／ＤＣコンバーターは、原則として３つのモードで動作する。連続モード、不連続モード、オフモードである。連続モードは、コイル電流が連続的であるという特徴を有する。不連続モードにおいては、コイルにおける電流が遮断され、逆電流の状態が発生しうる。本発明は、この不連続モードに関連する。

図１に示す逆電流検出回路１は、同期整流器におけるコイル４及びスイッチ５、６の共通接続７で電圧を感知するように構成する。また、本出願において、この共通接続７は「逆電流感知ノード」又は「感知ノード」と呼ばれる。コイル４に流れる電流は、入力電圧源３から出力負荷９まで流れなければならない。そうでなければ、逆電流の状態が存在することになる。このような逆電流は電力消費量を増加させるものであって、回避しなければならない。ＤＣ／ＤＣコンバーターの各スイッチングサイクルの第２段階の終わりにおいて電流がどの方法に流れているのか判断するために、両方のスイッチ５、６がオフ（オフ状態）にスイッチングされ、また、感知ノード７の電圧は逆電流検出回路１によってモニタリングされる。感知ノード７における電圧が上昇していれば、電流は順方向にあり、また、電圧が降下していれば、逆電流の状態が存在することになる。

タイミング制御回路２９及び２５によって、ＤＣ／ＤＣコンバーターのタイミングサイクルの第１段階時において、第１段階スイッチ５がオンであるときに第２段階スイッチ６がオフにスイッチングされていることが確実になる。第１段階の後に、第２段階スイッチ６がオンにスイッチングされ、タイミングサイクルの第２段階となる。そして、第２段階スイッチ６が、タイミング制御回路によって決定される期間の後に再びオフにスイッチングされる。スイッチドライバー回路２６は、アナログ遅延セル２５が生成する制御信号をブーストし、その出力において制御信号ＳＷ２を第２段階スイッチ６へと、及び逆電流検出回路１の第１のタイミング制御入力１３へと供給するように構成する。更なる別のタイミング制御信号ＳＷ１が、逆電流検出回路１の第２のタイミング制御入力１４へと、具体的には、第１段階スイッチ５へと供給される。

図１に示すように、逆電流検出器は、回路ノード７上の電圧を感知するために単純な論理ゲートを使用する。論理ゲートは、例えば、コンパレーターよりも相当に小さい電流を消費する。第２段階タイミング制御信号ＳＷ２が高であるとき、図１に示す変形実施形態において、感知ノード７上の電圧を感知するために使用されるＡＮＤゲート１８を、タイミングサイクルの大部分の間有効にパワーダウンすることができる、本発明において、感知ノード７によって提供されるアナログ信号が、論理ゲートによって論理値に変換され、その後、フリップフロップ回路１９に提供される。コンパレーターを有するか又はフリップフロップ回路への直接接続を有するような従来の手法には、本発明に係るＡＮＤゲートの場合と比べて、相当な電流消費が必要となり、パワーダウンすることができない。

ＳＷ２のオン時間の継続期間は、プログラム可能なアナログ遅延セル２５によってセットされる。このアナログ遅延セル２５は、オン時間が増減カウンター２９から出力されるカウント値２４によって制御されるようなタイミング制御信号ＳＷ２を発行する。カウント値が高い値の場合、より長いオン期間を意味し、一方、低い値の場合は、より短いオン期間を意味する。パワーを節約するために、タイミング制御信号ＳＷ１がオフである場合、アナログ遅延セル２５はＤＣ／ＤＣコンバーターのサイクルの第２段階時にのみ有効にされる。アナログタイミングジェネレータを使用すること自体が、消費電力低減に貢献する。なぜなら、ＳＷ２のオン時間の制御には、高速クロックを必要としないからである。このようにして、逆電流検出回路１は、いずれの高速発振器の信号をも必要とせずに動作することができ、ＤＣ／ＤＣコンバーター２のタイミング制御信号からそのタイミング情報をすべて取得することができる。

初期においてリセットの後に、第２段階タイミング制御信号ＳＷ２のオン期間は、最短値を有することになり、カウント値２４は典型的にはゼロである。第１段階時において、第１段階タイミング信号ＳＷ１がオンである場合、コイル４における電流が大きくなる。そして、第２段階時においては、第２段階タイミング制御信号ＳＷ２がオンである場合、コイル４が電圧源３に直列に接続されているので、電流が出力負荷９に送られる。この電流は、この第２段階時に下がる。第２段階の終わりにおいて、第２段階タイミング制御信号ＳＷ２が上昇し、両方のスイッチＳＷ１及びＳＷ２がオフにスイッチングされる（図１において、ＳＷ１＝０及びＳＷ２＝１）。回路ノード７における電圧レベルが、ＡＮＤゲート１８によって感知され、ゲート制御されて、フリップフロップ回路１９のデータ入力へと出力される。そして、結果として発生する論理ゲート１８の出力における論理値が、遅延済み信号ＳＷ２_Dの立ち上がりエッジによってクロックされ、フリップフロップ回路１９において格納される。遅延済み信号ＳＷ２_Dは、ＳＷ２が時間遅延したものである。ＳＷ２_Dの遅延は、遅延セル１６によって達成され、ＳＷ２が完全にオフとなって感知ノード７における電圧が意味のある値に落ち着くまでにＳＷ２_Dが高になることを防ぐために入れてある。

付加的な遅延セルを設けることによって、ＡＮＤゲート１８のゲート入力において更なる遅延がもたらされ、これによって、ＡＮＤゲート１８を、その感知状態ないし開状態に、少し長く保持することができる。この付加的な遅延は、フリップフロップ回路１９の保持時間及び増減カウンター２９のセットアップ時間を確保するように機能する。ＳＷ２がオフにスイッチングされると、ＡＮＤゲート１８は、規定の論理状態を維持するように荷電を十分に保持するが、電力消費をしない。第２段階の終わりでＳＷ１とＳＷ２がオフにスイッチングされると、コイル４における順電流によって、回路ノード７における電圧が上昇し、ＡＮＤゲート１８の出力を論理値「１」にさせる。増減カウンター２９は増分され、アナログ遅延セル２５によって定められるオン期間が増加する。このシーケンスは、逆電流が検出されるまで、すべてのサイクルを繰り返す。逆電流が検出されると、回路ノード７における電圧は逆電流により低下し、ＡＮＤゲート１８の出力は低くなり、フリップフロップ回路１９は論理値「０」を格納する。これによって、増減カウンター２９は減分され、アナログ遅延セル２５は、ＳＷ２の継続期間を少し短くして、次のサイクルにおける逆電流を回避しようとする。次のサイクルにおいてはＳＷ２の継続期間が短くなるために、回路ノード７の電圧がさらに感知される際に、順電流状態が通常存在する。なお、フリップフロップ回路１９を、入力をラッチして出力することができる別の種類の回路によって置き換えることもできる。ＡＮＤゲートは、既知の方法によって通過ゲート（パススルーゲート）として構成するようなＮＭＯＳトランジスタを使用して有利に実装することができ、あるいは、ゲート信号がオフ状態にある場合にゲートの電力消費が有効にゼロであるような他の既知の構成によって実装することもできる。

好ましいことに、増減カウンター２９は、更なるエネルギーを節約する特徴を有することができる。これによって、増減カウンターが減分されると、増減カウンターは、再び動作を開始する前に所定数のタイミングサイクルの間パワーダウンし、「増分」に対応するフリップフロップ回路１９の出力に応答してカウント値２４を調整するように構成する。すなわち、カウント値がＮからＮ−１に変わり、そしてＮに戻るように変わるとすぐに、このロジックはＭ周期の間カウンターを止める。この手法によって、効率を増加させることに貢献することができる。なぜなら、ゼロスイッチング状態への迅速な初期の収束が確実になり、それにもかかわらず、逆電流検出器が収束を一旦達成すると、すべてのサイクルでというような頻度よりも非常に少ない頻度で、収束条件の維持を行うことが可能になるからである。

１ 逆電流検出回路
２ ＤＣ／ＤＣコンバーター
４ リアクタンス性要素（コイル）
５、６ スイッチング素子（スイッチ）
７ 逆電流感知ノード
１２ 感知入力
１５ 出力タイミング制御信号
１６、１７ 遅延手段
１８ 論理ゲート
１９ フリップフロップ回路
２２ 出力回路制御信号
２３ 入力ゲート信号
２４ カウント値
２５ 出力タイミング制御回路
２７ ゲート出力
２８ フリップフロップ回路出力
２９ 増減カウンター

Claims (14)

1. ＤＣ／ＤＣコンバーター（２）用の逆電流検出回路（１）であって、
   前記ＤＣ／ＤＣコンバーター（２）の逆電流感知ノード（７）に接続された感知入力（１２）と、
   前記ＤＣ／ＤＣコンバーター（２）の電流フローシーケンスタイミングを制御するように構成するタイミング制御回路のタイミング制御出力と、
   前記逆電流感知ノードにおける残余電流の方向を前記タイミング制御回路に供給するフリップフロップ回路（１９）とを備え、
   当該逆電流検出回路は、
   前記フリップフロップ回路のデータ入力に接続されたゲート出力（２７）と、
   前記感知入力（１２）に接続された第１のゲート入力と、
   入力ゲート信号（２３）を受信する第２のゲート入力と
   を有する論理ゲート（１８）を有し、
   前記論理ゲートは、
   前記入力ゲート信号が第１の論理値を有する時には、前記ゲート出力の論理状態は前記第１のゲート入力に依存し、
   前記入力ゲート信号が第２の論理値を有する時には、前記ゲート出力の論理状態が前記第１のゲート入力に依存しないように前記論理ゲート回路がパワーダウン状態となるように、構成し接続する
   ことを特徴とする逆電流検出回路（１）。
2. 前記ＤＣ／ＤＣコンバーター（２）の第１のタイミング制御信号（ＳＷ２）を受信する第１のタイミング制御入力（１３）と、
   前記第１のタイミング制御信号（ＳＷ２）を第１の遅延期間の分遅延させることによって、第１の遅延済みタイミング信号（ＳＷ２_DD）を供給する第１の遅延手段（１６、１７）と、
   前記タイミング制御回路を形成する増減カウンター（２９）とを備え、
   この増減カウンターは、
   前記増減カウンターが第１のクロック論理状態に変えるような前記第１の遅延済みタイミング信号（ＳＷ２_DD）によってクロックされるときに、前記ゲート出力（２７）が第１のゲート出力論理状態であるならば、カウント値（２４）を増分し、かつ、
   前記増減カウンターが第１のクロック論理状態に変えるような前記第１の遅延済みタイミング信号（ＳＷ２_DD）によってクロックされるときに、前記ゲート出力（２７）が第２のゲート出力論理状態であるならば、前記カウント値（２４）を減分するように、前記第１の遅延済みタイミング信号（ＳＷ２_DD）によってクロックされる
   ことを特徴とする請求項１に記載の逆電流検出回路（１）。
3. 前記増減カウンター（２９）は、前記第１の遅延済みタイミング信号（ＳＷ２_DD）が第２のクロック論理状態である場合に、パワーダウン状態に入るように構成している
   ことを特徴とする請求項２に記載の逆電流検出回路（１）。
4. 前記入力ゲート信号（２３）は、前記第１の遅延済みタイミング信号（ＳＷ２_DD）である
   ことを特徴とする請求項２又は３に記載の逆電流検出回路（１）。
5. 前記増減カウンター（２９）は、前記逆電流検出回路の収束状態を検出し、かつ、前記増減カウンターを所定時間パワーダウンモードにするように構成するようなカウントを覆す手段を有する
   ことを特徴とする請求項２〜４のいずれか一項に記載の逆電流検出回路（１）。
6. 前記収束状態の検出は、前記増減カウンター（２９）の増分−減分−増分又は減分−増分−増分のシーケンスを検出する
   ことを特徴とする請求項５に記載の逆電流検出回路（１）。
7. 前記第１の遅延期間よりも短い第２の遅延期間の分、前記第１のタイミング制御信号（ＳＷ２）を遅延させることによって、第２の遅延済みタイミング信号（ＳＷ２_D）を生成するように構成する第２の遅延手段（１６）を有する
   ことを特徴とする請求項１〜６のいずれか一項に記載の逆電流検出回路（１）。
8. 前記論理ゲート（１８）は、ＡＮＤゲートによって形成されている
   ことを特徴とする請求項１〜７のいずれか一項に記載の逆電流検出回路（１）。
9. 前記タイミング制御回路は、前記ＤＣ／ＤＣコンバーター（２）の第２段階タイミングの制御のために出力タイミング制御信号（１５、ＳＷ２）を生成するように構成する出力タイミング制御回路（２５）を有し、
   前記出力タイミング制御信号（１５、ＳＷ２）は、前記カウント値（２４）に依存する制御期間を有する
   ことを特徴とする請求項１〜８のいずれか一項に記載の逆電流検出回路（１）。
10. 前記フリップフロップ回路（１９）は、前記第２の遅延済みタイミング信号（ＳＷ２_D）の制御の下で、前記第２の遅延期間時に前記ゲート出力（２７）を格納するように構成し、
    前記増減カウンター（２９）は、
    前記増減カウンター（２９）がクロックされる時に前記フリップフロップ回路の出力（２８）が第１のゲート出力論理状態であれば、前記カウント値（２４）を増分し、
    前記増減カウンター（２９）がクロックされる時に、ラッチされた前記ゲート出力（２８）が第２のゲート出力論理状態であれば、前記カウント値（２４）を減分するように、前記第１の遅延済みタイミング信号（ＳＷ２_DD）によってクロックされる
    ことを特徴とする請求項２〜９のいずれか一項に記載の逆電流検出回路（１）。
11. 前記出力タイミング制御回路（２５）は、アナログ遅延セルを有する
    ことを特徴とする請求項９又は１０に記載の逆電流検出回路（１）。
12. 前記出力タイミング制御回路（２５）は、出力回路制御信号（２２）を受信し、
    前記出力タイミング制御回路（２５）は、
    前記出力回路制御信号（２２）が所定の論理状態である場合に、パワーダウン状態に入るように構成する
    ことを特徴とする請求項９〜１１のいずれか一項に記載の逆電流検出回路（１）。
13. 前記出力回路制御信号（２２）は、前記ＤＣ／ＤＣコンバーター（２）の第２のタイミング制御信号（ＳＷ１）である
    ことを特徴とする請求項１２に記載の逆電流検出回路（１）。
14. 請求項１〜１３のいずれか一項に記載の逆電流検出回路（１）と、
    リアクタンス性要素（４）と、
    前記第１のタイミング制御信号（ＳＷ２）によって第２段階タイミングで制御される第１のスイッチング素子（６）と、
    前記第２のタイミング制御信号（ＳＷ１）によって第１段階タイミングで制御される第２のスイッチング素子（５）と
    を備えるＤＣ／ＤＣコンバーター（２）であって、
    前記第２段階タイミングは、前記出力タイミング制御回路によって制御され、
    前記第２のタイミング制御信号（ＳＷ１）は、前記出力回路制御信号（２２）である
    ことを特徴とするＤＣ／ＤＣコンバーター（２）。

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