以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
本実施の形態の半導体装置を、図1および図2を参照して説明する。図1は、半導体基板1上に形成されたMIS(Metal Insulator Semiconductor)型のFET(Field Effect Transistor:電界効果トランジスタ)(以下単にMISFETという)が形成された半導体装置の断面図である。
図1に示すように、半導体基板1の主面には半導体基板1の上面に形成された素子分離領域4により分割された第1領域および第2領域があり、第1領域の半導体基板1の主面にはp型のチャネルを有するMISFET(pチャネル型MISFETQp)が形成されており、第2領域の半導体基板1の主面にはn型のチャネルを有するMISFET(nチャネル型MISFETQn)が形成されている。
pチャネル型MISFETQpは、半導体基板1の主面にn型の不純物(例えばP(リン))が導入されたn型のチャネル半導体層であるn型ウエル6上にゲート絶縁膜7を介して形成されたゲート電極8bと、ゲート電極8bの直下のn型ウエル6を挟むように半導体基板1の主面に形成されたソース・ドレイン領域とを有している。例えばポリシリコン膜からなるゲート電極8bの両方の側壁には、酸化シリコン膜などからなるサイドウォール11が形成されており、サイドウォール11の下部の半導体基板1の主面には、p型の不純物(例えばB(ホウ素))が比較的低濃度で導入された半導体領域であるp−型半導体領域10aが形成されている。ゲート電極8bの直下の領域に対するp−型半導体領域10aよりも外側の領域、すなわちp−型半導体領域10aと素子分離領域4との間の半導体基板1の主面には、p−型半導体領域10aよりもp型の不純物(例えばB(ホウ素))が高濃度で導入されたp+型半導体領域10bが形成されている。ソース・ドレイン領域は、p−型半導体領域10aおよびp+型半導体領域10bにより構成される。
同様に、nチャネル型MISFETQnは、半導体基板1の主面にp型の不純物(例えばB(ホウ素))が導入されたp型のチャネル半導体層であるp型ウエル5上にゲート絶縁膜7を介して形成されたゲート電極8aと、ゲート電極8aの直下のp型ウエル5を挟むように半導体基板1の主面に形成されたソース・ドレイン領域とを有している。例えばポリシリコン膜からなるゲート電極8aの両方の側壁にはサイドウォール11が形成されており、サイドウォール11の下部の半導体基板1の主面には、n型の不純物(例えばP(リン))が比較的低濃度で導入された半導体領域であるn−型半導体領域9aが形成されている。n−型半導体領域9aと素子分離領域4との間の半導体基板1の主面には、n−型半導体領域9aよりもn型の不純物(例えばP(リン))が高濃度で導入されたn+型半導体領域9bが形成されている。ソース・ドレイン領域は、n−型半導体領域9aおよびn+型半導体領域9bにより構成される。
n+型半導体領域9b、p+型半導体領域10b、ゲート電極8aおよび8bのそれぞれの上面には、Ni(ニッケル)とSi(シリコン)との化合物であるNiSi(モノニッケルシリサイド)およびPt(白金)を含む金属シリサイド層41が形成されている。nチャネル型MISFETQn、pチャネル型MISFETQp、金属シリサイド層41、サイドウォール11および素子分離領域4を含む半導体基板1の主面は、エッチングストッパ膜である薄い絶縁膜42を介して厚い層間絶縁膜である絶縁膜43により覆われており、絶縁膜43の上面から金属シリサイド層41の上面にかけてコンタクトホールが貫通している。
金属シリサイド層41上のコンタクトホール内には、nチャネル型MISFETQnおよびpチャネル型MISFETQpに所定の電位を供給するためのプラグ45が形成されている。プラグ45は、例えばW(タングステン)を主に含む接続部材である。金属シリサイド層41は、タングステンなどの金属材料からなるプラグ45と、主にシリコンからなる半導体基板1との接触抵抗を低減し、プラグ45とソース・ドレイン領域のn+型半導体領域9b、p+型半導体領域10b、ゲート電極8aおよび8bとをオーミックに接続するための層である。
絶縁膜43上およびプラグ45上にはストッパ絶縁膜51を介して層間絶縁膜である絶縁膜52が形成されており、絶縁膜52にはプラグ45の上面を露出する複数の配線溝53が形成されている。配線溝53内にはバリア導体膜54を介して、nチャネル型MISFETQnおよびpチャネル型MISFETQpに所定の電位を供給するための配線55が埋め込まれている。なお、バリア導体膜54は配線55に主に含まれるCu(銅)が絶縁膜52、43などに拡散することを防ぐためのバリア膜である。なお、ゲート電極8a、8bの直上のコンタクトホール、プラグ45および配線55は図1に示している領域には形成されておらず他の領域に形成されているため、図1には示していない。
本実施の形態の半導体装置の特徴として、金属シリサイド層41はPt(白金)を含んでおり、金属シリサイド層41の底面、すなわち金属シリサイド層41と半導体基板1との界面では、nチャネル型MISFETQnより、pチャネル型MISFETQpの方がPtの濃度が高い。逆に、金属シリサイド層41の上面では、pチャネル型MISFETQpよりもnチャネル型MISFETQnの方がPtの濃度が高い。すなわち、nチャネル型MISFETQnの金属シリサイド層41内では、Ptは金属シリサイド層41の底面よりも上面に多く存在(偏析)しており、pチャネル型MISFETQpの金属シリサイド層41内では、Ptは金属シリサイド層41の上面よりも底面に多く存在(偏析)している。なお、ここでいう偏析とは、例えばPtなどの物質がある構造体の中の特定の領域に集中的に拡散し、前記構造体の中のその他の領域よりも高い密度で存在している場合、または比較される他の構造体に比べ、同じ領域における前記物質の密度が高い場合などをいう。
このようなPtの分布を有する金属シリサイド層41は、後述するように、金属シリサイド層41を形成する際に行われる2回の熱処理のうち、1回目の熱処理である第1の熱処理(1stアニール処理)でマイクロ波アニール装置を用いず、例えば熱伝導型アニール装置を用いて行い、2回目の熱処理である第2の熱処理(2ndアニール処理)でマイクロ波アニール装置を用いて行うことにより形成される。なお、マイクロ波アニール装置、熱伝導型アニール装置およびその他のアニール装置については後述する。
また、詳しくは後述するが、マイクロ波アニール装置を用いず、例えば熱伝導型アニール装置を用いて第1の熱処理を行い、第2の熱処理をマイクロ波アニール装置を用いて行うと、第1の熱処理をマイクロ波アニール装置を用いて行った場合、または第2の熱処理をランプ式アニール装置または熱伝導型アニール装置を用いて行った場合に比べ、金属シリサイド層41の接合リーク電流を低減することができる。これは、上述したように第1の熱処理ではマイクロ波アニール装置を用いずに熱伝導型アニール装置などを用い、第2の熱処理をマイクロ波アニール装置を用いて行い金属シリサイド層41を形成することで、金属シリサイド層の異常成長を防ぎ、また、極薄い金属シリサイド層41の膜厚を精度良く制御することができるためである。
また、pチャネル型MISFETQpでは、金属シリサイド層41内のPtが金属シリサイド層41と半導体基板1との界面に偏析すると、金属シリサイド層41と半導体基板1との間の接触抵抗が下がり、半導体装置の性能が向上する特性がある。逆に、nチャネル型MISFETQnでは、金属シリサイド41層内のPtが金属シリサイド層41と半導体基板1との界面に偏析すると、金属シリサイド41層と半導体基板1との間の接触抵抗が上がり、半導体装置の性能が低下する特性がある。すなわち、pチャネル型MISFETQpでは金属シリサイド層41の底面にPtを多く偏析させることが好ましく、nチャネル型MISFETQnでは金属シリサイド層41の底面よりも上部にPtを多く偏析させることが好ましい。
第1の熱処理でマイクロ波アニール装置を用いた場合、もしくは第2の熱処理でランプ式アニール装置または熱伝導型アニール装置を用いた場合、pチャネル型MISFETQpおよびnチャネル型MISFETQnではいずれにおいても、金属シリサイド層41内の上面にPtが偏析する。これは、nチャネル型MISFETQnでは問題無いが、pチャネル型MISFETQpでは半導体基板1と金属シリサイド層41との接触抵抗が増加する問題が生じる。
ここで、図2に金属シリサイド層内のNi(ニッケル)、Si(シリコン)およびPt(白金)の量の比を記載した表を示す。図2(a)は比較例であるnチャネル型MISFETの金属シリサイド層中のPt濃度分布を示す表である。図2(b)は比較例であるpチャネル型MISFETの金属シリサイド層中のPt濃度分布を示す表である。図2(c)は本実施の形態であるnチャネル型MISFETの金属シリサイド層中のPt濃度分布を示す表である。図2(d)は本実施の形態であるpチャネル型MISFETの金属シリサイド層中のPt濃度分布を示す表である。
図2に示す4つの表のうち、一番上の表(図2(a))は第1の熱処理および第2の熱処理においていずれも熱伝導型アニール装置を用いた熱処理(RTA)を行い形成したnチャネル型MISFET(NMIS)の金属シリサイド層内の上層(top)、中層(middle)および下層(bottom)におけるNi、SiおよびPtの量の比を表わしている。また、金属シリサイド層内の上層、中層および下層におけるNiに対するPtの比(Pt/Ni)およびSiに対するPtの比(Pt/Si)も記載されている。図2の上から二番目の表(図2(b))は、図2(a)の表と同じ条件で形成されたpチャネル型MISFET(PMIS)の金属シリサイド層内の上層、中層および下層のNi、SiおよびPtの量の比と、Niに対するPtの比と、Siに対するPtの比を示している。
これに対し、図2の上から三番目の表(図2(c))は、本実施の形態において、第1の熱処理で熱伝導型アニール装置を用い、第2の熱処理でマイクロ波アニール処理(MWA:Microwave Annealing)により形成したnチャネル型MISFET(NMIS)の金属シリサイド層内の上層、中層および下層のNi、SiおよびPtの量の比と、Niに対するPtの比と、Siに対するPtの比を示している。また、図2の一番下の表(図2(d))は、図2(c)の表と同じ条件で形成された本実施の形態のpチャネル型MISFET(PMIS)の金属シリサイド層内の上層、中層および下層のNi、SiおよびPtの量の比と、Niに対するPtの比と、Siに対するPtの比を示している。
すなわち、図2(a)および図2(b)に示す表は比較例である半導体装置の金属シリサイド層内の元素分布を説明する表であり、図2(c)および図2(d)に示す表は本実施の形態の半導体装置の金属シリサイド層の元素分布を説明する表である。
図2から分かるように、比較例である図2(a)および図2(b)の表の金属シリサイド層内では、Pt(白金)は金属シリサイド層の上層に偏析している。これに対し、図2(c)の表に示すように本実施の形態のnチャネル型MISFETの金属シリサイド層では図2(a)の表に示す比較例とほぼ同様な傾向のPtの分布を有しているが、図2(d)に示す本実施の形態のpチャネル型MISFETの金属シリサイド層では、図2(b)の表の比較例の傾向とは異なり金属シリサイド層の上層から下層に向けてPt濃度が増加する傾向となるようにPtが分布している。つまり、比較例に比べてpチャネル型MISFETの金属シリサイド層内のPt(白金)が金属シリサイド層の底部に多く偏析しているといえる。
すなわち、図2(c)および図2(d)から分かるように、pチャネル型MISFETのシリサイド層は、その上面から底面に向けてSiに対するPtの比が大きくなっており、nチャネル型MISFETのシリサイド層は、その上面から底面に向けてSiに対するPtの比が小さくなっている。
また、図2に示す表から、pチャネル型MISFETの金属シリサイド層の上面、底面およびそれらの中間層では、SiとPtとがほぼ同じ比率で含まれており、nチャネル型MISFETの金属シリサイド層では、その上面から底面にかけてSiに対するPtの比が小さくなっていることが分かる。
このように、第1の熱処理ではマイクロ波アニール装置を用いずに熱伝導型アニール装置などを用い、第2の熱処理をマイクロ波アニール装置を用いて行い金属シリサイド層41を形成することで、pチャネル型MISFETQpの金属シリサイド層41内のPtを当該金属シリサイド層41の底面(半導体基板1との界面側)に多く偏析させることができる。また、同様の理由により、nチャネル型MISFETQnの金属シリサイド層41内のPtを当該金属シリサイド層41の底面ではなく上面に多く偏析させることができる。したがって、pチャネル型MISFETQpおよびnチャネル型MISFETQnのそれぞれにおいて金属シリサイド層41と半導体基板1との接触抵抗を低減することができるため、半導体装置の性能を向上させることができる。
次に、本実施の形態の半導体装置の製造工程を図面を参照して説明する。図3〜図10は、本発明の一実施の形態である半導体装置、例えばCMISFET(Complementary MISFET)を有する半導体装置の製造工程中の要部断面図である。
まず、図3に示すように、例えば1〜10Ωcm程度の比抵抗を有するp型の単結晶シリコンなどからなる半導体基板(半導体ウエハ)1を準備する。次に、この半導体基板1を熱酸化してその表面に例えば厚さ11nm程度の絶縁膜2を形成した後、その上層にCVD(Chemical Vapor Deposition)法などにより、例えば厚さ90nm程度の絶縁膜3を堆積する。絶縁膜2は酸化シリコンなどからなり、絶縁膜3は窒化シリコン膜などからなる。それから、図4に示すように、フォトレジストパターン(図示せず)をエッチングマスクとして絶縁膜3、絶縁膜2および半導体基板1を順次ドライエッチングすることにより、素子分離形成予定領域の半導体基板1に、例えば深さ300nm程度の溝(素子分離用の溝)4aを形成する。溝4aは、素子分離用の溝であり、すなわち後述する素子分離領域4形成用の溝である。
次に、図5に示すように、溝4aの内部(側壁および底部)を含む半導体基板1の主面上に、例えば厚み10nm程度の絶縁膜4bを形成する。それから、半導体基板1の主面上(すなわち絶縁膜4b上)に、溝4a内を埋めるように、絶縁膜4cをCVD法などにより形成(堆積)する。
絶縁膜4bは、酸化シリコン膜または酸窒化シリコン膜からなる。絶縁膜4bが酸窒化シリコン膜の場合には、絶縁膜4b形成工程以降の熱処理によって溝4aの側壁が酸化することによる体積膨張を防止でき、半導体基板1に働く圧縮応力を低減できる効果がある。
絶縁膜4cは、HDP−CVD(High Density Plasma CVD:高密度プラズマCVD)法により成膜された酸化シリコン膜、またはO3−TEOS酸化膜などである。なお、O3−TEOS酸化膜とは、O3(オゾン)およびTEOS(Tetraethoxysilane:テトラエトキシシラン、Tetra Ethyl Ortho Silicateともいう)を原料ガス(ソースガス)として用いて熱CVD法により形成した酸化シリコン膜である。
それから、半導体基板1を例えば1150℃程度で熱処理することにより、溝4aに埋め込んだ絶縁膜4cを焼き締める。焼き締め前の状態では、O3−TEOS酸化膜よりもHDP−CVD法により成膜された酸化シリコン膜の方が緻密である。このため、絶縁膜4cがO3−TEOS酸化膜の場合、焼き締めによる絶縁膜4cの収縮により、半導体基板1に働く圧縮応力を低減できる効果がある。一方、絶縁膜4cがHDP−CVD法により成膜された酸化シリコン膜の場合には、絶縁膜4cがO3−TEOS酸化膜の場合に比べて、焼き締め時の絶縁膜4cの収縮が少ないため、素子分離領域4によって半導体基板1に働く圧縮応力が大きくなる。
次に、図6に示すように、絶縁膜4cをCMP(Chemical Mechanical Polishing:化学的機械的研磨)法により研磨して絶縁膜3を露出させ、熱リン酸などを用いたウエットエッチングにより絶縁膜3を除去した後、HFなどにより溝4aの外部の絶縁膜4cおよび絶縁膜2を除去し、溝4aの内部に絶縁膜4b、4cを残すことにより、素子分離領域(素子分離)4を形成する。
このようにして、溝4a内に埋め込まれた絶縁膜4b、4cからなる素子分離領域4が形成される。本実施の形態では、素子分離領域4は、LOCOS(Local Oxidization of Silicon)法ではなく、好ましくはSTI(Shallow Trench Isolation)法により形成される。すなわち、本実施の形態の素子分離領域4は、好ましくは、半導体基板1に形成された素子分離用の溝4a内に埋め込まれた絶縁体(ここでは絶縁膜4b、4c)からなる。後述するnチャネル型MISFETQn(すなわちnチャネル型MISFETQnを構成するゲート絶縁膜7、ゲート電極8aおよびソース・ドレイン用のn−型半導体領域9aおよびn+型半導体領域9b)は、素子分離領域4で規定された(囲まれた)活性領域に形成される。また、後述するpチャネル型MISFETQp(すなわちpチャネル型MISFETQpを構成するゲート絶縁膜7、ゲート電極8bおよびソース・ドレイン用のp−型半導体領域10aおよびp+型半導体領域10b)も、素子分離領域4で規定された(囲まれた)活性領域に形成される。
次に、図7に示すように、半導体基板1の主面から所定の深さに渡ってp型ウエル5およびn型ウエル6を形成する。p型ウエル5は、pチャネル型MISFET形成予定領域を覆うフォトレジスト膜(図示せず)をイオン注入阻止マスクとして、nチャネル型MISFET形成予定領域の半導体基板1に例えばホウ素(B)などのp型の不純物をイオン注入することなどによって形成することができる。また、n型ウエル6は、nチャネル型MISFET形成予定領域を覆う他のフォトレジスト膜(図示せず)をイオン注入阻止マスクとして、pチャネル型MISFET形成予定領域の半導体基板1に例えばリン(P)またはヒ素(As)などのn型の不純物をイオン注入することなどによって形成することができる。
次に、例えばフッ酸(HF)水溶液を用いたウェットエッチングなどにより半導体基板1の表面を清浄化(洗浄)した後、半導体基板1の表面(すなわちp型ウエル5およびn型ウエル6の表面)上にゲート絶縁膜7を形成する。ゲート絶縁膜7は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。
次に、半導体基板1上(すなわちp型ウエル5およびn型ウエル6のゲート絶縁膜7上)に、ゲート電極形成用の導体膜として、多結晶シリコン膜のようなシリコン膜8を形成する。シリコン膜8のうちのnチャネル型MISFET形成予定領域(後述するゲート電極8aとなる領域)は、フォトレジスト膜(図示せず)をマスクとして用いてリン(P)またはヒ素(As)などのn型の不純物をイオン注入することなどにより、低抵抗のn型半導体膜(ドープトポリシリコン膜)とされている。また、シリコン膜8のうちのpチャネル型MISFET形成予定領域(後述するゲート電極8bとなる領域)は、他のフォトレジスト膜(図示せず)をマスクとして用いてホウ素(B)などのp型の不純物をイオン注入することなどにより、低抵抗のp型半導体膜(ドープトポリシリコン膜)とされている。また、シリコン膜8は、成膜時にはアモルファスシリコン膜であったものを、成膜後(イオン注入後)の熱処理により多結晶シリコン膜に変えることもできる。
次に、図8に示すように、シリコン膜8をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、ゲート電極8a、8bを形成する。
nチャネル型MISFETのゲート電極となるゲート電極8aは、n型の不純物を導入した多結晶シリコン(n型半導体膜、ドープトポリシリコン膜)からなり、p型ウエル5上にゲート絶縁膜7を介して形成される。すなわち、ゲート電極8aは、p型ウエル5のゲート絶縁膜7上に形成される。また、pチャネル型MISFETのゲート電極となるゲート電極8bは、p型の不純物を導入した多結晶シリコン(p型半導体膜、ドープトポリシリコン膜)からなり、n型ウエル6上にゲート絶縁膜7を介して形成される。すなわち、ゲート電極8bは、n型ウエル6のゲート絶縁膜7上に形成される。ゲート電極8a、8bのゲート長は、必要に応じて変更できるが、例えば50nm程度とすることができる。
次に、図9に示すように、p型ウエル5のゲート電極8aの両側の領域にリン(P)またはヒ素(As)などのn型の不純物をイオン注入することにより、(一対の)n−型半導体領域9aを形成し、n型ウエル6のゲート電極8bの両側の領域にホウ素(B)などのp型の不純物をイオン注入することにより、(一対の)p−型半導体領域10aを形成する。n−型半導体領域9aおよびp−型半導体領域10aの深さ(接合深さ)は、例えば30nm程度とすることができる。
次に、ゲート電極8a、8bの側壁上に、絶縁膜として、例えば酸化シリコンまたは窒化シリコンあるいはそれら絶縁膜の積層膜などからなる側壁スペーサまたはサイドウォール(側壁絶縁膜)11を形成する。サイドウォール11は、例えば、半導体基板1上に酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を堆積し、この酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜をRIE(Reactive Ion Etching)法などにより異方性エッチングすることによって形成することができる。
サイドウォール11の形成後、(一対の)n+型半導体領域9b(ソース、ドレイン領域)を、例えば、p型ウエル5のゲート電極8aおよびサイドウォール11の両側の領域にリン(P)またはヒ素(As)などのn型の不純物をイオン注入することにより形成する。例えば、リン(P)を5×1015/cm2程度、ヒ素(As)を4×1015/cm2程度注入して形成する。また、(一対の)p+型半導体領域10b(ソース、ドレイン領域)を、例えば、n型ウエル6のゲート電極8bおよびサイドウォール11の両側の領域にホウ素(B)などのp型の不純物をイオン注入することにより形成する。例えば、ホウ素(B)を4×1015/cm2程度注入して形成する。n+型半導体領域9bを先に形成しても、あるいはp+型半導体領域10bを先に形成しても良い。イオン注入後、導入した不純物の活性化のためのアニール処理を、例えば1050℃程度で5秒程度の熱処理(スパイクアニール処理)にて行うこともできる。n+型半導体領域9bおよびp+型半導体領域10bの深さ(接合深さ)は、例えば80nm程度とすることができる。
n+型半導体領域9bは、n−型半導体領域9aよりも不純物濃度が高く、p+型半導体領域10bは、p−型半導体領域10aよりも不純物濃度が高い。これにより、nチャネル型MISFETのソースまたはドレインとして機能するn型の半導体領域(不純物拡散層)が、n+型半導体領域(不純物拡散層)9bおよびn−型半導体領域9aにより形成され、pチャネル型MISFETのソースまたはドレインとして機能するp型の半導体領域(不純物拡散層)が、p+型半導体領域(不純物拡散層)10bおよびp−型半導体領域10aにより形成される。従って、nチャネル型MISFETおよびpチャネル型MISFETのソース・ドレイン領域は、LDD(Lightly doped Drain)構造を有している。n−型半導体領域9aは、ゲート電極8aに対して自己整合的に形成され、n+型半導体領域9bは、ゲート電極8aの側壁上に形成されたサイドウォール11に対して自己整合的に形成される。p−型半導体領域10aは、ゲート電極8bに対して自己整合的に形成され、p+型半導体領域10bは、ゲート電極8bの側壁上に形成されたサイドウォール11に対して自己整合的に形成される。
このようにして、p型ウエル5に、電界効果トランジスタとしてnチャネル型MISFETQnが形成される。また、n型ウエル6に、電界効果トランジスタとしてpチャネル型MISFETQpが形成される。これにより、図9の構造が得られる。nチャネル型MISFETQnは、nチャネル型の電界効果トランジスタとみなすことができ、pチャネル型MISFETQpは、pチャネル型の電界効果トランジスタとみなすことができる。また、n+型半導体領域9bは、nチャネル型MISFETQnのソースまたはドレイン用の半導体領域とみなすことができ、p+型半導体領域10bは、pチャネル型MISFETQpのソースまたはドレイン用の半導体領域とみなすことができる。
次に、サリサイド(Salicide:Self Aligned Silicide)技術により、nチャネル型MISFETQnのゲート電極8aおよびソース・ドレイン領域(ここではn+型半導体領域9b)の表面と、pチャネル型MISFETQpのゲート電極8bおよびソース・ドレイン領域(ここではp+型半導体領域10b)の表面とに、低抵抗の金属シリサイド層(後述の金属シリサイド層41に対応)を形成する。本実施の形態におけるサリサイドプロセスは部分反応方式のサリサイドプロセスを用い、以下に、この金属シリサイド層の形成工程について説明する。
図10は、図9に続く半導体装置の製造工程中における要部断面図である。図11、図12、図21〜図23は、図10に続く半導体装置の製造工程中における要部断面図である。
上記のようにして図9の構造が得られた後、図10に示すように、ゲート電極8a、8b、n+型半導体領域9bおよびp+型半導体領域10bの表面を露出させてから、ゲート電極8a、8b、n+型半導体領域9bおよびp+型半導体領域10b上を含む半導体基板1の主面(全面)上に金属膜12を、例えばスパッタリング法を用いて形成(堆積)する。すなわち、n+型半導体領域9bおよびp+型半導体領域10b上を含む半導体基板1上に、ゲート電極8a、8bを覆うように、金属膜12が形成される。
また、金属膜12の堆積工程の前に、HFガス、NF3ガス、NH3ガスまたはH2ガスのうち少なくともいずれか1つを用いたドライクリーニング処理を行って、ゲート電極8a、8b、n+型半導体領域9bおよびp+型半導体領域10bの表面の自然酸化膜を除去した後、半導体基板1を大気中(酸素含有雰囲気中)にさらすことなく、金属膜12の堆積工程を行えば、より好ましい。
金属膜12は、例えばNi(ニッケル)−Pt(白金)合金膜(NiとPtの合金膜)からなり、その厚さ(堆積膜厚)は、例えば15〜40nm程度とすることができる。ここでは、金属膜12内のPt(白金)の濃度は例えば3〜10at%とする。
このようにして金属膜12を形成した後、図11に示すように、半導体基板1に第1の熱処理(1stアニール処理)を施す。ここで、第1の熱処理は、250℃〜300℃で行うことが好ましい。例えば、後述する枚葉式の熱伝導型アニール装置を用い、不活性ガスまたは窒素ガス雰囲気中でRTA(Rapid Thermal Anneal)法を用いて、260℃程度の温度にて30秒以下の熱処理を半導体基板1に施すことにより、第1の熱処理を行うことができる。ここで第1の熱処理の時間を30秒以下としたのは、熱処理を30秒よりも長く行うと、金属膜12と半導体基板1との反応が過剰に進み、形成される金属シリサイド層41の膜厚が厚くなってしまうためである。
第1の熱処理により、図11に示すように、ゲート電極8a、8bを構成する多結晶シリコン膜と金属膜12、およびn+型半導体領域9bおよびp+型半導体領域10bを構成する単結晶シリコンと金属膜12を選択的に反応させて、金属・半導体反応層である金属シリサイド層41を形成する。このとき、金属膜12内のNi−Pt合金膜は、半導体基板1(ゲート電極8a、8b、n+型半導体領域9bおよびp+型半導体領域10bの各上部)に接する底面側から反対側の上面方向に向かって5〜7nmの範囲のNi−Pt合金がゲート電極8a、8b、n+型半導体領域9bおよびp+型半導体領域10bの各上部と反応する。これにより、ゲート電極8a、8b、n+型半導体領域9bおよびp+型半導体領域10bの各上部に、PtおよびNi2Si(ダイニッケルシリサイド)を含むメタルリッチ相であって、NiSi(ニッケルモノシリサイド)の微結晶(結晶の核となるもの)が形成された金属シリサイド層41を形成する。なお、ここでいうメタルリッチ相とは、NiSiのようにSiの原子と金属原子とが1:1で化合してる化合物とは違い、Ni2SiまたはNi3Siのように、Siに対して多くの金属原子が化合している化合物からなる相のことを指す。逆に、金属原子に対してSiが多く化合しているNiSi2などはシリコンリッチ層という。
すなわち、図10に示す工程において半導体基板1上に15〜40nmの厚さで形成された金属膜12が、第1の熱処理において、ゲート電極8a、8b、n+型半導体領域9bおよびp+型半導体領域10bの各上部において反応して図11に示す金属シリサイド層41となるのは、ゲート電極8a、8b、n+型半導体領域9bおよびp+型半導体領域10bの各上部の金属膜12の全膜厚の内の一部である。このため、図11に示すように、金属シリサイド層41が形成された半導体基板1上の金属膜12は、ゲート電極8a、8b、n+型半導体領域9bおよびp+型半導体領域10bの各上部において、他の領域の金属膜12の膜厚に比べて膜厚が薄くなっている。このように、金属膜12の膜厚の一部のみを必要量だけ反応させて金属シリサイド層41を形成するサイリサイドプロセスを、ここでは部分反応方式のサリサイドプロセスと呼ぶ。
なお、本実施の形態では金属膜12中にPtを添加させているが、これは、金属シリサイド層としてニッケルシリサイド層を用いる場合、ニッケルシリサイド層(金属シリサイド層41)中にPtを添加することにより、形成された金属シリサイド層の凝集を減らし、形成された金属シリサイド層において、NiSi2結晶の異常成長を抑制することができるためである。また、金属膜12中にPtを添加することで、第1の熱処理によって形成される金属シリサイド層41内に、より微細な結晶粒径を有するNiSiの結晶が形成されやすくなる。
上述したように、本実施の形態の第1の熱処理では、半導体基板1上に形成した金属膜12を、ゲート電極8a、8b、n+型半導体領域9bおよびp+型半導体領域10bの各上部において全て反応させる全反応方式のサリサイドプロセスではなく、金属膜12の膜厚の一部のみを必要量だけ反応させて金属シリサイド層41を形成する部分反応方式のサリサイドプロセスを用いる。
全反応方式のサリサイドプロセスでは、第1の熱処理の前に形成する金属膜12の膜厚により、金属膜12とゲート電極8a、8b、n+型半導体領域9bおよびp+型半導体領域10bとの反応量(金属シリサイド層41の膜厚)を制御する。これに対し、本実施の形態で用いる部分反応方式のサリサイドプロセスでは、第1の熱処理において半導体基板1を加熱する温度および時間によって金属膜12とゲート電極8a、8b、n+型半導体領域9bおよびp+型半導体領域10bとの反応量(金属シリサイド層41の膜厚)を制御することが可能である。このため、全反応方式に比べ、部分反応方式のサリサイドプロセスは14nm以下の薄い膜厚を有するシリサイド層を形成することが容易であるという特徴がある。
次に、図12に示すように、ウェット洗浄処理を行うことにより、未反応の金属膜12(すなわちゲート電極8a、8b、n+型半導体領域9bまたはp+型半導体領域10bと反応しなかった金属膜12)とを除去する。この際、ゲート電極8a、8b、n+型半導体領域9bおよびp+型半導体領域10bの表面上に金属シリサイド層41を残存させる。ウェット洗浄処理は、硫酸を用いたウェット洗浄、またはSPM(Sulfuric acid Hydrogen Peroxide Mixture:硫酸と過酸化水素水との混合液)を用いたウェット洗浄などにより行うことができる。
その後、半導体基板1に第2の熱処理(2ndアニール処理)を施す。第2の熱処理は、上記第1の熱処理の熱処理温度とほぼ同程度の熱処理温度で行う。例えば不活性ガスまたは窒素ガス雰囲気中で半導体基板1に5.8GHzのマイクロ波を照射し、200℃〜300℃程度で、60秒〜120秒程度の熱処理を施すことにより、第2の熱処理を行うことができる。このときのマイクロ波のパワーは800W以上2000W以下とし、例えば1500Wのパワーで照射するものとする。本実施の形態では、第1の熱処理は枚葉式の熱伝導型アニール装置を用いて行ったが、第2の熱処理ではマイクロ波アニール装置を用いて行う。なお、このマイクロ波アニール装置は枚葉式でもバッチ式でも良い。
第2の熱処理を行うことで、Ni2SiまたはNi3Siからなるメタルリッチ相を主に含む金属シリサイド層41の全体をNiSi相に相変態することができる。このとき、第1の熱処理において形成されたNi2Siからなるメタルリッチ相は、一旦組成を崩し、NiSiへと相変態する。なお、NiSiは、Ni2SiおよびNi3Siよりも低い抵抗率を有し、第2の熱処理以降も(半導体装置の製造終了まで)金属シリサイド層41は低抵抗のNiSiのまま維持され、製造された半導体装置では(例えば半導体基板1を個片化して半導体チップとなった状態でも)、金属シリサイド層41は低抵抗のNiSiとなっている。
また、14nm程度の膜厚を有する金属シリサイド層41を形成する本実施の形態では、第2の熱処理後の金属シリサイド層41中のNiSiの平均な結晶粒径はnチャネル型MISFETQnでは100nm以下、pチャネル型MISFETQpでは200nm以下となる。すなわち、本実施の形態の金属シリサイド層41中に形成されるNiSiの微結晶の平均的な結晶粒径は20〜30nm程度であるため、第1の熱処理によって形成されるNiSiの結晶粒径は、第2の熱処理後のNiSiの結晶粒径の3分の1以下となる。なお、ここでいう結晶粒径とは、半導体基板1の主面に沿う方向における結晶の直径のことである。
ここで、本実施の形態の第1の熱処理に用いる枚葉式の熱伝導型アニール装置について、図13〜図16を用いて説明をする。図13〜図16に示す熱伝導型アニール装置は枚葉式であるため、1つの炉の中で複数枚の半導体ウエハを同時にアニールするバッチ式のアニール装置とは異なり、1つのアニール装置のアニール炉内に1枚ずつ半導体ウエハを配置して熱処理を行うものである。
図13は熱伝導型アニール装置の一部を破断して主要部を示す平面図であり、熱伝導型アニール装置20は、半導体ウエハを熱伝導型アニール装置20内に運搬するロードポート21、熱伝導型アニール装置20内において半導体ウエハを移動させるロボットアーム22、スワッパー23およびキャリアプレート24を有し、半導体ウエハを加熱するリアクタ25を有している。熱伝導型アニール装置20によって熱処理を行う工程では、まずロードポートによって半導体ウエハが熱伝導型アニール装置20内に運び込まれた後、ロボットアーム22によって、半導体ウエハはロードポート上から、対向する2枚の板からなるスワッパー23上に移される。その後、半導体ウエハはスワッパー23によってキャリアプレート24上に配置され、キャリアプレート24は半導体ウエハを搭載したまま、2枚のカーボンヒータからなるリアクタ25同士の間に移動する。その後、リアクタ25によって半導体ウエハを熱処理した後、半導体ウエハはキャリアプレート24上において冷却され、前述した運搬手順とは逆の手順により、半導体ウエハはキャリアプレート24、スワッパー23およびロボットアーム22によってロードポート21上に戻され、ロードポート21によって熱伝導型アニール装置20の外に運び出される。
ここで、キャリアプレート24を拡大して示す平面図を図14に示す。また、図14のキャリアプレート24のA−A線における断面図を図15に示す。図14および図15に示すように、キャリアプレート24は2本のバー26に沿ってスライドして移動することが可能な円形のプレートであり、外側のカーボンリング27、カーボンリング27からキャリアプレート24の中央に向かって延びるサポートピン28およびサポートピン28上であってカーボンリング27よりもキャリアプレートの内側に配置されたガードリング29を有している。半導体ウエハ30を運搬、熱処理する際はガードリング29の内側のサポートピン上に半導体ウエハ30を配置する。ここで、ガードリング29は半導体ウエハ30の位置がズレるのを防止し、また、半導体ウエハを効率良く加熱するために半導体ウエハ30の側方から熱が逃げるのを防ぐ壁の役割を果たすものである。
図16に示すように、本実施の形態で用いる熱伝導型アニール装置20は、上下に可動する2枚の導体であるカーボンヒータ(リアクタ25)を有する。熱処理の際は、N2(窒素)の雰囲気中において、ベルヌーイチャックによってキャリアプレート24(図示せず)に非接触保持(チャック保持)される半導体ウエハ30を上下(半導体ウエハ30の主面側および裏面側)から2枚のリアクタ25により挟み込むことで半導体ウエハ30の主面および裏面の近傍に配置し、電流によってリアクタ25を発熱させ、半導体ウエハ30を加熱して熱処理する。すなわち、2枚のリアクタ25は熱伝導型アニール装置20内のキャリアプレート24上に配置された半導体ウエハ30の主面に対して垂直な方向である上下方向に移動させることが可能であり、半導体ウエハ30が2枚のリアクタ25の間に配置された後に、半導体ウエハ30の主面および裏面に各リアクタ25をそれぞれ接近させて熱処理を行う。
熱伝導型アニール装置20では、リアクタ25が上下に可動して半導体ウエハ30の主面および裏面のそれぞれに近接するため、図16に示す半導体ウエハ30の主面と、半導体ウエハ30の主面に対向するリアクタ25との距離Lを150μm程度にまで近付けることができ、半導体ウエハ30の裏面も同様に、対向するリアクタ25との距離を150μm程度に近付けることができる。リアクタ25と半導体ウエハ30とを限りなく近付けることにより、半導体ウエハ30の加熱を開始する時点から高い昇温レートで加熱することができる。
また、2枚のリアクタ25同士の間に近接して半導体ウエハ30が配置されているため、リアクタ25の温度を半導体ウエハ30の温度としてみなすことができる。このため、熱伝導型アニール装置20では半導体ウエハ30自体の温度を計測しておらず、半導体ウエハ30はリアクタ25に流す電流値などから算出されたリアクタ25の温度と同じ温度を有しているものとし、半導体ウエハ30の温度を制御している。なお、第1の熱処理では、主にSi(シリコン)からなる半導体基板1(図11参照)よりも熱伝導性が高いNi(ニッケル)またはPt(白金)を含む金属膜12(図11参照)および金属シリサイド層41(図11参照)の方が高温になっている。すなわち、熱伝導型アニール装置を用いた第1の熱処理では、金属シリサイド層41の方が半導体基板1よりも高温となる。
また、この熱伝導型アニール装置20は枚葉式の小型のアニール装置であるため、アニール装置内のリアクタ25を発熱したままの状態で保持し、高温のリアクタ25同士の間において半導体ウエハ30を出し入れできる。このため、熱処理の際にリアクタ25が半導体ウエハ30を加熱するための所望の温度に達するまでの時間を省き、リアクタ25間に配置された時点から半導体ウエハ30を急速に加熱することができる。また、均一に加熱されたリアクタ25を半導体ウエハ30に近接させて熱処理を行うことにより、半導体ウエハ30の主面および裏面の全面を均一に加熱することができる。
この熱伝導型アニール装置20では、半導体ウエハ30を加熱する際に、半導体ウエハ30の温度にオーバーシュートが発生しないという特徴がある。すなわち、例えば第1の熱処理の目標温度を260℃とした場合に、半導体ウエハ30を加熱し始め、半導体ウエハ30の温度が目標温度である260℃に達した後に、半導体ウエハ30の温度を260℃よりも上昇させず、半導体ウエハ30の温度が260℃に達した後も一定の温度で所望の時間ソークアニールすることができる。なお、ここでいうソークアニールとは、30秒以上などの比較的長い時間、ほぼ一定の温度で熱処理を行うことである。これは、半導体ウエハ30を加熱するリアクタ25の温度を予め半導体ウエハ30を熱処理する目標温度と同じ温度で保った状態で半導体ウエハ30の加熱を開始し、熱処理中にリアクタ25の温度がそれ以上上がることがないためである。よって、熱伝導型アニール装置20では半導体ウエハ30の温度を精密に制御することが可能であり、余計な加熱時間が無いため、図11に示す金属シリサイド層41内のNiSiの結晶粒径が大きくなることを防ぎ、結晶粒径が20〜30nm程度の微結晶の状態で金属シリサイド層41内にNiSiを形成することができる。
なお、本実施の形態では可動式の2枚のリアクタ25により半導体ウエハ30を挟み込み、半導体ウエハ30の間近から熱処理を施す熱伝導型アニール装置20を用いたが、同じく枚葉式の熱伝導型アニール装置であって、図17に示すような、装置内に固定された複数枚の固定ヒータ31を備えた熱伝導型アニール装置32を用いても良い。図17は熱伝導型アニール装置32の断面図であり、熱伝導型アニール装置32は、装置内に複数枚の冷却プレート33、ロボットアーム34および固定ヒータ31を有するアニール装置である。なお、熱伝導型アニール装置32の内部はチャンバ(図示せず)によってN2雰囲気に保たれる。
熱処理の際は、まず冷却プレート33同士の間に半導体ウエハ30を熱伝導型アニール装置32の外から入れて配置した後、ロボットアーム34によって半導体ウエハ30を固定ヒータ31同士の間に配置し、固定ヒータ31によって半導体ウエハ30を熱処理する。その後はロボットアーム34によって半導体ウエハ30を固定ヒータ31同士の間から冷却プレート33同士の間に移動させ、冷却プレートによって半導体ウエハ30を冷却した後、冷却プレート上から熱伝導型アニール装置32の外部に半導体ウエハ30を取り出す。なお、図17に示す固定ヒータ31は、例えば主にアルミニウムからなり、抵抗加熱(ジュール熱)によって発熱するヒータである。
なお、第1の熱処理において、上述した熱伝導型アニール装置ではなく、比較例として図18に示す熱伝導型アニール装置であるバッチ式アニール装置35および比較例として図19に示すランプ式アニール装置36を用いることを排除するものではないが、以下に示す点が重要視される場合は適用しない方が好ましい場合がある。
図18に示すバッチ式アニール装置35は、複数枚の半導体ウエハ30を配置したラック37を、抵抗加熱により発熱する複数枚の固定ヒータ38の間に固定ヒータ38の下方から挿入して複数枚の半導体ウエハ30を加熱するバッチ式の熱伝導型アニール装置である。しかし、このバッチ式アニール装置35は大型のアニール炉を有する装置であるため、固定ヒータ38が高温を保持している状態では、半導体ウエハ30を配置したラック37をバッチ式アニール装置35に出し入れすることができない。このため、半導体ウエハ30を配置したラック37を固定ヒータ38同士の間に挿入した後に固定ヒータ38を昇温させるので、固定ヒータ38の昇温には長い時間を要し、所望の温度によって半導体ウエハ30を加熱し始めるまでに、目標温度よりも低く制御性の悪い温度で半導体ウエハ30を加熱する時間が長く生ずる。
また、図19に示すランプ式アニール装置36では、前述したバッチ式アニール装置35と同様に、半導体ウエハ30の温度を熱処理に必要な所望の温度にまで上昇させるのに時間がかかるという問題がある。これは、ランプ式アニール装置36の場合、半導体ウエハ30の温度を放射温度計62で測っていることと、半導体ウエハ30をランプ式アニール装置内に配置する際にランプ(ヒータ)60の温度を高温で保つことができないことに起因している。
ランプ式アニール装置36は、図19に示すように、装置内の底部にウエハ台61を有し、装置内であって半導体ウエハ30の主面側の上方には半導体ウエハ30を加熱するための複数のランプ(タングステンハロゲンランプ)60を有し、装置内の底部であってウエハ台61の下部には半導体ウエハ30の温度を計測するための複数の放射温度計62を有しているものである。なお、ランプ式アニール装置36内において、半導体ウエハ30の裏面側の下方には半導体ウエハ30を加熱するものは配置されていない。ランプ式アニール装置36の種類としては、例えばハロゲンランプまたはフラッシュランプがある。
図19に示すように、ランプ式アニール装置36では半導体ウエハ30の温度を計測するために放射温度計62を用いており、通常、半導体ウエハ30の表面に反射した赤外線を検知して半導体ウエハ30の温度を測る。しかし、半導体ウエハ30の温度が250℃以下の場合では、赤外線の周波数が半導体ウエハ30を透過する周波数となるため、放射温度計62は半導体ウエハ30の温度が常温の状態から260℃程度まで上昇するまで半導体ウエハ30の温度を検知することができない。このため、ランプ式アニール装置36では、半導体ウエハ30の温度の測定が可能となる260℃程度で一旦半導体ウエハ30の温度を一定に保つように熱処理される。具体的には、30秒〜60秒かけて260℃程度でソークアニールを行う必要がある。
また、ランプ式アニール装置36で半導体ウエハ30を熱処理した場合、半導体ウエハ30の温度が目標温度である260℃に達した後に260℃よりも高い温度に達する現象(オーバーシュート)が起きる。これは、ランプ式アニール装置36では、放射温度計62で半導体ウエハ30の温度を測り、半導体ウエハ30の温度が目標温度に達した時にランプ60による加熱を停止して半導体ウエハ30の温度を目標温度に近付けるためである。このとき、半導体ウエハ30の温度が目標温度に達した時にランプ60による加熱を停止しても、半導体ウエハ30の温度上昇がすぐには止まらないため、オーバーシュートが発生する。このため、ランプ式アニール装置36では精度良く半導体ウエハ30を熱処理することができない。
以上に述べたように、ランプ式アニール装置36では半導体ウエハ30の加熱中にオーバーシュートが発生するため、高い昇温レートで半導体ウエハ30を加熱すると、さらに大きなオーバーシュートが起こり、半導体ウエハ30の熱処理を精度良く行うことができない。
また、第1の熱処理において金属膜12と半導体基板1とは200℃以上の温度で反応し、金属シリサイド層41を形成する。しかし、ランプ式アニール装置36を用いて第1の熱処理を行った場合、半導体ウエハ30の温度が200℃以上となる非制御領域においても金属シリサイド層41が形成され、その後に半導体ウエハ30が目標温度に達するまでに長い時間を必要とする。
以上のことから、ランプ式アニール装置36は熱伝導型アニール装置20のように半導体ウエハ30をオーバーシュートを起こさず、かつ急速に加熱することができず、熱処理の際に長い加熱時間を必要とするため、サーマルバジェット(熱履歴)が大きくなり、第1の熱処理において形成される金属シリサイド層41内のNiSiの結晶粒径が大きくなる。具体的には、熱伝導型アニール装置20を用いて第1の熱処理を行った場合、第1の熱処理により形成される金属シリサイド層41内には、平均的な結晶粒径が20〜30nm程度のNiSiの微結晶が形成されるが、ランプ式アニール装置36により第1の熱処理を行った場合では、形成されるシリサイド層内のNiSiの結晶粒径は数μm程度に大きくなる。また、ランプ式アニール装置36を用いて熱処理を行った場合、シリサイド層内の結晶が大きく成長しやすいことから、半導体基板1のチャネル内にシリサイド層が異常成長しやすくなる問題がある。
なお、金属シリサイド層の異常成長は、第1の熱処理において金属シリサイド層内にNiSiの結晶またはNiSi2の微結晶が形成された場合に、第1の熱処理の後の第2の熱処理、コンタクトプラグの形成工程または銅配線の焼き締め工程などで半導体基板が300℃〜600℃の高温になった際に起こる。
これに対し、図13〜図16を用いて説明した本実施の形態の第1の熱処理で使用する熱伝導型アニール装置20では、半導体ウエハ30の温度を計測して半導体ウエハ30の温度が目標温度に達した際にリアクタ25の温度を昇降させて調節するのではなく、あらかじめリアクタ25の温度を半導体ウエハ30の熱処理に必要な目標温度と同じ温度に熱した状態で半導体ウエハ30の加熱を開始する。このため、上述したように、半導体ウエハ30の温度がリアクタ25より高い温度に上がることはなく、オーバーシュートが起こることがない。
また、熱伝導型アニール装置20では半導体ウエハ30の温度を計測しておらず、リアクタ25を構成するカーボンヒータの温度はカーボンヒータに流す電流値などから計算され、熱処理の目標温度を保持するように設定されている。このため、前述したように、半導体ウエハ30の温度は熱伝導型アニール装置20のリアクタ25の温度と同じ温度を有しているとみなすことができるため、熱伝導型アニール装置20を用いた本実施の形態における第1および第2の熱処理では半導体ウエハ30の温度を制御できない非制御領域が存在しない。
このように、熱処理において半導体ウエハ30を短時間で目標の温度まで加熱し、ソークアニール時以外の加熱時間を短くすれば、サーマルバジェット(熱履歴)を小さくし、形成する金属シリサイド層41内のNiSiの結晶粒径を小さく抑えることができる。
以上に述べたように、本実施の形態のように、金属シリサイド層41の異常成長を防ぎ、14nm以下の膜厚で、低抵抗率の金属シリサイド層41を形成する場合、第1の熱処理において温度制御性が優れている熱伝導型アニール装置20を用いて金属シリサイド層41内にNiSiの微結晶を形成し、また、部分反応方式のサリサイドプロセスを用いることは非常に有利である。
このようにして、本実施の形態では熱伝導型アニール装置20を用いて第1の熱処理を行い、nチャネル型MISFETQnのゲート電極8aおよびソース・ドレイン領域(n+型半導体領域9b)の表面(上層部)と、pチャネル型MISFETQpのゲート電極8bおよびソース・ドレイン領域(p+型半導体領域10b)の表面(上層部)とに、NiSiおよびPtからなる金属シリサイド層41を形成する。また、半導体基板1と反応する金属膜12の膜厚によるが、反応する金属膜12の膜厚が例えば7nm程度の場合、反応後に形成される金属シリサイド層41の膜厚は、例えば14nm程度である。
次に、本実施の形態の第2の熱処理に用いるバッチ式のマイクロ波アニール装置について、図20を用いて説明する。図20は本実施の形態の第2の熱処理に用いるバッチ式のマイクロ波アニール装置74の断面図である。
図20に示すように、マイクロ波アニール装置74は、石英を含む容器(クォーツチャンバ)QCと、その周りを囲むように形成されたマグネトロンMGと、容器QC内に半導体基板(ウエハ)1を複数設置するためのラック37aとを有し、半導体基板1を熱処理する際は、ラック37aに配置された複数の半導体基板1に対しマグネトロンMGにより発生させた5.8GHzのマイクロ波を照射する。
5.8GHzのマイクロ波はSi(シリコン)が吸収する周波数であるため、この周波数のマイクロ波を照射された半導体基板1はマイクロ波を吸収して温度上昇し、200℃〜300℃程度で第2の熱処理が行われる。ここでは例えば260℃で熱処理を行う。
なお、ここで使用するマイクロ波の波長を5.8GHzとしたのは、Siがその波長のマイクロ波を吸収しやすいという理由の他に、5.8GHzが電波法で使用が許可されている周波数帯であるという理由もある。この二つの条件を満たす周波数として2.45GHzのマイクロ波を用いることも考えられるが、上記の電波法の規格および半導体製造装置の規格に合わせた場合、5.8GHzの周波数を用いることが好ましい。
なお、第1の熱処理のような30秒以下の短時間の熱処理では、熱伝導型アニール装置を用いた場合に比べ、マイクロ波アニール装置を用いた場合では純金属が表面全体に形成された半導体基板を均一に加熱することが難しく、金属シリサイド層の膜厚を均一に精度良く形成することが困難である。純金属はマイクロ波を反射し、マイクロ波によって殆ど加熱されないため、熱処理においてマイクロ波アニール装置を用いた場合、純金属に覆われた半導体基板を加熱することは難しい。第1の熱処理では半導体基板の表面にマイクロ波を反射する金属膜12(図11参照)が形成されているため、第1の熱処理においてマイクロ波アニール装置を用いて半導体基板を均一に加熱することは困難である。
また、マグネトロンMGの数を増やし、それらを密に配置することで半導体基板1をより均一に熱処理することができるが、マグネトロンの数を増やすとマイクロ波を照射する量が増え、半導体基板1の温度が上昇しすぎて金属シリサイド層の膜厚が厚くなる。このため、200℃〜300℃程度の低温で熱処理を行うためにはマグネトロンの数をある程度少なくする必要がある。なお、容器QC内のラック37aおよび半導体基板1の位置を調整することにより、半導体基板1の主面に可能な限り均一にマイクロ波が照射できるように調整し、半導体基板1の主面をより均一に加熱することは可能である。また、後述するように、マグネトロンの数が少なくても、本実施の形態の第2の熱処理では第1の熱処理に比べて長い時間熱処理を行うことができるため、半導体基板1の主面を均一に加熱することが可能である。
しかし、部分反応方式を用いて金属シリサイド層を形成する本実施の形態の第1の熱処理では、長時間熱処理を行えばそれだけ多くの金属膜が半導体基板1と反応して厚い金属シリサイド層が形成されてしまうため、短時間の熱処理で半導体基板1の主面を均一に加熱することが難しい。半導体基板1の主面を均一に加熱することができない場合、Niの拡散を制御できず、Niが局所的に半導体基板1の主面のより深い領域に拡散し、金属シリサイド層の異常成長を起こす虞がある。また、同様の理由により金属シリサイド層の膜厚の制御性が悪くなる。これらの理由から、熱処理の温度および時間が限られている第1の熱処理でマイクロ波アニール装置を用いると、半導体装置の信頼性を損なわずに金属シリサイド層を薄膜化することが困難となる。
これに対して、図13〜図16を用いて説明した熱伝導型アニール装置20は大きな加熱体の中に半導体基板1を配置して熱処理するため、熱処理の温度および時間が限られている第1の熱処理において、マイクロ波アニール装置を用いた場合に比べて半導体基板1を均一に加熱することができる。また、これにより金属シリサイド層の膜厚を精度良く均一に形成し、さらに、金属シリサイド層の異常成長を防ぐことができる。つまり第1の熱処理ではマイクロ波アニール装置を用いず、熱伝導型アニール装置を用いることで半導体基板1を容易に均一に加熱できる。
ただし、第2の熱処理では金属膜12(図11参照)は除去されており、熱処理により反応する金属量があらかじめ定まっているため、例えばマイクロ波の照射時間を長くすることにより半導体基板1の主面を均一に加熱することができる。マイクロ波の照射時間は、30秒以上であって、例えば60〜120秒とすることができる。したがって、熱処理の温度が200℃〜300℃という低い温度での熱処理工程において、図20に示すマグネトロンMGを増やせない状況であっても、第2の熱処理でマイクロ波アニール装置74を用いることは問題ない。
第2の熱処理では、マイクロ波アニール装置74を用いて200℃〜300℃の温度で熱処理を行うことにより、第1の熱処理で金属シリサイド層41内に形成したNiSiの微結晶を成長させ、金属シリサイド層41をNiSi相に相変態させる。NiSiはNi2Siに比べて安定した相であるため、第2の熱処理によりNiSi相となった金属シリサイド層41は耐熱性が高く、Ni2Siよりも導電性が高い層となる。
次に、図21に示すように、半導体基板1の主面上に絶縁膜42を形成する。すなわち、ゲート電極8a、8bを覆うように、金属シリサイド層41上を含む半導体基板1上に絶縁膜42を形成する。絶縁膜42は例えば窒化シリコン膜からなり、成膜温度(基板温度)450℃程度のプラズマCVD法などにより形成することができる。それから、絶縁膜42上に絶縁膜42よりも厚い絶縁膜43を形成する。絶縁膜43は例えば酸化シリコン膜などからなり、TEOSを用いて成膜温度450℃程度のプラズマCVD法などにより形成することができる。これにより、絶縁膜42、43からなる層間絶縁膜が形成される。その後、絶縁膜43の表面をCMP法により研磨するなどして、絶縁膜43の上面を平坦化する。下地段差に起因して絶縁膜42の表面に凹凸形状が形成されていても、絶縁膜43の表面をCMP法により研磨することにより、その表面が平坦化された層間絶縁膜を得ることができる。
次に、図22に示すように、絶縁膜43上に形成したフォトレジストパターン(図示せず)をエッチングマスクとして用いて、絶縁膜43、42をドライエッチングすることにより、絶縁膜42、43にコンタクトホール(貫通孔、孔)44を形成する。この際、まず絶縁膜42に比較して絶縁膜43がエッチングされやすい条件で絶縁膜43のドライエッチングを行い、絶縁膜42をエッチングストッパ膜として機能させることで、絶縁膜43にコンタクトホール44を形成してから、絶縁膜43に比較して絶縁膜42がエッチングされやすい条件でコンタクトホール44の底部の絶縁膜42をドライエッチングして除去する。コンタクトホール44の底部では、半導体基板1の主面の一部、例えばn+型半導体領域9bおよびp+型半導体領域10bの表面上の金属シリサイド層41の一部や、ゲート電極8a、8bの表面上の金属シリサイド層41の一部などが露出される。
次に、コンタクトホール44内に、タングステン(W)などからなるプラグ(接続用導体部、埋め込みプラグ、埋め込み導体部)45を形成する。プラグ45を形成するには、例えば、コンタクトホール44の内部(底部および側壁上)を含む絶縁膜43上に、成膜温度(基板温度)450℃程度のプラズマCVD法によりバリア導体膜45a(例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜)を形成する。それから、タングステン膜などからなる主導体膜45bをCVD法などによってバリア導体膜45a上にコンタクトホール44を埋めるように形成し、絶縁膜43上の不要な主導体膜45bおよびバリア導体膜45aをCMP法またはエッチバック法などによって除去することにより、プラグ45を形成することができる。ゲート電極8a、8b、n+型半導体領域9bまたはp+型半導体領域10b上に形成されたプラグ45は、その底部でゲート電極8a、8b、n+型半導体領域9bまたはp+型半導体領域10bの表面上の金属シリサイド層41と接して、電気的に接続される。
次に、図23に示すように、プラグ45が埋め込まれた絶縁膜43上に、ストッパ絶縁膜51および配線形成用の絶縁膜52を順次形成する。ストッパ絶縁膜51は絶縁膜52への溝加工の際にエッチングストッパとなる膜であり、絶縁膜52に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜51は、例えばプラズマCVD法により形成される窒化シリコン膜とし、絶縁膜52は、例えばプラズマCVD法により形成される酸化シリコン膜とすることができる。なお、ストッパ絶縁膜51と絶縁膜52には次に説明する第1層目の配線が形成される。
次に、シングルダマシン法により第1層目の配線を形成する。まず、レジストパターン(図示せず)をマスクとしたドライエッチングによって絶縁膜52およびストッパ絶縁膜51の所定の領域に配線溝53を形成した後、半導体基板1の主面上(すなわち配線溝の底部および側壁上を含む絶縁膜52上)にバリア導体膜(バリアメタル膜)54を形成する。バリア導体膜54は、例えば窒化チタン膜、タンタル膜または窒化タンタル膜などを用いることができる。続いて、CVD法またはスパッタリング法などによりバリア導体膜54上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成する。銅めっき膜により配線溝53の内部を埋め込む。それから、配線溝53以外の領域の銅めっき膜、シード層およびバリア導体膜54をCMP法により除去して、銅を主導電材料とする第1層目の配線55を形成する。配線55は、プラグ45を介してnチャネル型MISFETQnおよびpチャネル型MISFETQpのソースまたはドレイン用のn+型半導体領域9bおよびp+型半導体領域10bやゲート電極8a、8bなどと電気的に接続されている。その後、デュアルダマシン法により第2層目の配線を形成するが、ここでは図示およびその説明は省略する。以上により、本実施の形態の半導体装置が完成する。
次に、本実施の形態の効果について、より詳細に説明する。まず、第2の熱処理でマイクロ波アニール装置を用いることについて説明する。
隣り合うMISFETがドレイン領域を共有している半導体装置では、近年の半導体装置の微細化に伴ってMISFET同士の間の距離、すなわちそれぞれのMISFETのゲート電極同士の間の距離Sが短くなる。この場合、図24のグラフに示すように、前記距離Sが短くなるにつれてゲート間の接合リーク電流が増加する傾向がある。なお、図24のグラフの横軸は金属シリサイド層の膜厚を示し、縦軸は金属シリサイド層の接合リーク電流を示している。また、図24には、距離Sが110nm、140nmおよび200nmの場合についてそれぞれグラフを記載している。
ここで、半導体装置の微細化に伴って金属シリサイド層の膜厚を15nm以下にしたとき、金属シリサイド層の膜厚が17nm程度のときに比べて急激に接合リーク電流が増加していることが分かる。これは、金属シリサイド層の薄膜化により金属シリサイド層の膜厚を安定して形成することが困難となり、NiSiまたはNiSi2により構成される金属シリサイド層が半導体基板の例えば深さ方向またはゲート電極の直下のチャネル領域に向かって異常成長することにより起こる。
逆に、図24に示すように、金属シリサイド層の膜厚が大きくなった場合にも、接合リーク電流が増加していることが分かる。これは、金属シリサイド層の膜厚が厚くなることで、ソース・ドレイン領域とウエルとの界面に金属シリサイド層が接近するために金属シリサイド層と半導体基板との間にリーク電流が流れやすくなることが原因である。
本発明者は、第1および第2の熱処理でいずれも熱伝導型アニール装置を用いた場合、金属シリサイド層の膜厚を15nm以下にした際に金属シリサイド層の膜厚が不安定になり、また、金属シリサイド層の異常成長が起こりやすくなることを見出した。この理由の一つとして、熱伝導型アニール装置により行う第2の熱処理では、熱処理の温度を400℃以上であって例えば500℃〜600℃程度の高温とする必要があることが挙げられる。図25は、第1および第2の熱処理を熱伝導型アニール装置を用いて形成された金属シリサイド層を半導体基板上に有し、その下部に第1の導電型を有する半導体層を介して第2の導電型を有する半導体層が形成されているPNダイオードにおいて、第2の熱処理(2nd RTA)の温度(横軸)に対する金属シリサイド層と第2の導電型を有する半導体層との間の接合リーク電流(縦軸)を表わしたグラフである。図25には熱処理を行った時間別に複数の計測結果を示しているが、第2の熱処理を500℃〜600℃程度の高温で行った場合、接合リーク電流の値はいずれも大きくなり金属シリサイド層が劣化しやいため、プロセスマージンが小さいことが分かる。
このように、第2の熱処理を高温で行うことを避けるために、本実施の形態の第2の熱処理では前述したマイクロ波アニール装置を用いている。図26のグラフに示すように、マイクロ波アニール装置のパワー(出力)は800W以上2000W以下においていずれも良好であるが、特に1500Wのパワーで熱処理することで安定してリーク電流を低減することができる。なお、図26のグラフの横軸はリーク電流を示し、縦軸は累積度数分布を示している。
図27に示すグラフは、第2の熱処理を60秒間行った場合に、シート抵抗(縦軸)が高いNi2Si相からシート抵抗が低いNiSi相に金属シリサイド層が相変態する温度(横軸)を示している。図27には、第2の熱処理において熱伝導型アニール装置を用いた場合(図27の「RTA」)と、マイクロ波アニール装置を用いた場合(図27の「MWA」)とにおいて、n型の基板(N_sub)上に金属シリサイド層を形成した場合とp型の基板(P_sub)上に金属シリサイド層を形成した場合とをそれぞれ示している。つまり、図27は、金属シリサイド層がメタルリッチ相からシリコンリッチ相に相変態するフォーメーションカーブを示している。
図27に示すように、第2の熱処理において熱伝導型アニール装置を用いた場合は400℃程度で相変態するのに対し、本実施の形態のように第2の熱処理においてマイクロ波アニール装置を用いた場合は200℃程度で相変態していることが分かる。つまり、上記の理由から熱伝導型アニール装置では400℃以上の、例えば500℃〜600℃の高温を用いて第2の熱処理を行う必要があるが、マイクロ波アニール装置では200〜300℃程度の低温で第2の熱処理を行うことができる。
また、熱伝導型アニール装置を用いたとき、400℃でも金属シリサイド層をNiSi相に相変態することが可能だが、実際には500℃〜600℃程度のより高い温度にて熱処理を行う必要がある。これは、400℃の熱処理では金属シリサイド層内にNiSiの強固な結晶が形成されにくく、第2の熱処理の後の工程のコンタクトプラグまたは銅配線の形成工程で発生する500℃程度の温度下で金属シリサイド層内のNiSiが動き、金属シリサイド層が劣化する虞があるためである。なお、第2の熱処理を600℃より高い高温で行うと、金属シリサイド層がダメージを受け、耐熱性を損なうこととなる。
また、図35に比較例として、第2の熱処理で熱伝導型アニール装置を用いて500℃〜600℃の高温で熱処理を行うことで相変態させた金属シリサイド層41を含む半導体装置の要部断面図を示す。なお、図35に示す金属シリサイド層41は複数のNiSiからなる結晶(グレイン)G1により構成されている。図35に示すように、第2の熱処理を高温で行った結果、異常成長したNiSiの結晶は半導体基板1の下面方向などに向かって深い方向に延伸して形成されている。このような場合、金属シリサイド層41と半導体基板1との間でリーク電流が発生しやすくなり、半導体装置の信頼性が極端に低下する。
上述したようにマイクロ波アニール装置を用いた場合に第2の熱処理を低温下できるのは、熱伝導型アニール装置またはランプ式アニール装置など、熱を放射することで半導体基板を加熱する方式によって半導体基板を構成するSiを選択的に加熱することが不可能であるのに対し、マイクロ波アニール装置ではそれが可能であるためである。ここで用いられる5.8GHzのマイクロ波はSiにより吸収される波長のマイクロ波であるため、NiSiまたはNi2Siなどを含む金属シリサイド層およびSiO2などの絶縁膜ではなく、主にSiを含む半導体基板のみを直接加熱することができる。ここで、金属であるNiはマイクロ波を反射するので、マイクロ波により直接加熱されない。すなわち、熱伝導型アニール装置とマイクロ波アニール装置との違いとしては、熱伝導型アニール装置では熱伝導性が高いNi、すなわち金属を加熱してシリサイド化を行うのに対し、マイクロ波アニール装置ではシリコン基板を直接加熱してシリサイド化を行っている。
Niは比較的拡散係数が高く、400℃以上の温度では激しく拡散するため、高温による熱処理が必要となる熱伝導型アニール装置を用いた第2の熱処理では、金属シリサイド層を精度良く薄膜化することが困難であり、また、異常拡散に起因する金属シリサイド層の異常成長を防ぐことが難しい。これに対し、前述したように第2の熱処理を低温化することで、第2の熱処理においてNiが異常拡散することを防ぎ、膜厚が15nm以下の金属シリサイド層の異常成長を防ぎ、半導体基板と金属シリサイド層との接合リーク電流の増加を低減することができる。
また、図12に示す金属シリサイド層41内のPt(白金)は、第1の熱処理の後であって第2の熱処理の前では、金属シリサイド層41内の上面の近傍に偏析しているが、第2の熱処理をマイクロ波アニール装置を用いて行うことにより、金属シリサイド層41内の底面であって半導体基板1と金属シリサイド層41との界面に多く偏析させることができる。半導体基板1と金属シリサイド層41との界面の近傍に偏析したPtの層は金属シリサイド層41内のNiが半導体基板1側に飛び出して拡散することを防ぐバリア膜として働く。
また、熱伝導型アニール装置またはランプ式アニール装置を用いて第2の熱処理を行う場合、半導体基板1の表面は均一に加熱されず、局所的に表面の温度が高くなるなどのゆらぎが生じることが多い。このように局所的に高温となる箇所が発生した場合、Niは拡散係数が大きくなり、半導体基板1の表面からより深い領域に拡散しやすくなる。このように半導体基板1の表面が局所的に所望の温度よりも高くなった場合、Niが金属シリサイド層41を形成したい所望の領域よりも深い領域に拡散してNiSi結晶またはNiSi2結晶を形成する。このNiSi結晶またはNiSi2結晶は金属シリサイド層41の異常成長を引き起こす原因となる。
第2の熱処理において熱のゆらぎによりNiが局所的に深く拡散すれば、形成する金属シリサイド層41の底面であって半導体基板1との界面に凹凸が生じ、金属シリサイド層41とn型ウエル6またはp型ウエル5との間の距離、すなわちn+型半導体領域9b、p+型半導体領域10bの厚さを一定に保つことができない。この場合、場所によって金属シリサイド層41と半導体基板1との間の接合リーク電流特性が定まらず、半導体装置の信頼性が低下する虞がある。また、Niが局所的により深く拡散してNiSiまたはNiSi2を形成することは、金属シリサイド層41の薄膜化の妨げとなる。
これに対し、本実施の形態では上述したようにPt(白金)を金属シリサイド層41の底面により多く拡散させて偏析させることにより、Ptの層によってNiがより深い領域に拡散することを防ぐことができる。
熱伝導型アニール装置を用いた第2の熱処置ではPtは金属シリサイド層41内の上層に偏析したままであり、金属シリサイド層41内の底部には殆ど拡散しない。これは、熱伝導型アニール装置を用いた第2の熱処理では半導体基板1が500℃程度の高温となり、Niの拡散係数がPtの拡散係数を大きく上回り、Ptが拡散することを阻害するためである。Ptは200℃〜300℃程度の低い温度ではNiよりも高い拡散係数を有し、温度が上がる程その拡散係数も高くなるが、500℃程度の高温下ではNiの方がPtより拡散係数が高くなるため、Ptが拡散できなくなる。また、熱処理の温度が上がれば金属シリサイド層41の熱負荷がたかまり劣化する虞があり、また、上述したようにNiの異常拡散が顕著になる。また、熱伝導型アニール装置による第2の熱処理では、金属シリサイド層41に熱負荷を与えることを防ぐため、熱処理を30秒未満で行う必要があり、Ptが拡散するのに十分な時間を設けることができない。
これに対し、本実施の形態のように第2の熱処理でマイクロ波アニール装置を用いれば熱処理を低温下できるため、NiよりもPtの方が高い拡散係数を有する状態での熱処理が可能となり、Ptを金属シリサイド層41内の底面に多く偏析させることができる。また、熱処理温度が低温であるため、熱処理を30秒以上(例えば60〜120秒程度)かけて行うことができるため、比較的拡散係数が低いPtでも金属シリサイド層41内の底面側に多く偏析させることができる。このようにPtを金属シリサイド層41と半導体基板1との界面に多く偏析させることにより、上述したようにPt層をバリア膜として機能させ、Niの異常拡散を防ぐことができる。
なお、マイクロ波アニール装置を用いた第2の熱処理の加熱時間を30秒以上とするのは、図28に示すように、半導体基板の温度が安定するまでに30秒要するためである。図28はマイクロ波アニール装置を用いた第2の熱処理における加熱時間(横軸)に対する半導体基板の温度(縦軸)を示すグラフであり、マイクロ波のパワーを200W、800W、2000Wとした場合のそれぞれについてグラフを示している。図28から分かるように、半導体基板の温度は加熱開始から瞬間的に安定するわけではなく、安定するまでに30秒の時間が必要となる。なお、図28で計測している半導体基板の温度は、具体的には半導体基板の底面の温度であるが、マイクロ波アニール処理ではSiを含む半導体基板が均一に加熱されるため、金属シリサイド層と半導体基板の界面の半導体基板温度も半導体基板の裏面の温度と同様の温度となっているものと思われる。
また、Ptを金属シリサイド層41内の底面に多く偏析させることができるのは、第2の熱処理をNiの拡散係数が高くならない程度の低温で行うことができるためである。このように熱処理を低温下できる理由としては、マイクロ波アニール装置を用いる本実施の形態の半導体装置の製造工程では半導体基板1を直接熱することで金属を含む金属シリサイド層41は間接的に暖められ、金属を主に加熱する熱伝導型アニール装置を用いた場合に比べて金属シリサイド層41がより低温の状態で第2の熱処理を行うことができるという理由が挙げられる。
図29は、第2の熱処理の温度(横軸)に対するPt(白金)の偏析度(縦軸)を示すグラフであり、熱伝導型アニール処理(RTA)を行った場合およびマイクロ波アニール処理(MWA)を行った場合のn型拡散層上およびp型拡散層上の金属シリサイド層のそれぞれについてグラフを示している。図29から、温度が上がる程Ptの偏析度が高くなることが分かる。また、ある程度温度が高くなると、n型拡散層上の金属シリサイド層ではPtの偏析度があまり上がらなくなるのに対し、その温度より高い温度でもp型拡散層上の金属シリサイド層ではPtの偏析度がさらに上がることが分かる。
図2を用いて上述したように、n型拡散層を有するnチャネル型MISFETではPtを金属シリサイド層の底部に偏析させないことが好ましく、p型拡散層を有するpチャネル型MISFETではPtを金属シリサイド層の底部に多く偏析させることが好ましいため、図29から分かるように、熱処理の温度を高めればPtの所望の分布を得ることができる。図29では、このようなPtの偏析(拡散)を、熱伝導型アニール装置を用いた場合よりもマイクロ波アニール装置を用いた場合の方が低温で行うことができることを示している。
図2(c)および図2(d)に示すようにPtの偏析度がpチャネル型MISFETとnチャネル型MISFETとで異なる理由は、次の通りである。すなわち、図12に示すpチャネル型MISFETとQpとnチャネル型MISFETQnとでは、不純物(ドーパント)の違いによりp+型半導体領域10bとn+型半導体領域9bとのグレイン(結晶)結晶粒径が異なる。なお、ここでいう結晶粒径とは、半導体基板1の主面に沿う方向における結晶の直径のことである。結晶粒径が小さいn+型半導体領域9bではPtが結晶同士の間を直線的に移動することが困難であるため、Ptは拡散しにくく、結晶粒径が大きいp+型半導体領域10bではPtが結晶同士の間を直線的に動きやすいため、nチャネル型MISFETQnよりもpチャネル型MISFETQpの方が金属シリサイド層41内のPtが拡散しやすくなる。
以上に述べたように、第2の熱処理を低温で行い、また、Ptの偏析を促すことで、金属シリサイド層41が異常成長することを防ぐことができるため、CMISFETの接合リーク電流を低減することが可能となり、半導体装置の信頼性を向上することができる。また、Niの過剰な拡散を防止することで、金属シリサイド層41の薄膜化を容易にすることができる。また、金属シリサイド層41と半導体基板1との界面が凸凹することを防ぎ、前記界面を平坦化することができるため、CMISFETの性能を一定に保ち、半導体装置の信頼性を向上させることができる。
次に、第1の熱処理でマイクロ波アニール装置を用いず、熱伝導型アニール装置を用いることについて説明する。
本実施の形態の半導体装置の製造工程は、金属シリサイド層を形成する第2の熱処理でマイクロ波アニール装置を用いて熱処理温度を低下させることを特徴としているが、第2の熱処理と同程度の温度で熱処理を行う第1の熱処理ではマイクロ波アニール装置を用いず、熱伝導型アニール装置を用いている。これは、図20を用いて説明したように、第1の熱処理においてマイクロ波アニール装置を用いて純金属が表面全体に付いた半導体基板を均一に加熱することは難しく、Niの拡散を制御できないために金属シリサイド層の膜厚が不均一になるためである。
また、第1の熱処理でマイクロ波アニール装置を用いない理由として、マイクロ波アニール装置では純金属が表面全体に付いた半導体基板を均一に加熱することができないという理由の他に、熱伝導型アニール装置によって図11に示す金属膜12を主に加熱することで、金属膜12よりも温度が低い半導体基板1との界面に主にNi2Siを含むメタルリッチ相を形成し、その中にNiSiの微結晶を形成しやすいという理由もある。
第1の熱処理でマイクロ波アニール装置を使うと、金属膜12はマイクロ波を反射するのでSiを含む半導体基板の方が金属膜12より高温となるため、半導体基板1と金属シリサイド層41との界面においてNiの拡散および結晶の形成が進みやすくなり、Ni2Siを含むメタルリッチ相である金属シリサイド層41の下面にNiSiの微結晶よりも結晶粒径が大きいNiSiの結晶が形成されやすくなる。また、このとき金属シリサイド層41の下面にはNiSi2の微結晶も形成されやすくなる。
第1の熱処理において結晶粒径が微結晶よりも大きいNiSiの結晶またはNiSi2の微結晶が形成されると、後の第2の熱処理、コンタクトプラグの形成工程または銅配線の形成工程における高温によってNiSiまたはNiSi2が異常成長しやすくなり、金属シリサイド層41の接合リーク電流が増加する問題が生じる。なお、金属シリサイド層41の異常成長は第1の熱処理では起こりにくく、500℃〜600℃程度の高温で行う熱伝導型アニール装置による第2の熱処理を行った場合に起こりやすい。また、金属シリサイド層41上にW(タングステン)を含むコンタクトプラグを500℃程度の高温で形成した際、またはコンタクトプラグ上に形成銅配線を焼き締めるための300℃程度の加熱処理を行った際にも金属シリサイド層41の異常成長が起こりやすい。
したがって、マイクロ波アニール装置を用いて第1の熱処理を行うと、NiSiの結晶またはNiSi2の微結晶が形成されやすくなるため、第2の熱処理をマイクロ波アニール装置を用いて行ったとしても、金属シリサイド層41の異常成長を効果的に防ぐことができず、また、金属シリサイド層41と半導体基板1との界面が不均一となり、また、金属シリサイド層41の膜厚を制御しにくくなる。つまり、第1および第2の熱処理においていずれもマイクロ波アニール装置を用いると、第2の熱処理でマイクロ波アニール装置を用いることによる効果が得られなくなる。
これに対し、本実施の形態のように熱伝導型アニール装置を用いて第1の熱処理を行うと、金属(Ni)が含まれる金属シリサイド層41および金属膜12が半導体基板1よりも高温となる。この場合、半導体基板1は比較的低温であるため、金属シリサイド層41と半導体基板1との界面ではNiSiの結晶は形成されにくく、Ni2Siを主に含むメタルリッチ相からなる金属シリサイド層41内にNiSiの微結晶を形成することができる。これにより、Niの拡散を抑え、NiSiの形成を制御することができるので、後の熱処理においてNiSiが異常成長することを防ぐことができる。
また、本実施の形態において、第2の熱処理では熱処理の低温化を目的としてマイクロ波アニール装置を用いているが、第1の熱処理では元々熱処理の温度が250℃〜300℃として十分に低いため、マイクロ波アニール装置を用いる必要がない。
以上の理由から、第1の熱処理ではマイクロ波アニール装置ではなく熱伝導型アニール装置を用いることで、金属シリサイド層41の異常成長また金属シリサイド層41の膜厚の不均一化を防ぐことで金属シリサイド層41の接合リーク電流の増加を抑え、半導体装置の信頼性を向上させることができる。
なお、熱伝導型アニール装置またはランプ式アニール装置で熱処理を行った場合、半導体基板の主面にSTIなどの絶縁膜が多く形成されている領域では絶縁膜が熱を吸収しやすいために、絶縁膜の近傍に形成された素子が比較的高温になるのに対して、絶縁膜があまり形成されていない、例えばMISFET等の素子が密集している領域では熱を吸収しやすい絶縁膜が少ないため比較的低温となる特性がある。すなわち、素子と素子分離領域とのパターンの配置(レイアウト)によって、半導体基板の主面の加熱温度が不均一になる問題がある。このような特性は、特に図19を用いて説明したランプ式アニール装置36のような放射型の加熱装置で特に顕著になり、SiとSiO2などとで熱吸収に差が生じやすい。
これに対し、本実施の形態では第2の熱処理においてマイクロ波アニール装置を用い、半導体基板のSiを直接加熱するため、どのようなレイアウトであっても均一に半導体基板を加熱することができる。
本実施の形態では第2の熱処理を低い温度で行うことを可能とすることで金属シリサイド層の接合リーク電流を低減しているが、このような効果はnチャネル型MISFETよりも特にpチャネル型MISFETで顕著に表れる。また、本実施の形態ではCMISFETのシリサイド層について説明したが、これに限らず、例えば図30に示すようなPN接合のダイオードD1においても同様に金属シリサイド層41の接合リーク電流を低減することができる。図30は、本実施の形態の変形例であるダイオードD1を示す要部断面図である。
図30に示すように、半導体基板1の主面には複数の素子分離領域4が形成され、素子分離領域4同士の間の半導体基板1の主面にはp型の不純物(例えばB(ホウ素))が導入されたp型半導体領域10pが形成され、p型半導体領域10pの底部にはn型の不純物(例えばP(リン))が導入されたn型半導体領域9nが形成され、p型半導体領域10p上には金属シリサイド層41が形成されている。p型半導体領域10pとn型半導体領域9nとはダイオードD1を構成している。
図30に示すダイオードD1においても、金属シリサイド層41を形成する第2の熱処理で熱伝導型アニール装置またはランプ式アニール装置を用いた場合、金属シリサイド層41が異常成長し、または膜厚が不均一になるなどするため、金属シリサイド層41とn型半導体領域9nとの間でリーク電流が流れやすくなる問題がある。これに対し、本実施の形態のように、第1の熱処理ではマイクロ波アニール装置を用いず熱伝導型アニール装置を用い、第2の熱処理ではマイクロ波アニール装置を用いることにより、金属シリサイド層41の接合リーク電流を低減することができる。
また、本実施の形態の半導体装置によれば、図1に示す金属シリサイド層41のシート抵抗を図31および図32に示すように低減することができる。図31および図32は、第2の熱処理で熱伝導型アニール装置を用いた場合(図31および図32に示すRTA)およびマイクロ波アニール装置を用いた場合(図31および図32に示すMWA)の金属シリサイド層のシート抵抗を示している。図31の横軸は、隣り合うMISFET同士で例えばドレイン領域を共有している場合の、それぞれのMISFETのゲート同士の間の距離を示しており、縦軸は前記ドレイン領域上の金属シリサイド層の単位面積あたりのシート抵抗を示している。図32の横軸はゲート電極のゲート長の長さを示しており、縦軸は前記ゲート電極上の金属シリサイド層の単位面積あたりのシート抵抗を示している。図31の上側のグラフはpチャネル型MISFETのp型拡散層上の金属シリサイド層のシート抵抗を示しており、下側のグラフはnチャネル型MISFETのn型拡散層上の金属シリサイド層のシート抵抗を示している。また、図32の上側のグラフはp型のポリシリコンからなるゲート電極上の金属シリサイド層のシート抵抗を示しており、下側のグラフはn型のポリシリコンからなるゲート電極上の金属シリサイド層のシート抵抗を示している。図31および図32から分かるように、第2の熱処理でマイクロ波アニール装置を用いる本実施の形態の半導体装置では、熱伝導型アニール装置を用いる場合に比べて金属シリサイド層の膜厚を精度良く薄く形成することができるため、金属シリサイド層のシート抵抗を低減することができる。
また、図33および図34に示すように、第2の熱処理で熱伝導型アニール装置を用いた場合(図33および図34に示すRTA)に比べ、本実施の形態のようにマイクロ波アニール装置を用いた場合(図33および図34に示すMWA)の方が、金属シリサイド層の底面である金属シリサイド層と半導体基板との界面の凹凸を低減し、平坦な界面を形成することができる。図33および図34はそれぞれp+型の半導体基板およびn+型の半導体基板での前記界面の最も低い位置と最も高い位置との差の値を縦軸として表わしているグラフである。なお、ここでいうp+型の半導体基板とは、例えば図1に示すp+型半導体領域10bに相当し、n+型の半導体基板はn+型半導体領域9bに相当する。
図33に示すように、p+型の半導体基板では第2の熱処理で熱伝導型アニール装置を用いた場合に7nm程度の高低差があった前記界面は、マイクロ波アニール装置を用いた場合では3nm程度に改善している。図34に示すように、n+型の半導体基板では第2の熱処理で熱伝導型アニール装置を用いた場合に5nm程度の高低差があった前記界面は、マイクロ波アニール装置を用いた場合では2.5nm程度に改善している。このように、第2の熱処理においてマイクロ波アニール装置を用いることで、金属シリサイド層の膜厚を精度良く制御することができる。また、例えば図1に示すCMISFETでは、金属シリサイド層41とn型ウエル6またはp型ウエル5との間の距離がより均一になるため、金属シリサイド層41の接合リーク電流特性を一定に保ち、半導体装置の信頼性を向上させることができる。
なお、本実施の形態の半導体装置のように、第2の熱処理をマイクロ波アニール装置を用いて行って金属シリサイド層41を形成しても、第2の熱処理で熱伝導型アニール装置を用いて金属シリサイド層41を形成した場合の半導体装置に比べて素子の性能が劣ることはない。すなわち、第2の熱処理でマイクロ波アニール装置または熱伝導型アニール装置のいずれのアニール装置を使った場合においても、形成されるMISFETのしきい値電圧、オフ電流または寿命はほぼ同等となる。
以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。