JP2015053388A - 薄膜素子、表示装置、容量素子、並びに、薄膜素子及び容量素子の製造方法 - Google Patents

Abstract

【課題】高容量、高絶縁性のＭＩＭキャパシタを有する薄膜素子を提供する。【解決手段】薄膜素子は、基板１００の上方に位置するゲート電極１０２と、ゲート電極１０２を被覆するゲート絶縁層１０３と、ゲート絶縁層１０３の上方に位置する上方電極（ソース電極１０５Ｓ）と、ゲート絶縁層１０３と上方電極との間に位置し、上方電極を構成する粒子のゲート絶縁層１０３への拡散を抑制する拡散抑制層１０４と、を備え、拡散抑制層１０４は、ゲート電極１０２の上方の領域の外部から、ゲート電極１０２の上方の領域に渡って、ゲート電極１０２の上方の領域の少なくとも一部を除いて、連続的に形成され、上方電極は、拡散抑制層１０４の上方の領域から、拡散抑制層１０４の上方の領域の外部であって前記ゲート電極の上方の領域に渡って、連続的に形成される。【選択図】図１５

Description

本発明は、薄膜素子、表示装置、容量素子、及び、それらの製造方法に関し、特にＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）キャパシタ及びトランジスタを有する薄膜素子及びその製造方法に関する。

液晶表示装置や有機ＥＬ（Ｏｒｇａｎｉｃ Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置などのアクティブマトリクス型の表示装置では、画素を選択するスイッチング素子又は表示素子を駆動する駆動素子が備えられている。これらの素子として、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）と画素電圧を保持するためのＭＩＭキャパシタが用いられている。

特開２００８−１４７３００号公報

近年、表示画素の高精細化に伴い、ＭＩＭキャパシタの高容量化が求められている。ここで、ＭＩＭキャパシタの容量は、キャパシタ電極の面積と絶縁層の厚さ及び層質とによって決定される。そのため、高容量化のためには、キャパシタ電極の面積の拡張、絶縁層の薄層化、又は、層質の改善が必要になる。しかしながら、表示画素の高精細化に伴い、キャパシタ電極の面積の拡張は制限される。一方で、絶縁層を薄層化すると、薄層化による絶縁不良が絶縁層の下部電極のカバレッジ部分で発生しやすくなる。

高容量化を図った場合においても、絶縁性不良が発生しにくい、高絶縁性のＭＩＭキャパシタを有する薄膜素子を提供することを目的とする。

上記目的を達成するために、本発明の一態様に係る薄膜素子の製造方法は、基板上に、ゲート電極を形成する第１工程と、前記ゲート電極上に絶縁層を形成する第２工程と、前記絶縁層上に、拡散抑制層を形成する第３工程と、前記絶縁層上及び前記拡散抑制層上に、ソース電極又はドレイン電極を構成する上方電極を形成する第４工程と、を含み、前記拡散抑制層は、前記上方電極を構成する粒子の前記絶縁層への拡散を抑制する層であり、前記第３工程において、前記拡散抑制層は、前記ゲート電極の上方の領域の外部から、前記ゲート電極の上方の領域に渡って、前記ゲート電極の上方の領域の少なくとも一部を除いて、連続的に形成され、前記第４工程において、前記上方電極は、前記拡散抑制層の上方の領域から、前記拡散抑制層の上方の領域の外部であって前記ゲート電極の上方の領域に渡って、連続的に形成され、前記第３工程及び前記第４工程において、前記絶縁層には、前記上方電極又は前記拡散抑制層を構成する材料の粒子が拡散している拡散層が形成され、前記拡散抑制層の下方の領域における前記拡散層の厚さは、前記上方電極の下方であって前記拡散抑制層の下方でない領域における前記拡散層の厚さよりも薄い薄膜素子の製造方法である。

高容量、高絶縁性のＭＩＭキャパシタを有する薄膜素子を提供することができる。

図１は、本発明の実施の形態１に係る表示装置１の一部切り欠き斜視図である。 図２は、本発明の実施の形態１に係る表示装置１における画素回路の構成を示す図である。 図３は、本発明の実施の形態１に係る表示装置１における画素の積層構造の一例を示す断面図である。 図４は、本発明の実施の形態１に係る薄膜素子３１の製造方法の各工程における構成例を示す工程断面図である。 図５は、本発明の実施の形態１に係る薄膜素子３１の製造方法の各工程における構成例を示す工程断面図である。 図６は、本発明の実施の形態１に係る薄膜素子３１の製造方法の各工程における構成例を示す工程断面図である。 図７は、本発明の実施の形態１に係る薄膜素子３１の製造方法の各工程における構成例を示す工程断面図である。 図８は、本発明の実施の形態１に係る薄膜素子３１の製造方法の各工程における構成例を示す工程断面図である。 図９は、本発明の実施の形態１に係る薄膜素子３１の製造方法の各工程における構成例を示す工程断面図である。 図１０は、本発明の実施の形態１に係る薄膜素子３１の製造方法の各工程における構成例を示す工程断面図である。 図１１は、本発明の実施の形態１に係る薄膜素子３１の製造方法の各工程における構成例を示す工程断面図である。 図１２は、本発明の実施の形態１に係る薄膜素子３１の製造方法の各工程における構成例を示す工程断面図である。 図１３は、本発明の実施の形態１に係る薄膜素子３１の製造方法の各工程における構成例を示す工程断面図である。 図１４は、本発明の実施の形態１に係る薄膜素子３１の製造方法の各工程における構成例を示す工程断面図である。 図１５は、本発明の実施の形態１に係る薄膜素子３１の製造方法の各工程における構成例を示す工程断面図である。 図１６は、従来のＭＩＭキャパシタの層構造の概要を示す断面図である。

（本発明の基礎となる知見）
図１６は、特許文献１に開示されたＭＩＭキャパシタの層構造の概要を示す断面図である。

図１６に示されるように、ＭＩＭキャパシタ３００は、基板３０１、第１電極３０２、絶縁層３０３、拡散抑制層３０４及び第２電極３０５から構成される。

ＭＩＭキャパシタ３００においては、第２電極３０５の金属粒子が絶縁層３０３に拡散することを抑制するための拡散抑制層３０４が形成されている。この拡散抑制層３０４により、絶縁層３０３への金属粒子の拡散が抑制され、絶縁層３０３の絶縁性能を向上させることができるため、絶縁層３０３の薄層化、すなわち、ＭＩＭキャパシタの高容量化が可能となる。

しかしながら、薄膜素子内に形成されるＭＩＭキャパシタにおいては、さらなる高容量化が求められている。

本発明は、上記知見に基づいてなされたものであり、高容量、高絶縁性のＭＩＭキャパシタを有する薄膜素子を提供することを目的とする。

この目的を達成するために、本発明の一態様に係る薄膜素子の製造方法は、基板上に、ゲート電極を形成する第１工程と、前記ゲート電極上に絶縁層を形成する第２工程と、前記絶縁層上に、拡散抑制層を形成する第３工程と、前記絶縁層上及び前記拡散抑制層上に、ソース電極又はドレイン電極を構成する上方電極を形成する第４工程と、を含み、前記拡散抑制層は、前記上方電極を構成する粒子の前記絶縁層への拡散を抑制する層であり、前記第３工程において、前記拡散抑制層は、前記ゲート電極の上方の領域の外部から、前記ゲート電極の上方の領域に渡って、前記ゲート電極の上方の領域の少なくとも一部を除いて、連続的に形成され、前記第４工程において、前記上方電極は、前記拡散抑制層の上方の領域から、前記拡散抑制層の上方の領域の外部であって前記ゲート電極の上方の領域に渡って、連続的に形成され、前記第３工程及び前記第４工程において、前記絶縁層には、前記上方電極又は前記拡散抑制層を構成する材料の粒子が拡散している拡散層が形成され、前記拡散抑制層の下方の領域における前記拡散層の厚さは、前記上方電極の下方であって前記拡散抑制層の下方でない領域における前記拡散層の厚さよりも薄い薄膜素子の製造方法である。

この方法により、上方電極の金属材料を絶縁層に拡散させることができ、上方電極の表面積が拡張されるため、高容量のＭＩＭキャパシタを有する薄膜素子を製造することができる。また、ゲート電極端部（角部）付近の、電界集中が比較的発生しやすい領域においては、絶縁層上に拡散抑制層が形成されることにより、上方電極を構成する金属材料の粒子の絶縁層への拡散が抑制され、絶縁破壊が抑制される。

また、本発明の一態様に係る薄膜素子の製造方法において、前記第３工程において、前記拡散抑制層は抵抗加熱蒸着法により形成され、前記第４工程において、前記上方電極はスパッタにより形成される構成としてもよい。

この方法においては、抵抗加熱蒸着法により緻密な拡散抑制層が形成される。したがって、拡散抑制層の下方の絶縁層においては、上方電極の金属材料の拡散は抑制され、上方電極の下方の絶縁層であって拡散抑制層の下方でない領域においては、上方電極の金属材料が拡散される。また、この方法により、上方電極の金属材料が拡散される深さを、スパッタ電圧によって調整することができる。

また、本発明の一態様に係る薄膜素子の製造方法において、前記拡散抑制層と前記上方電極とは、同一の材料からなり、前記拡散抑制層の成膜レートは、前記上方電極の成膜レートより低い構成としてもよい。

この方法により、拡散抑制層が上方電極より緻密に形成され、上方電極の金属材料の絶縁層への拡散をより確実に抑制することができる。

また、本発明の一態様に係る薄膜素子の製造方法において、前記第２工程において、前記絶縁層は、前記ゲート電極の角部と前記絶縁層の表面との距離が、前記ゲート電極の上面と前記絶縁層の表面との距離よりも小さくなるように形成される構成としてもよい。

この方法によると、電界集中が発生する絶縁層のゲート電極角部を覆う部分において電界集中が発生するが、当該部分における絶縁性が高い薄膜素子を製造することができる。

また、本発明の一態様に係る薄膜素子の製造方法において、前記第２工程において、前記絶縁層は、塗布により形成される構成としてもよい。

この方法においては、ゲート電極角部と絶縁層の表面との距離が、ゲート電極の上面と絶縁層の表面との距離よりも小さくなるように形成されやすいが、このように形成される場合においても絶縁性が高い薄膜素子を製造することができる。

また、本発明の一態様に係る薄膜素子の製造方法において、前記絶縁層は、有機材料からなる構成としてもよい。

この方法においては、上方電極の金属材料が、絶縁層に拡散されやすいため、上方電極の表面積をより拡張することができる。

また、本発明の一態様に係る薄膜素子の製造方法において、前記拡散抑制層は、前記上方電極を構成する材料より、低い融点を有する材料からなる構成としてもよい。

この方法により、上方電極におけるヒロックの発生を抑制することができる。

また、本発明の一態様に係る薄膜素子の製造方法において、前記第３工程において、前記拡散抑制層は、前記ゲート電極の上方の領域の外部から前記ゲート電極の上方の領域に渡って形成された後、前記ゲート電極の上方の領域の少なくとも一部を除くことにより形成される構成としてもよい。

この方法により、絶縁層の拡散抑制層が除かれた領域において、拡散抑制層形成時と、上部電極形成時の両工程において表面粗さが増加する。そのため、効率的にＭＩＭキャパシタを高容量化することができる。

また、本発明の一態様に係る薄膜素子の製造方法において、前記第３工程において、前記拡散抑制層は、前記ゲート電極の上方の領域の少なくとも一部の領域にマスクを配置し、前記拡散抑制層の材料が前記領域に接しないように形成される構成としてもよい。

また、本発明の一態様に係る薄膜素子の製造方法において、前記上方電極は、Ｍｏ、Ａｌ、Ａｌ合金、Ｃｕ、Ｗ、Ｔｉ、Ｃｒ及びＭｏＷの少なくとも一つの材料からなる構成としてもよい。

また、本発明の一態様に係る薄膜素子の製造方法において、前記拡散抑制層は、Ａｌ、Ａｕ、Ｍｏ及びＡｇの少なくとも一つの材料からなる構成としてもよい。

また、上記目的を達成するために、本発明の一態様に係る薄膜素子は、基板の上方に位置するゲート電極と、前記ゲート電極を被覆する絶縁層と、前記絶縁層の上方に位置し、ソース電極又はドレイン電極を構成する上方電極と、前記絶縁層と前記上方電極との間に位置し、前記上方電極を構成する粒子の前記絶縁層への拡散を抑制する拡散抑制層と、を備え、前記拡散抑制層は、前記ゲート電極の上方の領域の外部から、前記ゲート電極の上方の領域に渡って、前記ゲート電極の上方の領域の少なくとも一部を除いて、連続的に形成され、前記上方電極は、前記拡散抑制層の上方の領域から、前記拡散抑制層の上方の領域の外部であって前記ゲート電極の上方の領域に渡って、連続的に形成され、前記絶縁層には、前記上方電極又は前記拡散抑制層を構成する材料の粒子が拡散している拡散層が形成され、前記拡散抑制層の下方の領域における前記拡散層の厚さは、前記上方電極の下方であって前記拡散抑制層の下方でない領域における前記拡散層の厚さよりも薄い薄膜素子である。

この構成においては、上方電極の下方に拡散層が形成されることに伴う上方電極の表面積の拡張により、上方電極とゲート電極とが形成するＭＩＭキャパシタの容量が増大される。また、ゲート電極端部（角部）付近の、電界集中が比較的発生しやすい領域においては、絶縁層上に拡散抑制層が配置され、拡散抑制層の下方における上方電極を構成する金属材料の粒子の絶縁層への拡散が抑制されているため、絶縁破壊が抑制される。

また、本発明の一態様に係る薄膜素子において、前記絶縁層は、前記ゲート電極の角部と前記絶縁層の表面との距離が、前記ゲート電極の上面と前記絶縁層の表面との距離よりも小さい構成としてもよい。

この構成によると、絶縁層のゲート電極角部を覆う部分において電界集中が発生するが、当該部分における絶縁性を高くすることができる。

また、本発明の一態様に係る薄膜素子において、前記絶縁層は、有機材料からなる構成としてもよい。

この構成においては、上方電極の金属材料が、絶縁層に拡散されやすいため、上方電極の表面積をより拡張することができる。

また、本発明の一態様に係る薄膜素子において、前記拡散抑制層を構成する材料は、前記上方電極を構成する材料より低い融点を有する構成としてもよい。

この構成により、上方電極におけるヒロックの発生を抑制することができる。

また、本発明の一態様に係る薄膜素子において、前記拡散抑制層と前記上方電極とは、同一の材料からなり、前記拡散抑制層は、前記上方電極より、大きい膜密度を有する構成としてもよい。

この構成により、拡散抑制層が緻密な膜構造を有するため、上方電極の金属材料の絶縁層への拡散をより確実に抑制することができる。

また、本発明の一態様に係る薄膜素子において、前記拡散抑制層の層厚は、１０ｎｍ以上である構成としてもよい。

この構成により、上方電極の金属材料の絶縁層への拡散を確実に抑制することができる。

また、本発明の一態様に係る薄膜素子において、前記拡散層に拡散された粒子の密度は、前記絶縁層の上方の領域において、下方の領域よりも高い構成としてもよい。

また、本発明の一態様に係る表示装置は、前記薄膜素子を備える。

この構成により、表示装置の高精細化が可能となる。

また、上記目的を達成するために、本発明の一態様に係る容量素子の製造方法は、基板上に、第１電極を形成する第１工程と、前記第１電極上に絶縁層を形成する第２工程と、前記絶縁層上に、拡散抑制層を形成する第３工程と、前記絶縁層上及び前記拡散抑制層上に、第２電極を形成する第４工程と、を含み、前記拡散抑制層は、前記第２電極を構成する粒子の前記絶縁層への拡散を抑制する層であり、前記第３工程において、前記拡散抑制層は、前記第１電極の上方の領域の外部から、前記第１電極の上方の領域に渡って、前記第１電極の上方の領域の少なくとも一部を除いて、連続的に形成され、前記第４工程において、前記第２電極は、前記拡散抑制層の上方の領域から、前記拡散抑制層の上方の領域の外部であって前記第１電極の上方の領域に渡って、連続的に形成され、前記第３工程及び前記第４工程において、前記絶縁層には、前記第２電極又は前記拡散抑制層を構成する材料の粒子が拡散している拡散層が形成される容量素子の製造方法である。

この方法により、第２電極の金属材料を絶縁層に拡散させることができ、第２電極の表面積が拡張されるため、高容量のＭＩＭキャパシタを製造することができる。また、第１電極端部（角部）付近の、電界集中が比較的発生しやすい領域においては、絶縁層上に拡散抑制層が形成されることにより、第２電極を構成する金属材料の粒子の絶縁層への拡散が抑制され、キャパシタの絶縁破壊が抑制される。

また、上記目的を達成するために、本発明の一態様に係る容量素子は、基板の上方に位置する第１電極と、前記第１電極を被覆する絶縁層と、前記絶縁層の上方に位置する第２電極と、前記絶縁層と前記第２電極との間に位置し、前記第２電極を構成する粒子の前記絶縁層への拡散を抑制する拡散抑制層と、を備え、前記拡散抑制層は、前記第１電極の上方の領域の外部から、前記第１電極の上方の領域に渡って、前記第１電極の上方の領域の少なくとも一部を除いて、連続的に形成され、前記第２電極は、前記拡散抑制層の上方の領域から、前記拡散抑制層の上方の領域の外部であって前記第１電極の上方の領域に渡って、連続的に形成され、前記絶縁層には、前記第２電極又は前記拡散抑制層を構成する材料の粒子が拡散している拡散層が形成され、前記拡散抑制層の下方の領域における前記拡散層の厚さは、前記第２電極の下方であって前記拡散抑制層の下方でない領域における前記拡散層の厚さよりも薄い容量素子である。

この構成においては、第２電極の下方に拡散層が形成されることに伴う第２電極の表面積の拡張により、第１電極と第２電極とが形成するＭＩＭキャパシタの容量が増大される。また、第１電極端部（角部）付近の、電界集中が比較的発生しやすい領域においては、絶縁層上に拡散抑制層が配置され、拡散抑制層の下方における第２電極を構成する金属材料の粒子の絶縁層への拡散が抑制されているため、キャパシタの絶縁破壊が抑制される。

以下、本発明に係る薄膜素子、表示装置、容量素子及びそれらの製造方法の実施の形態について、図面を参照しながら説明する。なお、各図は、説明のための模式図であり、厚さ及び各部の大きさの比などは、必ずしも厳密に表したものではない。また、各図において、実質的に同一の構成部材については同一の符号を付す。また、本明細書において、「上方」及び「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）及び下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上方」及び「下方」という用語は、２つの構成要素が互いに間隔をあけて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。

さらに、以下で説明する実施の形態は、いずれも本発明の望ましい一具体例を示すものである。以下の実施の形態で示される構成要素、構成要素の配置位置及び接続形態、処理、処理の順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、より望ましい形態を構成する任意の構成要素として説明される。

（実施の形態１）
まず、本発明の実施の形態１に係る表示装置（表示パネル）１について、図１及び図２を用いて説明する。なお、本実施の形態に係る表示装置は、アクティブマトリクス型の有機ＥＬ表示装置（有機ＥＬ表示パネル）であり、複数の画素が行方向及び列方向にマトリクス状に配置された表示領域（画素部）を備えている。

［１．表示パネルの構成］
本実施の形態における表示装置１の構成について、図１を用いて説明する。図１は、本実施の形態に係る表示装置１の概略構成例を示す一部切り欠き斜視図である。

図１に示されるように、表示装置１は、自発光型表示素子である有機ＥＬ素子（有機発光素子）１０と、薄膜トランジスタ及び各種配線などを含む画素回路３０が形成されたアクティブマトリクス基板（表示装置用薄膜半導体アレイ装置）２０とを備える。

有機ＥＬ素子１０は、アノードを含む下部電極層１１０と、発光層を含む有機ＥＬ層１１２と、カソードを含む上部電極層１１３とを備えている。下部電極層１１０、有機ＥＬ層１１２及び上部電極層１１３は、アクティブマトリクス基板２０上にこの順に積層されている。

アクティブマトリクス基板２０は、画素の行方向に延伸する複数のゲート配線ＧＬと、画素の列方向に延伸する複数のソース配線ＳＬと、画素の列方向に延伸する複数の電源配線ＰＬ（不図示）とを備えている。複数のソース配線ＳＬと複数のゲート配線ＧＬとは直交するように構成されている。

各画素Ｐは、サブ画素であって、直交するゲート配線ＧＬとソース配線ＳＬとによって区画されている。各画素Ｐは、複数の薄膜トランジスタなどからなる画素回路３０と、画素回路３０に対応する有機ＥＬ素子１０とを含んで構成されている。本実施の形態において、各画素Ｐは、ＲＧＢの３原色のいずれかに対応しており、青色表示画素、赤色表示画素及び緑色表示画素の３つの画素で、一画素ＰＧが構成されている。なお、同じ色の画素Ｐは、行方向に隣接して配置される。

複数のゲート配線ＧＬの各々は、同一行の複数の画素Ｐで構成される画素行毎に形成されている。各ゲート配線ＧＬに対応する画素行に属する全ての画素Ｐは、ゲート配線ＧＬによって制御回路（走査線駆動回路）に接続される。

複数のソース配線ＳＬの各々は、同一列の複数の画素Ｐで構成される画素列毎に形成されている。各ソース配線ＳＬに対応する画素列に属する全ての画素は、ソース配線ＳＬによって制御回路（信号線駆動回路）に接続される。

このように、本実施の形態に係る表示装置１は、画素Ｐ毎に表示制御を行うアクティブマトリクス方式が採用されている。なお、図１では図示しないが、本実施の形態に係る表示装置１は、画素の列方向に延伸する複数の補助配線ＡＬを備える。

［２．画素の回路構成］
次に、各画素Ｐの画素回路３０の構成について、図２を用いて説明する。図２は、図１に示される本実施の形態に係る表示装置１の画素Ｐにおける画素回路の構成を示す図である。

図２に示されるように、表示装置１における画素Ｐは、ｐチャネル型のＴＦＴからなる第１トランジスタ３２、ｐチャネル型のＴＦＴからなる第２トランジスタ３３、及び、コンデンサ３４を含む画素回路３０と、有機ＥＬ素子１０とを備える。

第１トランジスタ３２は、駆動（発光）させる有機ＥＬ素子１０を選択的に切り替えるスイッチングトランジスタであり、複数の画素Ｐの中から発光させる画素Ｐを選択する。第１トランジスタ３２のドレイン電極は、コンデンサ３４の一端及び第２トランジスタ３３のゲート電極に接続されている。第１トランジスタ３２のソース電極は、ソース配線ＳＬに接続されている。また、第１トランジスタ３２のゲート電極は、ゲート配線ＧＬに接続されている。

第２トランジスタ３３は、有機ＥＬ素子１０を電流駆動するための駆動トランジスタである。第２トランジスタ３３のドレイン電極は、有機ＥＬ素子１０のアノード（陽極）に接続されている。第２トランジスタ３３のソース電極は、コンデンサ３４の他端及び電源配線ＰＬに接続されている。また、第２トランジスタ３３のゲート電極は、第１トランジスタ３２のドレイン電極及びコンデンサ３４の一端に接続されている。

コンデンサ３４は、容量素子であって、ソース配線ＳＬから供給された映像信号電圧を保持する。コンデンサ３４の一端は、第１トランジスタ３２のドレイン電極及び第２トランジスタ３３のゲート電極に接続されており、コンデンサ３４の他端は、第２トランジスタ３３のソース電極及び電源配線ＰＬに接続されている。

有機ＥＬ素子１０は、発光層を含む発光素子であって、第２トランジスタ３３を介して映像信号電圧に応じた駆動電流が流れることにより発光する。有機ＥＬ素子１０のアノードは、第２トランジスタ３３のドレイン電極に接続されており、有機ＥＬ素子１０のカソード（陰極）は補助配線ＡＬに接続されている。

ゲート配線ＧＬは、画素行に含まれる各画素Ｐの画素回路３０に、映像信号電圧（データ電圧）を書き込むタイミング信号（ゲート電圧）を供給する。

ソース配線ＳＬは、画素列に含まれる各画素Ｐの画素回路３０に、画素Ｐにおける有機ＥＬ素子１０の発光強度を決定する映像信号電圧（データ電圧）を供給する。

電源配線ＰＬは、画素行に含まれる各画素Ｐの画素回路３０に電源電圧を供給する。例えば、電源配線ＰＬは、各画素Ｐの駆動トランジスタに電源電圧を供給する。

補助配線（補助電極）ＡＬは、共通電極（カソード）よりも低抵抗の金属で形成されており、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）などの高抵抗材料を用いて形成される共通電極に起因する表示パネル面内の中央部分での電圧降下を低減する。

このように構成される画素Ｐにおいて、ゲート配線ＧＬにゲート信号が入力され、第１トランジスタ３２をオン状態にすると、ソース配線ＳＬを介して供給された映像信号電圧がコンデンサ３４に書き込まれる。そして、コンデンサ３４に書き込まれた映像信号電圧は、１フレーム期間を通じて保持される。この保持された映像信号電圧により、第２トランジスタ３３のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が有機ＥＬ素子１０のアノードからカソードへと流れて有機ＥＬ素子１０が発光する。これにより、所定の画像を表示することができる。

ここで、本実施の形態においては、図２に示された第２トランジスタ３３とコンデンサ３４とは、薄膜素子３１として一体的に形成される。詳細に説明すると、コンデンサ３４は、薄膜素子３１のゲート電極とソース電極とによって形成されるＭＩＭキャパシタによって構成される。

［３．薄膜素子を含む表示装置の構成］
次に、本実施の形態に係る薄膜素子を含む表示装置の構成について、図３を用いて説明する。図３は、図２に示される本実施の形態の薄膜素子３１を含む画素Ｐの積層構造の一例を示す断面図である。

図３には、図２に示された画素Ｐのうち、薄膜素子３１を形成する層、及び、有機ＥＬ素子１０を形成する層が示されている。

薄膜素子３１は、図３に示されるゲート電極１０２、ゲート絶縁層１０３、拡散抑制層１０４、ソース電極１０５Ｓ、ドレイン電極１０５Ｄ、第１隔壁層１０６及び半導体層１０７から構成される。

なお、薄膜素子３１のゲート電極１０２、ゲート絶縁層１０３、拡散抑制層１０４及びソース電極１０５Ｓが、ＭＩＭキャパシタからなるコンデンサ３４を形成する。

また、有機ＥＬ素子１０は、図３に示される下部電極層１１０と、有機ＥＬ層１１２と、上部電極層１１３から構成される。さらに、有機ＥＬ素子１０は、第２隔壁層１１１、封止樹脂層１１４及びバリア層１１５を備える。

さらに、画素Ｐは、上記各層以外に、基板１００、アンダーコート層１０１、保護層１０８、平坦化層１０９及び対向基板１１６を備えている。

まず、基板１００及びアンダーコート層１０１について説明する。

基板１００は、本実施の形態では、無アルカリガラス、石英ガラス、シリコンなどで構成されるリジット基板である。なお、リジット基板ではなく、樹脂フィルム基板や、フレキシブルガラス基板などの可撓性を有するフレキシブル基板を用いることも可能である。

アンダーコート層１０１は、基板１００上に配置され、膜厚が１００ｎｍ〜２０００ｎｍ程度のＳｉＮ膜で構成されている。なお、アンダーコート層１０１を構成する材料は、ＳｉＮに限られるものではなく、シリコン酸化膜（ＳｉＯ）、シリコン酸窒化膜（ＳｉＯＮ）などを用いてもよい。

次に薄膜素子３１を形成する各層について説明する。

ゲート電極１０２は、図２に示された第２トランジスタ３３のゲートを構成する電極であり、基板１００及びアンダーコート層１０１上に配置されている。ゲート電極１０２は、導電性材料又はその合金などの単層構造又は多層構造からなる。例えば、ゲート電極１０２は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、クロム（Ｃｒ）又はモリブデンタングステン（ＭｏＷ）などを用いて形成される。なお、本実施の形態では、ゲート電極１０２は、層厚５０ｎｍのＭｏで構成されている場合を例に説明する。

ゲート絶縁層１０３は、ゲート電極１０２及びアンダーコート層１０１を被覆するように配置される。ゲート絶縁層１０３は、本実施の形態では、ポリスチレン、ポリイミド、ポリビニルフェノール、ポリプロピレンなどの有機絶縁材料を用いて形成することができる。また、ゲート絶縁層１０３は、有機絶縁材料に限らず無機絶縁材料である酸化シリコン、窒化シリコン、酸化アルミニウムなどによっても形成することができる。なお、本実施の形態では、ゲート絶縁層１０３は、層厚３００ｎｍのポリスチレン系材料で構成されている場合を例に説明する。

拡散抑制層１０４は、その上方に形成されるソース電極１０５Ｓ及びドレイン電極１０５Ｄを構成する材料の粒子が、ゲート絶縁層１０３へ拡散することを抑制するための層である。図３に示されるように、拡散抑制層１０４は、ゲート電極１０２の上方の領域の外部から、ゲート電極１０２の上方の領域に渡って、ゲート電極１０２の上方の領域の少なくとも一部を除いて、連続的に形成される。拡散抑制層１０４は、低融点導電性材料又はその合金などの単層構造又は多層構造からなり、例えば、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）などの抵抗加熱蒸着できる材料などを用いて形成される。なお、形成方法としては、塗布を用いることも可能である。また、拡散抑制層１０４は、有機絶縁膜材料を用いることも可能である。なお、本実施の形態では、拡散抑制層１０４として層厚２５ｎｍのＡｇで構成される場合を例に説明する。

ソース電極１０５Ｓは、図２に示された第２トランジスタ３３のソースを構成する電極であり、拡散抑制層１０４の上方の領域から、拡散抑制層１０４の上方の領域の外部であってゲート電極１０２の上方の領域に渡って、連続的に形成される。また、ドレイン電極１０５Ｄは、図２に示された第２トランジスタ３３のドレインを構成する電極であり、拡散抑制層１０４の上方に形成される。ソース電極１０５Ｓ及びドレイン電極１０５Ｄは、導電性材料又はその合金などの単層構造又は多層構造からなり、例えば、Ｍｏ、Ｗ、Ｃｕ、Ａｌ、ニッケル（Ｎｉ）、Ａｕ、Ａｇ、ＭｏＷ又は窒化モリブデン（ＭｏＮ）などを用いて形成される。なお、本実施の形態では、ソース電極１０５Ｓ及びドレイン電極１０５Ｄとして層厚７５ｎｍのＭｏで構成される場合を例に説明する。

拡散層１０３ａは、ゲート絶縁層１０３に、拡散抑制層１０４、ソース電極１０５Ｓ及びドレイン電極１０５Ｄを構成する材料の粒子が拡散することによって形成される層である。拡散層１０３ａは、主に、拡散抑制層１０４、ソース電極１０５Ｓ及びドレイン電極１０５Ｄの下方に形成される。ここで、拡散抑制層１０４の下方の領域における拡散層１０３ａの厚さは、ソース電極１０５Ｓの下方であって拡散抑制層１０４の下方でない領域における拡散層１０３ａの厚さよりも薄い。

第１隔壁層１０６は、後述する半導体層１０７を囲むように形成されている。第１隔壁層１０６には、半導体層１０７が形成される領域に、矩形状の開口部が形成されている。第１隔壁層１０６は、半導体層１０７の周囲を規制する隔壁であって、開口部内に塗布された半導体層１０７を形成するための有機半導体溶液の流れをせき止める機能を有する。第１隔壁層１０６は、ポリスチレン、ポリイミド、ポリビニルフェノール、ポリプロピレンなどの材料を用いて形成することができる。

半導体層１０７は、ゲート絶縁層１０３上において、第１隔壁層１０６の開口部内に配置されており、半導体層１０７の外周は、第１隔壁層１０６の開口部における内壁面によって規制されている。半導体層１０７は、例えば、ペンタセン、フタロシアニン系、又は、ポルフィリン系の可溶性の有機材料を用いて形成することができる。

上述した構成により、薄膜素子３１が、基板１００上に形成される。

なお、本実施の形態においては、薄膜素子３１上に保護層１０８及び平坦化層１０９が形成される。

保護層１０８は、半導体層１０７を保護するために、半導体層１０７の上部全体を覆うように形成される。保護層１０８は、光で架橋する材料を用いて形成することができる。光で架橋する材料は、光照射されることによって分子中に分子結合が形成され、分子構造が緻密になってポリマーの結合が強固になる。光で架橋する材料としては、アクリルポリマーなどの高分子材料、又は、アクリルモノマーなどの低分子材料がある。さらに、保護層１０８としては、光で架橋する材料に加えて、熱で架橋する材料を含むことが好ましい。なお、保護層１０８を構成する材料としては、有機材料のみからなる材料に限られず、上記の有機材料にシリコンなどの無機材料を添加した材料も用いられる。このような有機材料にシリコンなどの無機材料を添加した材料を用いることにより、有機材料のみからなる保護層１０８よりも、水分や酸素などが半導体層１０７へ浸入することを、一層抑制することができる。

平坦化層１０９は、保護層１０８を覆って半導体層１０７上部の陥没部を埋めるように、第１隔壁層１０６上に形成される。平坦化層１０９は、層間のリーク電流の発生を抑制するとともに、薄膜素子３１の表面を平坦化するものである。平坦化層１０９は、例えば、レジストなどの有機材料やＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）などの無機材料を用いて形成することができる。

次に、有機ＥＬ素子１０を形成する各層について説明する。

有機ＥＬ素子１０は、下部電極層１１０（アノード）、有機ＥＬ層１１２（ＥＬ層）および上部電極層１１３（カソード）を備えて構成されている。さらに、本実施の形態の有機ＥＬ素子１０は、第２隔壁層１１１、封止樹脂層１１４、バリア層１１５を備えている。

下部電極層１１０は、平坦化層１０９上に配置されている。下部電極層１１０は、Ａｌ合金、インジウム／酸化ジルコニウム（ＩＺＯ：Ｉｎｄｉｕｍ／Ｚｉｒｃｏｎｉｕｍ Ｏｘｉｄｅ）、Ａｇ合金、Ｍｏ、ＭｏＷなどを用いて形成できる。また、形成方法としては、塗布などを用いることができる。

第２隔壁層１１１は、下部電極層１１０上に、有機ＥＬ層１１２を規制するために形成される。第２隔壁層１１１は、例えば、感光性の樹脂から形成される。

有機ＥＬ層１１２は、下部電極層１１０上において、第２隔壁層１１１の開口部内に配置されており、有機ＥＬ層１１２の外周は、第２隔壁層１１１の開口部における内壁面によって規制される。有機ＥＬ層１１２は、第２隔壁層１１１により、画素毎に分離して形成される。また、図示されていないが、有機ＥＬ層１１２は、下部電極層１１０側から、正孔注入層（ＨＩＬ：Ｈｏｌｅ Ｉｎｊｅｃｔｉｏｎ Ｌａｙｅｒ）、正孔輸送層（ＨＴＬ：Ｈｏｌｅ Ｔｒａｎｓｐｏｒｔ Ｌａｙｅｒ）、発光層（ＥＭＬ：ＥＭｉｔｔｉｎｇ Ｌａｙｅｒ）、および、電子輸送層（ＥＴＬ：Ｅｌｅｃｔｒｏｎ Ｔｒａｎｓｐｏｒｔ Ｌａｙｅｒ）をこの順に積層して形成される。

上部電極層１１３は、有機ＥＬ層１１２全体を覆うように配置され、フッ化リチウム（ＬｉＦ）、銀・マグネシウム合金（ＭｇＡｇ）、ＩＴＯなどの透明な金属薄膜の積層構造で構成される。

封止樹脂層１１４は、上部電極層１１３全体を被覆するように配置される。

バリア層１１５は、封止樹脂層１１４と対向基板１１６との間に配置される。バリア層１１５は、有機ＥＬ素子１０への水分、酸素などの浸入を抑制するための層であり、シリコン窒化膜（ＳｉＮ）で構成される。

［４．薄膜素子の製造方法］
次に、本実施の形態に係る薄膜素子３１の製造方法について、図４〜図１５を用いて説明する。図４〜図１５は、本実施の形態に係る薄膜素子３１の製造方法を示す工程断面図である。

まず、図４に示されるように、基板１００を準備する。本実施の形態では、基板１００として無アルカリガラスを用いる場合を例に説明する。

次に、図５に示されるように、基板１００上にアンダーコート層１０１を形成する。アンダーコート層１０１は、ＳｉＮを１００ｎｍ〜２０００ｎｍの厚さに堆積させることによって形成される。

次に、図６に示されるように、アンダーコート層１０１上に、ゲート電極１０２の材料であるＭｏを５０ｎｍ堆積させて、ゲート材料膜１０２Ｍを形成する。ゲート材料膜１０２Ｍは、スパッタ又は蒸着によって成膜することができる。

その後、図７に示されるように、フォトリソグラフィ及びエッチングによって、ゲート材料膜１０２Ｍがパターニングされ、アンダーコート層１０１上に所定形状のゲート電極１０２が形成される。なお、ゲート材料膜１０２Ｍのエッチングにおいて、ウエットエッチング又はドライエッチングを用いることができる。

次に、図８に示されるように、ゲート電極１０２及びアンダーコート層１０１上に、ゲート絶縁層１０３を形成する。

詳細には、図８に示されるように、ゲート電極１０２上に、ゲート絶縁層１０３を形成するための有機材料を、塗布によって３００ｎｍ程度の厚さに堆積させて、ゲート絶縁層１０３を形成する。本実施の形態において、ゲート絶縁層１０３は、ゲート電極１０２を被覆するように形成される。

なお、ゲート絶縁層１０３の形成方法は、塗布に限られないが、塗布を用いた場合には、図８に示されるように、ゲート絶縁層１０３のゲート電極１０２を覆う領域において、それ以外の領域より、上方に突出する形状となる傾向がある。そして、ゲート絶縁層１０３が上方に突出する形状を有する場合に、特に、本発明が効果的であることについては、後述する。

また、本実施の形態のように、ゲート絶縁層１０３を有機材料によって形成することで、無機材料によって形成する場合より、ゲート絶縁層１０３の上方に形成される電極層などの金属材料の拡散を大きくすることができる。

次に、図９に示されるように、ゲート絶縁層１０３上の全面に、拡散抑制層１０４を形成するための材料であるＡｇを２５ｎｍの厚さに堆積させて、拡散抑制材料膜１０４Ｍを形成する。本実施の形態では、Ａｇを抵抗加熱蒸着によって、１Å／秒の低い成膜レートで、膜密度が大きくなるように形成される。ここで、膜密度とは、薄膜の密度を意味し、膜構造の緻密さを評価するための指標とされる。

さらに、図１０に示されるように、フォトリソグラフィ及びエッチングを用いて、拡散抑制材料膜１０４Ｍをパターニングすることにより、ゲート絶縁層１０３上に所定形状の拡散抑制層１０４を形成する。図１０に示されるように、拡散抑制層１０４は、ゲート電極１０２の上方の領域の外部から、ゲート電極１０２の上方の領域に渡って、前記ゲート電極の上方の領域の少なくとも一部を除いて、連続的に形成される。

拡散抑制層１０４は、ソース電極１０５Ｓ及びドレイン電極１０５Ｄを構成する材料の粒子が、ゲート絶縁層１０３へ拡散することを抑制して、ゲート絶縁層１０３の絶縁破壊を抑制するための層である。ゲート絶縁層１０３の絶縁破壊は、ゲート電極１０２端部の電界強度が高くなる部分において、発生しやすい。ゲート電極１０２の端部（角部）とゲート絶縁層１０３表面の距離が、ゲート電極１０２の上面とゲート絶縁層１０３表面との距離以上の大きさであれば、ゲート電極１０２の端部への電界集中が発生しにくい。一方で、ゲート絶縁層１０３がゲート電極１０２を覆う部分において上方に突出する形状を有する場合、例えば、ゲート電極１０２の端部（角部）とゲート絶縁層１０３の表面との距離が、ゲート電極１０２の上面とゲート絶縁層１０３の表面との距離よりも小さくなっている場合、ゲート電極端部において、より電界強度が高くなる。したがって、拡散抑制層１０４は、ゲート電極１０２端部における絶縁破壊を防ぐために、ソース電極１０５Ｓ及びドレイン電極１０５Ｄの下方であって、ゲート電極１０２端部を覆う位置に形成される。ゲート電極１０２端部における絶縁破壊を抑制するために、拡散抑制層１０４は、ゲート電極１０２端部より、ゲート電極１０２の内側方向の位置まで形成されることが望ましい。例えば、拡散抑制層１０４は、ゲート電極１０２端部から３μｍ程度ゲート電極の内側の位置まで形成されることが望ましい。次に、図１１に示されるように、ゲート絶縁層１０３及び拡散抑制層１０４上にソース／ドレイン材料膜１０５Ｍを形成する。

詳細には、ゲート絶縁層１０３及び拡散抑制層１０４上に、ソース電極及びドレイン電極を形成するための材料であるＭｏを７５ｎｍの厚さに堆積させて、ソース／ドレイン材料膜１０５Ｍを形成する。ソース／ドレイン材料膜１０５Ｍは、スパッタによって成膜される。スパッタを用いる場合、ソース電極及びドレイン電極の金属材料が、ゲート絶縁層１０３に拡散されやすい。また、スパッタでは、ソース電極及びドレイン電極の金属材料が拡散される深さを、スパッタ電圧によって調整することができる。

その後、図１２に示されるように、フォトリソグラフィ及びエッチングによって、ソース／ドレイン材料膜１０５Ｍ及び拡散抑制層１０４をパターニングする。これにより、ゲート絶縁層１０３と拡散抑制層１０４上に、対向するソース電極１０５Ｓ及びドレイン電極１０５Ｄを形成する。ここで、ソース電極１０５Ｓは、拡散抑制層１０４の上方の領域から、拡散抑制層１０４の上方の領域の外部であってゲート電極１０２の上方の領域に渡って、連続する形状にパターニングされる。また、ドレイン電極１０５Ｄは、拡散抑制層１０４の上方に位置するようにパターニングされる。なお、パターニングの際、ゲート絶縁層１０３の表面が露出する。また、ソース／ドレイン材料膜１０５Ｍ及び拡散抑制層１０４のエッチングにおいては、ウエットエッチング又はドライエッチングを用いることができる。

次に、拡散抑制層１０４及びソース電極１０５Ｓ及びドレイン電極１０５Ｄを形成する際に、ゲート絶縁層１０３に形成される拡散層１０３ａについて説明する。

拡散層１０３ａは、ゲート絶縁層１０３に、拡散抑制層１０４、ソース電極１０５Ｓ及びドレイン電極１０５Ｄを構成する材料の粒子が拡散することによって形成される層である。拡散層１０３ａの厚さは、拡散抑制層１０４と接する領域と、ソース電極１０５Ｓ又はドレイン電極１０５Ｄと接する領域とでは、拡散抑制層１０４と接する領域の方が薄い。拡散層１０３ａは、ソース電極１０５Ｓ又はドレイン電極１０５Ｄに近い領域において、ソース電極１０５Ｓ又はドレイン電極１０５Ｄから遠い領域よりも、その拡散濃度が高い。

拡散層１０３ａは、ゲート絶縁層１０３の表面ラフネスを増加させ、拡散抑制層１０４、ソース電極１０５Ｓ及びドレイン電極１０５Ｄとゲート絶縁層１０３とが接する表面積を増大させる機能を有する。本実施の形態においては、ソース電極１０５Ｓの下方に拡散層１０３ａが形成される。したがって、ソース電極１０５Ｓとゲート電極１０２とが対向する領域において形成されるコンデンサ３４ａは、拡散層１０３ａによる表面積の増大によって高容量化され得る。

なお、後述するように、ソース電極１０５Ｓ又はドレイン電極１０５Ｄの下方において拡散層１０３ａの深さが深く、すなわち、大きな運動エネルギーを有する粒子がゲート絶縁層１０３に衝突している。そのため、ソース電極１０５Ｓ又はドレイン電極１０５Ｄの下方においてゲート絶縁層１０３の表面ラフネスが大きく、より高容量化を図ることができる。

なお、図１２においては、ゲート絶縁層１０３と、ソース電極１０５Ｓとが接する領域における拡散層１０３ａだけが示されているが、実際には、拡散抑制層１０４とゲート絶縁層１０３とが接する領域にも薄い拡散層１０３ａが形成されている。

拡散層１０３ａに拡散する材料は、拡散抑制層１０４、ソース電極１０５Ｓ又はドレイン電極１０５Ｄに用いられる材料であり、拡散層１０３ａは、拡散抑制材料膜１０４Ｍ及びソース／ドレイン材料膜１０５Ｍがそれぞれ成膜される際に同時に形成される。ゲート絶縁層１０３のうち、拡散抑制層１０４、ソース電極１０５Ｓ又はドレイン電極１０５Ｄを構成する材料Ａｇ又はＭｏが拡散している領域は、拡散がない部分と比較して、絶縁性が低い。そこで、拡散抑制層１０４の下方に位置する拡散層１０３ａの層厚をソース電極１０５Ｓ又はドレイン電極１０５Ｄの下方に位置する拡散層１０３ａよりも薄くすることによって、ソース電極１０５Ｓ又はドレイン電極１０５Ｄの下方に位置する拡散層１０３ａと同じ厚みの拡散層が一律形成されている場合と比較して、ゲート絶縁層１０３の絶縁性を改善することができる。なお、本実施の形態のように、拡散抑制層１０４として、ソース電極１０５Ｓ及びドレイン電極１０５Ｄより融点の低い材料を用いることにより、ヒロックの発生を抑制することもできる。なお、拡散抑制層１０４を構成する粒子がゲート絶縁層１０３に打ち込まれる際の運動エネルギーを、上部電極を構成する粒子がゲート絶縁層１０３に打ち込まれる際の運動エネルギーよりも小さくすることで、拡散層１０３ａを、拡散抑制層１０４と接する領域において、ソース電極１０５Ｓ又はドレイン電極１０５Ｄと接する領域よりも薄くすることができる。

本実施形態においては、拡散抑制層１０４は抵抗加熱蒸着法により形成し、上方電極１０５Mはスパッタにより形成した。これにより、拡散層１０３ａを、拡散抑制層１０４と接する領域において、ソース電極１０５Ｓ又はドレイン電極１０５Ｄと接する領域よりも薄くすることができる。

なお、拡散抑制層１０４は、図９に示されるように、ゲート絶縁層１０３上の全面に、拡散抑制材料膜１０４Ｍを形成した後、ゲート絶縁層１０３の一部を露出させている。この製造方法においては、拡散抑制層１０４が存在しない領域において、ゲート絶縁層１０３は拡散抑制材料膜１０４Ｍの形成時と、ソース／ドレイン材料膜１０５Ｍの形成時の両工程においてゲート絶縁層１０３の表面粗さが増加する。そのため、効率的にＭＩＭキャパシタを高容量化することができる。

一方、拡散抑制層１０４の製造方法はこの実施形態に限られず、拡散抑制材料膜１０４Ｍの形成時に、ゲート絶縁層１０３の一部にマスクを配置することでゲート絶縁層１０３の一部が露出した拡散抑制材料膜１０４Ｍを形成し、これを拡散抑制層１０４としてもよい。

次に、図１３〜図１５に示されるように、ソース電極１０５Ｓ、ドレイン電極１０５Ｄ及びゲート絶縁層１０３上に、第１隔壁層１０６及び半導体層１０７を形成する。

詳細には、図１３に示されるように、先ず、基板１００の上方の全面に、第１隔壁層１０６を形成するための材料を塗布することによって第１隔壁材料膜１０６Ｍを形成する。これにより、ソース電極１０５Ｓ、ドレイン電極１０５Ｄ及び露出させたゲート絶縁層１０３などを覆うように、第１隔壁材料膜１０６Ｍが形成される。なお、本実施の形態において、第１隔壁材料膜１０６Ｍは、感光性樹脂を用いて、１μｍの膜厚で形成される。

さらに、図１４に示されるように、第１隔壁材料膜１０６Ｍをパターニングすることにより、ソース電極１０５Ｓとドレイン電極１０５Ｄとの間のゲート絶縁層１０３の表面を露出させて、ゲート電極１０２の上方を開口させる。これにより、開口部と隔壁部（バンク）とを有する所定形状の第１隔壁層１０６を形成することができる。第１隔壁層１０６の開口部１０６ａは、半導体層１０７を形成する部分に対応して形成され、平面視する場合にソース電極１０５Ｓ及びドレイン電極１０５Ｄの各端部が開口部１０６ａ内に露出するように形成される。第１隔壁材料膜１０６Ｍのパターニングは、第１隔壁材料膜１０６Ｍを露光及び現像することによって行うことができる。なお、第１隔壁材料膜１０６Ｍに開口を形成した後（すなわち、第１隔壁層１０６を形成した後）、第１隔壁層１０６の表面に撥水性あるいは撥油性あるいはその両方を持たせるために、フッ素などを用いて第１隔壁層１０６に対して所定の表面処理を行ってもよい。

さらに、図１５に示されるように、第１隔壁層１０６の開口部１０６ａ内に、有機半導体材料を含む溶液（有機半導体溶液）をインクジェット法にて塗布する。開口内に塗布された有機半導体材料を含む溶液は、第１隔壁層１０６の隔壁部分（開口部１０６ａの内壁面）にガードされて、有機半導体材料を含む溶液の塗布領域が規制される。これにより、有機半導体材料を含む溶液が第１隔壁層１０６の開口部１０６ａの外側に流れ出してしまうことを防止することができる。なお、上記のインクジェット法による有機半導体材料溶液の塗布は、第１隔壁層１０６の開口部１０６ａの中央付近に滴下して行うことが好ましい。

その後、所定の熱処理を行うことによって、有機半導体材料を含む溶液を乾燥させて固化し、有機半導体材料の結晶化を行う。なお、上記の所定の熱処理は、溶液に含まれる有機半導体材料が熱分解せずかつ結晶化する温度であって、溶液の溶媒を蒸発させることができる温度であることが好ましい。本実施の形態では、２００℃前後の温度によって熱処理を行われる。これにより、図１５に示されるように、第１隔壁層１０６の開口部１０６ａ内において、外周が規制された半導体層１０７を形成することができる。

本実施の形態において、半導体層１０７は、露出するゲート絶縁層１０３の上面を覆うように、ソース電極１０５Ｓの端部の上面からドレイン電極１０５Ｄの端部の上面にわたって形成される。

以上のようにして、本実施の形態に係る薄膜素子３１を形成することができる。

なお、図３に示されるように、薄膜素子３１の上方に、さらに、保護層１０８及び、平坦化層１０９を形成してもよい。詳細には、第１隔壁層１０６および半導体層１０７の上方から、保護層１０８を形成するための材料であるオーバーコート材を含む溶液が塗布され、所定の熱処理（乾燥および硬化処理）が施されることにより、保護層１０８が形成される。このとき、溶液に含まれるオーバーコート材が熱で架橋する材料を含んでいる場合は、熱処理によって保護層１０８の保護機能を向上させることができる。また、オーバーコート材が光で架橋する材料を含んでいる場合は、別途ＵＶ光などの光照射処理を施すことにより、オーバーコート材の分子中に分子結合が形成され、分子構造が緻密になってポリマーの結合が強固になる。これにより、酸素、水分、又は不純物に対する保護層１０８の遮蔽効果を高めることができる。なお、オーバーコート材は、塗布に限らず、スピンコートによる全面塗布を行っても、有機半導体上に必要膜厚が確保できていれば保護層１０８として同様の効果が得られる。

さらに、保護層１０８を含む基板１００上の全面に、平坦化層１０９が形成される。平坦化層１０９は、表面が平坦化するように所望の厚さで形成される。なお、平坦化層１０９は、ＳＯＧなどの所定の材料を塗布することによって形成される。

以上、本発明に係る薄膜素子及び表示装置について、実施の形態に基づいて説明したが、本発明は上記の実施の形態に限定されない。

例えば、上記実施の形態１の薄膜素子においては、ソース電極側にＭＩＭキャパシタを形成する構成が採用されているが、薄膜素子のドレイン電極側にＭＩＭキャパシタを形成することも可能である。

また、上記実施の形態１においては、拡散抑制層とソース電極及びドレイン電極とが、異なる材料を用いて形成されるが、本発明においては、拡散抑制層とソース電極及びドレイン電極とを、同一の材料を用いて形成することもできる。この場合、ソース電極及びドレイン電極は、拡散抑制層より、大きい膜密度を有する構成とすることにより、拡散抑制層の下方の領域における拡散層を、ソース電極又はドレイン電極下方であって拡散抑制層の形成されない領域の拡散層より、薄くすることができる。また、膜密度は、成膜レートを調整することによって調整できる。例えば、成膜レートを低くすると、膜密度の大きい膜を形成することができる。

また、上記実施の形態１においては、トランジスタの電極間に形成されるＭＩＭキャパシタを高絶縁性、高容量とする例が示されているが、本発明は、ＭＩＭキャパシタを形成する薄膜素子であれば、任意の素子に適用され得る。例えば、図１１に示されるような薄膜素子は、ＭＩＭキャパシタを形成する高絶縁性、高容量の容量素子として使用され得る。

容量素子の構成としては、例えば、基板上に第１電極、絶縁層を順に積層し、第１電極上方の少なくとも一部に開口を有する拡散抑制層を形成し、拡散抑制層上及び開口内に第２電極を積層する構成などが採用され得る。本構成においては、拡散抑制層の開口端部が、第１電極の端部より内側になるように、拡散抑制層を形成することで、第１電極端部における絶縁破壊を抑制することができる。

また、上記実施の形態１においては、各層の層厚の一例を示したが、本発明の薄膜素子の各層の層厚は上記実施の形態の例に限られない。例えば、拡散抑制層の層厚を２５ｎｍとしたが、これは、好ましい層厚の一例にすぎない。拡散抑制層の層厚が１０ｎｍ以上であれば、拡散を抑制でき、２５ｎｍ以上であれば、より確実に拡散を抑制できる。

また、上記実施の形態１においては、薄膜素子を有機ＥＬ表示装置に適用する例を示したが、液晶表示装置や無機ＥＬ表示装置等の他の表示装置にも適用することができる。

その他、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施の形態及び変形例における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。

本発明に係る薄膜素子、表示装置、容量素子、及び、それらの製造方法は、テレビジョンセット、パーソナルコンピュータ、携帯電話などの電子機器などで用いられる薄膜素子に適用することができる。

１ 表示装置
１０ 有機ＥＬ素子
２０ アクティブマトリクス基板
３０ 画素回路
３１ 薄膜素子
３２ 第１トランジスタ
３３ 第２トランジスタ
３４、３４ａ コンデンサ
１００ 基板
１０１ アンダーコート層
１０２ ゲート電極
１０２Ｍ ゲート材料膜
１０３ ゲート絶縁層
１０３ａ 拡散層
１０４ 拡散抑制層
１０４Ｍ 拡散抑制材料膜
１０５Ｓ ソース電極
１０５Ｄ ドレイン電極
１０５Ｍ ソース／ドレイン材料膜
１０６ 第１隔壁層
１０６ａ 開口部
１０６Ｍ 第１隔壁材料膜
１０７ 半導体層
１０８ 保護層
１０９ 平坦化層
１１０ 下部電極層
１１１ 第２隔壁層
１１２ 有機ＥＬ層
１１３ 上部電極層
１１４ 封止樹脂層
１１５ バリア層
１１６ 対向基板
３００ ＭＩＭキャパシタ
３０１ 基板
３０２ 第１電極
３０３ 絶縁層
３０４ 拡散抑制層
３０５ 第２電極
ＡＬ 補助配線
ＧＬ ゲート配線
ＰＬ 電源配線
ＳＬ ソース配線
Ｐ 画素
ＰＧ 一画素

Claims (21)

1. 基板上に、ゲート電極を形成する第１工程と、
   前記ゲート電極上に絶縁層を形成する第２工程と、
   前記絶縁層上に、拡散抑制層を形成する第３工程と、
   前記絶縁層上及び前記拡散抑制層上に、ソース電極又はドレイン電極を構成する上方電極を形成する第４工程と、を含み、
   前記拡散抑制層は、前記上方電極を構成する粒子の前記絶縁層への拡散を抑制する層であり、
   前記第３工程において、前記拡散抑制層は、前記ゲート電極の上方の領域の外部から、前記ゲート電極の上方の領域に渡って、前記ゲート電極の上方の領域の少なくとも一部を除いて、連続的に形成され、
   前記第４工程において、前記上方電極は、前記拡散抑制層の上方の領域から、前記拡散抑制層の上方の領域の外部であって前記ゲート電極の上方の領域に渡って、連続的に形成され、
   前記第３工程及び前記第４工程において、前記絶縁層には、前記上方電極又は前記拡散抑制層を構成する材料の粒子が拡散している拡散層が形成され、前記拡散抑制層の下方の領域における前記拡散層の厚さは、前記上方電極の下方であって前記拡散抑制層の下方でない領域における前記拡散層の厚さよりも薄い、
   薄膜素子の製造方法。
2. 前記第３工程において、前記拡散抑制層は抵抗加熱蒸着法により形成され、
   前記第４工程において、前記上方電極はスパッタにより形成される、
   請求項１に記載の薄膜素子の製造方法。
3. 前記拡散抑制層と前記上方電極とは、同一の材料からなり、前記拡散抑制層の成膜レートは、前記上方電極の成膜レートより低い、
   請求項１又は２に記載の薄膜素子の製造方法。
4. 前記第２工程において、前記絶縁層は、前記ゲート電極の角部と前記絶縁層の表面との距離が、前記ゲート電極の上面と前記絶縁層の表面との距離よりも小さくなるように形成される、
   請求項１〜３のいずれか１項に記載の薄膜素子の製造方法。
5. 前記第２工程において、前記絶縁層は、塗布により形成される、
   請求項１〜４のいずれか１項に記載の薄膜素子の製造方法。
6. 前記絶縁層は、有機材料からなる、
   請求項１〜５のいずれか１項に記載の薄膜素子の製造方法。
7. 前記拡散抑制層は、前記上方電極を構成する材料より、低い融点を有する材料からなる、
   請求項１、２、４〜６のいずれか１項に記載の薄膜素子の製造方法。
8. 前記第３工程において、前記拡散抑制層は、前記ゲート電極の上方の領域の外部から前記ゲート電極の上方の領域に渡って形成された後、前記ゲート電極の上方の領域の少なくとも一部を除くことにより形成される、
   請求項１〜７のいずれか１項に記載の薄膜素子の製造方法。
9. 前記第３工程において、前記拡散抑制層は、前記ゲート電極の上方の領域の少なくとも一部の領域にマスクを配置し、前記拡散抑制層の材料が前記領域に接しないように形成される、
   請求項１〜７のいずれか１項に記載の薄膜素子の製造方法。
10. 前記上方電極は、Ｍｏ、Ａｌ、Ａｌ合金、Ｃｕ、Ｗ、Ｔｉ、Ｃｒ及びＭｏＷの少なくとも一つの材料からなる、
    請求項１〜９のいずれか１項に記載の薄膜素子の製造方法。
11. 前記拡散抑制層は、Ａｌ、Ａｕ、Ｍｏ及びＡｇの少なくとも一つの材料からなる、
    請求項１〜１０のいずれか１項に記載の薄膜素子の製造方法。
12. 基板の上方に位置するゲート電極と、
    前記ゲート電極を被覆する絶縁層と、
    前記絶縁層の上方に位置し、ソース電極又はドレイン電極を構成する上方電極と、
    前記絶縁層と前記上方電極との間に位置し、前記上方電極を構成する粒子の前記絶縁層への拡散を抑制する拡散抑制層と、を備え、
    前記拡散抑制層は、前記ゲート電極の上方の領域の外部から、前記ゲート電極の上方の領域に渡って、前記ゲート電極の上方の領域の少なくとも一部を除いて、連続的に形成され、
    前記上方電極は、前記拡散抑制層の上方の領域から、前記拡散抑制層の上方の領域の外部であって前記ゲート電極の上方の領域に渡って、連続的に形成され、
    前記絶縁層には、前記上方電極又は前記拡散抑制層を構成する材料の粒子が拡散している拡散層が形成され、前記拡散抑制層の下方の領域における前記拡散層の厚さは、前記上方電極の下方であって前記拡散抑制層の下方でない領域における前記拡散層の厚さよりも薄い、
    薄膜素子。
13. 前記絶縁層は、前記ゲート電極の角部と前記絶縁層の表面との距離が、前記ゲート電極の上面と前記絶縁層の表面との距離よりも小さい、
    請求項１２に記載の薄膜素子。
14. 前記絶縁層は、有機材料からなる、
    請求項１２又は１３に記載の薄膜素子。
15. 前記拡散抑制層を構成する材料は、前記上方電極を構成する材料より低い融点を有する、
    請求項１２〜１４のいずれか１項に記載の薄膜素子。
16. 前記拡散抑制層と前記上方電極とは、同一の材料からなり、前記拡散抑制層は、前記上方電極より、大きい膜密度を有する、
    請求項１２〜１４のいずれか１項に記載の薄膜素子。
17. 前記拡散抑制層の層厚は、１０ｎｍ以上である、
    請求項１２〜１６のいずれか１項に記載の薄膜素子。
18. 前記拡散層に拡散された粒子の密度は、前記絶縁層の上方の領域において、下方の領域よりも高い、
    請求項１２〜１７のいずれか１項に記載の薄膜素子。
19. 請求項１２〜１８のいずれか１項に記載の薄膜素子を備える、
    表示装置。
20. 基板上に、第１電極を形成する第１工程と、
    前記第１電極上に絶縁層を形成する第２工程と、
    前記絶縁層上に、拡散抑制層を形成する第３工程と、
    前記絶縁層上及び前記拡散抑制層上に、第２電極を形成する第４工程と、を含み、
    前記拡散抑制層は、前記第２電極を構成する粒子の前記絶縁層への拡散を抑制する層であり、
    前記第３工程において、前記拡散抑制層は、前記第１電極の上方の領域の外部から、前記第１電極の上方の領域に渡って、前記第１電極の上方の領域の少なくとも一部を除いて、連続的に形成され、
    前記第４工程において、前記第２電極は、前記拡散抑制層の上方の領域から、前記拡散抑制層の上方の領域の外部であって前記第１電極の上方の領域に渡って、連続的に形成され、
    前記第３工程及び前記第４工程において、前記絶縁層には、前記第２電極又は前記拡散抑制層を構成する材料の粒子が拡散している拡散層が形成される、
    容量素子の製造方法。
21. 基板の上方に位置する第１電極と、
    前記第１電極を被覆する絶縁層と、
    前記絶縁層の上方に位置する第２電極と、
    前記絶縁層と前記第２電極との間に位置し、前記第２電極を構成する粒子の前記絶縁層への拡散を抑制する拡散抑制層と、を備え、
    前記拡散抑制層は、前記第１電極の上方の領域の外部から、前記第１電極の上方の領域に渡って、前記第１電極の上方の領域の少なくとも一部を除いて、連続的に形成され、
    前記第２電極は、前記拡散抑制層の上方の領域から、前記拡散抑制層の上方の領域の外部であって前記第１電極の上方の領域に渡って、連続的に形成され、
    前記絶縁層には、前記第２電極又は前記拡散抑制層を構成する材料の粒子が拡散している拡散層が形成され、前記拡散抑制層の下方の領域における前記拡散層の厚さは、前記第２電極の下方であって前記拡散抑制層の下方でない領域における前記拡散層の厚さよりも薄い、
    容量素子。

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