JP2015046548A - 導電性ブリッジメモリ装置及び同装置の製造方法 - Google Patents

導電性ブリッジメモリ装置及び同装置の製造方法 Download PDF

Info

Publication number
JP2015046548A
JP2015046548A JP2013178124A JP2013178124A JP2015046548A JP 2015046548 A JP2015046548 A JP 2015046548A JP 2013178124 A JP2013178124 A JP 2013178124A JP 2013178124 A JP2013178124 A JP 2013178124A JP 2015046548 A JP2015046548 A JP 2015046548A
Authority
JP
Japan
Prior art keywords
electrode
metal
memory device
conductive bridge
hfo
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013178124A
Other languages
English (en)
Other versions
JP6195155B2 (ja
Inventor
木下 健太郎
Kentaro Kinoshita
健太郎 木下
悟 岸田
Satoru Kishida
悟 岸田
直伸 片田
Naonobu Katada
直伸 片田
伊藤 敏幸
Toshiyuki Ito
敏幸 伊藤
祥 長谷川
Sho Hasegawa
祥 長谷川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tottori University NUC
Original Assignee
Tottori University NUC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tottori University NUC filed Critical Tottori University NUC
Priority to JP2013178124A priority Critical patent/JP6195155B2/ja
Publication of JP2015046548A publication Critical patent/JP2015046548A/ja
Application granted granted Critical
Publication of JP6195155B2 publication Critical patent/JP6195155B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Landscapes

  • Semiconductor Memories (AREA)

Abstract

【課題】電極/酸化物固体電解質層(メモリ層)/電極なる導電性ブリッジメモリ装置においては、そのフィラメント形成及び抵抗スイッチングの機構は明らかにされていない。同装置の開発は、従来の電子材料の知識に基づき、酸化物層及び電極の材料選択や結晶性に重きをおくことで行われて来たが、本発明は同装置のスイッチング特性制御に明確な設計指針を与え、所望のスイッチング特性を実現するための素子構成を提供することにある。【解決手段】電気化学的に活性でイオン化し易い第1の金属と電気化学的に安定な第2の金属との間にメモリ層となる多孔質膜体を介在させると共に、前記多孔質膜体の細孔中に非極性性から強極性の有機溶媒もしくは酸・塩基・塩類の水溶液またはイオン液体を留保させたことを特徴とする導電性ブリッジメモリ装置を提供する。【選択図】図7

Description

本発明は、導電性ブリッジメモリ装置及び同装置の製造方法に関する。
導電性メモリ装置の一例であるCB-RAM (Conducting Bridge Random Access Memory)は、電気化学的に活性な金属(Ag、Cu等)で構成される電極Aと不活性な金属 (Pt)で構成される電極Bとの間にGeSe、Ag2S等の固体電解質材料を挟んだ、電極A/固体電解質層(メモリ層)/電極Bなる単純構造をとる。電極Aに(電極Bに対して)正電圧を印加することで、電極Aを構成する原子がイオン化して固体電解質層中に侵入し、電界から受けるクーロン力により電極Bに向かって移動する。電極Bに到達したイオンは電子を受け取って中性化し、金属として析出する。この結果、固体電解質層内部に電極A構成金属より成るフィラメント状の導電パスが形成され、電極Aと電極Bが接続されることによって、低抵抗状態が実現される。
一方、電極Aに(電極Bに対して)負電圧を印加することで、フィラメントの一部がジュール熱により切断され、切断部を起点にフィラメントを構成する電極A構成原子がイオン化される。電界の向きは前記フィラメント形成時と逆向きのため、フィラメント構成原子は電極Aに回収され、高抵抗状態が実現される。CB-RAMは高速、高集積、低消費電力等の優れた特徴を有することから、近い将来微細化限界に直面するフラッシュメモリの代替として、更には、高速性と不揮発性を兼ね備えたユニバーサルメモリとして期待されている。
また、原子トランジスタや、導電パスが金属で構成されることから電流輸送特性に優れ、FPGA (Field Programmable Gate Array)用の回路切り替えスイッチへの応用にも期待がかかる。
CB-RAMの欠点として、従来のCMOSプロセスに馴染みの薄いカルコゲナイド(S、Se、Te系材料)が使用されていることが挙げられる。近年、固体電解質層、即ちメモリ層をHfO2やTa2O5等の酸化物で置き換えた素子においても、電圧の印加による電極構成原子の拡散が生じ、これに伴う(固体電解質を用いたCB-RAMと類似の)抵抗スイッチングが確認されたことから、実用化に向けた研究開発に拍車がかかっている。固体電解質層に酸化物を用いたCB-RAMを、以降、酸化物CB-RAMと記載する。また、酸化物CB-RAMにおいても、拡散原子(拡散イオン)を供給する側の電極を電極A、もう一方の安定な電極を電極Bと呼ぶことにする。
図1(a)にCu/HfO2/Pt構造の断面図を示す。Cu/HfO2/PtのCB-RAM構造で観測された電流-電圧特性を図1(b)に示す。ここで、図1(a)に示したように、Pt電極(電極B)を接地し、Cu電極(電極A)に電圧を印加している。Cu 電極に正バイアスを印加することでset (低抵抗から高抵抗への抵抗スイッチング)、負バイアスを印加することでreset (高抵抗から低抵抗への抵抗スイッチング)が生じるバイポーラ動作が確認された。
なお、CB-RAMがset - resetの抵抗スイッチングを繰り返す機能は、抵抗スイッチング現象発現の前処理であるformingと呼ばれるフィラメント形成過程を経て発現する。図1(b)の四角にformingの電流-電圧特性を示す。formingの電流-電圧特性はsetの電流-電圧特性と類似しているが、formingが生じる電圧(Vf)はsetが生じる電圧(Vset)に比べて一般的に高い。
T. Tsuruoka, K Terabe, T Hasegawa, M Aono, Adv. Func. Mat. 22 (2012) 70. Sho Hasegawa, Kentaro Kinoshita, Shigeyuki Tsuruta, and Satoru Kishida, ECS Transactions, Vol. 50, No. 34, (2013) 61.
上記図1の説明にもあるように、電極構成原子(例えば、Cu、Ag)に対する高イオン導電体には分類し難いような酸化物(例えば、HfO2)をメモリ層に用いた場合にも、上記現象と類似の電圧印加による抵抗スイッチングが確認されており、そのフィラメント形成及び抵抗スイッチングの機構は明らかにされていない。故に、酸化物CB-RAMの開発は、従来の電子材料の知識に基づき、酸化物層及び電極の材料選択や結晶性に重きをおくことで行われて来た。
本発明の主目的は、これまで、言わば闇雲に前記パラメータ、即ち電極の材料選択等を振ることで行われて来た酸化物CB-RAMのスイッチング特性制御に明確な設計指針を与え、所望のスイッチング特性を実現するための素子構成を提供することにある。
発明者らは、Cu/HfO2/PtのCB-RAM構造において、微量の水の添加が抵抗スイッチングに必要な電圧や電流を下げることを見いだした。このことはHfO2の柱状結晶間のメゾ細孔内に毛管凝縮した水がCuイオンの電気化学的拡散を通じてスイッチングを生じさせることを意味する。この結果は、CB-RAMにおける抵抗スイッチングを発生させる上で、酸化物多結晶膜成膜時或いは成膜後に意図せずして多結晶粒界に吸収された水分の存在が重要であることを示唆している。よって、従来のCB-RAMのように、メモリ層自体を拡散媒質と捉えるのではなく、水を吸収、保持するための多孔質体としてメモリ層を捉え直す必要があることが分かってきた。よって、上記目的は、メゾ細孔或いはナノ細孔を有する酸化物層或いは酸化物以外の多孔質膜をメモリ層に用い、溶媒として従来の水分に加え、非極性性から強極性の有機溶媒、酸・塩基・塩類の水溶液を加えることで、金属イオンの電気化学的形成や移動に影響しうる液中の環境を制御することによって果たされる。なお、細孔の形とサイズ、壁の表面の酸塩基性を考慮し、細孔空間内の電気化学的特性を制御することにより、高性能なCB-RAMを設計することが可能となる。
また、本発明の抵抗スイッチング発現に水が不可欠であったが、水は揮発しやすいという問題があった。イオン液体は常温で液体の塩であり、不揮発性、難燃性、様々な無機、有機化合物を溶解する機能を持つ液体である。また塩であるために導電性を示す。そこで、Cu/HfO2/Ptで構成される素子に水に替えてイオン液体を添加すると同様に抵抗スイッチング現象が起こることがわかった。イオン液体は構成イオンの分子設計でその性質を自在に変化させることができる。そこで、イオン液体を使用することで,安定で高性能なCB-RAMの設計が可能となる。
イオン液体としては、化学式
で記載されるイオン液体が利用できる。
式中、R、R2、R3は、同じでも違っていてもよく、R1は炭素数1〜6のアルキル基、炭素数2〜6のアルケニル基を表し、R2は、水素原子、炭素数1〜16のアルキル基、炭素数2〜6のアルケニル基、アルコキシ基を表す。アルキル基の中にはエーテル官能基,チオエーテル官能基が含まれていても構わない。R3は水素原子、フェニル基、メチル基、イソプロピル基を示す。化学式5のnはメチレン数を示し、n=1もしくは2である。化学式8においてR1とR2は炭素鎖が連結していても良く、この場合はシクロペンタン環、シクロヘキサン環、シクロヘプタン環である。化学式12におけるnはメチレンオキシ基の数を表している。イオン液体のアニオン(X)としてAlCl4 -、BF4 -、PF6 -、N(SO2CF3)2 -、N(SO2F)2 -、MeSO3 -、NO3 -、RCOO-、RSO3 -、NH2CHRCOO-、SO4 2-(ここでRはH、アルキル基、アルキルオキシ基を示す)が挙げられる。
本発明の基本的な構成は、電気化学的に活性でイオン化し易い第1の金属と電気化学的に安定な第2の金属との間にメモリ層となる多孔質膜体を介在させると共に、前記多孔質膜体の細孔中に非極性性から強極性の有機溶媒もしくは酸・塩基・塩類の水溶液またはイオン液体を留保させたことにある。
ここで、前記第1の金属としては、Cu、Ag、Ti、Zn、V等又はこれら金属の合
金が、前記第2の金属としては、Pt、Au、Ir、Ru、Rh、Pd等又はこれら金属の合金がそれぞれ利用可能である。
なお、CB-RAMの高抵抗状態は電流が流れにくいことから「オフ」状態、低抵抗状態は電流が流れやすいことから「オン」状態とみなすことが出来、メモリ素子としてではなく、スイッチ素子として用いることも可能である。
本発明によれば、電極A構成原子の拡散を媒介する溶媒の調整により、抵抗スイッチング特性、特に、抵抗スイッチングが生じる電圧や電流の制御が可能となり、抵抗スイッチングを発生させるために必要な電力とスイッチング電圧のばらつきを低減することができる。また、蒸発及び電気分解し難い溶媒を酸化物多結晶膜粒界或いは多孔質体中の水と置換することにより、劣化に強く安定した導電性ブリッジメモリ装置またはスイッチ素子の作製が可能となる利点がある。
CB-RAMの基本構成及び電流−電圧特性を示す図である。 本発明の第1実施形態による不揮発性半導体記憶装置の構成を示す回路図(その1)である。 本発明の第1実施形態による不揮発性半導体記憶装置の構成を示す回路図(その2)である。 本発明の第1実施形態による不揮発性半導体記憶装置の断面図である。 本発明の第1実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。 本発明の第1実施形態による不揮発性半導体記憶装置の平面図である。 HfO2薄膜の断面走査電子顕微鏡像及び模式図である。 Cu/HfO2/Pt構造の電流−電圧特性を示す図である。 Cu/HfO2/Pt構造のVf、Vset及びVresetの累積確率分布を示す図である。
[第1実施形態]
本発明の第1実施形態による導電性ブリッジメモリ装置について図2乃至図9を用いて説明する。
図2に本発明のメモリセル構成を示す。メモリセル1は電気抵抗の変化により情報を記憶する可変抵抗素子である、CB-RAM素子2の一端とN型MOSトランジスタで形成される選択トランジスタ3のソースを接続した構成から成り、選択トランジスタ3のドレインをビット線BL1、CB-RAM素子2のもう一端をソース線SL1、選択トランジスタ3のゲートがワード線WLに、それぞれ接続されている。
ここで、CB-RAM素子2は電気的ストレス、例えば、直流又はパルス電圧の印加により、可逆的な電気抵抗の変化を示し、電源を切ってもその抵抗が保持されることより、その抵抗に対応させて情報の記憶が可能な不揮発性の記憶素子で、例えば、CB-RAM素子としては、活性電極(電極A)と不活性電極(電極B)の間にゾルゲル、スパッタ、MOCVD法等で成膜されたNiOy (y 〜 1)、TiOz、HfOz (z 〜 2)等を挟み込んだ構造を作製する。
図3は、図2のメモリセルを適用した本発明のメモリセル構成を示す。図2及び図3で示される本発明のメモリセル及びメモリセルアレイの構成は特許第4684297号、 特許第4662990号両公報に示された構成と回路構成的には類似であるが、本発明ではCB-RAM素子のメモリ層に、メゾ細孔或いはナノ細孔を有する酸化物層或いは酸化物以外の多孔質膜をメ
モリ層に用い、そこに非極性性から強極性の有機溶媒、酸・塩基・塩類の水溶液、イオン液体等、金属イオンの電気化学的形成や移動に影響しうる溶媒を吸収、保持させる点が従来構造と異なる。
図4にメモリセルアレイの断面図、図5に同メモリセルアレイ作製工程断面図、図6に同メモリセルアレイの平面図を示す。ここで、本発明における特徴的なプロセスフローである図5(e)及び(f)の詳細な手順について述べる。図5(e)では、反応性RFマグネトロンスパッタリング法により電極B(例えばPt)上にHfO2を、例えば50 nm形成する。この時、HfO2薄膜が多結晶成長し、薄膜中に結晶粒界が導入されることが重要である。
図7に、表1に記載の条件でSiO2(Si熱酸化膜)上にPt(電極B)、続いてHfO2薄膜、Cu(電極A)を成膜することで作製されたCu/ HfO2/Pt構造の断面図を示す。HfO2が柱状成長し、柱状結晶間にナノサイズの間隙(粒界)が存在することが分かる。図5(f)では、例えば、イオン液体である[bmim]、[TFSA]を図5(e)で堆積されたHfO2薄膜上にスピンコーティング法によって均一に塗布し、大気中或いは低圧力下にて、メゾ細孔或いはナノ細孔として機能するHfO2薄膜粒界晶粒に吸収させる。特に、低圧力下では、結晶粒界に毛細管凝縮している水分とイオン液体との置換が効率的に行われる。
以下に、図3のメモリセルアレイのset時の動作について説明する。前記のように、setは高抵抗から低抵抗への書き換え行程である。まず、選択メモリセルに接続されたビット線選択トランジスタ4をオンにする。続いて(或いはこれと同時に)、CB-RAM素子2に接続されたセル選択トランジスタ3のゲートに接続されているワード線に電圧を印加し、セル選択トランジスタ3をオンにする。選択ビット線に印加するバイアス電圧はソース線に対して正の値となるよう設定し(上部電極が電極Bの場合には負となるよう設定)、その絶対値はsetに要する電圧の絶対値と同じかやや大きい程度とする。選択メモリセルに接続されたソース線を基準電位、例えば接地電位0vにすることで、ビット線のバイアス電圧からビット線選択トランジスタ4、セル選択トランジスタ3、及びCB-RAM素子2を経由する接地電位への電流経路が出来、バイアス電圧はCB-RAM素子2の高抵抗状態における抵抗Rとセル選択トランジスタ3のチャネル抵抗r、ビット線選択トランジスタ4のチャネル抵抗の比に応じて、CB-RAM素子2とビット線選択トランジスタ4のチャネル抵抗r’に配分される。rとr’の和は、Rに比べて小さく、CB-RAM素子2の低抵抗状態における抵抗R’に比べて大きくなるようrとr’を設定する。即ち、R’< r + r’< Rが満たされるようにする。setの瞬間にCB-RAM素子2の抵抗はRからR’に減少することから、setの直後にCB-RAM素子2を流れる電流はr + r’によって制御される。その後、バイアス電圧を0Vに戻せば、setが完了する。
一方、低抵抗から高抵抗への切り換え過程であるresetも、前記set過程と同様の手順で
行なうが、注意すべき点は、選択ビット線に印加する(ソース線に対する)バイアス電圧はsetの場合と正負が逆になる。即ち、上部電極が電極Aの場合、選択ビット線に印加するバイアス電圧はソース線に対して負の値となるよう設定する。例えば、選択ビット線を接地電位0V、ソース線を正の値となるよう設定する。その後、バイアス電圧を0Vに戻せばresetが完了する。
読み出しには、セル選択トランジスタ3、及びビット線選択トランジスタ4のチャネル抵抗が、両方ともCB-RAM素子2の低抵抗の値rより十分小さくなるよう、ゲート電圧を調整し、既定の電圧を印加した際に流れる電流を検出することでCB-RAM素子2の抵抗を判別する。
図8(a)と図8(b)にHfO2薄膜に意図的に溶媒を吸収させることなく作製されたCu/ HfO2/Pt構造とHfO2薄膜にイオン液体である [PIME]、[TFSA]を吸収させたCu/HfO2/Pt構造の電流-電圧特性をそれぞれ示す。HfO2層にイオン液体を吸収させることで、Vf、Vset、更に、Iresetが低減されることが分かる。図9にHfO2薄膜にイオン液体である[bmim][TFSA]或いは[PIME][TFSA]を吸収させたCu/ HfO2/Pt構造のVf、Vset及びVreset分布を示す。
ここで、[bmim]、[TFSA]、[PIME]の表記は以下の化合物を意味する。
[bmim]: ヘキサフルオロリン酸1-ブチル-3-メチルイミダゾリウム(BMIM-PF6) 1-buthyl-3methtlimidazolium
[TFSA]: 1-エチル-3-メチルイミダゾリウムビス(トリ フルオロメタンスルホニル)イミド bis(trifkuoromethane sulfonyl)imide。[TFSI]とも表記される。
[PIME]: N-diethyl-Nmethul-N(-2-methoxyethyl)ammonium。[DEME]とも表記される。
同図にHfO2薄膜に意図的に溶媒を吸収させていないCu/HfO2/Pt構造を真空中及び大気中で動作させた際に得られたVf、Vset及びVreset分布を示す。図9は同一条件で作製された複数のCu/HfO2/Pt構造について電流-電圧特性を評価し、Vf、Vset及びVresetの累積確率を示したものである。例えば、Cu/HfO2/Pt構造のHfO2層に[PIME][TFSA]を吸収させた場合(四角)と、HfO2層に溶媒を吸収させることなく作製されたCu/HfO2/Pt構造を真空中で動作させた場合(三角)では、前者がVf = 6.6 Vで累積確率が100%に達するのに対し、後者では11.8 Vで累積確率が100%に達しており、且つ、同一のVfで比較した場合、前者の累積確率は後者のそれよりも常に大きい。これは、前者におけるVfの平均及びVfのばらつきが後者に比べて小さいことを意味しており、HfO2層へのイオン液体の供給によって、Vfの平均値とばらつきが共に小さくなることを意味する。Vsetについても、Vfと類似の傾向が確認され、イオン液体の供給によって、Vsetの平均値及びそのばらつきが共に低下することが分かる。
[変形実施形態]
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態に記載した酸化物膜の材料、成膜条件、用いられる溶媒等は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。
また、上記第1実施形態では、CB-RAM、即ちメモリデバイスとして応用した例を示したが、本発明は電極A構成原子の多孔質膜内における拡散を制御する一般的手法を提供するものであり、その応用はメモリに限定されるものではなく、種々のデバイスに適用することが可能である。
1: メモリセル
2: 可変抵抗素子(=CB-RAM素子)
3: セル選択トランジスタ
4: ビット線選択トランジスタ
WL、WL1、WL2: ワード線
BL、BL1〜BL2: ビット線
SL、SL1、SL2: ソース線

Claims (5)

  1. 電気化学的に活性でイオン化し易い第1の金属と電気化学的に安定な第2の金属との間にメモリ層となる多孔質膜体を介在させると共に、前記多孔質膜体の細孔中に非極性性から強極性の有機溶媒もしくは酸・塩基・塩類の水溶液またはイオン液体を留保させたことを特徴とする導電性ブリッジメモリ装置。
  2. 前記第1の金属が、Cu、Ag、Ti、Zn、Vであることを特徴とする請求項1に記載の導電性ブリッジメモリ装置。
  3. 前記第2の金属が、Pt、Au、Ir、Ru、Rh、Pdであることを特徴とする請求項1または2に記載の導電性ブリッジメモリ装置。
  4. 電気化学的に活性でイオン化し易い第1の金属と電気化学的に安定な第2の金属との間に多孔質膜体を介在させると共に、前記多孔質膜体の細孔中に非極性性から強極性の有機溶媒もしくは酸・塩基・塩類の水溶液またはイオン液体を留保させたことを特徴とするスイッチ素子。
  5. 電気化学的に活性でイオン化し易い第1の金属上にメモリ層となる多孔質膜体を形成し、前記多孔質膜体上に非極性性から強極性の有機溶媒もしくは酸・塩基・塩類の水溶液またはイオン液体を滴下または塗布し、前記非極性性から強極性の有機溶媒もしくは酸・塩基・塩類の水溶液またはイオン液体を前記多孔質膜体内に吸収させ、前記多孔質膜体上に電気化学的に安定な第2の金属を形成することを特徴とする導電性ブリッジメモリ装置の製造方法。
JP2013178124A 2013-08-29 2013-08-29 導電性ブリッジメモリ装置及び同装置の製造方法 Active JP6195155B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013178124A JP6195155B2 (ja) 2013-08-29 2013-08-29 導電性ブリッジメモリ装置及び同装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013178124A JP6195155B2 (ja) 2013-08-29 2013-08-29 導電性ブリッジメモリ装置及び同装置の製造方法

Publications (2)

Publication Number Publication Date
JP2015046548A true JP2015046548A (ja) 2015-03-12
JP6195155B2 JP6195155B2 (ja) 2017-09-13

Family

ID=52671829

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013178124A Active JP6195155B2 (ja) 2013-08-29 2013-08-29 導電性ブリッジメモリ装置及び同装置の製造方法

Country Status (1)

Country Link
JP (1) JP6195155B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017126664A1 (ja) * 2016-01-22 2017-07-27 新日鐵住金株式会社 微小スイッチおよびそれを用いる電子デバイス
CN112219275A (zh) * 2018-06-12 2021-01-12 国立大学法人鸟取大学 导电性桥接型的存储器装置及其制造方法以及开关元件
WO2021039988A1 (ja) * 2019-08-30 2021-03-04 国立大学法人鳥取大学 導電性ブリッジ型メモリ装置及びその製造方法並びにスイッチ装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006261677A (ja) * 2005-03-17 2006-09-28 Samsung Electronics Co Ltd メモリ素子およびメモリ素子の製造方法
WO2011115188A1 (ja) * 2010-03-19 2011-09-22 日本電気株式会社 抵抗変化素子とそれを含む半導体装置及びこれらの製造方法
JP2013149973A (ja) * 2012-01-18 2013-08-01 Xerox Corp ポリマー/電解質の接点でスイッチングするコンダクタンスに基づくメモリデバイス
JP2013162131A (ja) * 2012-02-06 2013-08-19 Imec 自己絶縁型導電性ブリッジメモリデバイス

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006261677A (ja) * 2005-03-17 2006-09-28 Samsung Electronics Co Ltd メモリ素子およびメモリ素子の製造方法
WO2011115188A1 (ja) * 2010-03-19 2011-09-22 日本電気株式会社 抵抗変化素子とそれを含む半導体装置及びこれらの製造方法
JP2013149973A (ja) * 2012-01-18 2013-08-01 Xerox Corp ポリマー/電解質の接点でスイッチングするコンダクタンスに基づくメモリデバイス
JP2013162131A (ja) * 2012-02-06 2013-08-19 Imec 自己絶縁型導電性ブリッジメモリデバイス

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017126664A1 (ja) * 2016-01-22 2017-07-27 新日鐵住金株式会社 微小スイッチおよびそれを用いる電子デバイス
KR20180098603A (ko) * 2016-01-22 2018-09-04 신닛테츠스미킨 카부시키카이샤 미소 스위치 및 그것을 사용하는 전자 디바이스
CN108496251A (zh) * 2016-01-22 2018-09-04 新日铁住金株式会社 微小开关及使用其的电子设备
JPWO2017126664A1 (ja) * 2016-01-22 2018-12-27 新日鐵住金株式会社 微小スイッチおよびそれを用いる電子デバイス
KR102191263B1 (ko) * 2016-01-22 2020-12-15 닛폰세이테츠 가부시키가이샤 미소 스위치 및 그것을 사용하는 전자 디바이스
US11127898B2 (en) 2016-01-22 2021-09-21 Nippon Steel Corporation Microswitch and electronic device in which same is used
CN108496251B (zh) * 2016-01-22 2022-08-12 日本制铁株式会社 微小开关及使用其的电子设备
CN112219275A (zh) * 2018-06-12 2021-01-12 国立大学法人鸟取大学 导电性桥接型的存储器装置及其制造方法以及开关元件
WO2021039988A1 (ja) * 2019-08-30 2021-03-04 国立大学法人鳥取大学 導電性ブリッジ型メモリ装置及びその製造方法並びにスイッチ装置

Also Published As

Publication number Publication date
JP6195155B2 (ja) 2017-09-13

Similar Documents

Publication Publication Date Title
Lee et al. A plasma-treated chalcogenide switch device for stackable scalable 3D nanoscale memory
Yan et al. Coexistence of high performance resistance and capacitance memory based on multilayered metal-oxide structures
CN102986048B (zh) 具有电阻开关层以及侧向布置的存储单元
Xu et al. Fully CMOS compatible 3D vertical RRAM with self-aligned self-selective cell enabling sub-5nm scaling
JP2008124452A (ja) 修正可能なゲートスタックメモリ素子
US9165645B2 (en) High-reliability high-speed memristor
JP6631986B1 (ja) 導電性ブリッジ型のメモリ装置及びその製造方法並びにスイッチ素子
Han et al. Reliable current changes with selectivity ratio above 109 observed in lightly doped zinc oxide films
US20140291598A1 (en) Resistive random access memory
CN101106171A (zh) 包括可变电阻材料的非易失存储器
TW201011909A (en) Storage element and storage device
CN109638153A (zh) 一种选通管材料、选通管器件及其制备方法
Qian et al. Uncovering the indium filament revolution in transparent bipolar ITO/SiO x/ITO resistive switching memories
JP6195155B2 (ja) 導電性ブリッジメモリ装置及び同装置の製造方法
JP6218388B2 (ja) 自己絶縁型導電性ブリッジメモリデバイス
Han et al. Conductive silver grid electrode for flexible and transparent memristor applications
TWI549263B (zh) 記憶體結構及其製備方法
Kim et al. Effect of bottom electrode on resistive switching voltages in Ag-based electrochemical metallization memory device
Wang et al. Unidirectional threshold switching in Ag/Si-based electrochemical metallization cells for high-density bipolar RRAM applications
Menzel et al. Redox‐based Resistive Memory
Yi et al. Research on switching property of an oxide/copper sulfide hybrid memory
Chen et al. Selector-less graphite memristor: Intrinsic nonlinear behavior with gap design method for array applications
Choi et al. New materials for memristive switching
Ho et al. Comparison on TiO 2 and TaO 2 based bipolar resistive switching devices
JP2014003163A (ja) 記憶素子および記憶装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160826

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170427

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170502

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170609

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170719

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170803

R150 Certificate of patent or registration of utility model

Ref document number: 6195155

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250