JP2015041721A - 半導体装置 - Google Patents

Abstract

【課題】より高精細な半導体装置を実現する。
【解決手段】半導体装置であって、第１乃至第３の数の第１乃至第３のバンプが一列に並んで配置された第１乃至第３のバンプ列を含む半導体集積回路と、該第１乃至第３の各バンプからそれぞれ延伸する第１乃至第３の配線と、を含む基板と、を含み、第１の数は第２及び第３の数よりも小さく、第１乃至第３のバンプは、半導体集積回路の外側から内側に向かって順に配置され、第１のバンプ間に配置された第２及び第３のバンプから延伸する第２及び第３の配線は、隣接する第１のバンプ間を半導体集積回路の外側に向かって延伸し、第１のバンプ間を延伸する第２及び第３の配線を含む配線の数は、同数かつ奇数であり、第１のバンプ間を延伸する第２及び第３の配線を含む配線のうち、第１のバンプ間の中央に位置する配線は、隣接する該配線同士で相互に異なるバンプ列に含まれるバンプと接続する。
【選択図】図３

Description

本発明は、半導体装置に関する。

例えば、下記特許文献１に開示されているように、半導体装置に関し、リード配線のファインピッチ化を実現するための半導体装置が知られている。具体的には、当該特許文献１に開示されている半導体装置においては、例えば、第１乃至第３の突起電極群を半導体チップの外周側から順に設け、第２及び第３の突起電極用リード配線が第１突起電極間で互いに抵触しないように屈曲して設ける構成が開示されている。

特開２００４−１９３２２３号公報

しかしながら、上記従来技術においては、例えば、第３突起電極は、最小の配列ピッチで配列されていることから、当該配列ピッチ以上のファインピッチ化を図ることが困難であり、また、半導体チップを搭載した際の位置ずれにより、ショートする可能性もある。

本発明は、上記課題に鑑みて、より高精細かつ多出力な半導体装置を実現することを目的とする。

（１）本発明の半導体装置は、少なくとも、それぞれ第１乃至第３の数の第１乃至第３のバンプが一列に並んで配置された第１乃至第３のバンプ列を含む半導体集積回路と、前記第１乃至第３の各バンプにそれぞれ接続されるとともに、該第１乃至第３の各バンプからそれぞれ延伸する第１乃至第３の配線と、を含む基板と、を含み、前記第１の数は前記第２及び第３の数よりも小さく、前記第１乃至第３のバンプは、前記半導体集積回路の外側から内側に向かって順に配置され、前記各バンプ列と垂直な方向の前記各第１乃至第３のバンプの中心線からみて、前記第１のバンプ間に配置された前記第２及び第３のバンプから延伸する前記第２及び第３の配線は、隣接する前記第１のバンプ間を前記半導体集積回路の外側に向かって延伸し、前記第１のバンプ間を延伸するすべての配線の数はそれぞれ、同数かつ奇数であり、前記第１のバンプ間を延伸するすべての配線のうち、前記第１のバンプ間の中央に位置する配線は、隣接する該配線同士で相互に異なるバンプ列に含まれるバンプと接続する、ことを特徴とする。

（２）上記（１）に記載の半導体装置において、前記第１のバンプ列以外のバンプ列に含まれるバンプの数は、同数であることを特徴とする。

（３）上記（２）に記載の半導体装置において、前記第１乃至第３のバンプは、前記外側から内側に向かう方向からみて、一部が互いに重なるように順に配置されるとともに、前記第２のバンプ及び前記第３のバンプは、千鳥配置されていることを特徴とする。

（４）上記（１）に記載の半導体装置において、前記第１のバンプ間を延伸する配線が接続されるバンプが含まれるバンプ列は、隣接する該配線同士で異なることを特徴とする。

（５）上記（１）に記載の半導体装置において、前記第１のバンプ間の中央に位置する配線は、前記半導体集積回路の外側に向かって直線状に延伸することを特徴とする。

（６）上記（１）に記載の半導体装置において、前記第１乃至第３のバンプの第１のバンプが並んだ方向の幅は、前記半導体集積回路の内側に向かうにつれて大きいことを特徴とする。

（７）上記（１）に記載の半導体装置において、前記第１のバンプと前記第２のバンプの間隔は、前記第２のバンプと前記第３のバンプの間隔よりも小さいことを特徴とする。

（８）上記（１）に記載の半導体装置において、少なくとも前記第１乃至第３のバンプは、それぞれ同じ形状であることを特徴とする。

（９）上記（１）乃至（８）のいずれかに記載の半導体装置は、表示装置であることを特徴とする。

本発明の実施の形態における半導体装置の一例の概略図である。 図１に示したＴＦＴ基板上に形成された画素回路の概念図である。 本実施の形態における半導体集積回路のバンプの配置及び配線パターンについて説明するための図である。 図３の変形例を示す図である。 図３のＶ−Ｖ断面の一例を示す図である。 本発明の変形例を説明するための図である。

以下、本発明の実施形態について、図面を参照しつつ説明する。なお、図面については、同一又は同等の要素には同一の符号を付し、重複する説明は省略する。

図１は、本発明の実施の形態における半導体装置の一例の概略図である。具体的には、図１においては、半導体装置を表示装置として構成した場合の一例を示す。図１に示すように、例えば、表示装置１００は、ＴＦＴ（Thin Film Transistor）等（図示せず）が形成されたＴＦＴ基板１０２と、当該ＴＦＴ基板１０２に対向し、カラーフィルタ（図示せず）が設けられたフィルタ基板１０１を有する。また、表示装置１００は、ＴＦＴ基板１０２及びフィルタ基板１０１に挟まれた領域に封入された液晶材料（図示せず）と、ＴＦＴ基板１０２のフィルタ基板１０１側と反対側に接して位置するバックライト１０３を有する。なお、図１に示した表示装置１００の構成は一例であって、本実施の形態はこれに限定されるものではない。

図２は、図１に示したＴＦＴ基板上に形成された画素回路の概念図である。図２に示すように、ＴＦＴ基板１０２は、図２の横方向に略等間隔に配置した複数のゲート線１０５と、図２の縦方向に略等間隔に配置した複数のドレイン線１０７を有する。また、ゲート線１０５は、シフトレジスタ回路１０４に接続され、ドレイン線１０７は、ドライバ１０６に接続される。

シフトレジスタ回路１０４は、複数のゲート線１０５それぞれに対応する複数の基本回路（図示せず）を有する。なお、各基本回路は、複数のＴＦＴや容量を含んで構成され、ドライバ１０６からの制御信号１１５に応じて、１フレーム期間のうち、対応するゲート走査期間（信号ハイ期間）にはハイ電圧となり、それ以外の期間（信号ロー期間）にはロー電圧となるゲート信号を、対応するゲート線１０５に出力する。

ゲート線１０５及びドレイン線１０７によりマトリクス状に区画された各画素１３０は、それぞれ、ＴＦＴ１０９、画素電極１１０、及び、コモン電極１１１を有する。ここで、ＴＦＴ１０９のゲートは、ゲート線１０５に接続され、ソース又はドレインの一方は、ドレイン線１０７に接続され、他方は、画素電極１１０に接続される。また、コモン電極１１１は、コモン信号線１０８に接続される。また、画素電極１１０とコモン電極１１１は、互いに対向するように配置される。また、各画素１３０が集合して画素形成領域１２０を形成する。

次に、上記のように構成された画素回路の動作の概要について説明する。ドライバ１０６は、コモン信号線１０８を介して、コモン電極１１１に、基準電圧を印加する。また、ドライバ１０６により制御されるシフトレジスタ回路１０４は、ゲート線１０５を介して、ＴＦＴ１０９のゲートに、ゲート信号を出力する。更に、ドライバ１０６は、ゲート信号が出力されたＴＦＴ１０９に、ドレイン線１０７を介して、映像信号の電圧を供給し、当該映像信号の電圧は、ＴＦＴ１０９を介して、画素電極１１０に印加される。この際、画素電極１１０とコモン電極１１１との間に電位差が生じる。

そして、ドライバ１０６が、当該電位差を制御することにより、画素電極１１０とコモン電極１１１の間に挿入された液晶材料の液晶分子の配光を制御する。ここで、液晶材料には、バックライト１０３からの光が案内されていることから、上記のように液晶分子の配光等を制御することにより、バックライト１０３からの光の量を調節でき、結果として、画像を表示することができる。

なお、本実施の形態における半導体装置に含まれる半導体集積回路は、例えば、上記シフトレジスタ回路１０４またはドライバ１０６の機能を有するチップに相当する。また、当該半導体集積回路は、上記シフトレジスタ回路１０４やドライバ１０６の機能を集積して単一のチップに相当してもよい。なお、半導体集積回路については後述する。

図３は、本実施の形態における半導体集積回路のバンプの配置及び配線パターンについて説明するための図である。具体的には、図３は、一例として、半導体集積回路３００に接続される配線パターンと、当該配線パターン上に配置された半導体集積回路３００のバンプ３０１乃至３０３の一部を拡大した概要を示す図である。なお、図３においては、図中左側が半導体集積回路３００の外周側、右側が半導体集積回路３００の内側に対応する。また、図３においては、説明の便宜のため、図３の下側から順に、バンプ３０１乃至３０３に番号を付すとともに、下記においては当該番号に基づいて、１番目のバンプ、２番目のバンプ等という。なお、図中、図３の表示を基準として、上下左右を示す。

本実施の形態における半導体装置は、後述する基板５０１と半導体集積回路３００を含む。基板５０１は、上記のように半導体装置が表示装置として実現される場合には、例えば、ＴＦＴ基板１０２に相当する。なお、基板５０１上には、後述する配線３０４、３０５等が形成される。

半導体集積回路３００は、図３に示すように、半導体集積回路３００の外周側から、順に、並んで配置された複数の第１のバンプ３０１（第１のバンプ列）と、複数の第２のバンプ３０２（第２のバンプ列）と、複数の第３のバンプ３０３（第３のバンプ列）を含む。具体的には、例えば、第１のバンプ３０１は、第１の所定の間隔毎に、並んで配置される。同様に、第２及び第３のバンプ３０３は、それぞれ、第２及び第３の所定の間隔毎に並んで配置される。なお、各バンプ３０１乃至３０３の面積は、略同一である。ここで、第１の所定の間隔は、第２及び第３の所定の間隔よりも大きくする。また、第２及び第３の所定の間隔は、異なるように配置してもよいし、同じであってもよい。

また、第１のバンプ列以外のバンプ列に含まれるそれぞれのバンプの数（第２及び第３のバンプ３０２、３０３の数）は、第１のバンプ３０１の数より大きい。また、第１のバンプ列以外のバンプ列に含まれるそれぞれのバンプの数（第２及び第３のバンプ３０２、３０３の数）は、同じ数としてもよい。具体的には、例えば、図３に示すように、第２及び第３のバンプの数は、第１のバンプ３０１の数より大きくし、また、第２及び第３のバンプ３０２、３０３の数は、同じ数とする。

なお、図３においては、第１乃至第３のバンプ列のみを示したが、本実施の形態においては、第３のバンプ列の内側に、更なるバンプ列、例えば、第４のバンプ列、第５のバンプ列等を有してもよい。また、本実施の形態は、半導体集積回路３００の外周側に配置されるバンプ列のバンプの数が、内側に配置されるバンプ列の数よりも小さい限り、上記に限られるものではない。

また、バンプ列に垂直な方向（図の上下方向）からみて、隣接する第１のバンプ３０１間には、第１のバンプ列以外のバンプ列に含まれるバンプを奇数個配置する。具体的には、例えば、図３に示すように、例えば、隣接する第１のバンプ３０１間には、２の第２のバンプ３０２と１の第３のバンプ３０３、または、１の第２のバンプ３０２と２の第３のバンプ３０３を配置する。更に、例えば、バンプ列に垂直な方向（図の左右方向）からみて、第１のバンプ３０１は、第２のバンプ３０２と一部が重なり、第２のバンプ３０２は第３のバンプ３０３と一部が重なるように配置する。

なお、上記のように第２のバンプ３０２と第３のバンプ３０３の数を同数とする場合には、第２のバンプ３０２と第３のバンプ３０３を千鳥配置とする。具体的には、例えば、バンプ列の方向（図３の上下方向）に、順に第２及び第３のバンプ３０３を交互に配置する。また、半導体集積装置は、例えば、図３の点線で囲った領域に含まれるバンプ群を１単位として、当該バンプ群の１単位を複数繰り返し配置する。

次に、各バンプ３０１乃至３０３に接続される配線３０４、３０５について説明する。例えば、図３に示すように、第２のバンプ３０２には、第２の配線３０４が接続され、第３のバンプ３０３には、第３の配線３０５がそれぞれ接続される。当該第２及び第３の配線３０４、３０５は、半導体集積回路３００の外周側に向かって、延伸するように基板５０１上に配置される。なお、図３においては、第１のバンプ３０１に接続される第１の配線については、図面の簡略化のため図示を省略する。

ここで、配線３０４、３０５は、配線間が所定の間隔以上となるように配置するとともに、配線３０４、３０５とバンプ３０１乃至３０３間の距離についても所定の距離以上になるように配置する。したがって、例えば、図３に示すように、２番目の第２のバンプ３０２と４番目の第２のバンプ３０２については、配線３０４、３０５はバンプの略中央からではなく、１番目及び５番目の第１のバンプ３０１から所定の距離以上となるように配置する。また、例えば、６番目及び８番目の第３のバンプ３０３から延伸する配線３０４、３０５は、第１のバンプ列と第２のバンプ列の間で屈曲するように配置する。なお、上記配置は一例であって、本実施の形態はこれに限られるものではない。例えば、上記においては２番目の第２のバンプ３０２と４番目の第２のバンプ３０２を略中央ではなく、端部から延伸する場合について説明したが、略中央から延伸した後、屈曲して上記所定の距離を維持するように構成してもよい。

更に、例えば、図３の３番目の第３のバンプ３０３に接続される第３の配線３０５、及び、７番目の第２のバンプ３０２に接続される配線３０４のように、隣接する第１のバンプ３０１間に配置された第２及び第３のバンプ３０２、３０３のうち、第１のバンプ３０１間の略中央に位置する３番目の第３のバンプ３０３に接続される配線３０５は、半導体集積回路３００の外周側に向かって、当該第３のバンプ３０３の中央から直線状に延伸するように配置する。

また、第１のバンプ３０１間の略中央に配置される配線は、それぞれ異なるバンプ列に含まれるバンプと接続する。具体的には、例えば、図３に示すように、３番目のバンプ３０３に接続される第３の配線３０５は、第３のバンプ列に含まれるバンプに接続し、７番目のバンプ３０２に接続される第２の配線３０４は、第２のバンプ列に含まれるバンプ接続する。更に、第１のバンプ３０１間に配置される配線の数は、それぞれ同数であり、かつ、奇数である。例えば、図３に示すように、１番目のバンプ３０１と５番目のバンプ３０１の間に配置される配線の数と、５番目のバンプ３０１と９番目のバンプ３０１の間に配置される配線の数は、奇数かつ同数である。

また、第１のバンプ間を通過する配線は、隣接する配線同士で異なるバンプ列に接続する。例えば、２番目のバンプ３０２に接続される配線３０４は、第２のバンプ列に含まれるバンプに接続し、３番目のバンプ３０３に接続される配線３０５は、第３のバンプ列に含まれるバンプに接続し、４番目のバンプ３０２に接続される配線３０４は、第２のバンプ列に含まれるバンプに接続する。

なお、上記第１乃至第３の配線３０４、３０５の配置は、一例であって、本実施の形態はこれに限定されるものではない。また、上記においては、各バンプ３０１乃至３０３の形状が略同一である場合について説明したが、異なる形状であってもよい。また、図３に示した場合と比べて、各バンプ３０１乃至３０３の面積を略同一としつつ、例えば図４に示すように各バンプの列方向の幅を、小さくするように構成してもよい。この場合、図３に示した場合と比べ、例えば、列方向のバンプ間のスペースにより余裕が生じ、配線の線幅をより広くすること等が可能となる。更に、外周から遠ざかるにつれて順に、各バンプの方向の幅を大きくなるように構成してもよい。この場合、より内側に配置されたバンプからの配線のスペースが半導体集積回路３００の外周周辺で確保しやすくなり、より半導体装置の高精細化が図れる場合がある。

また、半導体集積回路３００の外周側から遠い位置に配置された隣接するバンプ列（例えば第１のバンプ列と第２のバンプ列）との間隔を、外周側から近い位置に配置された隣接するバンプ列（例えば、第２のバンプ列と第３のバンプ列）との間隔よりも大きくなるように構成してもよい。この場合、例えば、最も内側に位置する隣接するバンプ列（例えば、第２のバンプ列と第３のバンプ列）の間では、配線を屈曲させる必要がないことから、より半導体装置の高精細化を図ることができる場合がある。

次に、本実施の形態における半導体装置の断面の一例について説明する。図５は図３のＶ−Ｖ断面の一例を示す図である。図５に示すように、半導体装置は、基板５０１と、半導体集積回路３００を含む。半導体集積回路３００は、基板側に延伸するバンプ３０３を含む。また、当該基板５０１は、配線３０５、及び、バンプ３０３と配線３０５が接続される領域を除き、配線３０５を覆うように配線３０５上に積層された絶縁膜５０２を含む。当該バンプ３０３が配線３０５上に配置されることにより、半導体集積回路３００と配線３０５が電気的に接続される。なお、上記半導体装置の断面の構成は一例であって、本実施の形態はこれに限定されるものではない。

本実施の形態によれば、より高精細かつ多出力が半導体集積回路を含む半導体装置を実現することができる。また、本実施の形態によれば、半導体集積回路に含まれるバンプの数が同一の場合、バンプを単に多段にして配置した場合と比べ、配線幅や配線とバンプとの間隔に尤度を持たせることができることから、半導体集積回路を基板に配置する場合における位置ずれに基づくショートを防止することができる。

本発明は、上記実施の形態に限定されるものではなく、上記実施の形態で示した構成と実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えてもよい。例えば、上記においては、主に半導体装置を表示装置１００として実現する場合について説明したが、本実施の形態はその他の半導体装置に用いてもよい。また、表示装置は、液晶表示装置に限られず、有機ＥＬ素子、無機ＥＬ素子やＦＥＤ（Field-Emission Device）など、各種の発光素子を用いた表示装置であってよい。

[変形例]
図６は、本発明の変形例を説明するための図である。具体的には、図６は、本変形例における半導体集積回路３００に接続される配線パターンと、当該配線パターン上に配置された半導体集積回路３００のバンプの一部を拡大した概要を示す図である。なお、図６においては、図３及び図４と同様に、図中左側が半導体集積回路３００の外周側、右側が半導体集積回路３００の内側に対応する。また、上記図３と同様に、説明の簡略化のため、図６においては、図６の下側から順に各バンプに番号を付す。

図６からわかるように、本変形例においては、４列のバンプ列を有し、バンプやバンプから延伸する配線の配置が、主に、上記第１の実施形態と異なる。なお、下記においては、上記実施の形態と同様である点については説明を省略する。

図６に示すように、半導体集積回路３００は、当該半導体集積回路３００の外周側から、順に、並んで配置された複数の第１のバンプ６０１（第１のバンプ列）と、複数の第２のバンプ６０２（第２のバンプ列）と、複数の第３のバンプ６０３（第３のバンプ列）、及び、複数の第４のバンプ６０４（第４のバンプ列）を含む。なお、図６においては、上記実施の形態と同様に、説明の便宜のため、図の左側から順に各バンプに番号を付す。

上記実施形態と同様に、各バンプ６０１乃至６０４に接続される配線６０５乃至６０８は、配線６０５乃至６０８間が所定の間隔以上となるように配置するとともに、配線６０５乃至６０８とバンプ６０１乃至６０４間の距離についても所定の距離以上になるように配置する。したがって、本変形例においては、例えば、図６に示すように、第１のバンプ６０１は、第１の所定の間隔毎に、並んで配置されるが、隣接する第２乃至第４のバンプ６０４のそれぞれの間隔は、間隔が一定ではない配置（例えば、第２番目の第２のバンプ６０２と第６番目の第２のバンプ等）を含む。

また、図６に示すように、本変形例においては、半導体集積回路３００は第１乃至第４のバンプ列を含み、また、図６の点線で囲んだ領域で示すように、半導体集積回路３００は、３の第１のバンプ６０１、５の第２のバンプ６０２、５の第３のバンプ６０３、５の第４のバンプ６０４を１のバンプ群の単位として、当該バンプ群の一単位を複数繰り返し配置する。更に、本変形例においても、例えば、第１のバンプ列以外のバンプ列にそれぞれ含まれるバンプの数（第２乃至第４のバンプ６０２乃至６０４の数）は、第１のバンプ列に含まれる第１のバンプ６０１の数より大きい。また、第１のバンプ列以外のバンプ列に含まれるバンプ６０２乃至６０４の数は同じとする。

また、上記実施形態と同様に、バンプ列に垂直な方向（図６の上下方向）からみて、隣接する第１のバンプ６０１間には、第１のバンプ列以外のバンプ列（例えば、第２乃至第４のバンプ列）のバンプを奇数個配置する。具体的には、例えば、図６に示すように、例えば、隣接する第１のバンプ６０１間には、計５の第２乃至第４のバンプ６０４を配置する。

本変形例によれば、上記実施の形態と比べ、更に高精細かつ多出力な半導体集積回路を含む半導体装置を実現することができる。

本発明は、上記実施の形態及び変形例に限定されるものではなく、上記実施の形態で示した構成と実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えてもよい。

１００ 表示装置、１０１ フィルタ基板、１０２ ＴＦＴ基板、１０３ バックライト、１０４ シフトレジスタ回路、１０５ ゲート線、１０６ ドライバ、１０７ ドレイン線、１０９ ＴＦＴ、１１０ 画素電極、１１１ コモン電極、３００ 半導体集積回路、３０１、６０１ 第１のバンプ、３０２、６０２ 第２のバンプ、３０３、６０３ 第３のバンプ、３０４、６０６ 第２の配線、３０５、６０７ 第３の配線、５０１ 基板、５０２ 絶縁膜、６０４ 第４のバンプ、６０５ 第１の配線、６０８ 第４の配線。

Claims (9)

1. 少なくとも、それぞれ第１乃至第３の数の第１乃至第３のバンプが一列に並んで配置された第１乃至第３のバンプ列を含む半導体集積回路と、
   前記第１乃至第３の各バンプにそれぞれ接続されるとともに、該第１乃至第３の各バンプからそれぞれ延伸する第１乃至第３の配線と、を含む基板と、を含み、
   前記第１の数は前記第２及び第３の数よりも小さく、
   前記第１乃至第３のバンプは、前記半導体集積回路の外側から内側に向かって順に配置され、
   前記各バンプ列と垂直な方向の前記各第１乃至第３のバンプの中心線からみて、前記第１のバンプ間に配置された前記第２及び第３のバンプから延伸する前記第２及び第３の配線は、隣接する前記第１のバンプ間を前記半導体集積回路の外側に向かって延伸し、
   前記第１のバンプ間を延伸するすべての配線の数はそれぞれ、同数かつ奇数であり、
   前記第１のバンプ間を延伸するすべての配線のうち、前記第１のバンプ間の中央に位置する配線は、隣接する該配線同士で相互に異なるバンプ列に含まれるバンプと接続する、
   ことを特徴とすることを特徴とする半導体装置。
2. 前記第１のバンプ列以外のバンプ列に含まれるバンプの数は、同数であることを特徴とする請求項１記載の半導体装置。
3. 前記第１乃至第３のバンプは、前記外側から内側に向かう方向からみて、一部が互いに重なるように順に配置されるとともに、前記第２のバンプ及び前記第３のバンプは、千鳥配置されていることを特徴とする請求項２記載の半導体装置。
4. 前記第１のバンプ間を延伸する配線が接続されるバンプが含まれるバンプ列は、隣接する該配線同士で相互に異なることを特徴とする請求項１記載の半導体装置。
5. 前記第１のバンプ間の中央に位置する配線は、前記半導体集積回路の外側に向かって直線状に延伸することを特徴とする請求項１記載の半導体装置。
6. 前記第１乃至第３のバンプの第１のバンプが並んだ方向の幅は、前記半導体集積回路の内側に向かうにつれて大きいことを特徴とする請求項１記載の半導体装置。
7. 前記第１のバンプと前記第２のバンプの間隔は、前記第２のバンプと前記第３のバンプの間隔よりも小さいことを特徴とする請求項１記載の半導体装置。
8. 少なくとも前記第１乃至第３のバンプは、それぞれ同じ形状であることを特徴とする請求項１記載の半導体表示装置。
9. 前記半導体装置は、表示装置であることを特徴とする請求項１乃至８のいずれかに記載の半導体装置。

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