JP2015026890A - Ｐｌｌ装置 - Google Patents

Abstract

【課題】高速で広帯域なＰＬＬ動作を行う。【解決手段】ＰＬＬ装置１０は、可変周波数発振器１３と分周部１４を備える。可変周波数発振器１３は、基準信号と分周信号との位相差情報を含む制御信号に応じて発振周波数を変化させて、基準信号の周波数を逓倍化した出力信号を発振する。分周部１４は、出力信号を分周して分周信号を生成する。分周部１４には注入同期型分周回路１４ａが配置され、注入同期型分周回路１４ａに制御信号が入力して、該制御信号により注入同期型分周回路１４ａの動作周波数を制御する。【選択図】図１

Description

本技術は、ＰＬＬ（Phase Locked Loop）装置に関する。

無線などの通信機器では、例えば、ミリ波帯などの高周波のキャリア信号を生成するためにＰＬＬ回路が使用されている。
ＰＬＬ回路は、外部からの基準信号と、ループ内の発振器からの出力との位相差が一定になるようにフィードバック制御をかけて発振させて、基準信号に同期した発振出力を得るための回路である。また、ＰＬＬ回路には、発振器からの出力信号を分周して、位相比較器にフィードバック入力するための分周回路が用いられる。

従来技術としては、インジェクションロック型（注入同期型）の分周回路を使用したＰＬＬ回路が提案されている。

特開２００７−２０８５８９号公報

分周回路の１つとして、インジェクションロック型の分周回路が知られている。しかし、インジェクションロック型の分周回路は、自励発振周波数の周波数範囲が狭いため、発振周波数が無調整のインジェクションロック型分周回路をＰＬＬ回路に使用すると、広帯域の動作が実現できないという問題がある。

発明の一観点によれば、基準信号と分周信号との位相差情報を含む制御信号に応じて発振周波数を変化させて、前記基準信号の周波数を逓倍化した出力信号を発振する可変周波数発振器と、前記出力信号を分周して前記分周信号を生成する分周部とを備え、前記分周部に注入同期型分周回路を配置し、前記注入同期型分周回路に前記制御信号を入力して、前記制御信号により前記注入同期型分周回路の動作周波数を制御する、ＰＬＬ装置が提供される。

開示のＰＬＬ装置によれば、広帯域なＰＬＬ動作が可能になる。

本実施の形態のＰＬＬ装置の一例を示す図である。 ＰＬＬ回路の第１の比較例を示す図である。 インジェクションロック型分周回路の一例を示す図である。 ＰＬＬ回路の第２の比較例を示す図である。 本実施の形態のＰＬＬ回路の一例を示す図である。 本実施の形態のＰＬＬ回路における、インジェクション型分周回路の回路例を示す図である。 制御信号の電圧と周波数との関係の一例を示す図である。 本実施の形態のＰＬＬ回路の第１の変形例を示す図である。 本実施の形態のＰＬＬ回路の第２の変形例を示す図である。

以下、発明を実施するための形態を、図面を参照しつつ説明する。
図１は、本実施の形態のＰＬＬ装置の一例を示す図である。
ＰＬＬ装置１０は、位相比較器１１、フィルタ１２、可変周波数発振器１３および分周部１４を備える。

位相比較器１１は、基準信号と分周信号との位相比較を行い、位相差信号を生成して出力する。フィルタ１２は、位相差信号を平滑化して制御信号Ｖ_CONTを生成する。
可変周波数発振器１３は、基準信号と分周信号との位相差情報を含む制御信号Ｖ_CONTに応じて発振周波数を変化させて、基準信号の周波数を逓倍化した出力信号を発振する。分周部１４は、可変周波数発振器１３からフィードバックされた出力信号を分周して分周信号を生成する。

ここで、分周部１４には、外部信号の注入同期により位相を固定して分周動作を行う注入同期型分周回路１４ａが配置される。また、注入同期型分周回路１４ａには制御信号Ｖ_CONTを入力して、制御信号Ｖ_CONTにより注入同期型分周回路１４ａの動作周波数（発振周波数）を制御する。

このように、ＰＬＬ装置１０では、分周部１４に注入同期型分周回路１４ａを配置し、可変周波数発振器１３の発振周波数に入力される制御信号Ｖ_CONTを、注入同期型分周回路１４ａにも入力して注入同期型分周回路１４ａの動作周波数を制御する。これにより、注入同期型分周回路１４ａの動作周波数を広げることができ、広帯域のＰＬＬ動作を実現することが可能になる。

次に本技術のＰＬＬ装置の設計の流れについて詳しく説明する。なお、以降では、注入同期型分周回路をインジェクションロック型分周回路（ＩＬＦＤ：Injection Locked Frequency Divider）と呼ぶ。

図２は、ＰＬＬ回路の第１の比較例を示す図である。
ＰＬＬ回路２００は、位相比較器２１、ＬＰＦ（Low Pass Filter）２２、ＶＣＯ（Voltage Controlled Oscillator：電圧制御発振器）２３および分周回路２４０を備える。

位相比較器２１には、基準信号ｆ_REFと、分周回路２４０から出力された分周クロックｆ_VCO／Ｎとが入力し、これら２つの位相比較を行って、位相差成分をパルス状の位相差信号として出力する。ＬＰＦ２２は、位相差信号を平滑化して制御信号Ｖ_CONT（直流電圧）を生成する。

ＶＣＯ２３は、入力する制御信号Ｖ_CONTのレベル値に比例した周波数の出力信号ｆ_VCOを発振する。分周器２４０は、多段接続された２分周器２４０−１〜２４０−ｎを含み、ＶＣＯ２３からフィードバックされた出力信号ｆ_VCOの周波数を１／Ｎに分周して、分周クロックｆ_VCO／Ｎを生成して位相比較器２１へ入力する。なお、基準信号ｆ_REFの周波数をｆ_refとすれば、ＶＣＯ２３の出力信号ｆ_VCOの周波数はｆ_ref×Ｎである。

図３は、インジェクションロック型分周回路の一例を示す図である。
インジェクションロック型分周回路２は、インダクタＬ１、Ｌ２、ダイオードＤ１、Ｄ２、ＮチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であるトランジスタＴ１〜Ｔ３を備える。

なお、インダクタＬ１、Ｌ２、ダイオードＤ１、Ｄ２およびトランジスタＴ１、Ｔ２で発振部を形成しており、トランジスタＴ３はスイッチ素子となる。また、ダイオードＤ１、Ｄ２は、可変容量ダイオード（バラクタダイオード：varactor diode）である。

ここで、インダクタＬ１、Ｌ２とダイオードＤ１、Ｄ２とにより、ＬＣ発振回路が形成されている。また、ＬＣ発振回路では、Ｌ、Ｃの抵抗成分によって損失抵抗が生じるので、ＬＣ共振によって発振を継続させるためには、損失抵抗をキャンセルするための負性抵抗を加えることになる。このため、クロスカップリングされたトランジスタＴ１、Ｔ２により負性抵抗を発生させて発振状態を一定にしている。

各素子の接続構成としては、インダクタＬ１の一端は、インダクタＬ２の一端と電源ラインとに接続する。インダクタＬ１の他端は、ダイオードＤ１のアノードと、差動出力端子ＯＵＴ（＋）と、トランジスタＴ１のドレインと、トランジスタＴ２のゲートと接続する。

インダクタＬ２の他端は、ダイオードＤ２のアノードと、差動出力端子ＯＵＴ（−）と、トランジスタＴ２のドレインと、トランジスタＴ１のゲートと接続する。ダイオードＤ１のカソードは、ダイオードＤ２のカソードと、入力端子ＩＮ１と接続する。

トランジスタＴ１のソースは、トランジスタＴ２のソースと、トランジスタＴ３のドレインと接続する。トランジスタＴ３のゲートは、入力端子ＩＮ２と接続し、トランジスタＴ３のソースは、ＧＮＤに接続する。

上記のインジェクションロック型分周回路２では、差動型発振回路が構成されており、発振周波数の設定は、入力端子ＩＮ１を通じて、ダイオードＤ１、Ｄ２のカソード共通接続点に印加される入力信号Ｉ１により制御される。

また、差動出力は、トランジスタＴ３のスイッチング動作により接続される。この場合、入力端子ＩＮ２を通じて入力信号Ｉ２がトランジスタＴ３に入力すると、トランジスタＴ３がＯＮして差動出力が接続する。

すると、出力端子ＯＵＴ（＋）と出力端子（−）とが同電位となり、インジェクションロックによって、入力信号Ｉ１に同期した周波数２分の１の出力（周波数１／２の分周信号）が得られることになる。

図４は、ＰＬＬ回路の第２の比較例を示す図である。図３のインジェクションロック型分周回路２を用いたＰＬＬ回路の例を示している。
ＰＬＬ回路２０ａは、位相比較器２１、ＬＰＦ２２、ＶＣＯ２３、分周回路２４０ａ、周波数カウンタ２５０および制御回路２６０を備える。なお、図２で示したＰＬＬ回路２００と同一素子には同じ符号を付けてそれらの説明は省略する。

ＰＬＬ回路２０ａにおいて、図２で示したＰＬＬ回路２００と異なる素子は、分周回路の初段の２分周器２４０−１がインジェクションロック型分周回路２４０ａ−１となっている。さらに周波数カウンタ２５０と制御回路２６０とが追加されている。

インジェクションロック型分周回路２４０ａ−１の入力端子ＩＮ１には、制御回路２６０から出力される発振周波数の設定信号が入力される。また、インジェクションロック型分周回路２４０ａ−１の入力端子ＩＮ２には、ＶＣＯ２３からの出力信号が入力される。

周波数カウンタ２５０は、ＶＣＯ２３の出力信号の周波数をカウントして、ＶＣＯ２３の発振周波数を検出する。制御回路２６０は、周波数カウンタ２５０で検出された発振周波数を、インジェクションロック型分周回路２４０ａ−１に設定するための発振周波数設定信号を生成して、インジェクションロック型分周回路２４０ａ−１に印加する。

インジェクションロック型分周回路２４０ａ−１は、発振周波数設定信号に追従（同期）して発振動作を行って、ＶＣＯ２３の出力信号の周波数を１／２分周した分周信号を分周器２４０−２へ出力する。

このように、ＰＬＬ回路２０ａでは、周波数カウンタ２５０によりＰＬＬ回路２０ａの動作周波数が検出され、制御回路２６０が該動作周波数をインジェクションロック型分周回路２４０ａ−１に設定するための発振周波数設定信号を生成する。そして、インジェクションロック型分周回路２４０ａ−１に発振周波数設定信号が入力され、発振周波数が設定され分周出力が得られる。

このようなＰＬＬ回路２０ａでは、インジェクションロック型分周回路の動作周波数を広げて出力を得ることはできるが、周波数カウンタ２５０および制御回路２６０を付加して、分周制御を行うことになるので、回路構造が複雑となり、回路規模も増大してしまう。

次に本技術のＰＬＬ回路について説明する。
図５は、本実施の形態のＰＬＬ回路の一例を示す図である。図１のＰＬＬ装置１０の機能を有するＰＬＬ回路２０は、位相比較器２１、ＬＰＦ２２、ＶＣＯ２３および分周回路２４を備える。なお、図２で示したＰＬＬ回路２００と同一素子には同じ符号を付けてそれらの説明は省略する。

ＰＬＬ回路２０において、図２で示したＰＬＬ回路２００と異なる点は、分周回路の初段の２分周器２４０−１が、ＰＬＬ回路２０ではインジェクションロック型分周回路２４−１となっている点である。

インジェクションロック型分周回路２４−１の入力端子ＩＮ１には、ＬＰＦ２２から出力される制御信号Ｖ_CONTが入力される。また、インジェクションロック型分周回路２４−１の入力端子ＩＮ２には、ＶＣＯ２３からの出力信号が入力される。

このように、ＰＬＬ回路２０では、位相比較器２１からＬＰＦ２２を経由して生成される、ＶＣＯ２３の発振周波数を制御する制御信号Ｖ_CONTが、ＶＣＯ２３だけでなく、インジェクションロック型分周回路２４−１にも入力される。

図６は、本実施の形態のＰＬＬ回路における、インジェクション型分周回路の回路例を示す図である。ＰＬＬ回路２０における、ＶＣＯ２３とインジェクションロック型分周回路２４−１の回路例、および周辺の接続例が示されている。

インジェクションロック型分周回路２４−１は、インダクタＬ１、Ｌ２、ダイオードＤ１、Ｄ２、トランジスタＴ１〜Ｔ３（ＮチャネルＭＯＳＦＥＴ）およびＤＣ（Direct Current）カット用のコンデンサＣ１を備える。また、ＶＣＯ２３は、インダクタＬ３、Ｌ４、ダイオードＤ３、Ｄ４およびトランジスタＴ４、Ｔ５を備える。なお、トランジスタＴ１、Ｔ２、Ｔ３はそれぞれ、第１、第２、第３のトランジスタに対応する。

各素子の接続関係について説明する。インダクタＬ３の一端は、インダクタＬ４の一端と電源ラインと接続する。インダクタＬ３の他端は、ダイオードＤ３のアノードと、出力端子ＯＵＴ_VCO（＋）と、コンデンサＣ１の一端と、トランジスタＴ４のドレインと、トランジスタＴ５のゲートと接続する。

インダクタＬ４の他端は、ダイオードＤ４のアノードと、出力端子ＯＵＴ_VCO（−）と、トランジスタＴ５のドレインと、トランジスタＴ４のゲートと接続する。
トランジスタＴ４、Ｔ５のソースは、ＧＮＤと接続する。ＬＰＦ２２の出力端子は、ダイオードＤ３のカソードと、ダイオードＤ４のカソードと接続する。さらに、ＬＰＦ２２の出力端子は、入力端子ＩＮ１を介して、ダイオードＤ１のカソードと、ダイオードＤ２のカソードと接続する。

一方、インダクタＬ１の一端は、インダクタＬ２の一端と電源ラインと接続する。インダクタＬ１の他端は、ダイオードＤ１のアノードと、出力端子ＯＵＴ（＋）を介して分周器２４−２の一方の入力端子と、トランジスタＴ１のドレインと、トランジスタＴ２のゲートと接続する。

インダクタＬ２の他端は、ダイオードＤ２のアノードと、出力端子ＯＵＴ（−）を介して分周器２４−２の他方の入力端子と、トランジスタＴ２のドレインと、トランジスタＴ１のゲートと接続する。

トランジスタＴ１のソースは、トランジスタＴ２のソースと、トランジスタＴ３のドレインと接続する。トランジスタＴ３のゲートは、コンデンサＣ１の他端と接続し、トランジスタＴ３のソースは、ＧＮＤに接続する。

次にインジェクションロック型分周回路２４−１の動作周波数の可変動作について説明する。
図７は、制御信号の電圧と周波数との関係の一例を示す図である。縦軸は周波数、横軸は制御信号Ｖ_CONTの電圧を示している。

グラフｇ１は、ＶＣＯ２３の出力周波数を示しており、グラフｇ２は、インジェクションロック型分周回路２４−１の出力周波数を示している。
グラフｇ１において、ＶＣＯ２３の出力周波数Ｆａの値は、制御信号Ｖ_CONTの電圧が０からｖ１まで可変することにより、周波数ｆ１から周波数ｆ２の範囲Ｈ１を可変する。

グラフｇ２において、範囲Ｈ０は、インジェクションロック型分周回路の発振周波数が無調整の場合の出力周波数の範囲を示している。周波数無調整のインジェクションロック型分周回路の自励発振周波数の範囲は、ＶＣＯ２３の出力周波数範囲と比べても非常に狭いことがわかる。

これに対し、本技術では、インジェクションロック型分周回路の動作周波数範囲を広げる制御を行う。この場合、まず、インジェクションロック型分周回路２４−１内のダイオードＤ１、Ｄ２の可変容量を適正な値に設定しておく。

そして、ＬＰＦ２２から出力される制御信号Ｖ_CONTをインジェクションロック型分周回路２４−１のダイオードＤ１、Ｄ２のカソード共通接続点に入力して、インジェクションロック型分周回路２４−１の自励発振周波数をＶＣＯ２３の発振周波数に同期させる。

可変容量の設定としては、ＶＣＯ２３の単位電圧当たりの出力周波数変化と、インジェクションロック型分周回路２４−１の単位電圧当たりの動作周波数変化との比が、インジェクションロック型分周回路２４−１の分周比と比例関係となる動作周波数で発振するようにする。

すなわち、ＶＣＯ２３の単位電圧当たりの出力周波数変化をΔｆａ、インジェクションロック型分周回路２４−１の単位電圧当たりの動作周波数変化をΔｆｂ、インジェクションロック型分周回路２４−１の分周比をＮとする。そして、制御信号Ｖ_CONTが入力したときに、Δｆａ／Δｆｂ＝ａ×Ｎという比例関係になるように（ａは比例定数）、ダイオードＤ１、Ｄ２の可変容量を設定しておく。

例えば、比例定数を１とし、ＶＣＯ２３の出力周波数変化を１ＧＨｚ／Ｖとし、インジェクションロック型分周回路の２４−１の分周比を２（１／２分周）とすれば、１ＧＨｚ／Δｆｂ＝２となるので、インジェクションロック型分周回路２４−１の出力周波数変化Δｆｂは、０．５ＧＨｚ／Ｖとなる。

したがって、インジェクションロック型分周回路２４−１に制御信号Ｖ_CONTを入力した際、ＶＣＯ２３の出力周波数変化が１ＧＨｚ／Ｖのときに、インジェクションロック型分周回路２４−１の出力周波数変化が０．５ＧＨｚ／Ｖとなるように、バラクタダイオードＤ１、Ｄ２の容量を設定しておくことになる。

このように、インジェクションロック型分周回路２４−１の発振周波数を、ＬＰＦ２２から出力される制御信号Ｖ_CONTで調整する。これにより、グラフｇ２に示すように、インジェクションロック型分周回路２４−１の出力周波数Ｆｂの値は、制御信号Ｖ_CONTの電圧が０からｖ１まで可変した場合、周波数ｆ１／２から周波数ｆ２／２の範囲Ｈ２を変動するので、調整前の範囲Ｈ０から格段に周波数範囲が広げることができる。

このように、ＬＰＦ２２から出力される制御信号Ｖ_CONTを、ＶＣＯ２３の周波数コントロール部のバラクタダイオードと、インジェクションロック型分周回路２４−１の自励周波数コントロール部のバラクタダイオードの両方に入力させる。

インジェクションロック型分周回路２４−１のバラクタダイオードの容量値を適正に設定することにより、ＶＣＯ２３の周波数変化とインジェクションロック型分周回路２４−１との動作周波数変化を、分周比と同じ比例関係に設定することが可能となる。また、ＰＬＬ回路２０では、周波数カウンタ２５０や制御回路２５９が不要となるので、回路が簡易化し、回路規模も低減することができる。

なお、一般的に分周回路では、特にＶＣＯからの出力信号を直接受信して分周する初段の分周器には高速動作が求められている。また、ミリ波帯などのＰＬＬにおいては、初段の分周器の動作速度が、ＰＬＬ全体の動作周波数の制限要因となる場合がある。

このため、本技術のＰＬＬ回路２０では、多段接続された複数の分周器を含む分周回路２４においては、ＶＣＯ２３の出力信号を直接受信する初段の分周器に、インジェクションロック型分周回路２４−１を配置して高速動作を実現している。

次に変形例について説明する。
図８は、本実施の形態のＰＬＬ回路の第１の変形例を示す図である。第１の変形例のＰＬＬ回路２０−１における、ＶＣＯ２３とインジェクションロック型分周回路２４ａ−１の回路例、および周辺の接続例が示されている。

インジェクションロック型分周回路２４ａ−１は、インダクタＬ１、Ｌ２、ダイオードＤ１、Ｄ２、トランジスタＴ１、Ｔ２、Ｔ６（ＮチャネルＭＯＳＦＥＴ）およびコンデンサＣ１を備える。また、ＶＣＯ２３は、インダクタＬ３、Ｌ４、ダイオードＤ３、Ｄ４およびトランジスタＴ４、Ｔ５を備える。なお、トランジスタＴ１、Ｔ２、Ｔ６はそれぞれ、第１、第２、第３のトランジスタに対応する。

各素子の接続関係について説明する。インダクタＬ３の一端は、インダクタＬ４の一端と電源ラインと接続する。インダクタＬ３の他端は、ダイオードＤ３のアノードと、出力端子ＯＵＴ_VCO（＋）と、コンデンサＣ１の一端と、トランジスタＴ４のドレインと、トランジスタＴ５のゲートと接続する。

インダクタＬ４の他端は、ダイオードＤ４のアノードと、出力端子ＯＵＴ_VCO（−）と、トランジスタＴ５のドレインと、トランジスタＴ４のゲートと接続する。
トランジスタＴ４、Ｔ５のソースは、ＧＮＤと接続する。ＬＰＦ２２の出力端子は、ダイオードＤ３のカソードと、ダイオードＤ４のカソードと接続する。さらに、ＬＰＦ２２の出力端子は、入力端子ＩＮ１を介して、ダイオードＤ１のカソードと、ダイオードＤ２のカソードと接続する。

一方、インダクタＬ１の一端は、インダクタＬ２の一端と電源ラインと接続する。インダクタＬ１の他端は、ダイオードＤ１のアノードと、出力端子ＯＵＴ（＋）を介して分周器２４−２の一方の入力端子と、トランジスタＴ１のドレインと、トランジスタＴ２のゲートと、トランジスタＴ６のソースと接続する。

インダクタＬ２の他端は、ダイオードＤ２のアノードと、出力端子ＯＵＴ（−）を介して分周器２４−２の他方の入力端子と、トランジスタＴ２のドレインと、トランジスタＴ１のゲートと、トランジスタＴ６のドレインと接続する。

トランジスタＴ１、Ｔ２のソースは、ＧＮＤに接続する。トランジスタＴ６のゲートは、コンデンサＣ１の他端と接続する。
上記のような第１の変形例においても、インジェクションロック型分周回路２４ａ−１の動作周波数を広げることができ、広帯域のＰＬＬ動作を実現することが可能になる。

図９は、本実施の形態のＰＬＬ回路の第２の変形例を示す図である。第２の変形例のＰＬＬ回路２０−２における、ＶＣＯ２３とインジェクションロック型分周回路２４ｂ−１の回路例、および周辺の接続例が示されている。

インジェクションロック型分周回路２４ｂ−１は、インダクタＬ１、Ｌ２、ダイオードＤ１、Ｄ２、トランジスタＴ１、Ｔ２、Ｔ７、Ｔ８（ＮチャネルＭＯＳＦＥＴ）およびコンデンサＣ２、Ｃ３を備える。また、ＶＣＯ２３は、インダクタＬ３、Ｌ４、ダイオードＤ３、Ｄ４およびトランジスタＴ４、Ｔ５を備える。なお、トランジスタＴ１、Ｔ２、Ｔ７、Ｔ８はそれぞれ、第１、第２、第３、第４のトランジスタに対応する。

各素子の接続関係について説明する。インダクタＬ３の一端は、インダクタＬ４の一端と電源ラインと接続する。インダクタＬ３の他端は、ダイオードＤ３のアノードと、出力端子ＯＵＴ_VCO（＋）と、コンデンサＣ２、Ｃ３の一端と、トランジスタＴ４のドレインと、トランジスタＴ５のゲートと接続する。

インダクタＬ４の他端は、ダイオードＤ４のアノードと、出力端子ＯＵＴ_VCO（−）と、トランジスタＴ５のドレインと、トランジスタＴ４のゲートと接続する。
トランジスタＴ４、Ｔ５のソースは、ＧＮＤと接続する。ＬＰＦ２２の出力端子は、ダイオードＤ３のカソードと、ダイオードＤ４のカソードと接続する。さらに、ＬＰＦ２２の出力端子は、入力端子ＩＮ１を介して、ダイオードＤ１のカソードと、ダイオードＤ２のカソードと接続する。

一方、インダクタＬ１の一端は、インダクタＬ２の一端と電源ラインと接続する。インダクタＬ１の他端は、ダイオードＤ１のアノードと、出力端子ＯＵＴ（＋）を介して分周器２４−２の一方の入力端子と、トランジスタＴ１のドレインと、トランジスタＴ７のドレインと、トランジスタＴ２のゲートと接続する。

インダクタＬ２の他端は、ダイオードＤ２のアノードと、出力端子ＯＵＴ（−）を介して分周器２４−２の他方の入力端子と、トランジスタＴ２のドレインと、トランジスタＴ８のドレインと、トランジスタＴ１のゲートと接続する。

トランジスタＴ１、Ｔ２、Ｔ７、Ｔ８のソースは、ＧＮＤに接続する。トランジスタＴ７のゲートは、コンデンサＣ３の他端と接続し、トランジスタＴ８のゲートは、コンデンサＣ２の他端と接続する。

上記のような第２の変形例においても、インジェクションロック型分周回路２４ｂ−１の動作周波数を広げることができ、広帯域のＰＬＬ動作を実現することが可能になる。
以上説明したように、本実施の形態によれば、インジェクションロック型分周回路を、複雑な調整回路を用いることなく、広帯域なＰＬＬ回路に適用することが可能となり、ＰＬＬ回路の安定かつ高速動作を実現することが可能になる。

以上、実施の形態を例示したが、実施の形態で示した各部の構成は同様の機能を有する他のものに置換することができる。また、他の任意の構成物や工程が付加されてもよい。

１０ ＰＬＬ装置
１１ 位相比較器
１２ フィルタ
１３ 可変周波数発振器
１４ 分周部
１４ａ 注入同期型分周回路
Ｖ_CONT 制御信号

Claims (7)

1. 基準信号と分周信号との位相差情報を含む制御信号に応じて発振周波数を変化させて、前記基準信号の周波数を逓倍化した出力信号を発振する可変周波数発振器と、
   前記出力信号を分周して前記分周信号を生成する分周部と、
   を備え、
   前記分周部に注入同期型分周回路を配置し、前記注入同期型分周回路に前記制御信号を入力して、前記制御信号により前記注入同期型分周回路の動作周波数を制御する、
   ことを特徴とするＰＬＬ装置。
2. 前記注入同期型分周回路は、前記可変周波数発振器の単位電圧当たりの出力周波数変化と、自己の単位電圧当たりの動作周波数変化との比が、自己の分周比と比例関係となる前記動作周波数で発振することを特徴とする請求項１記載のＰＬＬ装置。
3. 前記分周部は、多段接続された複数の分周器を含み、前記可変周波数発振器の前記出力信号を直接受信する初段の分周器に前記注入同期型分周回路が配置されることを特徴とする請求項１記載のＰＬＬ装置。
4. 前記注入同期型分周回路は、
   複数のインダクタが直列接続するインダクタ部と、前記インダクタ部に並列接続し、前記制御信号の入力により容量値を可変する可変容量部と、前記インダクタ部に並列接続して負性抵抗を発生する負性抵抗部とを含んで差動出力を発振する発振部と、
   入力レベルに応じて差動出力をスイッチングして分周するスイッチ素子と、
   を有することを特徴とする請求項１記載のＰＬＬ装置。
5. 前記インダクタ部は、第１のインダクタおよび第２のインダクタを含み、前記第１のインダクタの一端と、前記第２のインダクタの一端と、電源ラインとが接続し、
   前記可変容量部は、第１のダイオードおよび第２のダイオードを含み、前記第１のダイオードのカソードと、前記第２のダイオードのカソードとが接続して、カソード共通接続点に前記制御信号が入力し、
   前記負性抵抗部は、クロスカップリングされたＮチャネル型の第１のトランジスタと第２のトランジスタを含み、前記第１のトランジスタのドレインは、前記第１のインダクタの他端と、前記第１のダイオードのアノードと、前記第２のトランジスタのゲートと、第１の差動出力端子と接続し、前記第２のトランジスタのドレインは、前記第２のインダクタの他端と、前記第２のダイオードのアノードと、前記第１のトランジスタのゲートと、第２の差動出力端子と接続し、
   前記スイッチ素子は、Ｎチャネル型の第３のトランジスタであり、前記第３のトランジスタのドレインは、前記第１のトランジスタおよび前記第２のトランジスタのソースと接続し、前記第３のトランジスタのソースはＧＮＤに接続し、前記第３のトランジスタのゲートに前記可変周波数発振器の前記出力信号が入力する、
   ことを特徴とする請求項４記載のＰＬＬ装置。
6. 前記インダクタ部は、第１のインダクタおよび第２のインダクタを含み、前記第１のインダクタの一端と、前記第２のインダクタの一端と、電源ラインとが接続し、
   前記可変容量部は、第１のダイオードおよび第２のダイオードを含み、前記第１のダイオードのカソードと、前記第２のダイオードのカソードとが接続して、カソード共通接続点に前記制御信号が入力し、
   前記負性抵抗部は、クロスカップリングされたＮチャネル型の第１のトランジスタと第２のトランジスタを含み、
   前記スイッチ素子は、Ｎチャネル型の第３のトランジスタであり、
   前記第１のトランジスタのドレインは、前記第１のインダクタの他端と、前記第１のダイオードのアノードと、前記第２のトランジスタのゲートと、第１の差動出力端子と、前記第３のトランジスタのソースと接続し、
   前記第２のトランジスタのドレインは、前記第２のインダクタの他端と、前記第２のダイオードのアノードと、前記第１のトランジスタのゲートと、第２の差動出力端子と、前記第３のトランジスタのドレインと接続し、
   前記第１のトランジスタおよび前記第２のトランジスタのソースはＧＮＤと接続し、前記第３のトランジスタのゲートに前記可変周波数発振器の前記出力信号が入力する、
   ことを特徴とする請求項４記載のＰＬＬ装置。
7. 前記インダクタ部は、第１のインダクタおよび第２のインダクタを含み、前記第１のインダクタの一端と、前記第２のインダクタの一端と、電源ラインとが接続し、
   前記可変容量部は、第１のダイオードおよび第２のダイオードを含み、前記第１のダイオードのカソードと、前記第２のダイオードのカソードとが接続して、カソード共通接続点に前記制御信号が入力し、
   前記負性抵抗部は、クロスカップリングされたＮチャネル型の第１のトランジスタと第２のトランジスタを含み、
   前記スイッチ素子は、Ｎチャネル型の第３のトランジスタと第４のトランジスタを含み、
   前記第１のトランジスタのドレインは、前記第１のインダクタの他端と、前記第１のダイオードのアノードと、前記第２のトランジスタのゲートと、第１の差動出力端子と、前記第３のトランジスタのドレインと接続し、
   前記第２のトランジスタのドレインは、前記第２のインダクタの他端と、前記第２のダイオードのアノードと、前記第１のトランジスタのゲートと、第２の差動出力端子と、前記第４のトランジスタのドレインと接続し、
   前記第１乃至第４のトランジスタのソースはＧＮＤに接続し、前記第３のトランジスタのゲートには前記可変周波数発振器の一方の差動出力信号が入力し、前記第４のトランジスタのゲートには前記可変周波数発振器の他方の差動出力信号が入力する、
   ことを特徴とする請求項４記載のＰＬＬ装置。

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