JP2015024633A - 記録素子基板、記録ヘッド及び記録装置 - Google Patents

Abstract

【課題】記録素子及び駆動トランジスタに対して電圧が供給されていない際の駆動トランジスタの絶縁破壊を防止するのに有利な技術を提供する。
【解決手段】記録素子基板は、記録を行うための記録素子と、第１電圧を受ける第１電源ノードにドレイン端子が接続され、前記記録素子にソース端子及びバックゲート端子が接続されたＭＯＳトランジスタと、第２電圧を受ける第２電源ノードを含み、前記ＭＯＳトランジスタのゲート端子に前記第２電圧を供給するユニットと、を備え、前記ユニットは、前記電源ノードに前記第１電圧が供給されていない場合に、前記ゲート端子と前記ドレイン端子との間の電位差が前記第２電圧よりも小さくなるように前記ゲート端子及び前記ドレイン端子の少なくとも一方の電位を制御する制御部を含む。
【選択図】図２

Description

本発明は、記録素子基板、記録ヘッド及び記録装置に関する。

特許文献１および特許文献２に記載されたインクジェット方式の記録装置は、記録媒体に対して記録を行う記録ヘッドを備える。記録ヘッドは記録素子基板を備える。当該記録素子基板には、記録素子と、記録素子を駆動するための駆動トランジスタを含むドライブ回路とが設けられる。記録素子に電力を供給する電源線と、ドライブ回路の電源線とは分離されている。駆動トランジスタは、記録素子と、記録素子に電力を供給する電源線との間に配される。

特許文献１に記載の記録素子基板においては、記録素子に印加される電圧を、駆動トランジスタの制御端子の電圧によって制御している。この構成によると、記録素子に電力を供給する電源線の電位変動が生じた場合でも、記録素子に印加される電圧への当該電位変動による影響が低減される。

特開２００２−３５５９７０号公報 特開２０１０−１５５４５２号公報

ところで、例えば記録ヘッドが適切に装着されていない場合など、ドライブ回路の電源線に電源電圧が供給され、一方で、記録素子に電力を供給する電源線には電源電圧が供給されない場合がある。

このような場合、ドライブ回路には電源電圧が供給されるため、ドライブ回路は駆動トランジスタのゲートに所定の電圧を出力しうる。一方で、記録素子に電力を供給する電源線には電源電圧が供給されていないので、駆動トランジスタのドレイン電位が不定になり、例えばドレイン電位が０［Ｖ］のときはチャネル電位も０［Ｖ］になりうる。そのため、駆動トランジスタのゲート−基板間で過電圧が生じ、絶縁破壊をもたらしうる。

本発明の目的は、駆動トランジスタにおいて絶縁破壊が生じる可能性を低減する技術を提供することにある。

本発明の一つの側面は記録素子基板にかかり、前記記録素子基板は、記録を行うための記録素子と、第１電圧を受ける第１電源ノードにドレイン端子が接続され、前記記録素子にソース端子及びバックゲート端子が接続されたＭＯＳトランジスタと、第２電圧を受ける第２電源ノードを含み、前記ＭＯＳトランジスタのゲート端子に前記第２電圧を供給するユニットと、を備え、前記ユニットは、前記電源ノードに前記第１電圧が供給されていない場合に、前記ゲート端子と前記ドレイン端子との間の電位差が前記第２電圧よりも小さくなるように前記ゲート端子及び前記ドレイン端子の少なくとも一方の電位を制御する制御部を含むことを特徴とする。

本発明によれば、駆動トランジスタにおいて絶縁破壊が生じる可能性を低減することができる。

記録装置の構成例を説明する図。 記録素子基板の一部および高耐圧トランジスタの構成例を説明する図。 記録トランジスタを制御するユニットの構成例を説明する図。 ユニットの構成例を説明する図。 記録素子基板の他の構成例を説明する図。 記録素子基板の他の構成例を説明する図。 ユニットの他の構成例を説明する図。 ユニットの他の構成例を説明する図。 記記録素子基板の他の構成例を説明する図。 ユニットの他の構成例を説明する図。

（記録装置の構成例）
図１を参照しながら、インクジェット方式の記録装置の構成例を述べる。記録装置は、例えば、記録機能のみを有するシングルファンクションプリンタでもよいし、記録機能、ＦＡＸ機能、スキャナ機能等の複数の機能を有するマルチファンクションプリンタでもよい。また、記録装置は、カラーフィルタ、電子デバイス、光学デバイス、微小構造物等を所定の記録方式で製造する製造装置をも含みうる。

図１の（Ａ）は、記録装置ＰＡの外観構成の一例を示す斜視図である。記録装置ＰＡは、インクを吐出して記録を行う記録ヘッド３をキャリッジ２に搭載し、キャリッジ２を矢印Ａ方向に往復移動させて記録を行う。記録装置ＰＡは、プリント用紙などの記録媒体Ｐを、給紙機構５を介して給紙し、記録位置まで搬送する。記録装置ＰＡは、その記録位置において記録ヘッド３から記録媒体Ｐにインクを吐出することにより記録を行う。

キャリッジ２には、記録ヘッド３の他、例えば、インクカートリッジ６が搭載される。インクカートリッジ６は、記録ヘッド３に供給するインクを貯留する。インクカートリッジ６は、キャリッジ２に対して着脱自在になっている。また、記録装置ＰＡは、カラー記録が可能である。そのため、キャリッジ２には、マゼンタ（Ｍ）、シアン（Ｃ）、イエロ（Ｙ）、ブラック（Ｋ）のインクをそれぞれ収容する４つのインクカートリッジが搭載されている。これら４つのインクカートリッジは、それぞれ独立して着脱可能である。

記録ヘッド３は、インクを吐出するためのインク吐出口（ノズル）を有し、また、ノズルに対応して設けられた電気熱変換体（ヒータ）を備える記録素子基板を具備する。ヒータには記録信号にしたがうパルス電圧が印加され、パルス電圧が印加されたヒータによる熱エネルギーによってインク内で気泡が生じ、当該ヒータに対応するノズルからインクが吐出される。

図１の（Ｂ）は、記録装置ＰＡのシステム構成を例示している。記録装置ＰＡは、インターフェース１７００、ＭＰＵ１７０１、ＲＯＭ１７０２、ＲＡＭ１７０３及びゲートアレイ１７０４を有する。インターフェース１７００には記録信号が入力される。ＲＯＭ１７０２は、ＭＰＵ１７０１が実行する制御プログラムを格納する。ＲＡＭ１７０３は、前述の記録信号や記録ヘッド１７０８に供給された記録データ等、各種データを保存する。ゲートアレイ１７０４は、記録ヘッド１７０８に対する記録データの供給制御を行い、また、インターフェース１７００、ＭＰＵ１７０１、ＲＡＭ１７０３の間のデータ転送の制御を行う。

また、記録装置ＰＡは、記録ヘッドドライバ１７０５、並びにモータドライバ１７０６及び１７０７、搬送モータ１７０９、キャリアモータ１７１０をさらに有する。記録ヘッドドライバ１７０５は記録ヘッド１７０８を駆動する。モータドライバ１７０６及び１７０７は搬送モータ１７０９及びキャリアモータ１７１０をそれぞれ駆動する。搬送モータ１７０９は記録媒体を搬送する。キャリアモータ１７１０は記録ヘッド１７０８を搬送する。

インターフェース１７００に記録信号が入力されると、この記録信号は、ゲートアレイ１７０４とＭＰＵ１７０１の間で所定の形式の記録データに変換されうる。この記録データにしたがって各機構が所望の動作を行い、このようにして上述の記録が為される。

（第１実施形態）
図２乃至４を参照しながら、第１実施形態の記録素子基板Ｉ１を説明する。図２（ａ）は、記録素子基板Ｉ１の回路構成例を示している。記録素子基板Ｉ１は、ヒータＲＨ１とＮＭＯＳトランジスタＤＭＮ１とユニット１０１とを備える。ヒータＲＨ１は記録を行うための記録素子であり、通電されることにより熱エネルギーを発生する。トランジスタＤＭＮ１は、ドレイン端子が、第１電圧ＶＨ（例えば２４〜３２［Ｖ］）を受ける電源ノードＮ_ＶＨに接続されており、ソース端子及びバックゲート端子が、ヒータＲＨ１に接続されている。トランジスタＤＭＮ１は、高耐圧トランジスタであるＤＭＯＳトランジスタの構造を採りうる。なお、本明細書において、特に断りがない限り、電圧は接地ノードの電位を基準としたときの電位差として定義される。接地ノードは、通常、電源の基準電位側の端子に接続されるノードである。

図２（ｂ）は、トランジスタＤＭＮ１に用いられるトランジスタの例として、Ｎチャネル型のＤＭＯＳトランジスタの構成例を示している。ここで例示されるＤＭＯＳトランジスタの構造は、公知の半導体製造プロセスを用いて形成されうる。Ｐ型半導体領域１１１を含む基板にＮ型半導体領域１１０が形成されており、Ｎ型半導体領域１１０の中にはＰ型半導体領域１０９が設けられている。Ｐ型半導体領域１０９の中には高濃度Ｐ型領域１０７ｂｇが設けられている。Ｐ型半導体領域１０９の中には高濃度Ｎ型領域１０８ｓが設けられている。Ｎ型半導体領域１１０の中のＰ型半導体領域１０９から離れた位置には高濃度Ｎ型領域１０８ｄが設けられている。基板上にはフィールド酸化膜１０６やゲート絶縁膜を含む絶縁膜が設けられている。また、Ｐ型半導体領域１０９とＮ型半導体領域１１０との境界を含む領域の上には、ゲート絶縁膜を介してゲート電極が設けられている。ゲート電極の一部は、フィールド酸化膜１０６の上に設けられている。端子１０２はソース端子に対応し、端子１０３はドレイン端子に対応し、端子１０４はゲート端子に対応し、端子１０５はバックゲート端子（バルク端子）に対応している。

この構成によると、トランジスタＤＭＮ１は、高耐圧トランジスタとして機能しうる。例えば、ドレイン端子に第１電圧ＶＨが印加され、ソース端子に０Ｖの電圧が印加された場合、Ｐ型半導体領域１０９と、高濃度Ｎ型領域１０８ｄおよびＮ型半導体領域１１０とが構成するＰＮ接合ダイオードに、逆バイアスが印加される。このとき、Ｎ型半導体領域１１０によって、ドレイン領域に対応するＮ型領域１０８ｄからチャネルの形成されるＰ型半導体領域１０９までの電界を緩和することができる。言い換えると、Ｐ型半導体領域１０９とＮ型半導体領域１１０との境界を含む領域の電位を０Ｖに近づけることができる。したがって、ゲート端子に０Ｖに近い電圧が供給されても、ゲート電極−チャネル間に過電圧が生じない。また、ゲート電極とドレイン領域に対応するＮ型領域１０８ｄとの間の絶縁は、フィールド酸化膜１０６によって高耐圧が得られる。また、この構成によると、例えば、ソース及びバックゲートと接地ノードとを電気的に分離することができ、ヒータＲＨにヒータ電流が流れると、ソースの電位が上がるため、ゲート−ソース間での絶縁破壊が防止されうる。

ユニット１０１は、トランジスタＤＭＮ１のゲート端子とドレイン端子とに接続されており、トランジスタＤＭＮ１を複数の動作モードで制御する。ユニット１０１は、トランジスタＤＭＮ１のドレイン端子に電圧ＶＨが適切に供給されている場合には第１モードで動作し、トランジスタＤＭＮ１を導通状態にする第２電圧ＶＨＴＭＨ（例えば２４〜３２［Ｖ］）をトランジスタＤＭＮ１のゲート端子に出力しうる。トランジスタＤＭＮ１を導通状態にすることが可能な第２電圧ＶＨＴＭＨは、トランジスタＤＭＮ１を制御する信号のＨｉレベル（以下、活性信号と呼ぶ）に対応する電圧である。また、ユニット１０１は、ドレイン端子に電圧ＶＨが適切に供給されていない場合には第２モードで動作し、ゲート端子とドレイン端子との間の電位差Ｖ_ＧＤを小さくする。より具体的に、本実施形態では、電位差Ｖ_ＧＤが第２電圧ＶＨＴＭＨよりも小さくなるように、ゲート端子の電位を制御する。

電圧ＶＨが供給されていない場合は、電源ノードＮ_ＶＨの電位やトランジスタＤＭＮ１のドレイン電位は不定状態になる。例えば、ドレイン電位が０［Ｖ］のときはチャネル電位も０［Ｖ］となる。一方、トランジスタＤＭＮ１のゲートには、電源ノードＮ_ＶＨの電位変動にかかわらず、又は電圧ＶＨが供給されていない場合でも、第２電圧ＶＨＴＭＨが供給されうる。その結果、ゲート−基板間に過電圧が生じ、絶縁破壊をもたらしうる。そこで、電圧ＶＨが供給されていない場合には、ユニット１０１が、上述の第２モードで動作してゲート端子の電位を制御し、ゲート端子とドレイン端子との間の電位差Ｖ_ＧＤを小さくすることによって、この絶縁破壊が生じる可能性を低減する。なお、ゲート端子とドレイン端子との間の電位差Ｖ_ＧＤを、第２電圧ＶＨＴＭＨよりわずかでも小さくすることで、絶縁破壊が生じる可能性を低減することができる。もちろん、ゲート端子とドレイン端子との間の電位差Ｖ_ＧＤを０Ｖにすることで、絶縁破壊が生じる可能性を大幅に低減することができる。

なお、電圧ＶＨが供給されていない場合、通常、これらの電位は基板を介して接地ノードの電位と等しくなりうるが、当該電位の不定状態を回避するため、例えば抵抗値の大きい抵抗素子を用いて電源ノードＮ_ＶＨをプルダウン固定してもよい。

図３は、ユニット１０１の回路構成例を示している。ユニット１０１は、検出部１１２と、電圧生成部１１３と、信号処理部１１４と、レベルシフタ１１５とを備えている。検出部１１２は、電圧ＶＨが印加されているか否かを検出し、電源ノードＮ_ＶＨの電位をモニタするモニタ部として機能する。電圧生成部１１３は、第３電圧ＶＨＴ（例えば２４〜３２［Ｖ］）を受け、検出部１１２の出力（即ち、モニタ結果）に基づいて当該電圧ＶＨＴを用いて電圧ＶＨＴＭＨを生成する。信号処理部１１４は、記録装置の本体からの画像信号や制御信号を処理する。信号処理部１１４には、ロジック用の電源電圧である電圧ＶＤＤ（例えば３．３［Ｖ］）が供給される。信号処理部１１４は、記録データに基づいて、各レベルシフタ１１５を介して各トランジスタＭＮに信号を出力し、これにより各ヒータＲＨが駆動される。レベルシフタ１１５は、電圧ＶＤＤ及びＶＨＴＭＨが供給されており、信号処理部１１４からの信号を、電圧ＶＤＤの電位レベルから電圧ＶＨＴＭＨの電位レベルにレベルシフトして出力する。

図４（ａ）は、検出部１１２の構成例を示している。検出部１１２は、例えばＮＭＯＳトランジスタＭＮ１と抵抗素子Ｒ１及びＲ２とを用いて構成されうる。トランジスタＭＮ１並びに抵抗素子Ｒ１及びＲ２は電源ノードＮ_ＶＨＴと接地ノードとの間に電流経路を形成するように配されており、トランジスタＭＮ１のゲートは電源ノードＮ_ＶＨに接続されている。この構成により、検出部１１２は、電源ノードＮ_ＶＨの電位に応じて、抵抗素子Ｒ１とＲ２との間のノードの電位を出力する。

図４（ｂ）は、電圧生成部１１３の構成例を示している。検出部１１２のＯＵＴノードが、電圧生成部１１３のＩＮノードと接続される。電圧生成部１１３は、抵抗素子Ｒ３〜Ｒ７と、ＮＭＯＳトランジスタＭＮ２と、ＰＭＯＳトランジスタＭＰ１とを用いて構成されうる。抵抗素子Ｒ３及びＲ４並びにトランジスタＭＮ２は、電源ノードＮ_ＶＨＴと接地ノードとの間に電流経路を形成するように配されている。トランジスタＭＰ１並びに抵抗素子Ｒ５及びＲ６は、電源ノードＮ_ＶＨＴと接地ノードとの間に電流経路を形成するように配されている。トランジスタＭＮ３及び抵抗素子Ｒ７は、電源ノードＮ_ＶＨＴと接地ノードとの間に電流経路を形成するように配されている。また、抵抗素子Ｒ３とＲ４との間のノードとトランジスタＭＰ１のゲートとは接続されている。抵抗素子Ｒ５とＲ６との間のノードとトランジスタＭＮ３のゲートとは接続されている。この構成により、電圧生成部１１３は、トランジスタＭＮ２のゲートの電位（即ち、検出部１１２からの出力）に応じて、トランジスタＭＮ３と抵抗素子Ｒ７との間のノードの電位を出力する。

以上の構成により、電圧ＶＨが供給されている場合は、電圧生成部１１３は、検出部１１２の出力を受けて電圧ＶＨＴＭＨを出力する。一方、電圧ＶＨが供給されていない場合は、トランジスタＭＮ１は非導通状態となり、検出部１１２の出力は０［Ｖ］となるため、電圧生成部１１３の出力は０［Ｖ］となる。なお、その結果、レベルシフタ１１５には電圧ＶＨＴＭＨが供給されないため、レベルシフタ１１５は休止状態となる。

図４（ｃ）は、レベルシフタ１１５の構成例を示している。レベルシフタ１１５は、インバータＩＮＶ１及びＩＮＶ２と、ＮＭＯＳトランジスタＭＮ４及びＭＮ５と、ＰＭＯＳトランジスタＭＰ２〜ＭＰ５とを用いて構成されうる。インバータＩＮＶ１は、信号処理部１１４からの出力を受け、インバータＩＮＶ２に出力する。ＮＭＯＳトランジスタＭＮ４及びＭＮ５並びにＰＭＯＳトランジスタＭＰ２〜ＭＰ５は、インバータＩＮＶ１及びＩＮＶ２の出力を受けて、信号処理部１１４からの信号について、電位レベルのレベルシフトを行う回路部を形成する。具体的には、トランジスタＭＰ５、ＭＰ２及びＭＮ４は電圧ＶＨＴＭＨの電源ノードＮ_{ＶＨＴＭＨ}と接地ノードとの間に電流経路を形成するように配されている。トランジスタＭＰ４、ＭＰ３及びＭＮ５は、電圧ＶＨＴＭＨの電源ノードＮ_{ＶＨＴＭＨ}と接地ノードとの間に電流経路を形成するように配されている。トランジスタＭＰ２及びＭＮ４のゲートはインバータＩＮＶ１の出力を受ける。トランジスタＭＰ３及びＭＮ５のゲートはインバータＩＮＶ２の出力を受ける。また、トランジスタＭＰ２とＭＮ４との間のノードは、トランジスタＭＰ４のゲートに接続される。トランジスタＭＰ３とＭＮ５との間のノードは、トランジスタＭＰ５のゲートに接続されている。

レベルシフタ１１５は、電圧ＶＨが供給されている場合は、電圧生成部１１３から電圧ＶＨＴＭＨが供給されるので動作状態になり、信号処理部１１４からの活性信号を、電圧ＶＤＤの電位レベルから電圧ＶＨＴＭＨの電位レベルにレベルシフトして出力する。即ち、レベルシフタ１１５を含むユニット１０１は、電圧ＶＨが供給されている場合には前述の第１モードで動作し、トランジスタＤＭＮ１を導通状態にする活性信号をゲート端子に出力しうる。また、レベルシフタ１１５は、信号処理部１１４からの信号に基づいて非活性信号（トランジスタＤＭＮ１を制御する信号のＬｏｗレベル）も出力しうる。即ち、ユニット１０１は、電圧ＶＨが供給されている場合には、第１モードの他、トランジスタＤＭＮ１を非導通状態にする非活性信号をゲート端子に出力する第３モードをさらに有しうる。

一方、電圧ＶＨが供給されていない場合は、レベルシフタ１１５は、電圧生成部１１３から電圧ＶＨＴＭＨが供給されないので休止状態であり、レベルシフトを行わず、その出力は０［Ｖ］である。その結果、トランジスタＤＭＮ１のゲート電位は０［Ｖ］になる。即ち、レベルシフタ１１５を含むユニット１０１は、トランジスタＤＭＮ１のゲート−ドレイン間の電位差Ｖ_ＧＤを、電圧ＶＨＴＭＨの電位レベルと接地レベルとの電位差よりも小さくする第２モードで動作する。

本実施形態によると、ヒータＲＨ１及びトランジスタＤＭＮ１に対して電圧ＶＨが供給されていない際のトランジスタＤＭＮ１の絶縁破壊を防止するのに有利である。具体的には、ユニット１０１は、電圧ＶＨが供給されていない場合には、トランジスタＤＭＮ１のゲート−ドレイン間の電位差Ｖ_ＧＤを、電圧ＶＨＴＭＨよりも小さくする。本実施形態では、ユニット１０１は、トランジスタＤＭＮ１のゲート電位をトレイン電位に近づけることで電位差Ｖ_ＧＤを小さくし、その結果、ゲート−基板間で過電圧が生じることによる絶縁破壊を防止する。

本実施形態では、検出部１１２が、トランジスタＤＭＮ１のゲート端子の電圧を制御する制御部として機能する。なお、上述では、ユニット１０１の構成要素として検出部１１２、電圧生成部１１３およびレベルシフタ１１５を例示したが、各々が同様の機能を有する構成を採ればよく、本発明はこれらの構成に限られるものではない。

（第２実施形態）
図５乃至７を参照しながら、第２実施形態の記録素子基板Ｉ２を説明する。上述の第１実施形態では、理解を容易にするために、ヒータＲＨ１及びトランジスタＤＭＮ１を１つずつ配した構成を例示したが、本発明はこの構成に限られるものではない。例えば、記録素子基板には複数のヒータと、それに対応する複数のトランジスタとが配されてもよい。また、記録素子基板Ｉ２は、２つのトランジスタを各ヒータに対応して設けている点で第１実施形態の記録素子基板Ｉ１と異なる。

図５は、記録素子基板Ｉ２の構成例を示している。記録素子基板Ｉ２は、複数のヒータＲＨ１ｋ（ＲＨ１１〜ＲＨ１ｍ）と、複数のＮＭＯＳトランジスタＤＭＮ１ｋ（ＤＭＮ１１〜ＤＭＮ１ｍ）と、複数のＮＭＯＳトランジスタＭＮ１ｋ（ＭＮ１１〜ＭＮ１ｍ）とを備える（ｋ＝１〜ｍ）。トランジスタＭＮ１ｋは、ヒータＲＨ１ｋを駆動するためのトランジスタであり、トランジスタＤＭＮ１ｋは、ヒータＲＨ１ｋに定電流を供給するためのトランジスタである。また、記録素子基板Ｉ２は、トランジスタＤＭＮ１ｋ及びＭＮ１ｋを制御するユニット１１６を有しており、ユニット１１６には電圧ＶＨおよびＶＨＴが供給される。ユニット１１６は、前述のユニット１０１に対応し、第１実施形態と同様に、電圧ＶＨが供給されていない場合に、各トランジスタＤＭＮ１ｋをゲート−ドレイン間の電位差Ｖ_ＧＤが小さくなるように制御する。

図６は、ユニット１１６の構成例をより具体的に示している。ユニット１１６は、前述の検出部１１２と、前述の信号処理部１１４と、各トランジスタＭＮ１ｋに対応して設けられた複数のレベルシフタ１１５と、第１の電圧生成部１１７と、第２電圧生成部１１８と、を有する。

電圧生成部１１７は、前述の電圧生成部１１３と同様の動作を行い、検知部１１２からの出力に基づいて、電圧ＶＨＴを用いて電圧ＶＨＴＭＨ（例えば２４〜３２［Ｖ］）を生成する。生成された電圧ＶＨＴＭＨは、電源ノードＮ_{ＶＨＴＭＨ}を介して各トランジスタＤＭＮ１ｋのゲートに供給される。これにより、各トランジスタＤＭＮ１ｋはソースフォロワ動作を行い、そのソース電位がゲート電位で定まるため、電圧ＶＨの電源ノードＮ_ＶＨで電位変動が生じた場合でもヒータＲＨ１ｋには定電流が供給されうる。

図７は、電圧生成部１１７の構成例を示している。電圧生成部１１７は、例えば、図３（ｂ）の電圧生成部１１３の構成に、ＮＭＯＳトランジスタＭＮ６をさらに用いて構成される。具体的には、トランジスタＭＮ６は、トランジスタＭＮ２と接地ノードとの間に配され、ゲートは電源ノードＮ_ＶＤＤに接続されている。

電圧生成部１１８は、電圧ＶＨＴの電源ノードＮ_ＶＨＴに接続されており、電圧ＶＨＴを用いて電圧ＶＨＴＭＬ（例えば３〜５［Ｖ］）を生成する。生成された電圧ＶＨＴＭＬは、電源ノードＮ_{ＶＨＴＭＬ}を介して各レベルシフタ１１５に供給される。これにより、各レベルシフタ１１５は、信号処理部１１４からの信号のレベルシフトを行う。信号処理部１１４は、記録データに基づいて、各レベルシフタ１１５を介して各トランジスタＭＮ１ｋに信号を出力し、これに応答して各ヒータＲＨ１ｋが駆動される。

上述の構成によると、電源ＶＨ及びＶＤＤが適切に供給されている場合には、電圧生成部１１７では、検出部１１２からの出力を受けてトランジスタＭＮ２が導通状態になり、また、トランジスタＭＮ６も導通状態になる。その結果、トランジスタＭＰ１及びトランジスタＭＮ３も導通状態になり、電圧ＶＨＴＭＨが生成される。

一方、電源ＶＨ及びＶＤＤの少なくとも一方が適切に供給されていない場合には、トランジスタＭＮ２又はＭＮ６が非導通状態になるため、トランジスタＭＰ１は、ゲート電位が電圧ＶＨＴと等しくなって非導通状態になる。その結果、トランジスタＭＮ３は、ゲート電位が接地ノードの電位と等しくなって非導通状態になり、電圧生成部１１７では電圧ＶＨＴＭＨは生成されず、その出力は０［Ｖ］となる。

以上、本実施形態によると、電圧生成部１１７は、電圧ＶＨ及びＶＤＤが供給されている場合には、各トランジスタＤＭＮ１ｋに電圧ＶＨＴＭＨの電位レベルの活性信号を供給する。その結果、ヒータＲＨ１ｋにはトランジスタＤＭＮ１ｋから定電流が供給される。

一方、電圧ＶＨ及びＶＤＤの少なくとも一方が供給されていない場合には、電圧生成部１１７は０［Ｖ］を出力する。その結果、各トランジスタＤＭＮ１ｋのゲート−ドレイン間の電位差Ｖ_ＧＤは、電圧ＶＨＴＭＨよりも小さくなる。よって、本実施形態によっても第１実施形態と同様の効果が得られる。また、この構成によると、トランジスタＭＮ２及びＭＮ６の少なくとも一方と、トランジスタＭＰ１と、トランジスタＭＮ３とは非導通状態になっており、電源ノードＮ_ＶＨＴと接地ノードとの間の電流経路が遮断されているため、消費電力の低減に有利である。また、電圧生成部１１７が０［Ｖ］を出力することによって各トランジスタＤＭＮ１ｋも非導通状態になるため、各ヒータＲＨ１ｋの誤動作やそれに伴うヒータ損傷も防止されうる。

本実施形態では、検出部１１２が、トランジスタＤＭＮ１のゲート端子の電圧を制御する制御部として機能する。なお、上述では、ユニット１１６の電圧生成部１１７の構成を例示したが、同様の機能を有する構成を採ればよく、本発明はこの構成に限られるものではない。

（第３実施形態）
図８を参照しながら、第３実施形態を説明する。第３実施形態は、図８（ａ）に例示されるように、ユニット１０１’において、検知部１１２の代わりにダイオードＤ１を用いる点で第１実施形態と異なる。ダイオードＤ１は、電源ノードＮ_ＶＨＴと電源ノードＮ_ＶＨとの間に、アノードがＮ_ＶＨＴ側でカソードがＮ_ＶＨ側になるように設けられる。ダイオードＤ１は、電源ノードＮ_ＶＨの電位が電源ノードＮ_ＶＨＴの電位よりも小さくなり、その電位差が例えば０．６［Ｖ］以上になると、電源ノードＮ_ＶＨＴから電源ノードＮ_ＶＨに電流が流れる。即ち、電圧ＶＨが供給されていない場合には、電源ノードＮ_ＶＨにはダイオードＤ１を介して電源ノードＮ_ＶＨＴから電圧が供給される。その結果、電源ノードＮ_ＶＨの電位が上がり、トランジスタＤＭＮ１のドレイン電位がゲート電位に近づいて、ゲート−ドレイン間の電位差Ｖ_ＧＤが小さくなる。

図８（ｂ）は、電圧生成部１１３’の構成例を示している。電圧生成部１１３’は、前述の図３（ｂ）の電圧生成部１１３の構成の一部を用いて構成されうる。具体的には、抵抗素子Ｒ５及びＲ６と、トランジスタＭＮ３及び抵抗素子Ｒ７とが、電源ノードＮ_ＶＨＴと接地ノードとの間に、それぞれ電流経路を形成するように配されうる。この構成によると、電圧ＶＨＴの抵抗素子Ｒ５及びＲ６による分圧電圧がトランジスタＭＮ３のゲートに入力され、当該分圧電圧に応じた電圧ＶＨＴＭＨが出力される。

本実施形態によると、電圧ＶＨが供給されていない場合でもヒータＲＨ１には電流が流れうる。しかし、ヒータＲＨ１に電流が流れることによってトランジスタＤＭＮ１のソース電位が上昇するため、ゲート−基板間で過電圧が生じることによる絶縁破壊が防止される。即ち、電圧ＶＨが供給されていない場合にトランジスタＤＭＮ１のドレイン電位がゲート電位に近づける本実施形態によっても、第１実施形態と同様の効果が得られる。

また、本実施形態によるトランジスタＤＭＮ１の制御方式を、第２実施形態の構成に適用することも可能である。例えば、図９に示される記録素子基板Ｉ３のように、検出部１１２及び電圧生成部１１７に代わって、ダイオードＤ１を用いてもよい。この構成によっても、電圧ＶＨが供給されていない場合には、トランジスタＤＭＮ１のドレイン電位がゲート電位に近づいて、ゲート−ドレイン間の電位差Ｖ_ＧＤが小さくなる。また、図９に示されるように、電圧生成部１１７は省略されてもよく、本構成では、電源ノードＮ_ＶＨＴが、トランジスタＤＭＮ１ｋのゲート端子に電圧ＶＨＴを供給する。

本実施形態では、ダイオードＤ１が、トランジスタＤＭＮ１のドレイン端子の電圧を制御する制御部として機能する。なお、本実施形態では、１つのダイオードＤ１を示したが、２以上のダイオードを設けた構成でもよく、チップレイアウトに応じてこれらのダイオードを分散して配置してもよい。また、電圧ＶＨＴの電源の負担を軽減するため、２以上のダイオードを直列に配置して、電源ノードＮ_ＶＨへの電圧の供給能力を抑えてもよい。また、電圧ＶＨと電圧ＶＨＴがほぼ等しい場合には、ダイオードＤ１は、電源ノードＮ_ＶＨＴと電源ノードＮ_ＶＨとの間に、カソードがＮ_ＶＨＴ側でアノードがＮ_ＶＨ側になるように設けられてもよい。このように接続することで、ダイオードＤ１の降伏電圧（例えば７Ｖ）を閾値として用いることができる。また、上述では、ダイオードＤ１を用いた構成を例示したが、同様の機能を有する構成を採ればよく、本発明はこの構成に限られるものではない。例えば、ダイオードＤ１の代わりにダイオード接続されたトランジスタ（接続トランジスタ）が用いられてもよい。この場合は、電源ノードＮ_ＶＨＴ−Ｎ_ＶＨ間の電位差が当該トランジスタの閾値電圧より大きくなったときに、電源ノードＮ_ＶＨに電源ノードＮ_ＶＨＴから電圧が供給される。

（第４実施形態）
図１０を参照しながら、第４実施形態の記録素子基板Ｉ４を説明する。図１０（ａ）は、記録素子基板Ｉ４の構成例を示している。本実施形態は、ユニット１０１Ａの構成が第１および第３実施形態と異なっており、検出部１１２’を用いて電源ノードＮ_ＶＨの電位に基づいてＮＭＯＳトランジスタＭＮ７を制御する点で異なる。具体的には、トランジスタＭＮ７は、電源ノードＮ_ＶＨと電源ノードＮ_ＶＨＴとの間に電流経路を形成するように配されており、トランジスタＭＮ７のゲートは検出部１１２’の出力を受ける。検出部１１２’は、電圧ＶＨが供給されていない場合にトランジスタＭＮ７を導通状態にするように構成されればよい。なお、ここでは、理解を容易にするため、ヒータＲＨ１ｋ並びにトランジスタＤＭＮ１ｋ及びＭＮ１ｋを１つずつ示したが、これらの数量は本実施形態に限られるものではない。

図１０（ｂ）は、検出部１１２’の構成例を示している。検出部１１２’は、例えば抵抗素子Ｒ１およびトランジスタＭＮ８を用いて構成されうる。この構成によると、電圧ＶＨが供給されている場合には抵抗素子Ｒ１とトランジスタＭＮ８とによる分圧電圧が検出部１１２’から出力される。抵抗素子Ｒ１及びトランジスタＭＮ８は、当該分圧電圧によってトランジスタＭＮ７が非導通状態になるように設計されればよく、例えば当該分圧電圧が、ほぼ０［Ｖ］になるように設計されればよい。

一方、電圧ＶＨが供給されていない場合には、検出部１１２’の出力は電源ノードＮ_ＶＨＴの電位に等しくなり、それによってトランジスタＭＮ７は導通状態になる。これにより、電源ノードＮ_ＶＨと電源ノードＮ_ＶＨＴとは電気的に接続され、電源ノードＮ_ＶＨにはトランジスタＭＮ７を介して電源ノードＮ_ＶＨＴから電圧が供給される。その結果、電源ノードＮ_ＶＨの電位が上がり、トランジスタＤＭＮ１のドレイン電位がゲート電位に近づいて、ゲート−ドレイン間の電位差Ｖ_ＧＤが小さくなる。

なお、トランジスタＭＮ７及びＭＮ８には、電圧ＶＨ及びＶＨＴないしそれに近い電圧が印加されうるため、前述の高耐圧トランジスタを用いるとよい。その他の構成要素については、前述の各実施形態と同様であるため説明を省略する。

以上、本実施形態によっても第３実施形態と同様の効果が得られ、電圧ＶＨが供給されていない際のトランジスタＤＭＮ１ｋの絶縁破壊を防止するのに有利である。

以上の４つの実施形態を述べたが、本発明はこれらに限られるものではなく、目的、状態、用途及び機能その他の仕様に応じて、適宜、変更が可能であり、他の実施形態によっても為されうる。例えば、以上の各実施形態では、記録素子としてヒータ（電気熱変換体）を用いた構成が示されたが、圧電素子を用いた記録方式その他の公知の記録方式が採られてもよい。また、例えば、各パラメータ（電圧の値など）は、仕様・用途に応じて変更されうるし、当該変更に伴って、各ユニットは各々が適切に動作するように変更されうる。

Claims (14)

1. 記録を行うための記録素子と、
   第１電圧を受ける第１電源ノードにドレイン端子が接続され、前記記録素子にソース端子及びバックゲート端子が接続されたＭＯＳトランジスタと、
   第２電圧を受ける第２電源ノードを含み、前記ＭＯＳトランジスタのゲート端子に前記第２電圧を供給するユニットと、を備え、
   前記ユニットは、前記第１電源ノードに前記第１電圧が供給されていない場合に、前記ゲート端子と前記ドレイン端子との間の電位差が前記第２電圧よりも小さくなるように前記ゲート端子及び前記ドレイン端子の少なくとも一方の電位を制御する制御部を含む
   ことを特徴とする記録素子基板。
2. 前記ユニットは、
   前記第２電源ノードに接続され、前記ＭＯＳトランジスタのゲート端子に前記第２電圧の信号を出力するレベルシフタと、
   第３電圧を受ける第３電源ノードと、
   前記第３電圧を用いて、前記第２電源ノードに供給するための前記第２電圧を生成する電圧生成部と、をさらに含み、
   前記制御部は、前記第１電源ノードに前記第１電圧が供給されていない場合に、前記電圧生成部を休止状態に制御する
   ことを特徴とする請求項１に記載の記録素子基板。
3. 前記制御部は、Ｎチャネル型のトランジスタと、抵抗素子とを含み、
   前記Ｎチャネル型のトランジスタのドレイン端子は、前記第３電源ノードに接続され、 前記Ｎチャネル型のトランジスタのゲート端子は、前記第１電源ノードに接続され、
   前記抵抗素子は、前記Ｎチャネル型のトランジスタのソース端子と接地ノードとの間に配される
   ことを特徴とする請求項２に記載の記録素子基板。
4. 前記制御部は、前記第１電源ノードと前記第２電源ノードとを接続するダイオードを含む
   ことを特徴とする請求項１に記載の記録素子基板。
5. 前記第２電源ノードが前記ＭＯＳトランジスタのゲート端子に接続される
   ことを特徴とする請求項４に記載の記録素子基板。
6. 前記ユニットは、
   前記第２電源ノードに接続され、前記ＭＯＳトランジスタのゲート端子に前記第２電圧の信号を出力するレベルシフタと、
   第３電圧を受ける第３電源ノードと、
   前記第３電圧を用いて、前記第２電源ノードへ供給するための前記第２電圧を生成する電圧生成部と、をさらに含み、
   前記制御部は、前記第１電源ノードと前記第３電源ノードとを接続するダイオードを含む、
   ことを特徴とする請求項１に記載の記録素子基板。
7. 前記ユニットは、前記第１電源ノードと前記第２電源ノードとを接続する接続トランジスタを含み、
   前記制御部は、前記第１電圧が供給されていない場合に、前記接続トランジスタを非導通状態に制御する
   ことを特徴とする請求項１に記載の記録素子基板。
8. 前記制御部は、Ｎチャネル型のトランジスタと、抵抗素子とを含み、
   前記Ｎチャネル型のトランジスタのソース端子は、接地ノードに接続され、
   前記Ｎチャネル型のトランジスタのゲート端子は、前記第１電源ノードに接続され、
   前記抵抗素子は、前記Ｎチャネル型のトランジスタのドレイン端子と前記第２電源ノードとの間に配される
   ことを特徴とする請求項７に記載の記録素子基板。
9. 前記ＭＯＳトランジスタはソースフォロワとして動作する
   ことを特徴とする請求項１乃至８のいずれか１項に記載の記録素子基板。
10. 前記記録素子にドレイン端子が接続され、接地ノードにソース端子が接続された第２のＭＯＳトランジスタをさらに有する
    ことを特徴とする請求項１乃至９のいずれか１項に記載の記録素子基板。
11. 前記ユニットは、前記第１電圧が供給されている場合に、前記ＭＯＳトランジスタを非導通状態にする非活性信号を、前記ＭＯＳトランジスタのゲート端子に出力する
    ことを特徴とする請求項１乃至９のいずれか１項に記載の記録素子基板。
12. 前記ＭＯＳトランジスタはＤＭＯＳトランジスタで構成されている
    ことを特徴とする請求項１乃至１１のいずれか１項に記載の記録素子基板。
13. 請求項１乃至１２のいずれか１項に記載の記録素子基板と、
    前記記録素子に対応して設けられ、前記記録素子に電流が流れたことに応答してインクを吐出するインク吐出口と、を備える
    ことを特徴とする記録ヘッド。
14. 請求項１３に記載の記録ヘッドと、
    前記記録ヘッドを駆動する記録ヘッドドライバと、を備える
    ことを特徴とする記録装置。

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