JP2015012706A - Driving circuit for transistor, semiconductor breaker using the same, and method for controlling cut-off of the same - Google Patents
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Description
本発明は、トランジスタの駆動回路及びそれを用いた半導体遮断器並びにその遮断制御方法に関し、より詳細には、過電流を短時間に限流するとともに、スナバ回路を使わずトランジスタの遮断時に発生する過電圧を設定値以下に抑制することができるトランジスタの駆動回路及び半導体遮断器並びにその遮断制御方法に関する。 The present invention relates to a transistor drive circuit, a semiconductor circuit breaker using the same, and a circuit breaker control method thereof. More specifically, the present invention limits overcurrent in a short time and occurs when a transistor is cut off without using a snubber circuit. The present invention relates to a transistor drive circuit, a semiconductor circuit breaker, and a circuit breakage control method that can suppress an overvoltage to a set value or less.
近年、電源側から直流給電で負荷に電力供給を行う開発がなされている。交流−直流変換、直流−交流変換の回数を減らし、その変換での損失をなくす試みであるが、直流給電では、負荷側に短絡事故、地絡などが発生し過電流が生じた場合の回路の遮断方法に、交流の場合とは異なる遮断方法が必要となる。遮断素子となる半導体として、絶縁ゲート型電界効果トランジスタ(MOSFET)、バイポーラトランジスタなどを利用する方式が検討されているが、直流が流れている状態で回路を遮断、開放すると、回路上の回路インダクタンスにより半導体素子のドレインやコレクタに高起電圧の発生や発振が発生し、素子を破壊する可能性や、発振の収束に長い時間を要する可能性などの問題がある。 In recent years, development has been made to supply power to a load by DC power supply from the power source side. Although it is an attempt to reduce the number of AC-DC conversion and DC-AC conversion and eliminate the loss in the conversion, the circuit in case of overcurrent due to short circuit accident, ground fault, etc. on the load side in DC power supply Therefore, a different blocking method from that for AC is required. A method using an insulated gate field effect transistor (MOSFET), a bipolar transistor, or the like as a semiconductor serving as a shut-off element has been studied. However, if a circuit is shut off and opened in a state where a direct current flows, circuit inductance on the circuit As a result, there are problems such as generation of high electromotive voltage and oscillation at the drain and collector of the semiconductor element, destruction of the element, and long time for convergence of oscillation.
また、回路インダクタンスに蓄えられたエネルギーをどこかで消費する必要があるが、通常は各種のスナバ回路が用いられ、大電流を扱う場合にはスナバ回路に使う素子が大型化する。遮断装置としては、他にヒューズや遮断ブレーカ(MCCB)があるが、短絡時の遮断時間がミリ秒のオーダーと長い。半導体遮断器では、この速度が数10マイクロ秒と期待されている。また、再利用性の点でヒューズは交換が必要であり、遮断ブレーカ(MCCB)も繰り返し利用で接点抵抗の劣化の課題があり、半導体遮断器はこの繰り返し利用性でも優れている。 In addition, it is necessary to consume energy stored in the circuit inductance somewhere. Usually, various types of snubber circuits are used. When a large current is handled, the elements used for the snubber circuits are enlarged. Other breaker devices include fuses and breaker breakers (MCCB), but the break time during a short circuit is as long as milliseconds. In a semiconductor circuit breaker, this speed is expected to be several tens of microseconds. Further, the fuse needs to be replaced in terms of reusability, and the breaker (MCCB) also has a problem of deterioration of contact resistance due to repeated use. The semiconductor breaker is also excellent in this repeated use.
なお、スナバ回路(Snubber circuit)とは、電気回路中にあってスイッチの遮断時に生じる過渡的な高電圧を吸収する保護回路のことで、回路の電流を突然遮断すると回路インダクタンスによって電圧が急上昇するが、スナバ回路がこのスパイク状の高電圧を抑制することで、スイッチ自身や周囲の電子部品の損傷を防ぎ電磁ノイズを最小化するという機能を有する。 A snubber circuit is a protection circuit that absorbs a transient high voltage that occurs in an electric circuit when a switch is cut off. When a circuit current is suddenly cut off, the voltage suddenly rises due to circuit inductance. However, the snubber circuit suppresses this spike-like high voltage, thereby preventing damage to the switch itself and surrounding electronic parts and minimizing electromagnetic noise.
例えば、特許文献1には、半導体スイッチを用い、スナバ回路を用いないスナバレス構成の半導体遮断器が開示されている。半導体スイッチとして、絶縁ゲート型電界効果トランジスタ(MOSFET)を用いている。
図14は、特許文献1に記載されている直流電流遮断装置のブロック構成図である。従来の直流電流遮断装置は、スイッチ部12と並列に抵抗Rと容量Cを直列にしたRCスナバ回路を設けている(特許文献1の図12参照)。この特許文献1に記載の直流電流遮断装置10は、給電線17上に短絡事故により過電流が流れると、電流検出部11により検出され、制御回路13の過電流判定部14により過電流発生と認識され、スイッチ駆動部15からスイッチ部12のトランジスタのゲートにスイッチをオン状態からオフ状態に遷移させるためのゲート制御電圧が供給される。このゲート制御電圧は、ゆっくりと徐々に下げられるが、任意波形発生部16により事前に設定される様々なゲート電圧降下の波形パターンが使われる。
For example,
FIG. 14 is a block configuration diagram of the DC current interrupting device described in
また、例えば、特許文献2では、半導体スイッチとして静電誘導トランジスタ(SIT)を用いている。静電誘導トランジスタは、接合型電界効果トランジスタ(JFET)の一種であり、ゲート電圧によりpn接合部の空乏層幅を制御し、電導チャンネルをオン、オフするものである。
図15は、特許文献2に記載されている半導体遮断装置のブロック構成図である。その動作は、上述した特許文献1と類似のものになっている。この半導体遮断器21は、電流センサ32と電流計測部33で電流値を記憶部54に蓄積し、この情報をもとに制御部52は過電流の発生を判断する。また、制御部52は電流値情報と入力インターフェース35を介して外部から設定記憶部53に設定された波形制御パラメータとから半導体部31のゲート信号の制御を決定する。なお、符号22は電源装置、23は負荷装置、34はトランジスタ駆動回路、41,42は直流出力線、43,44は直流入力線、51はドライブ部を示している。
For example, in
FIG. 15 is a block configuration diagram of the semiconductor interrupting device described in
図16は、図15における半導体遮断装置の遮断動作を説明するための回路モデル図である。図17は、図16における遮断動作時の各部の電圧と電流の時間変化を示す図である。時間t2で過電流が検出され、それ以降のゲート制御電圧の制御波形と回路のドレイン電流、ドレイン・ソース電圧などが示されている。
トランジスタがオン状態となるゲート電圧を電圧V1、オフ状態となるゲート電圧を電圧V2とし、それぞれ0V、−20Vとなっている。過電流を検出してから、時刻t3でゲート電圧Vgsを電圧V5に下げ、一定時間後に電圧V3に上昇させ、T1の時間をかけて電圧V4まで下げる。時刻t6でオフ電圧V2とする。この間にドレイン電圧Vdは急速に上昇し、徐々に電源電圧に収束している。
FIG. 16 is a circuit model diagram for explaining the shut-off operation of the semiconductor shut-off device in FIG. FIG. 17 is a diagram showing temporal changes in voltage and current of each part during the shut-off operation in FIG. An overcurrent is detected at time t2, and the subsequent control waveform of the gate control voltage, the drain current of the circuit, the drain-source voltage, and the like are shown.
A gate voltage at which the transistor is turned on is a voltage V1, and a gate voltage at which the transistor is turned off is a voltage V2, which are 0V and -20V, respectively. After detecting the overcurrent, the gate voltage Vgs is lowered to the voltage V5 at time t3, is raised to the voltage V3 after a certain time, and is lowered to the voltage V4 over the time T1. The off voltage V2 is set at time t6. During this time, the drain voltage Vd rises rapidly and gradually converges to the power supply voltage.
上述した特許文献2では、半導体スイッチとして静電誘導トランジスタを用いているため、絶縁ゲート型電界効果トランジスタ(MOSFET)の場合と異なりスイッチのオン抵抗値を制御するためのゲート電圧Vgsの制御電圧幅が広くとれ、遮断特性もよく、数10マイクロ秒で遮断が終了している。
図18(a),(b)は、非特許文献1に記載されている電圧Va,Vbの決定法に関する説明図で、図19は、電圧Va,Vbの決定法を用いた場合の複数サンプルでの結果を表に示した図である。
In
FIGS. 18A and 18B are explanatory diagrams regarding the determination method of the voltages Va and Vb described in
電圧V3=Vaは、トランジスタのオン状態と中間状態の境のゲート電圧、電圧V4=Vbは中間状態とオフ電圧の境の電圧である。この電圧V3と電圧V4を決定するために三角波のゲート波形を図16のトランジスタにかけ、トランジスタがオフ状態から電流が流れだす電圧をV4とし、オン状態からゲート電圧を下げていき電流が減少し始まる電圧をV3と決めることを提案している。上述したように、図19は、複数のサンプルに対し、この決め方の電圧V3、電圧V4で駆動したときのドレイン電圧Vdのピーク電圧値(over voltage)を示しており、特性の異なるサンプルに対して過電圧の抑制ができたと述べられている。 The voltage V3 = Va is the gate voltage between the on state and the intermediate state of the transistor, and the voltage V4 = Vb is the voltage between the intermediate state and the off voltage. In order to determine the voltage V3 and the voltage V4, a triangular wave gate waveform is applied to the transistor of FIG. 16, and the voltage at which the current starts flowing from the off state is V4. The gate voltage is lowered from the on state and the current starts to decrease. It is proposed to determine the voltage as V3. As described above, FIG. 19 shows the peak voltage value (over voltage) of the drain voltage Vd when driven by the voltage V3 and the voltage V4 of this determination for a plurality of samples. It was stated that overvoltage could be suppressed.
上述したように、特許文献1では、半導体スイッチとして絶縁ゲート型電界効果トランジスタ(MOSFET)を用いている。この絶縁ゲート型電界効果トランジスタ(MOSFET)では、ゲート電圧Vgsが閾値Vthの前後で急速にオンとオフの状態が切り替わり、トランジスタのオン抵抗値は小さい状態と非常に大きな値の間を遷移する。
この特許文献1の遮断回路は、スナバレスにするために、このスイッチがオン状態からオフ状態に遷移するときの導通抵抗で電流を消費させるが、このためには、回路インダクタンスに蓄えられたエネルギーに応じて消費時間を十分にかせぐ必要があり、ゲート制御電圧はゆっくりと徐々に下げる必要がある。また、特許文献1では、ミリ秒のオーダーのゲート制御時間を考えており、従来のヒューズや遮断ブレーカ(MCCB)と同等の遮断応答時間となり、半導体遮断器として期待される数10マイクロ秒の遮断応答は難しい。
As described above, in
In order to make the interruption circuit of this
そのため、ゲート電圧Vgsを閾値Vth付近に精度よく保ち、徐々に電圧を下げられれば応答時間を早くできる可能性があるが、半導体トランジスタではよく知られているように閾値Vthは素子毎にばらつき、ゲート電圧Vgsを一定に設定しても素子毎に特性が大きく変わってしまう。このため、素子が変わっても特性が安定するような、閾値ばらつきの対策が必要となる。 Therefore, there is a possibility that the response time can be shortened if the gate voltage Vgs is kept accurately in the vicinity of the threshold value Vth and the voltage is gradually lowered. However, as is well known in semiconductor transistors, the threshold value Vth varies from element to element. Even if the gate voltage Vgs is set to be constant, the characteristics are greatly changed for each element. For this reason, it is necessary to take measures against threshold variation so that the characteristics are stable even if the element changes.
また、上述した特許文献2では、静電誘導トランジスタのノーマリオン特性を利用したゲート電圧制御により高速な遮断特性が実現されることが記載されているが、上述したゲート電圧制御において、ゲート電圧V3、ゲート電圧V4、ゲート電圧V5、T1時間などを素子特性との関係でどのように決めるか、その情報が開示されていない。
つまり、ゲート電圧V3がオフ電位に近い場合は、急速にトランジスタがオフされるためドレイン電圧は急速に上昇し高い起電圧が発生し、素子を破壊する可能性がある。
Further, in
That is, when the gate voltage V3 is close to the off potential, the transistor is turned off rapidly, so that the drain voltage rises rapidly and a high electromotive voltage is generated, which may destroy the element.
ゲート電圧V3がオン電位に近い場合は、電流値の減少が小さくドレイン電圧は電源電圧以下になる可能性があり、結局、遮断までの時間が長くなる。
ドレイン電圧の許容される上昇値は、トランジスタの耐圧やトランジスタが接続された回路システムの特性に依存し、システム的に規定される。この規定された上限の起電圧値を起電圧上限値と定義する。また、過電流を検出して遮断動作に入るときの過電流値も、大きく成り過ぎるとトランジスタの破壊につながり、更にトランジスタが接続された回路システムに影響を与えるのでシステム的に規定される。この規定された上限の過電流値を過電流閾値と定義する。
When the gate voltage V3 is close to the on-potential, the current value decreases little and the drain voltage may be lower than the power supply voltage.
The allowable increase value of the drain voltage depends on the breakdown voltage of the transistor and the characteristics of the circuit system to which the transistor is connected, and is specified systematically. This defined upper limit electromotive voltage value is defined as an electromotive voltage upper limit value. Further, the overcurrent value when the overcurrent is detected to enter the shut-off operation is regulated systematically because if it becomes too large, the transistor is destroyed and further the circuit system to which the transistor is connected is affected. This defined upper limit overcurrent value is defined as an overcurrent threshold.
また、非特許文献1では、上述した特許文献2で開示されていなかった電圧V3,電圧V4の設定法が提案され、その設定法で駆動した場合に起電圧の抑制ができるとされているが、起電圧を一定の設定電圧以下に制御するゲート電圧の設定法にはなっていない。また、遮断時間の設定法も開示されていない。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、トランジスタの遮断時に発生する過電圧を一定の設定起電圧以下に抑制し、高速に過電流を遮断し、素子の特性ばらつきにも対応できるトランジスタの駆動回路及び半導体遮断器並びにその遮断制御方法を提供することにある。
The present invention has been made in view of such a problem, and an object of the present invention is to suppress an overvoltage generated when a transistor is shut down to a predetermined set electromotive voltage or less, and to shut off the overcurrent at high speed. It is an object of the present invention to provide a transistor drive circuit, a semiconductor circuit breaker, and a circuit breakage control method thereof that can cope with variations in characteristics of the transistor.
本発明は、このような目的を達成するためになされたもので、請求項1に記載の発明は、トランジスタ(66)のソース側の電流を検出する電流検出部(67)と、前記トランジスタ(66)の電流−電圧特性に基づいて導出される第1のゲート制御電圧値(V1)及び第2のゲート制御電圧値(V2)が記憶される制御電圧記憶部(70)と、前記トランジスタ(66)のゲート電圧値(Vgs)を前記第1のゲート制御電圧値(V1)から前記第2のゲート制御電圧値(V2)に遷移させるまでの時間である基準遷移時間値(Tf)を記憶する遷移時間記憶部(71)と、前記電流検出部(67)の出力と前記第1のゲート制御電圧値(V1)と前記第2のゲート制御電圧値(V2)及び前記基準遷移時間値(Tf)とに基づいて前記トランジスタ(66)の動作を制御するゲート制御部(69)とを備えていることを特徴とするトランジスタの駆動回路である。(図1乃至図3,図5;実施例1,3,5)
The present invention has been made to achieve such an object. The invention according to
また、請求項2に記載の発明は、請求項1に記載の発明において、前記制御電圧記憶部(70)の前記第1のゲート制御電圧値(V1)が、前記トランジスタ(66)の電流−電圧特性に関連し、ドレイン電圧(Vds)が直流電源電圧(Vdd)で、ドレイン電流(Id)が過電流閾値(Iov)であることより決定される第1のゲート電圧値(V1a)か、前記ドレイン電圧(Vds)が起電圧上限値(Vdmax)で、前記ドレイン電流(Id)が過電流閾値(Iov)であることより決定される前記第2のゲート電圧値(V1b)か、前記第2のゲート電圧値(V1b)より大きく、前記第1のゲート電圧値(V1a)以下であるゲート電圧値(Vgs)かのいずれかであることを特徴とする。(図7) According to a second aspect of the present invention, in the first aspect of the present invention, the first gate control voltage value (V1) of the control voltage storage unit (70) is equal to the current − of the transistor (66). In relation to the voltage characteristics, the drain voltage (Vds) is a direct-current power supply voltage (Vdd) and the drain current (Id) is a first gate voltage value (V1a) determined by an overcurrent threshold (Iov). The drain voltage (Vds) is an electromotive voltage upper limit (Vdmax) and the drain current (Id) is an overcurrent threshold (Iov), which is determined by the second gate voltage value (V1b), The gate voltage value (Vgs) is greater than a gate voltage value (V1b) of 2 and less than or equal to the first gate voltage value (V1a). (Fig. 7)
また、請求項3に記載の発明は、請求項1又は2に記載の発明において、前記制御電圧記憶部(70)の前記第2のゲート制御電圧値(V2)が、前記トランジスタ(66)の電流−電圧特性に関連し、前記ドレイン電圧(Vds)が前記電源電圧(Vdd)で、前記ドレイン電流(Id)がゼロであることより決定される第3のゲート電圧値(V2b)か、前記ドレイン電圧(Vds)が起電圧上限値(Vdmax)で、前記ドレイン電流(Id)がゼロであることより決定される第4のゲート電圧値(V2a)か、前記第4のゲート電圧値(V2a)より大きく、前記第3のゲート電圧値(V2b)以下であるゲート電圧値(Vgs)かのいずれかであることを特徴とする。(図7) According to a third aspect of the present invention, in the first or second aspect of the present invention, the second gate control voltage value (V2) of the control voltage storage unit (70) is equal to that of the transistor (66). In relation to the current-voltage characteristics, the drain voltage (Vds) is the power supply voltage (Vdd) and the drain current (Id) is determined to be a third gate voltage value (V2b), The drain voltage (Vds) is an electromotive voltage upper limit value (Vdmax) and the drain current (Id) is zero, or the fourth gate voltage value (V2a) or the fourth gate voltage value (V2a). ), And any one of the gate voltage values (Vgs) which is not more than the third gate voltage value (V2b). (Fig. 7)
また、請求項4に記載の発明は、請求項1,2又は3に記載の発明において、前記トランジスタ(66)のドレイン側に直流電源(92)と回路インダクタンス(L)とを備え、さらに、前記回路インダクタンス(L)と前記過電流閾値(Iov)と前記起電圧上限値(Vdmax)と前記直流電源電圧(Vdd)により、前記基準遷移時間値(Tf)を計算する遷移時間演算部(73)を備えていることを特徴とする。(図2,図5)
また、請求項5に記載の発明は、請求項4に記載の発明において、前記基準遷移時間値Tfが、Tf=L×Iov/(Vdmax−Vdd)の関係式により計算される値であることを特徴とする。
According to a fourth aspect of the present invention, in the first, second, or third aspect of the invention, the transistor (66) includes a DC power source (92) and a circuit inductance (L) on the drain side, and A transition time calculation unit (73) that calculates the reference transition time value (Tf) from the circuit inductance (L), the overcurrent threshold value (Iov), the electromotive voltage upper limit value (Vdmax), and the DC power supply voltage (Vdd). ). (Fig. 2, Fig. 5)
In the invention described in
また、請求項6に記載の発明は、請求項1乃至5のいずれかに記載の発明において、前記ゲート制御部(69)が、前記トランジスタ(66)の前記ゲート電圧値(Vgs)を前記第1のゲート制御電圧値(V1)から前記第2のゲート制御電圧値(V2)に降圧する変化時間を、前記基準遷移時間(Tf)に基づいて決定することを特徴とする。
また、請求項7に記載の発明は、請求項6に記載の発明において、前記ゲート制御部(69)が、前記トランジスタ(66)のゲート電圧値(Vgs)を前記第1のゲート制御電圧値(V1)から前記第2のゲート制御電圧値(V2)に降圧する変化時間を、前記基準遷移時間(Tf)より長くなるように制御することを特徴とする。
The invention according to
According to a seventh aspect of the present invention, in the sixth aspect of the present invention, the gate control unit (69) sets the gate voltage value (Vgs) of the transistor (66) to the first gate control voltage value. It is characterized in that the change time for stepping down from (V1) to the second gate control voltage value (V2) is controlled to be longer than the reference transition time (Tf).
また、請求項8に記載の発明は、請求項6又は7に記載の発明において、前記ゲート制御部(69)が、前記トランジスタ(66)のゲート電圧値(Vgs)を前記第1のゲート制御電圧値(V1)から前記第2のゲート制御電圧値(V2)に経過時間に沿って線形に降圧することを特徴とする。
また、請求項9に記載の発明は、請求項6又は7に記載の発明において、前記ゲート制御部(69)が、前記トランジスタ(66)のゲート電圧値(Vgs)を前記第1のゲート制御電圧値(V1)から前記第2のゲート制御電圧値(V2)に降圧するとき、前記ドレイン電圧値(Vds)を前記起電圧上限値(Vdmax)に一致するように制御することを特徴とする。
The invention according to
The invention according to claim 9 is the invention according to
また、請求項10に記載の発明は、請求項9に記載の発明において、前記ドレイン電圧値(Vds)を検出する電圧検出部(74)を備え、前記ゲート制御部(69)が、前記トランジスタ(66)のゲート電圧値(Vgs)を前記第1のゲート制御電圧値(V1)から前記第2のゲート制御電圧値(V2)に降圧するとき、前記ドレイン電圧値(Vds)を前記起電圧上限値(Vdmax)に一致するように制御することを特徴とする。(図3;実施例5)
The invention according to
また、請求項11に記載の発明は、請求項6又は7に記載の発明において、前記ゲート制御部(69)が、前記制御電圧記憶部(70)及び前記遷移時間記憶部(71)に接続される線形ゲート電圧生成部(81)と、該線形ゲート電圧生成部(81)から出力されるゲート信号に基づいて前記トランジスタ(66)のゲート信号を補正するゲート電圧補正部(82)とを備えていることを特徴とする。(図4)
また、請求項12に記載の発明は、請求項6又は7に記載の発明において、前記ゲート制御部(69)が、前記トランジスタ(66)のゲート電圧値(Vgs)を前記第1のゲート制御電圧値(V1)から前記第2のゲート制御電圧値(V2)に降圧するとき、前記ドレイン電流(Ids)を線形に減少するように制御することを特徴とする。
The invention according to
According to a twelfth aspect of the invention, in the invention of the sixth or seventh aspect, the gate controller (69) sets the gate voltage value (Vgs) of the transistor (66) to the first gate control. When the voltage is lowered from the voltage value (V1) to the second gate control voltage value (V2), the drain current (Ids) is controlled to decrease linearly.
また、請求項13に記載の発明は、請求項12に記載の発明において、前記ゲート制御部(69)が、前記トランジスタ(66)のゲート電圧値(Vgs)を前記第1のゲート制御電圧値(V1)から前記第2のゲート制御電圧値(V2)に降圧するとき、前記電流検出部(67)の電流値を用いて前記ドレイン電流(Ids)を線形に減少するように制御することを特徴とする。 According to a thirteenth aspect of the present invention, in the twelfth aspect of the present invention, the gate control unit (69) sets the gate voltage value (Vgs) of the transistor (66) to the first gate control voltage value. When the voltage is stepped down from (V1) to the second gate control voltage value (V2), the drain current (Ids) is controlled to decrease linearly using the current value of the current detection unit (67). Features.
また、請求項14に記載の発明は、請求項6又は7に記載の発明において、前記ゲート制御部(69)が、前記トランジスタ(66)のゲート電圧値(Vgs)を前記第1のゲート制御電圧値(V1)から前記第2のゲート制御電圧値(V2)に降圧するとき、前記ゲート電圧値(Vgs)を時間に線形に降圧する場合のゲート電圧値(Vgs)と、前記ドレイン電圧値(Vds)が前記起電圧上限値(Vdmax)に一致するように制御する場合のゲート電圧値(Vgs)との中間の領域のゲート電圧値(Vgs)をとるように制御することを特徴とする。
The invention according to
また、請求項15に記載の発明は、請求項1乃至14のいずれかに記載の発明において、前記トランジスタ(66)が、接合型電界効果トランジスタで、該接合型電界効果トランジスタが、シリコン,シリコンカーバイド又はガリウムナイトライドを半導体材料として形成されていることを特徴とする。
また、請求項16に記載の発明は、請求項15に記載の発明において、前記接合型電界効果トランジスタが、ノーマリオン型の接合型電界効果トランジスタであることを特徴とする。
The invention according to
The invention according to
また、請求項17に記載の発明は、直流電源(62)と負荷装置(63)との間に設けられトランジスタ(66)と、請求項1乃至16のいずれかに記載のトランジスタの駆動回路とを備えていることを特徴とする半導体遮断器である。(図1乃至図3;実施例2,4,6)
また、請求項18に記載の発明は、請求項1乃至16のいずれかに記載のトランジスタの駆動回路と、直流電源(62)からの給電線に接続された負荷装置(63)と、前記直流電源(62)との間に設けられた半導体遮断器(61)の遮断制御方法において、前記半導体遮断器(61)が、前記給電線を流れる電流を検出する電流検出部(67)と、前記給電線に流れる電流を制御する半導体スイッチ(66)と、該半導体スイッチ(66)の電流−電圧特性に関連するゲート制御電圧値の制御電圧記憶部(70)と、前記半導体スイッチ(66)の2つのゲート制御電圧(V1,V2)間の基準遷移時間値(Tf)を記憶する遷移時間記憶部(71)と、前記電流検出部(67)の出力と前記ゲート制御電圧値(V1,V2)及び前記基準遷移時間値(Tf)から前記半導体スイッチ(66)の駆動状態を決定するゲート制御部(69)とを備え、前記制御電圧記憶部(70)の第1のゲート制御電圧値(V1)を、前記半導体スイッチ(66)の電流−電圧特性に関連し、ドレイン電圧値(Vds)が直流電源電圧値(Vdd)で、ドレイン電流値(Ids)が給電線を流れる過電流閾値であることより決定される第1のゲート電圧値(V1a)か、前記ドレイン電圧値(Vds)が起電圧上限値(Vdmax)で、前記ドレイン電流値(Ids)が給電線を流れる過電流閾値(Iov)であることより決定される第2のゲート電圧値(V1b)か、前記第2のゲート電圧値(V1b)より大きく、前記第1のゲート電圧値(V1a)以下であるゲート電圧値(Vgs)のいずれかとし、前記制御電圧記憶部(70)の第2のゲート制御電圧値(V2)を、前記半導体スイッチ(66)の電流−電圧特性に関連し、前記ドレイン電圧値(Vds)が前記直流電源電圧(Vdd)で、前記ドレイン電流値(Ids)がゼロであることより決定される第3のゲート電圧値(V2b)か、前記ドレイン電圧値(Vds)が前記起電圧上限値(Vdmax)で、前記ドレイン電流(Ids)がゼロであることより決定される第4のゲート電圧値(V2a)か、前記第4のゲート電圧値(V2a)より大きく、前記第3のゲート電圧値(V2b)以下であるゲート電圧値(Vgs)のいずれかとし、前記制御電圧記憶部(70)の前記基準遷移時間値(Tf)を、前記直流電源電圧値(Vdd)と前記半導体スイッチ(66)間の回路インダクタンス(L)と前記給電線を流れる前記過電流閾値(Iov)と前記ドレイン電圧(Vds)の前記起電圧上限値(Vdmax)と前記直流電源電圧値(Vdd)とから前記基準遷移時間値(Tf)を計算し、前記給電線に流れる電流が前記過電流閾値(Iov)を超えたことを前記電流検出部(67)で検出したのち、前記半導体スイッチ(66)のゲート電圧値(Vgs)を前記第1のゲート制御電圧値(V1)とし、前記基準遷移時間値(Tf)に基づいて前記第2のゲート制御電圧値(V2)に降圧することを特徴とする。(図1乃至図3,図5,図7;実施例2,4,6)
According to a seventeenth aspect of the present invention, there is provided a transistor (66) provided between the DC power source (62) and the load device (63), and a transistor drive circuit according to any one of the first to sixteenth aspects. It is a semiconductor circuit breaker characterized by including. (FIGS. 1 to 3; Examples 2, 4, and 6)
According to an eighteenth aspect of the present invention, there is provided a transistor drive circuit according to any one of the first to sixteenth aspects, a load device (63) connected to a power supply line from a direct current power source (62), and the direct current. In the circuit breaker control method for the semiconductor circuit breaker (61) provided between the power supply (62), the semiconductor circuit breaker (61) detects a current flowing through the power supply line (67), and A semiconductor switch (66) for controlling a current flowing through the feeder line, a control voltage storage unit (70) for a gate control voltage value related to a current-voltage characteristic of the semiconductor switch (66), and the semiconductor switch (66). A transition time storage unit (71) that stores a reference transition time value (Tf) between two gate control voltages (V1, V2), an output of the current detection unit (67), and the gate control voltage values (V1, V2) ) And the group A gate control unit (69) for determining the driving state of the semiconductor switch (66) from the transition time value (Tf), and the first gate control voltage value (V1) of the control voltage storage unit (70) is In relation to the current-voltage characteristics of the semiconductor switch (66), the drain voltage value (Vds) is a DC power supply voltage value (Vdd), and the drain current value (Ids) is an overcurrent threshold value flowing through the feeder line. The first gate voltage value (V1a) or the drain voltage value (Vds) is an electromotive voltage upper limit value (Vdmax), and the drain current value (Ids) is an overcurrent threshold value (Iov) flowing through the feeder line. The gate voltage value (Vgs) that is greater than the second gate voltage value (V1b) that is greater than the second gate voltage value (V1b) and less than or equal to the first gate voltage value (V1a). In addition, the second gate control voltage value (V2) of the control voltage storage unit (70) is related to the current-voltage characteristics of the semiconductor switch (66), and the drain voltage value (Vds) is the direct current. The third gate voltage value (V2b) determined by the drain current value (Ids) being zero at the power supply voltage (Vdd), or the drain voltage value (Vds) is the electromotive voltage upper limit value (Vdmax). Thus, the fourth gate voltage value (V2a) determined by the drain current (Ids) being zero or greater than the fourth gate voltage value (V2a) and the third gate voltage value (V2b). ) Any one of the following gate voltage values (Vgs), and the reference transition time value (Tf) of the control voltage storage unit (70) is set between the DC power supply voltage value (Vdd) and the semiconductor switch (66). The reference transition time from the circuit inductance (L), the overcurrent threshold (Iov) flowing through the feeder line, the electromotive voltage upper limit (Vdmax) of the drain voltage (Vds), and the DC power supply voltage (Vdd). After calculating the value (Tf) and detecting that the current flowing through the feeder line exceeds the overcurrent threshold (Iov) by the current detection unit (67), the gate voltage value (66) of the semiconductor switch (66) Vgs) is set to the first gate control voltage value (V1), and the voltage is stepped down to the second gate control voltage value (V2) based on the reference transition time value (Tf). (FIGS. 1 to 3, FIG. 5, FIG. 7; Examples 2, 4, 6)
また、請求項19(請求項5に対応)に記載の発明は、請求項18に記載の発明において、前記基準遷移時間値TfをTf=L×Iov/(Vdmax−Vdd)で計算することを特徴とする。
また、請求項20(請求項7に対応)に記載の発明は、請求項18又は19に記載の発明において、前記ゲート制御部(69)が、前記半導体スイッチ(66)のゲート電圧値(Vgs)を前記第1のゲート制御電圧値(V1)から前記第2の制御電圧値(V2)に降圧する遷移時間を前記基準遷移時間値(Tf)より長くなるように制御することを特徴とする。
Further, in the invention described in claim 19 (corresponding to claim 5), in the invention described in claim 18, the reference transition time value Tf is calculated by Tf = L × Iov / (Vdmax−Vdd). Features.
The invention according to claim 20 (corresponding to claim 7) is the gate voltage value (Vgs) of the semiconductor switch (66) according to the invention according to claim 18 or 19, wherein the gate controller (69) ) Is decreased from the first gate control voltage value (V1) to the second control voltage value (V2) so as to be longer than the reference transition time value (Tf). .
また、請求項21(請求項8に対応)に記載の発明は、請求項18,19又は20に記載の発明において、前記ゲート制御部(69)が、前記半導体スイッチ(66)のゲート電圧値(Vgs)を前記第1のゲート制御電圧値(V1)から前記第2のゲート制御電圧値(V2)に経過時間に沿って線形に降圧することを特徴とする。
また、請求項22(請求項9に対応)に記載の発明は、請求項18,19又は20に記載の発明において、前記ゲート制御部(69)が、前記半導体スイッチ(66)のゲート電圧値(Vgs)を前記第1のゲート制御電圧値(V1)から前記第2のゲート制御電圧値(V2)に降圧するとき、前記ドレイン電圧値(Vds)を前記起電圧上限値(Vdmax)に一致するように制御することを特徴とする。
The invention according to claim 21 (corresponding to claim 8) is the gate voltage value of the semiconductor switch (66) according to the invention according to
The invention according to claim 22 (corresponding to claim 9) is the gate voltage value of the semiconductor switch (66) according to the invention according to
また、請求項23(請求項10に対応)に記載の発明は、請求項18,19又は20に記載の発明において、前記ドレイン電圧値(Vds)を検出する電圧検出部(74)を備え、前記ゲート制御部(69)が、前記半導体スイッチ(66)のゲート電圧値(Vgs)を前記第1のゲート制御電圧値(V1)から前記第2のゲート制御電圧値(V2)に降圧するとき、前記ドレイン電圧値(Vds)を前記起電圧上限値(Vdmax)に一致するように制御することを特徴とする。
The invention according to claim 23 (corresponding to claim 10) is the invention according to
また、請求項24(請求項11に対応)に記載の発明は、請求項18,19又は20に記載の発明において、前記ゲート制御部(69)が、前記制御電圧記憶部(70)及び前記遷移時間記憶部(71)に接続される線形ゲート電圧生成部(81)と、該線形ゲート電圧生成部(81)に接続されたゲート電圧補正部(82)とを備え、該ゲート電圧補正部(82)により、前記線形ゲート電圧生成部(81)から出力されるゲート信号に基づいて前記トランジスタ(66)のゲート信号を補正することを特徴とする。(図4)
また、請求項25(請求項12に対応)に記載の発明は、請求項18,19又は20に記載の発明において、前記ゲート制御部(69)が、前記半導体スイッチ(66)のゲート電圧値(Vgs)を前記第1のゲート制御電圧値(V1)から前記第2のゲート制御電圧値(V2)に降圧するとき、前記ドレイン電流値(Ids)を線形に減少するように制御することを特徴とする。
The invention according to claim 24 (corresponding to claim 11) is the invention according to
The invention according to claim 25 (corresponding to claim 12) is the gate voltage value of the semiconductor switch (66) according to the invention according to
また、請求項26(請求項13に対応)に記載の発明は、請求項18,19又は20に記載の発明において、前記ゲート制御部(69)が、前記半導体スイッチ(66)のゲート電圧値(Vgs)を前記第1のゲート制御電圧値(V1)から前記第2のゲート制御電圧値(V2)に降圧するとき、前記電流検出部(67)の電流検出値を用いて前記ドレイン電流値(Ids)を線形に減少するように制御することを特徴とする。
The invention according to claim 26 (corresponding to claim 13) is the gate voltage value of the semiconductor switch (66) according to the invention according to
また、請求項27(請求項14に対応)に記載の発明は、請求項18,19又は20に記載の発明において、前記ゲート制御部(69)が、前記半導体スイッチ(66)のゲート電圧値(Vgs)を前記第1のゲート制御電圧値(V1)から前記第2のゲート制御電圧値(V2)に降圧するとき、前記ゲート電圧値(Vgs)を経過時間に沿って線形に降圧する場合のゲート電圧値(Vgs)と、前記ドレイン電圧値(Vds)を前記起電圧上限値(Vdmax)に一致するように制御する場合のゲート電圧値(Vgs)との中間の領域のゲート電圧値(Vgs)をとるように制御することを特徴とする。
The invention according to claim 27 (corresponding to claim 14) is the gate voltage value of the semiconductor switch (66) according to the invention according to
本発明によれば、設定された起電圧上限値や過電流閾値に対応し、良好な遮断動作となる遮断時間を設定できるトランジスタの駆動回路が実現できる。
また、本発明の半導体遮断器及びその遮断制御方法により、直流遮断器において発生する過電圧をシステム仕様の起電圧上限値以下に抑制し、過電流閾値に対応して最適な時間で遮断することが可能になる。また、遮断器設置環境による回路インダクタンスや半導体スイッチ素子の特性ばらつきなども考慮に入れ、対応可能な上述のゲート制御が可能となる。
ADVANTAGE OF THE INVENTION According to this invention, the drive circuit of the transistor which can set the interruption | blocking time used as a favorable interruption | blocking operation | movement corresponding to the set electromotive voltage upper limit and overcurrent threshold value is realizable.
In addition, the semiconductor breaker and the break control method of the present invention can suppress the overvoltage generated in the DC breaker below the upper limit of the electromotive voltage of the system specification, and can be cut off at an optimum time corresponding to the overcurrent threshold. It becomes possible. In addition, the above-described gate control can be performed in consideration of the circuit inductance due to the circuit breaker installation environment and the variation in characteristics of the semiconductor switch elements.
以下、図面を参照して本発明の各実施例について説明する。
図1は、本発明に係るトランジスタの駆動回路及びそのトランジスタの駆動回路を用いた半導体遮断器を説明するためのブロック構成図である。図中符号61は半導体遮断器、62は直流電源、63は負荷装置、64は正側給電線、65は負側給電線、66は半導体スイッチ(トランジスタ)、67は電流検出部、68は電流変換部(電流計測部)、69はゲート制御部、70は制御電圧記憶部、71は遷移時間記憶部、72はシステムコントローラを示している。なお、トランジスタの駆動回路は、電流検出部67と電流変換部(電流計測部)68とゲート制御部69と制御電圧記憶部70と遷移時間記憶部71とで構成されている。
Embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 is a block diagram for explaining a transistor drive circuit and a semiconductor circuit breaker using the transistor drive circuit according to the present invention. In the figure, 61 is a semiconductor circuit breaker, 62 is a DC power supply, 63 is a load device, 64 is a positive power supply line, 65 is a negative power supply line, 66 is a semiconductor switch (transistor), 67 is a current detector, and 68 is a current. A conversion unit (current measurement unit), 69 is a gate control unit, 70 is a control voltage storage unit, 71 is a transition time storage unit, and 72 is a system controller. The transistor drive circuit includes a
本実施例1に係る発明は、図1に示したトランジスタの駆動回路である。本実施例1のトランジスタの駆動回路は、過電流を短時間に限流するとともに、トランジスタの遮断時に発生する過電圧を指定された上限値以下に抑制することができるトランジスタ66の駆動回路である。
つまり、本実施例1のトランジスタの駆動回路は、トランジスタ66のソース側の電流を検出する電流検出部67と、トランジスタ66の電流−電圧特性に基づいて導出される第1のゲート制御電圧値V1及び第2のゲート制御電圧値V2が記憶される制御電圧記憶部70と、トランジスタ66のゲート電圧値Vgsを第1のゲート制御電圧値V1から第2のゲート制御電圧値V2に遷移させるまでの時間である基準遷移時間値Tfを記憶する遷移時間記憶部71と、電流検出部67の出力と第1のゲート制御電圧値V1と第2のゲート制御電圧値V2及び基準遷移時間値Tfとに基づいてトランジスタ66の動作を制御するゲート制御部69とを備えている。
The invention according to the first embodiment is the transistor drive circuit shown in FIG. The transistor drive circuit according to the first embodiment is a drive circuit for the
That is, the transistor drive circuit according to the first embodiment includes a
また、ゲート制御部69は、トランジスタ66のゲート電圧値Vgsを第1のゲート制御電圧値V1から第2のゲート制御電圧値V2に降圧する変化時間を、基準遷移時間Tfに基づいて決定するものである。
また、ゲート制御部69は、トランジスタ66のゲート電圧値Vgsを第1のゲート制御電圧値V1から第2のゲート制御電圧値V2に降圧する変化時間を、基準遷移時間Tfより長く、特に、1割以上長くなるように制御するものである。
The
Further, the
また、ゲート制御部69は、トランジスタ66のゲート電圧値Vgsを第1のゲート制御電圧値V1から第2のゲート制御電圧値V2に経過時間に沿って線形に降圧するものである。
また、ゲート制御部69は、トランジスタ66のゲート電圧値Vgsを第1のゲート制御電圧値V1から第2のゲート制御電圧値V2に降圧するとき、ドレイン電圧値Vdsを起電圧上限値Vdmaxに一致するように制御するものである。
The
Further, when the
また、ゲート制御部69は、トランジスタ66のゲート電圧値Vgsを第1のゲート制御電圧値V1から第2のゲート制御電圧値V2に降圧するとき、ドレイン電流Idsを線形に減少するように制御するものである。
また、ゲート制御部69は、トランジスタ66のゲート電圧値Vgsを第1のゲート制御電圧値V1から第2のゲート制御電圧値V2に降圧するとき、電流検出部67の電流値を用いてドレイン電流Idsを線形に減少するように制御するものである。
Further, the
Further, the
また、ゲート制御部69は、トランジスタ66のゲート電圧値Vgsを第1のゲート制御電圧値V1から第2のゲート制御電圧値V2に降圧するとき、ゲート電圧値Vgsを時間に線形に降圧する場合のゲート電圧値Vgsと、ドレイン電圧値Vgsが起電圧上限値Vdmaxに一致するように制御する場合のゲート電圧値Vgsとの中間の領域のゲート電圧値Vgsをとるように制御するものである。
Further, when the
また、電流検出部67は、トランジスタ6のソース側の電流を検出するものである。電流計測部68は、電流検出部67で検出された電流値をアナログ値、またはデジタル値でゲート制御部69に出力する。ゲート制御部69は、計測された電流値と過電流閾値とを比較し、これを超えたとき、トランジスタ6のゲート電圧を制御電圧記憶部70の2つの制御電圧値と、この2つの制御電圧の間の時間変化の間隔を決める遷移時間記憶部71の遷移時間値から決定し、トランジスタ66の駆動状態を決定する。このゲート電圧制御により、トランジスタ6のドレイン電圧は、指定された過電圧の上限値以下になるように制御され、また、ドレイン電流は短時間で減少する。
The
また、トランジスタ66は、電界効果トランジスタであることが好ましい。また、電界効果トランジスタが接合型電界効果トランジスタで、接合型電界効果トランジスタが、シリコン,シリコンカーバイド又はガリウムナイトライドを半導体材料として形成されていることが好ましい。また、接合型電界効果トランジスタが、ノーマリオン型の接合型電界効果トランジスタであることが好ましい。
The
上述したように、本発明のトランジスタの駆動回路によれば、過電流を短時間に限流するとともに、トランジスタの遮断時に発生する過電圧を指定された上限値以下に抑制することができる。 As described above, according to the transistor drive circuit of the present invention, it is possible to limit the overcurrent in a short time and to suppress the overvoltage generated when the transistor is shut off to a specified upper limit value or less.
本実施例2に係る発明は、図1に示した半導体遮断器である。本実施例2の半導体遮断器61は、上述した実施例1におけるトランジスタの駆動回路を用い、直流電源62からの給電線64,65に接続された負荷装置63と、直流電源62との間に設けられた半導体遮断器61である。
つまり、直流電源62と負荷装置63との間に設けられトランジスタ66と、上述したトランジスタの駆動回路及び以下に説明する各実施例に記載のトランジスタの駆動回路とを備えている半導体遮断器61である。
The invention according to the second embodiment is the semiconductor circuit breaker shown in FIG. The
That is, the
電流検出部67は、給電線65を流れる電流を検出するものである。電流計測部68は、電流検出部67で検出された電流値をアナログ値、またはデジタル値でゲート制御部69に出力する。また、半導体スイッチ66は、給電線64に流れる電流を制御するものである。
また、ゲート制御部69は、計測された給電線の電流値と過電流閾値とを比較し、これを超えたとき、半導体スイッチ66のゲート電圧を制御電圧記憶部70の2つの制御電圧値と、この2つの制御電圧の間の時間変化の間隔を決める遷移時間記憶部71の遷移時間値から決定し、半導体スイッチ66の駆動状態を決定する。このゲート電圧制御により、半導体スイッチ66のドレイン電圧は、指定された過電圧の上限値以下になるように制御され、また、ドレイン電流は短時間で減少する。
The
Further, the
電流検出部67は、電流センサであってホール素子などを用いた非接触タイプでもシャント抵抗を用いたタイプでもよい。また、シリコンホール素子を用い、電流計測部68などと1チップ化してもよい。
ゲート制御部69は、過電流閾値の記憶部をもち、電流計測部68からの電流値と過電流閾値の比較を行い、電流値が過電流閾値より大きくなったときに半導体スイッチを流れる電流を遮断するためのゲート電圧制御動作に入る。半導体スイッチをオフ状態にするためにゲート電圧は、第1のゲート制御電圧値から、一定の時間を経て第2のゲート制御電圧値に設定されるが、これは制御電圧記憶部70の値を用い、DAコンバータによりゲート出力電圧を変え、また、2つの制御電圧値の時間変化の間隔はクロック回路で時間計測し、DAコンバータへの入力制御電圧値を変えることで行うことができる。
The
The
また、半導体スイッチ66は、電界効果トランジスタであることが好ましい。また、電界効果トランジスタが接合型電界効果トランジスタで、接合型電界効果トランジスタが、シリコン,シリコンカーバイド又はガリウムナイトライドを半導体材料として形成されていることが好ましい。また、接合型電界効果トランジスタが、ノーマリオン型の接合型電界効果トランジスタであることが好ましい。
The
上述したように、本発明の半導体遮断器によれば、過電流を短時間に限流するとともに、トランジスタの遮断時に発生する過電圧を指定された上限値以下に抑制することができる。
また、本発明の半導体遮断器の遮断制御方法は、上述した実施例1のトランジスタの駆動回路を用い、直流電源62からの給電線64,65に接続された負荷装置63と、直流電源62との間に設けられた半導体遮断器61の遮断制御方法である。
As described above, according to the semiconductor circuit breaker of the present invention, it is possible to limit the overcurrent in a short time and to suppress the overvoltage generated when the transistor is shut down to a specified upper limit value or less.
In addition, the semiconductor circuit breaker breaking control method of the present invention uses the transistor drive circuit of the first embodiment described above, and uses a
半導体遮断器61は、上述したように、給電線を流れる電流を検出する電流検出部67と、給電線に流れる電流を制御する半導体スイッチ66と、この半導体スイッチ66の電流−電圧特性に関連するゲート制御電圧値の制御電圧記憶部70と、半導体スイッチ66の2つのゲート制御電圧V1,V2間の基準遷移時間値Tfを記憶する遷移時間記憶部71と、電流検出部67の出力とゲート制御電圧値V1,V2及び基準遷移時間値Tfから半導体スイッチ66の駆動状態を決定するゲート制御部69とを備えている。
As described above, the
制御電圧記憶部70の第1のゲート制御電圧値V1を、半導体スイッチ66の電流−電圧特性に関連し、ドレイン電圧値Vdsが直流電源電圧値Vddで、ドレイン電流値Idsが給電線を流れる過電流閾値であることより決定される第1のゲート電圧値V1aか、又はドレイン電圧値Vdsが起電圧上限値Vdmaxで、ドレイン電流値Idsが給電線を流れる過電流閾値Iovであることより決定される第2のゲート電圧値V1bか、又は第2のゲート電圧値V1bより大きく、第1のゲート電圧値V1a以下であるゲート電圧値Vgsのいずれかとしている。
The first gate control voltage value V1 of the control
また、制御電圧記憶部70の第2のゲート制御電圧値V2を、半導体スイッチ66の電流−電圧特性に関連し、ドレイン電圧値Vdsが直流電源電圧Vddで、ドレイン電流値Idsがゼロであることより決定される第3のゲート電圧値V2bか、又はドレイン電圧値Vdsが起電圧上限値Vdmaxで、ドレイン電流Idsがゼロであることより決定される第4のゲート電圧値V2aか、又は第4のゲート電圧値V2aより大きく、第3のゲート電圧値V2b以下であるゲート電圧値Vgsのいずれかとしている。
The second gate control voltage value V2 of the control
また、制御電圧記憶部70の基準遷移時間値Tfを、直流電源電圧値Vddと半導体スイッチ66間の回路インダクタンスLと給電線を流れる過電流閾値Iovとドレイン電圧Vdsの起電圧上限値Vdmaxと直流電源電圧値Vddとから基準遷移時間値Tfを計算している。
そして、給電線に流れる電流が過電流閾値Iovを超えたことを電流検出部67で検出したのち、半導体スイッチ66のゲート電圧値Vgsを第1のゲート制御電圧値V1とし、基準遷移時間値Tfに基づいて第2のゲート制御電圧値V2に降圧する。この基準遷移時間値Tfを、上述した関係式Tf=L×Iov/(Vdmax−Vdd)で計算する。
Further, the reference transition time value Tf of the control
Then, after the
図2は、実施例1に遷移時間演算部を加えたトランジスタの駆動回路及びそのトランジスタの駆動回路を用いた半導体遮断器を説明するためのブロック構成図である。図中符号73は遷移時間演算部を示している。その他、図1と同じ機能を有する構成要素には同一の符号を付してある。
FIG. 2 is a block configuration diagram for explaining a transistor drive circuit obtained by adding a transition time calculation unit to the first embodiment and a semiconductor circuit breaker using the transistor drive circuit.
本実施例3に係る発明は、図2に示したトランジスタの駆動回路である。本実施例3のトランジスタの駆動回路は、実施例1のトランジスタの駆動回路と、遷移時間演算部73とを有する。遷移時間演算部73は、システムコントローラ72から、回路インダクタンスLと、トランジスタのソース側を流れる電流の過電流閾値Iovと、ドレイン電圧の起電圧上限値Vdmaxと、直流電源の電圧値Vddの情報を受け、次式(1)の遷移時間Tfを演算する。また、演算結果を遷移時間記憶部71に記憶する。
Tf=L×Iov/(Vdmax−Vdd)・・・(1)
The invention according to
Tf = L × Iov / (Vdmax−Vdd) (1)
この演算は、遷移時間演算部73の内部に乗算器、及び加算器をもち計算することも、加算器だけを用いて計算することも可能である。この演算をシステムコントローラ側でソフト的に実施し、結果を遷移時間記憶部71に書き込み場合は実施例2となる。
つまり、本実施例3のトランジスタの駆動回路は、トランジスタ66のドレイン側に直流電源92と回路インダクタンスLとを備え、さらに、回路インダクタンスLと過電流閾値Iovと起電圧上限値Vdmaxと直流電源電圧Vddにより、基準遷移時間値Tfを計算する遷移時間演算部73を備え、この基準遷移時間値Tfは、上述したTf=L×Iov/(Vdmax−Vdd)の関係式により計算される値である。
This calculation can be performed by using a multiplier and an adder inside the transition
That is, the transistor drive circuit of the third embodiment includes the
本実施例4に係る発明は、図2に示した半導体遮断器である。本実施例2の半導体遮断器61は、上述した実施例3におけるトランジスタの駆動回路を用い、直流電源2からの給電線64,65に接続された負荷装置63と、直流電源62との間に設けられた半導体遮断器61である。
また、本発明の半導体遮断器の遮断制御方法は、上述した実施例3のトランジスタの駆動回路を用い、直流電源62からの給電線64,65に接続された負荷装置63と、直流電源62との間に設けられた半導体遮断器61の遮断制御方法である。
The invention according to the fourth embodiment is the semiconductor circuit breaker shown in FIG. The
In addition, the semiconductor circuit breaker breaking control method of the present invention uses the transistor drive circuit of the third embodiment described above, a
図3は、実施例1に電圧検出部を加えたトランジスタの駆動回路及びそのトランジスタの駆動回路を用いた半導体遮断器を説明するためのブロック構成図である。図中符号74は電圧検出部を示している。その他、図1と同じ機能を有する構成要素には同一の符号を付してある。
本実施例5に係る発明は、トランジスタの駆動回路である。本実施例5のトランジスタの駆動回路は、実施例1のトランジスタの駆動回路と電圧検出部74とを備えている。この電圧検出部74は、トランジスタのドレイン電圧を検出し、ゲート制御部69に出力する。このゲート制御部69は、計測された電流値が過電流閾値を超えたとき、トランジスタ66のゲート電圧を制御電圧記憶部70の2つの制御電圧値と、この2つの制御電圧の間の変化時間の間隔を決める遷移時間記憶部71の遷移時間値と、電圧検出部74からのドレイン電圧とから決定し、トランジスタ66の駆動状態を決定する。
FIG. 3 is a block configuration diagram for explaining a transistor drive circuit obtained by adding a voltage detection unit to the first embodiment and a semiconductor circuit breaker using the transistor drive circuit.
The invention according to the fifth embodiment is a transistor drive circuit. The transistor drive circuit according to the fifth embodiment includes the transistor drive circuit according to the first embodiment and a
つまり、本実施例のトランジスタの駆動回路は、ドレイン電圧値Vdsを検出する電圧検出部74を備え、ゲート制御部69は、トランジスタ66のゲート電圧値Vgsを第1のゲート制御電圧値V1から第2のゲート制御電圧値V2に降圧するとき、ドレイン電圧値Vdsを起電圧上限値Vdmaxに一致するように制御するものである。
That is, the transistor drive circuit of this embodiment includes a
本実施例6に係る発明は、図3に示した半導体遮断器である。本実施例6の半導体遮断器61は、上述した実施例5におけるトランジスタの駆動回路を用い、直流電源62からの給電線64,65に接続された負荷装置63と、直流電源62との間に設けられた半導体遮断器61である。
また、本発明の半導体遮断器61の遮断制御方法は、上述した実施例5のトランジスタの駆動回路を用い、直流電源62からの給電線64,65に接続された負荷装置63と、直流電源62との間に設けられた半導体遮断器61の遮断制御方法である。
The invention according to the sixth embodiment is the semiconductor circuit breaker shown in FIG. The
Further, the method for controlling the breaker of the
図4は、図3に示した本実施例6に係る半導体遮断器のドレイン電圧を用いた遮断動作の説明図である。図中符号81は線形ゲート電圧生成部、82はゲート電圧補正部、83はDACコード生成器、91は回路インダクタンス、92は直流電源を示している。
ゲート制御部69は、制御電圧記憶部70及び遷移時間記憶部71に接続される線形ゲート電圧生成部81と、この線形ゲート電圧生成部81から出力されるゲート信号に基づいてトランジスタ66のゲート信号を補正するゲート電圧補正部82とを備えている。
そして、ゲート制御部69は、ゲート電圧補正部82により、線形ゲート電圧生成部81から出力されるゲート信号に基づいてトランジスタ66のゲート信号を補正する。
FIG. 4 is an explanatory diagram of the breaking operation using the drain voltage of the semiconductor breaker according to the sixth embodiment shown in FIG. In the figure, 81 is a linear gate voltage generator, 82 is a gate voltage corrector, 83 is a DAC code generator, 91 is circuit inductance, and 92 is a DC power source.
The
Then, the
さらに、図4を参照し、実施例6の遮断動作を説明する。簡単のため給電線は一方向だけにしている。半導体スイッチ66のドレイン側電圧が電圧検出部74で検出され、図3に示したゲート制御部の一部の機能ブロックであるゲート制御部69に入力される。ゲート制御部69は、線形ゲート電圧生成部81とゲート電圧補正部82よりなり、線形ゲート電圧生成部81から出力されるゲート信号がゲート電圧補正回路82の出力により補正されて半導体スイッチ66のゲート電圧となる。
Furthermore, with reference to FIG. 4, the interruption | blocking operation | movement of Example 6 is demonstrated. For the sake of simplicity, the feeder line is only in one direction. The drain side voltage of the
ゲート制御部69は、給電線を流れる電流値が過電流閾値より大きくなったときに半導体スイッチ66を流れる電流を遮断するためのゲート電圧制御動作に入る。線形ゲート電圧生成部81は、出力するゲート電圧値を第1のゲート制御電圧値V1から第2のゲート制御電圧値V2まで時間間隔Tfで線形に変化させる。DACコード生成器83は、ゲート制御電圧値V1からゲート制御電圧値V2の間の電圧を時間Tfに線形に計算生成し、生成された電圧値を符号コード化してDAコンバータに入力し、ゲート電圧が出力される。この制御されたゲート電圧で、そのまま半導体スイッチを駆動して遮断動作を行わせることも可能である。
The
本実施例6では、遮断特性を更に向上させるためにゲート電圧補正回路82により線形ゲート電圧生成部81の出力ゲート電圧を補正する。ゲート電圧補正回路82は、電圧検出部74で検出したドレイン電圧値(Vdin)と起電圧上限値(Vref)の大きさの差を検出し、ドレイン電圧値(Vdin)が起電圧上限値(Vref)より小さい場合は、半導体スイッチ66のゲート電圧を低下させ、ドレイン電圧値が起電圧上限値に近づくようにフィードバックをかけるように働く。ドレイン電圧の起電圧値が大きいほど過電流が消費される時間が短いので、許される起電圧上限値に制御することは電流値の減少がもっとも効率よい制御になっている。
In the sixth embodiment, the gate
また、このゲート補正回路82は、ドレイン電圧値(Vdin)が起電圧上限値(Vref)より大きくなろうとする場合は半導体スイッチ66のゲート電圧を高くし、ドレイン電圧値が起電圧上限値を超えないように抑制するように働く。なお、このフィードバック動作は遮断動作が進み、電流値がゼロに近くなると回路的にドレイン電圧を起電圧上限値に制御することができなくなり、線形ゲート電圧生成部81の出力が支配的になり遮断動作が進み、ドレイン電圧は電源電圧値となる。
Further, the
ゲート制御部69は、線形ゲート電圧生成部81とゲート電圧補正回路82の組み合わせで構成されているが、遮断動作時にドレイン電圧が起電圧上限値になるようにフィードバックがかかる回路構成であればよい。
また、半導体スイッチ66は、電界効果トランジスタであることが好ましい。また、電界効果トランジスタが接合型電界効果トランジスタで、接合型電界効果トランジスタが、シリコン,シリコンカーバイド又はガリウムナイトライドを半導体材料として形成されていることが好ましい。また、接合型電界効果トランジスタが、ノーマリオン型の接合型電界効果トランジスタであることが好ましい。
The
The
上述したように、本発明の半導体遮断器61によれば、過電流を短時間に限流するとともに、半導体遮断器の遮断時に発生する過電圧を指定された上限値以下に抑制することができる。
次に、半導体遮断器の動作について、特に、本発明の基本動作を司る制御電圧値、遷移時間に関連して説明する。
As described above, according to the
Next, the operation of the semiconductor circuit breaker will be described particularly in relation to the control voltage value and the transition time that govern the basic operation of the present invention.
図5(a),(b)は、半導体スイッチの動作を説明するための遮断回路及びそのゲート波形図である。
最初に、図5(a)に基づいて、半導体遮断器の半導体スイッチ動作について説明する。遮断器が過電流を検知して遮断動作を行う状況は、図5(a)の遮断検討回路で同等に説明される。図5(b)のゲート信号(波形)93でゲート電圧Vgsがオフ電圧Voffからオン電圧Vonになると、半導体スイッチ(トランジスタ)66は、オン状態で電源電圧(VDD)92により電流値が増加していく。負荷側に短絡事故などが発生した場合、給電路に過電流が流れる。図5(a)の半導体スイッチ(トランジスタ)66のドレイン電流が給電線に流れる電流で、この電流値が過電流閾値Iovに達したとき、遮断動作を始める。ゲート波形では、Vonレベルから第1のゲート制御電圧値V1レベルへとゲート電圧を下げて半導体スイッチ(トランジスタ)66をON状態から中間状態へと遷移させ、トランジスタのドレイン−ソース間の抵抗値を上げて電流値を下げる。
5A and 5B are a cutoff circuit and a gate waveform diagram thereof for explaining the operation of the semiconductor switch.
First, the semiconductor switch operation of the semiconductor circuit breaker will be described based on FIG. The situation in which the circuit breaker detects an overcurrent and performs a circuit break operation is explained in the same way by the circuit for examining circuit breakage in FIG. When the gate voltage Vgs changes from the off voltage Voff to the on voltage Von in the gate signal (waveform) 93 of FIG. 5B, the current value of the semiconductor switch (transistor) 66 increases due to the power supply voltage (VDD) 92 in the on state. To go. When a short circuit accident occurs on the load side, overcurrent flows through the power supply path. When the drain current of the semiconductor switch (transistor) 66 in FIG. 5A is a current flowing through the feeder line, and this current value reaches the overcurrent threshold Iov, the cutoff operation is started. In the gate waveform, the gate voltage is lowered from the Von level to the first gate control voltage value V1 level to change the semiconductor switch (transistor) 66 from the ON state to the intermediate state, and the resistance value between the drain and source of the transistor is changed. Increase to decrease the current value.
本発明では、このゲート波形の制御を図5(b)に示すように、Vonから第1のゲート制御電圧値V1へ、更に一定の時間間隔で第2のゲート制御電圧値V2に下げるゲート波形制御を前提として遮断動作を考える。
遮断時にゲート電圧を急激に下げるとトランジスタのドレイン側についている給電路の回路インダクタンスのためにドレイン電圧が急激に上昇する。この発生する起電圧は、トランジスタの耐圧や給電経路に接続されている機器に依存して上限値があり、この上限値を起電圧上限値Vdmaxとする。通常動作時に給電路を流れる電流により、回路インダクタンスに電気エネルギーがたまっている。遮断時には、回路インダクタンスのエネルギーをトランジスタの抵抗で消費するために電流を流す時間が必要であるが、この電流が消費され、遮断動作が短くなるゲート電圧制御が望まれる。
In the present invention, as shown in FIG. 5B, the gate waveform is lowered from Von to the first gate control voltage value V1, and further to the second gate control voltage value V2 at a constant time interval, as shown in FIG. Consider the shutoff operation on the premise of control.
When the gate voltage is suddenly lowered at the time of shut-off, the drain voltage rapidly rises due to the circuit inductance of the power supply path on the drain side of the transistor. The generated electromotive voltage has an upper limit value depending on the breakdown voltage of the transistor and the device connected to the power supply path, and this upper limit value is set as an electromotive voltage upper limit value Vdmax. Electrical energy is accumulated in the circuit inductance due to the current flowing through the power supply path during normal operation. At the time of interruption, it takes time for the current to flow in order to consume the energy of the circuit inductance by the resistance of the transistor. However, gate voltage control that consumes this current and shortens the interruption operation is desired.
図6(a),(b)は、半導体スイッチ(トランジスタ)のI−V特性を説明する図である。通常、トランジスタのI−V特性はカーブトレーサにより測定されるが、本発明のトランジスタが動作する領域は高電圧、高電流領域であるため通常のカーブトレーサでは測定ができない。本発明者らは、スイッチング時のドレイン電圧、ドレイン電流値をもとにI−V特性を求め、このI−V特性図により遮断時の起電圧上限値Vdmaxやゲート制御電圧値が関係していることを見出した。 6A and 6B are diagrams for explaining the IV characteristics of the semiconductor switch (transistor). Normally, the IV characteristic of a transistor is measured by a curve tracer. However, since the region where the transistor of the present invention operates is a high voltage and high current region, it cannot be measured by a normal curve tracer. The present inventors obtain the IV characteristics based on the drain voltage and drain current values at the time of switching, and are related to the electromotive voltage upper limit value Vdmax and the gate control voltage value at the time of shutoff according to this IV characteristic diagram. I found out.
図6(a)は、図5(a)の回路に図5(b)のゲート駆動波形で、V1=V2とした場合のドレイン電圧とドレイン電流の変化を示している。ゲート電圧がオン電圧から第1のゲート制御電圧V1に下げるとドレイン電流が下がり、ドレイン電圧も下がるが、この過程のドレイン電流Idsとドレイン電圧Vdsの関係を、ゲート電圧Vgsと電源電圧Vddを変えながら測定したのが図6(b)である。なお、図6(b)は、素子特性1の場合で、構造、プロセスに依存して、このI−V特性が変わってくる。本発明の実施例では、素子特性1と素子特性2の素子について実施している。
FIG. 6A shows changes in drain voltage and drain current when the circuit of FIG. 5A is the gate drive waveform of FIG. 5B and V1 = V2. When the gate voltage is lowered from the ON voltage to the first gate control voltage V1, the drain current is lowered and the drain voltage is also lowered. In this process, the relationship between the drain current Ids and the drain voltage Vds is changed by changing the gate voltage Vgs and the power supply voltage Vdd. FIG. 6 (b) shows the measurement. FIG. 6B shows the case of element characteristic 1, and this IV characteristic changes depending on the structure and process. In the Example of this invention, it implements about the element of the
図7は、素子特性2の素子についてI−V特性を求めた例を示す図である。複数のラインは異なるゲート電圧Vgsに対応し、Vgs1からVgs12まではゲート電圧の差ΔVgsが0.2Vで、小さくなっていく。
図7を用いて図5(a)の回路での起電圧上限値Vdmax、ゲート制御電圧Vgsなどについて説明する。図5(a)の回路で過電流が増加し過電流閾値Iovに達したとき、この実施例では10Aに達したとき、図7のI−V特性図ではドレイン電圧はゼロであるので、左の電流軸上10AのところA点にいる。次に、ゲート制御電圧を第1のゲート制御電圧値V1にするが、このとき、I−V特性図上で、ドレイン電流は、ほぼ過電流閾値Iovで、10Aで一定のまま、ドレイン電圧が電源電圧Vddとなる点はゲート電圧VgsがV1aであり、過電流閾値Iovが10A、ドレイン電圧が起電圧上限値Vdmaxとなる点はゲート電圧VgsがV1bとなっている。ゲート起電圧VgsがV1bよりも小さい場合は、起電圧は、上限値のVdmaxよりも大きくなることが分かる。
FIG. 7 is a diagram illustrating an example in which the IV characteristic is obtained for the element having the
The electromotive voltage upper limit value Vdmax, the gate control voltage Vgs, etc. in the circuit of FIG. 5A will be described with reference to FIG. When the overcurrent increases in the circuit of FIG. 5A and reaches the overcurrent threshold value Iov, when the current reaches 10 A in this embodiment, the drain voltage is zero in the IV characteristic diagram of FIG. Is at point A on the current axis 10A. Next, the gate control voltage is set to the first gate control voltage value V1. At this time, on the IV characteristic diagram, the drain current is substantially the overcurrent threshold value Iov and remains constant at 10 A, while the drain voltage is constant. The gate voltage Vgs is V1a at the point where the power supply voltage Vdd is reached, the gate voltage Vgs is V1b at the point where the overcurrent threshold value Iov is 10 A and the drain voltage is the upper limit of the electromotive voltage Vdmax. It can be seen that when the gate electromotive voltage Vgs is smaller than V1b, the electromotive voltage is larger than the upper limit value Vdmax.
つまり、制御電圧記憶部70の第1のゲート制御電圧値V1は、トランジスタ66の電流−電圧特性に関連し、ドレイン電圧Vdsが直流電源電圧Vddで、ドレイン電流Idが過電流閾値Iovであることより決定される第1のゲート電圧値V1aか、又はドレイン電圧Vdsが起電圧上限値Vdmaxで、ドレイン電流Idが過電流閾値Iovであることより決定される第2のゲート電圧値V1bか、又は第2のゲート電圧値V1bより大きく、第1のゲート電圧値V1a以下であるゲート電圧値Vgsかのいずれかである。
That is, the first gate control voltage value V1 of the control
このようにI−V特性をもとめ、電源電圧、起電圧上限の値をもとにゲート電圧を制御した場合の実施例を次に示す。
図8(a),(b)は、ゲート電圧V1と遮断時のドレイン起電圧の関係の測定例を示す図である。図8(a)は電流遮断波形で、図8(b)は電流遮断特性を表に示す図である。図8(a)に示す電流遮断波形は、電源電圧100V,起電圧上限値を150V,過電流閾値を2Aとした場合に、第1のゲート制御電圧V1を図8(b)に示す電流遮断特性表の(1)から(3)まで変えた場合のドレイン電流Ids,ドレイン電圧Vdsの変化を示している。第2のゲート制御電圧V2は一定としている。本実施例は、素子特性2の素子を使っている。
An embodiment in which the gate voltage is controlled based on the values of the power supply voltage and the upper limit of the electromotive voltage based on the IV characteristics will be described below.
FIGS. 8A and 8B are diagrams showing measurement examples of the relationship between the gate voltage V1 and the drain electromotive voltage when cut off. FIG. 8A is a current interruption waveform, and FIG. 8B is a diagram showing a current interruption characteristic in a table. The current cutoff waveform shown in FIG. 8A is the current cutoff waveform of the first gate control voltage V1 shown in FIG. 8B when the power supply voltage is 100 V, the electromotive voltage upper limit is 150 V, and the overcurrent threshold is 2 A. The graph shows changes in drain current Ids and drain voltage Vds when changing from (1) to (3) in the characteristic table. The second gate control voltage V2 is constant. In this embodiment, an element having
図8(b)に示す(2)は、ゲート制御電圧V1=−4.4Vで、ゲート起電圧がV1に変わった時に、起電圧上限値150Vとなる。(1)はゲート制御電圧V1=−4.3Vで、ゲート起電圧がV1に変わった時に、ドレイン電圧が電源電圧100V付近になる。(1)のゲート制御電圧では、ドレイン電圧Vdsの立ち上がり時は、起電圧上限値150Vに達しないが、それ以降でドレイン電圧Vdsのピーク電圧が、起電圧上限値150Vに達し、更に減少する。(1)と(2)で遮断開始時の電流値の減少傾向は、(2)の方が大きい。(3)は比較のためにゲート制御電圧を(2)よりも低くした場合である。ドレイン電圧は、起電圧上限値の150Vを超え、270Vに達しているが、遮断開始時のドレイン電流Idsの減少は、他よりも大きくなっている。 (2) shown in FIG. 8B is the gate control voltage V1 = −4.4V, and when the gate electromotive voltage is changed to V1, the electromotive voltage upper limit value is 150V. (1) is the gate control voltage V1 = -4.3V, and when the gate electromotive voltage is changed to V1, the drain voltage becomes around the power supply voltage 100V. With the gate control voltage of (1), when the drain voltage Vds rises, the electromotive voltage upper limit value 150V is not reached, but thereafter, the peak voltage of the drain voltage Vds reaches the electromotive voltage upper limit value 150V and further decreases. In (1) and (2), the decreasing tendency of the current value at the start of interruption is larger in (2). (3) shows a case where the gate control voltage is set lower than (2) for comparison. The drain voltage exceeds the upper limit of the electromotive voltage of 150 V and reaches 270 V, but the decrease in the drain current Ids at the start of the cutoff is larger than the others.
また、ゲート電圧V1が(1)より大きい場合は、ドレイン電圧Vdsの立ち上がり時の電圧は、電源電圧100Vより低くなり、トランジスタのオン状態に近いことになる。このときのドレイン電流の減少の仕方は、(1)の場合より悪くなる方向であり不利となる。図7の説明において、(1)のゲート駆動条件がゲート電圧V1aに、(2)のゲート駆動条件がゲート電圧V1bに対応している。 When the gate voltage V1 is greater than (1), the voltage at the rise of the drain voltage Vds is lower than the power supply voltage 100V, which is close to the on state of the transistor. At this time, the drain current is reduced in a direction worse than that in the case of (1), which is disadvantageous. In the description of FIG. 7, the gate drive condition (1) corresponds to the gate voltage V1a, and the gate drive condition (2) corresponds to the gate voltage V1b.
図9(a)及び(b)は、ゲート制御電圧と遮断時間を説明するための図である。図10は、素子特性2の場合のI−V特性を示す図である。図9(a)及び(b)と図10に基づいて第2のゲート制御電圧V2と第1のゲート制御電圧V1との時間間隔Δtについて説明する。図9(a)に示すモデル回路は、図5(a)の遮断回路でトランジスタ部を抵抗に置き換えた図である。トランジスタはゲート電圧制御により可変抵抗値と同等であることを示している。
FIGS. 9A and 9B are diagrams for explaining the gate control voltage and the cutoff time. FIG. 10 is a diagram illustrating the IV characteristic in the case of the
このモデル回路は、次の式(2)の微分方程式を満たす。
L*(dI/dt)+R(t)*I=Vdd・・・(2)
過電流値Iovが遮断動作によりTf後にゼロになるとすると、式(2)より、遮断時間Tfは、次式(3)で表現される。
This model circuit satisfies the following differential equation (2).
L * (dI / dt) + R (t) * I = Vdd (2)
Assuming that the overcurrent value Iov becomes zero after Tf due to the interruption operation, the interruption time Tf is expressed by the following expression (3) from Expression (2).
式(3)中のR*Iの項は、ドレイン電圧Vdsに等しい。
遮断時間Tfは、積分の中が小さいほど、小さいことになるが、この値は、ドレイン電圧Vdsがどのような軌跡をたどるかに依存する。図10で、過電流値Iov、起電圧上限値Vdmaxからドレイン電圧Vdsが“a”と“b”の2つの軌跡を取る場合を比較すると、式(3)の積分の中の分母が(Vds−Vdd)であるから、“a”の軌跡をたどるほうが収束時間Tfは、小さいことが分かる。なお、電流値が十分小さくなった状況では、ゲート電圧を制御してもトランジスタの抵抗値はほぼ一定値になり、遮断に要する時間は、式(3)とは異なる表現となるが、全体の概遮断時間は、式(3)で近似できる。
The term R * I in equation (3) is equal to the drain voltage Vds.
The cut-off time Tf becomes smaller as the integration becomes smaller, but this value depends on what locus the drain voltage Vds follows. In FIG. 10, when the case where the drain voltage Vds takes two loci of “a” and “b” from the overcurrent value Iov and the electromotive voltage upper limit value Vdmax is compared, the denominator in the integral of the expression (3) is (Vds −Vdd), it is understood that the convergence time Tf is shorter when following the trajectory of “a”. In the situation where the current value has become sufficiently small, the resistance value of the transistor remains almost constant even when the gate voltage is controlled, and the time required for shutoff is expressed differently from Equation (3). The approximate cutoff time can be approximated by equation (3).
ドレイン電圧Vdsが、“a”の軌跡をとるようにゲート電圧制御できたとすると、遮断時間Tfは、式(3)の積分の中のVds=Vdmaxのときに最も小さくなる。このとき、積分の中は一定値、L/(Vdmax−Vdd)になり、積分の外にだせる。結局、遮断時間Tfの理想値は、以下の式(4)
Tf=L×Iov/(Vdmax−Vdd)・・・(4)
となる。実際の遮断時間は、このTfより長くなるが、式(2)中のインダクタンスLとトランジスタ抵抗値Rの他に寄生の容量Cがある場合は、式(4)の遮断時間Tfより小さな遮断時間となる場合もある。
Assuming that the gate voltage can be controlled so that the drain voltage Vds follows the trajectory of “a”, the cutoff time Tf is the smallest when Vds = Vdmax in the integration of Expression (3). At this time, the value during integration is a constant value, L / (Vdmax−Vdd), which can be removed from the integration. After all, the ideal value of the cutoff time Tf is the following equation (4)
Tf = L × Iov / (Vdmax−Vdd) (4)
It becomes. The actual cutoff time is longer than this Tf. However, if there is a parasitic capacitance C in addition to the inductance L and the transistor resistance value R in the equation (2), the cutoff time is shorter than the cutoff time Tf in the equation (4). It may become.
また、ドレイン電圧Vdsが、“a”の軌跡をとるようにゲート電圧制御ができた場合の電流値の時間変化は、数(2)式で、R(t)*I=Vdmaxとなることから、以下の式(5)となる。
dI/dt=(Vdd−Vdmax)/L・・・(5)
電流Iについて解くと、以下の式(6)
I(t)=Iov−(Vdmax−Vdd)/L*t・・・(6)
となり、電流は、過電流値Iovから時間に線形に減少することになる。ドレイン電流を線形に減少するようにゲート電圧制御することとドレイン電圧をVdmaxに一定にするようにゲート制御することが同等であることが分かる。
Further, the time change of the current value when the gate voltage can be controlled so that the drain voltage Vds takes the locus of “a” is expressed by the equation (2) as R (t) * I = Vdmax. The following equation (5) is obtained.
dI / dt = (Vdd−Vdmax) / L (5)
Solving for current I, the following equation (6)
I (t) = Iov− (Vdmax−Vdd) / L * t (6)
Thus, the current decreases linearly with time from the overcurrent value Iov. It can be seen that controlling the gate voltage so that the drain current decreases linearly is equivalent to controlling the gate so that the drain voltage is kept constant at Vdmax.
第2のゲート制御電圧V2は、電流値がゼロの状態で、ドレイン電圧Vdsが電源電圧Vddとなるゲート電圧V2bから、ドレイン電圧VdsがVdmaxになるゲート電圧V2aを含む電圧値の間の電圧が可能である。ゲート電圧VgsがV2aより小さい場合は、ドレイン起電圧がVdmaxを超える可能性があるので適用できない。ゲート電圧VgsがV2bより大きい場合は電流が残っておりドレイン電圧Vdsが電源電圧Vddより小さい可能性があり収束していない状況となる。 The second gate control voltage V2 is a voltage between a gate voltage V2b at which the drain voltage Vds becomes the power supply voltage Vdd and a voltage value including the gate voltage V2a at which the drain voltage Vds becomes Vdmax in a state where the current value is zero. Is possible. When the gate voltage Vgs is smaller than V2a, the drain electromotive voltage may exceed Vdmax, and thus cannot be applied. When the gate voltage Vgs is larger than V2b, there is a possibility that the current remains and the drain voltage Vds may be smaller than the power supply voltage Vdd, which is not converged.
素子毎にI−V特性、半導体スイッチの閾値が異なることが起こるが、これらは素子のデータシートの仕様書で記述される特性値の範囲で限定される。I−V特性がばらつく範囲を事前に検討することで、起電圧上限値を超えないゲート電圧Vgsを選択し、第1のゲート制御電圧とすることが可能である。また、同様に、電流遮断時の第2のゲート制御電圧も素子特性がばらついても電流が切れるゲート電圧を選択することが可能である。これにより用いる半導体スイッチ毎の、また遮断器毎のゲート電圧や遮断時間の調整をせずに済ますことも可能となる。 Although the IV characteristic and the threshold value of the semiconductor switch are different for each element, these are limited within the range of the characteristic value described in the specifications of the data sheet of the element. By examining the range in which the IV characteristics vary in advance, it is possible to select the gate voltage Vgs that does not exceed the upper limit of the electromotive voltage and set it as the first gate control voltage. Similarly, the second gate control voltage at the time of current interruption can be selected as a gate voltage at which the current is cut even if the element characteristics vary. As a result, it is possible to eliminate the need to adjust the gate voltage and the breaking time for each semiconductor switch used and for each breaker.
図11(a)乃至(c)は、素子特性1の遮断時の電流波形及び電圧波形を示す図である。素子特性1の素子を用い、上述の第1のゲート制御電圧V1、第2のゲート制御電圧V2、遮断時間Tfの決め方をした場合の遮断波形を示している。第1のゲート制御電圧V1から第2のゲート制御電圧V2までのゲート電圧の時間変化は遮断時間Tfで線形に変化させている。
FIGS. 11A to 11C are diagrams showing current waveforms and voltage waveforms when the
給電線の回路インダクタンスLは500uH、電源電圧100V、起電圧上限値150Vの条件で、過電流閾値4Aの場合は、遮断時間Tfは、式(4)よりTf=40us、過電流閾値8Aの場合、遮断時間Tf=80usとなる。
図11(a)は、V1=−4.68、V2=−4.85、Δt=40usの場合の遮断波形図である。第2のゲート制御電圧V2は、I−V特性図で電流=ゼロ、ドレイン電圧=100Vのときのゲート電圧Vgsである。
When the circuit inductance L of the feeder line is 500 uH, the power supply voltage is 100 V, and the electromotive voltage upper limit value is 150 V, and the overcurrent threshold value is 4 A, the cutoff time Tf is Tf = 40 us and the overcurrent threshold value is 8 A from Equation (4) The cutoff time Tf = 80 us.
FIG. 11A is a cut-off waveform diagram when V1 = −4.68, V2 = −4.85, and Δt = 40 us. The second gate control voltage V2 is a gate voltage Vgs when current = zero and drain voltage = 100V in the IV characteristic diagram.
図11(b)は、ゲート制御電圧は同じで、遮断時間Tf=45usと1割ほど長くした場合である。図11(a)では、遮断時間Tf=40usではドレイン電圧が収束しきれておらず、ゲート電圧Vgsのオフ時に発振しているが、遮断時間Tfを1割程度伸ばすと発振が抑えられ、電流、電圧の遮断ができている。
図11(c)は、過電流閾値を4Aから8Aにし、遮断時間を90usとした場合の遮断波形図である。V1=−4.23、V2=−4.85である。過電流閾値が8Aになったことにより遮断時間Tfは80usと計算されるが、1割ほど延長し、90usとした。電流、電圧とも遮断ができている。
FIG. 11B shows the case where the gate control voltage is the same, and the cut-off time Tf = 45 us is increased by about 10%. In FIG. 11A, the drain voltage does not converge at the cutoff time Tf = 40 us and oscillates when the gate voltage Vgs is off. However, when the cutoff time Tf is increased by about 10%, the oscillation is suppressed, The voltage is cut off.
FIG. 11C is a cut-off waveform diagram when the overcurrent threshold is changed from 4 A to 8 A and the cut-off time is 90 us. V1 = −4.23 and V2 = −4.85. Since the overcurrent threshold is 8 A, the cutoff time Tf is calculated to be 80 us, but it is extended by 10% to 90 us. Both current and voltage are cut off.
図12(a)及び(b)は、素子特性2の遮断時の電流波形及び電圧波形を示す図である。素子特性2の素子を用い、上述の第1のゲート制御電圧V1,第2のゲート制御電圧V2,遮断時間Tfの決め方をした場合の遮断波形を示している。
給電線の回路インダクタンスLは500uH、電源電圧100V、起電圧上限値200Vの条件で、過電流閾値4Aの場合は、遮断時間Tfは、式(4)よりTf=20usである。
12A and 12B are diagrams showing a current waveform and a voltage waveform when the
When the circuit inductance L of the feeder line is 500 uH, the power source voltage is 100 V, and the electromotive voltage upper limit value is 200 V, and the overcurrent threshold is 4 A, the cutoff time Tf is Tf = 20 us from the equation (4).
図12(a)に示したゲート電圧波形は、第1のゲート制御電圧V1と第2のゲート制御電圧V2までの時間間隔は、基準遷移時間Tfの20usと一定であるが、その間のゲート電圧は、経過時間に対して線形でなく、ドレイン電圧がVdmaxに一定となるように変化させている。V1=−4.78,V2=−5.48である。時間軸で18us付近が電圧V1,38us付近が電圧V2である。それ以後のゲート電圧は、それまでのゲート電圧の時間変化を延長する格好で減少させている。 In the gate voltage waveform shown in FIG. 12A, the time interval between the first gate control voltage V1 and the second gate control voltage V2 is constant at 20 us of the reference transition time Tf. Is not linear with respect to the elapsed time, and the drain voltage is changed to be constant at Vdmax. V1 = −4.78 and V2 = −5.48. On the time axis, the voltage V1 is around 18 us and the voltage V2 is around 38 us. Thereafter, the gate voltage is decreased in such a manner as to extend the time change of the gate voltage until then.
図12(b)は、ドレイン電圧及び電流波形である。ドレイン電圧は、その制御により200Vに固定されている時間が続いている。また、ドレイン電流は、ドレイン電圧が一定に保たれている30us付近までは電流がほぼ直線的に減少している。ドレイン電流及び電圧は、第1のゲート制御電圧V1と第2のゲート制御電圧V2の間のゲート電圧を、ドレイン電圧をVdmaxに一定となるように制御することで、ほぼ遮断時間Tf=20usで収束している。 FIG. 12B shows a drain voltage and a current waveform. The drain voltage continues to be fixed at 200 V by the control. Further, the drain current decreases almost linearly up to around 30 us where the drain voltage is kept constant. By controlling the gate voltage between the first gate control voltage V1 and the second gate control voltage V2 so that the drain voltage becomes constant at Vdmax, the drain current and voltage are approximately cut off time Tf = 20 us. It has converged.
図13(a),(b)は、素子特性1の遮断時の電流波形及び電圧波形を示す図である。素子特性1の素子を用い、上述した第1のゲート制御電圧V1,第2のゲート制御電圧V2,遮断時間Tfの決め方をし、ゲート制御電圧V1と第2のゲート制御電圧V2の間の電圧をドレイン電圧が起電圧上限値Vdmaxになるようにゲート電圧を変えている。図12(a)のゲート電圧波形と同じゲート電圧制御をしている。
13A and 13B are diagrams showing a current waveform and a voltage waveform when the
給電線の回路インダクタンスLは500uH,電源電圧100V,起電圧上限値150V,過電流閾値8Aの場合で、遮断時間Tfは、式(4)よりTf=80usである。
図13(a)は、ゲート電圧波形図である。“a”の曲線はドレイン電圧がVdmaxになるように、I−V特性図より求めたゲート電圧の時間波形で、“b”が実際に作成したゲート電圧波形である。
The circuit inductance L of the power supply line is 500 uH, the power supply voltage is 100 V, the electromotive voltage upper limit value is 150 V, and the overcurrent threshold is 8 A. The cutoff time Tf is Tf = 80 us from the equation (4).
FIG. 13A is a gate voltage waveform diagram. The curve “a” is the time waveform of the gate voltage obtained from the IV characteristic diagram so that the drain voltage becomes Vdmax, and “b” is the gate voltage waveform actually created.
図13(b)に電流と電圧波形とゲート電圧波形を示す。電流値,ドレイン電圧値ともに遮断時間80usで収束している。図11(c)では、ゲート電圧をゲート制御電圧V1とゲート制御電圧V2の間を時間に線形に変化させ、90usで収束する波形を示したが、ドレイン電圧を起電圧上限値に一致させるようにゲート電圧を制御すると収束性がよくなっている。図13(a),(b)と図11(a)乃至(c)の例より、ゲート制御電圧V1からゲート制御電圧V2への時間変化のさせ方は、ゲート制御電圧V1とゲート制御電圧V2の間を線形に時間変化させる場合のゲート波形とドレイン電圧が起電圧上限値になるようにゲート電圧を制御した場合のゲート波形の2つの波形の間の波形とすることが可能であることが分かる。好ましくは、ドレイン電圧を起電圧上限値に一致させるような制御がよい。 FIG. 13B shows the current, voltage waveform, and gate voltage waveform. Both the current value and the drain voltage value converge at a cutoff time of 80 us. FIG. 11C shows a waveform in which the gate voltage is linearly changed between the gate control voltage V1 and the gate control voltage V2 and converges at 90 us. However, the drain voltage is made to coincide with the upper limit of the electromotive voltage. When the gate voltage is controlled, convergence is improved. From the examples of FIGS. 13A and 13B and FIGS. 11A to 11C, the gate control voltage V1 and the gate control voltage V2 are changed as time changes from the gate control voltage V1 to the gate control voltage V2. It is possible to make the waveform between two waveforms of the gate waveform when the gate voltage is controlled so that the gate voltage and the drain voltage become the upper limit of the electromotive voltage when the time is linearly changed. I understand. Preferably, control is performed so that the drain voltage matches the upper limit of the electromotive voltage.
以上のように、半導体スイッチのI−V特性を求め、電源電圧,起電圧上限値,過電流閾値などのシステム仕様から第1のゲート制御電圧と第2のゲート制御電圧及び遮断時間を決めることで、遮断時にドレイン電圧が起電圧上限値以下に抑制でき、また、遮断時間を適正に定めることができる。 As described above, the IV characteristics of the semiconductor switch are obtained, and the first gate control voltage, the second gate control voltage, and the cutoff time are determined from the system specifications such as the power supply voltage, the electromotive voltage upper limit value, and the overcurrent threshold. Thus, the drain voltage can be suppressed below the upper limit of the electromotive voltage at the time of interruption, and the interruption time can be determined appropriately.
10 直流電流遮断装置
11 電流検出部
12 スイッチ部
13 制御回路
14 過電流判定部
15 スイッチ駆動部
16 任意波形発生部
17 給電線
21 半導体遮断器
22 電源装置
23 負荷装置
31 半導体部
32 電流センサ
33 電流計測部
34 トランジスタ駆動回路
35 入力インターフェース
41,42 直流出力線
43,44 直流入力線
51 ドライブ部
52 制御部
53 設定記憶部
54 記憶部
61 半導体遮断器
62 直流電源
63 負荷装置
64 正側給電線
65 負側給電線
66 半導体スイッチ(トランジスタ)
67 電流検出部
68 電流変換部(電流計測部)
69 ゲート制御部
70 制御電圧記憶部
71 遷移時間記憶部
72 システムコントローラ
73 遷移時間演算部
74 電圧検出部
81 線形ゲート電圧生成部
82 ゲート電圧補正部
83 DACコード生成器
91 回路インダクタンス
92 直流電源
93 ゲート信号
DESCRIPTION OF
67
69
Claims (27)
前記トランジスタの電流−電圧特性に基づいて導出される第1のゲート制御電圧値及び第2のゲート制御電圧値が記憶される制御電圧記憶部と、
前記トランジスタのゲート電圧値を前記第1のゲート制御電圧値から前記第2のゲート制御電圧値に遷移させるまでの時間である基準遷移時間値を記憶する遷移時間記憶部と、
前記電流検出部の出力と前記第1のゲート制御電圧値と前記第2のゲート制御電圧値及び前記基準遷移時間値とに基づいて前記トランジスタの動作を制御するゲート制御部と
を備えていることを特徴とするトランジスタの駆動回路。 A current detector for detecting the current on the source side of the transistor;
A control voltage storage unit for storing a first gate control voltage value and a second gate control voltage value derived based on the current-voltage characteristics of the transistor;
A transition time storage unit that stores a reference transition time value that is a time until the gate voltage value of the transistor is changed from the first gate control voltage value to the second gate control voltage value;
A gate control unit that controls the operation of the transistor based on the output of the current detection unit, the first gate control voltage value, the second gate control voltage value, and the reference transition time value. A transistor driving circuit.
前記トランジスタの電流−電圧特性に関連し、
ドレイン電圧が直流電源電圧で、ドレイン電流が過電流閾値であることより決定される第1のゲート電圧値か、
前記ドレイン電圧が起電圧上限値で、前記ドレイン電流が過電流閾値であることより決定される前記第2のゲート電圧値か、
前記第2のゲート電圧値より大きく、前記第1のゲート電圧値以下であるゲート電圧値か
のいずれかであることを特徴とする請求項1に記載のトランジスタの駆動回路。 The first gate control voltage value of the control voltage storage unit is
In relation to the current-voltage characteristics of the transistor,
A first gate voltage value determined by the drain voltage being a DC power supply voltage and the drain current being an overcurrent threshold;
The second gate voltage value determined by the drain voltage being an electromotive voltage upper limit value and the drain current being an overcurrent threshold;
2. The transistor drive circuit according to claim 1, wherein the gate voltage value is greater than the second gate voltage value and less than or equal to the first gate voltage value.
前記トランジスタの電流−電圧特性に関連し、
前記ドレイン電圧が前記電源電圧で、前記ドレイン電流がゼロであることより決定される第3のゲート電圧値か、
前記ドレイン電圧が起電圧上限値で、前記ドレイン電流がゼロであることより決定される第4のゲート電圧値か、
前記第4のゲート電圧値より大きく、前記第3のゲート電圧値以下であるゲート電圧値か
のいずれかであることを特徴とする請求項1又は2に記載のトランジスタの駆動回路。 The second gate control voltage value of the control voltage storage unit is
In relation to the current-voltage characteristics of the transistor,
A third gate voltage value determined by the drain voltage being the power supply voltage and the drain current being zero;
A fourth gate voltage value determined by the drain voltage being an electromotive voltage upper limit value and the drain current being zero;
3. The transistor drive circuit according to claim 1, wherein the transistor has a gate voltage value that is greater than the fourth gate voltage value and less than or equal to the third gate voltage value. 4.
Tf=L×Iov/(Vdmax−Vdd)
の関係式により計算される値であることを特徴とする請求項4に記載のトランジスタの駆動回路。 The reference transition time value Tf is
Tf = L × Iov / (Vdmax−Vdd)
5. The transistor drive circuit according to claim 4, wherein the value is calculated by the relational expression:
前記半導体遮断器が、
前記給電線を流れる電流を検出する電流検出部と、前記給電線に流れる電流を制御する半導体スイッチと、該半導体スイッチの電流−電圧特性に関連するゲート制御電圧値の制御電圧記憶部と、前記半導体スイッチの2つのゲート制御電圧間の基準遷移時間値を記憶する遷移時間記憶部と、前記電流検出部の出力と前記ゲート制御電圧値及び前記基準遷移時間値から前記半導体スイッチの駆動状態を決定するゲート制御部とを備え、
前記制御電圧記憶部の第1のゲート制御電圧値を、
前記半導体スイッチの電流−電圧特性に関連し、
ドレイン電圧値が直流電源電圧値で、ドレイン電流値が給電線を流れる過電流閾値であることより決定される第1のゲート電圧値か、
前記ドレイン電圧値が起電圧上限値で、前記ドレイン電流値が給電線を流れる過電流閾値であることより決定される第2のゲート電圧値か、
前記第2のゲート電圧値より大きく、前記第1のゲート電圧値以下であるゲート電圧値のいずれかとし、
前記制御電圧記憶部の第2のゲート制御電圧値を、
前記半導体スイッチの電流−電圧特性に関連し、
前記ドレイン電圧値が前記直流電源電圧で、前記ドレイン電流値がゼロであることより決定される第3のゲート電圧値か、
前記ドレイン電圧値が前記起電圧上限値で、前記ドレイン電流がゼロであることより決定される第4のゲート電圧値か、
前記第4のゲート電圧値より大きく、前記第3のゲート電圧値以下であるゲート電圧値のいずれかとし、
前記制御電圧記憶部の前記基準遷移時間値を、
前記直流電源電圧値と前記半導体スイッチ間の回路インダクタンスと前記給電線を流れる前記過電流閾値と前記ドレイン電圧の前記起電圧上限値と前記直流電源電圧値とから前記基準遷移時間値を計算し、
前記給電線に流れる電流が前記過電流閾値を超えたことを前記電流検出部で検出したのち、前記半導体スイッチのゲート電圧値を前記第1のゲート制御電圧値とし、前記基準遷移時間値に基づいて前記第2のゲート制御電圧値に降圧することを特徴とする半導体遮断器の遮断制御方法。 In the shutoff control method for a semiconductor circuit breaker provided between the transistor drive circuit according to any one of claims 1 to 16, a load device connected to a power supply line from a DC power supply, and the DC power supply.
The semiconductor circuit breaker is
A current detection unit for detecting a current flowing through the power supply line; a semiconductor switch for controlling a current flowing through the power supply line; a control voltage storage unit for a gate control voltage value related to a current-voltage characteristic of the semiconductor switch; A transition time storage unit that stores a reference transition time value between two gate control voltages of the semiconductor switch, and a driving state of the semiconductor switch is determined from the output of the current detection unit, the gate control voltage value, and the reference transition time value And a gate control unit
The first gate control voltage value of the control voltage storage unit is
Related to the current-voltage characteristics of the semiconductor switch,
A drain voltage value is a direct-current power supply voltage value and a drain current value is an overcurrent threshold value flowing through the feeder line, or a first gate voltage value determined by
The drain voltage value is an electromotive voltage upper limit value, and the drain current value is a second gate voltage value determined by being an overcurrent threshold value flowing through a feeder line,
Any one of the gate voltage values that is greater than the second gate voltage value and less than or equal to the first gate voltage value;
A second gate control voltage value of the control voltage storage unit is
Related to the current-voltage characteristics of the semiconductor switch,
A third gate voltage value determined by the drain voltage value being the DC power supply voltage and the drain current value being zero;
The drain voltage value is the upper limit of the electromotive voltage, and the fourth gate voltage value determined by the drain current being zero,
Any one of the gate voltage values that is greater than the fourth gate voltage value and less than or equal to the third gate voltage value;
The reference transition time value of the control voltage storage unit,
The reference transition time value is calculated from the DC power supply voltage value, the circuit inductance between the semiconductor switches, the overcurrent threshold value flowing through the feeder line, the electromotive voltage upper limit value of the drain voltage, and the DC power supply voltage value,
After detecting that the current flowing through the feeder line exceeds the overcurrent threshold, the gate voltage value of the semiconductor switch is set as the first gate control voltage value, and based on the reference transition time value And a step-down control method for the semiconductor circuit breaker, wherein the voltage is stepped down to the second gate control voltage value.
Tf=L×Iov/(Vdmax−Vdd)
で計算することを特徴とする請求項18に記載の半導体遮断器の遮断制御方法。 The reference transition time value Tf is set to Tf = L × Iov / (Vdmax−Vdd)
19. The circuit breaker control method for a semiconductor circuit breaker according to claim 18, wherein the control method is as follows.
前記ゲート制御部が、前記半導体スイッチのゲート電圧値を前記第1のゲート制御電圧値から前記第2のゲート制御電圧値に降圧するとき、前記ドレイン電圧値を前記起電圧上限値に一致するように制御することを特徴とする請求項18,19又は20に記載のする半導体遮断器の遮断制御方法。 A voltage detection unit for detecting the drain voltage value;
When the gate control unit steps down the gate voltage value of the semiconductor switch from the first gate control voltage value to the second gate control voltage value, the drain voltage value matches the electromotive voltage upper limit value. 21. The circuit breaker control method for a semiconductor circuit breaker according to claim 18, 19 or 20, wherein
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Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107102273A (en) * | 2017-06-30 | 2017-08-29 | 上海华虹宏力半导体制造有限公司 | ATE power supply test passage expansion structures and its test application process |
WO2018168776A1 (en) * | 2017-03-14 | 2018-09-20 | Agc株式会社 | Heat cycle system |
JP2018531577A (en) * | 2015-09-21 | 2018-10-25 | シンプトート テクノロジーズ エルエルシー | Single transistor device for circuit protection and autocatalytic voltage conversion therefor |
JPWO2018034022A1 (en) * | 2016-08-17 | 2019-03-14 | 住友電気工業株式会社 | Semiconductor module |
JP2020039241A (en) * | 2018-09-06 | 2020-03-12 | 三菱電機株式会社 | Semiconductor module and power conversion device |
CN111066234A (en) * | 2017-09-21 | 2020-04-24 | 新电元工业株式会社 | Switching element control circuit and power module |
-
2013
- 2013-06-28 JP JP2013136642A patent/JP2015012706A/en active Pending
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018531577A (en) * | 2015-09-21 | 2018-10-25 | シンプトート テクノロジーズ エルエルシー | Single transistor device for circuit protection and autocatalytic voltage conversion therefor |
JPWO2018034022A1 (en) * | 2016-08-17 | 2019-03-14 | 住友電気工業株式会社 | Semiconductor module |
WO2018168776A1 (en) * | 2017-03-14 | 2018-09-20 | Agc株式会社 | Heat cycle system |
JPWO2018168776A1 (en) * | 2017-03-14 | 2020-05-14 | Agc株式会社 | Heat cycle system |
US10830518B2 (en) | 2017-03-14 | 2020-11-10 | AGC Inc. | Heat cycle system |
CN107102273A (en) * | 2017-06-30 | 2017-08-29 | 上海华虹宏力半导体制造有限公司 | ATE power supply test passage expansion structures and its test application process |
CN107102273B (en) * | 2017-06-30 | 2019-08-13 | 上海华虹宏力半导体制造有限公司 | ATE power supply test channel expansion structure and its test application method |
CN111066234A (en) * | 2017-09-21 | 2020-04-24 | 新电元工业株式会社 | Switching element control circuit and power module |
CN111066234B (en) * | 2017-09-21 | 2023-05-26 | 新电元工业株式会社 | Switching element control circuit and power module |
JP2020039241A (en) * | 2018-09-06 | 2020-03-12 | 三菱電機株式会社 | Semiconductor module and power conversion device |
US11183834B2 (en) | 2018-09-06 | 2021-11-23 | Mitsubishi Electric Corporation | Semiconductor module and power conversion apparatus having a diode bridge circuit and a protection circuit |
JP7117949B2 (en) | 2018-09-06 | 2022-08-15 | 三菱電機株式会社 | Semiconductor modules and power converters |
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