JP2014523569A5

JP2014523569A5 -

Info

Publication number: JP2014523569A5
Application number: JP2014515970A
Authority: JP
Filing date: 2012-06-13
Publication date: 2015-07-30

Description

データ構造４７０は、さらに、宛先出力ポートの正確な位置を特定する５ビットのポートフィールド４７８を備える。３２ビットの宛先フィールド４７９は、次の命令のための次のアドレスである。３２ビットのデータフィールド４８０は、現行の命令で演算されるデータのアドレスを含む。

Claims

コンピュータシステムであって、
次の命令のアドレスを、前記次の命令を取得した時にのみ知ることができる制御フロー型のプロセッサである第１のプロセッサと、
データフロー型のプロセッサである第２のプロセッサであって、
命令メモリと２つのデータメモリとを含む第２のメモリシステムに接続され、
前記命令メモリは、複数の命令を実行順に格納すると共に、前記２つのデータメモリに含まれている対応する複数のイベントデータを実行順に格納し、前記複数の命令のうちの最初の命令は、前記命令メモリ内の所定の位置に格納され、
前記データメモリは、さらに、ＥメモリとＯメモリとの２つの部分に分割され、前記Ｅメモリと前記Ｏメモリとは、現行サイクルのデータがいずれか一方から読みだされるメモリであり、例えば現行サイクルにおいて前記Ｅメモリによる制御がされた場合、次のサイクルのデータは前記Ｏメモリに格納されるメモリであり、
さらに、並列に接続された複数のＭＩＳＡ処理コアを含み、
前記複数のＭＩＳＡ処理コアの各々に対する各命令は、次の命令のための次のアドレスを含み、前記複数のＭＩＳＡ処理コアの各々は、イベントＦＩＦＯ待ち行列に対応するそれぞれのアドレスに配置されている、第２のプロセッサと、
前記第１のプロセッサおよび前記第２のプロセッサに接続された実行時イベント挿入・制御ユニットと、
を備え、
前記命令メモリ、前記２つのデータメモリ、前記第１のプロセッサ、前記第２のプロセッサ、および、前記実行時イベント挿入・制御ユニットは、共通の集積回路上にある、システム。
請求項１に記載のシステムであって、前記第１のプロセッサは、第１のキャッシュメモリ、第１のメモリコントローラ、および、第１のＣＰＵを備え、前記第１のプロセッサは、第１のメモリシステムに接続されている、システム。
請求項１に記載のシステムであって、前記第２のプロセッサは、第２のキャッシュメモリと、第２のメモリコントローラとを含む、システム。
請求項３に記載のシステムであって、前記第２のプロセッサは、通信ユニットによって前記第１のプロセッサに接続されている、システム。
請求項３に記載のシステムであって、前記第２のキャッシュメモリは命令キャッシュメモリとイベントキャッシュメモリとを含み、前記命令メモリは、第１の対応するメモリコントローラによってプリフェッチユニットを介して制御キャッシュメモリに接続され、前記２つのデータメモリのうちの第１のデータメモリは、第２の対応するメモリコントローラによって前記プリフェッチユニットを介して前記イベントキャッシュメモリに接続され、前記２つのデータメモリのうちの第２のデータメモリは、第３の対応するメモリコントローラによって前記プリフェッチユニットを介して第２のキャッシュメモリに接続されている、システム。
請求項５に記載のシステムであって、前記第２のプロセッサは、さらに、プリフェッチユニットに接続されたイベントＦＩＦＯ待ち行列を備える、システム。
請求項３に記載のシステムであって、前記複数のＭＩＳＡ処理コアは、１から約１２８のＭＩＳＡ処理コアを含む、システム。
請求項３に記載のシステムであって、前記第２のプロセッサは、さらに、前記複数のＭＩＳＡ処理コアの出力に接続された比較ユニットを備える、システム。
設計をテストする方法であって、
第１のコンパイラでテストベンチアプリケーションをコンパイルする工程と、
テストベンチプロセッサに接続されたテストベンチメモリシステムに前記コンパイルされたテストベンチアプリケーションをロードする工程であって、前記テストベンチプロセッサは、制御フロー型のプロセッサである、工程と、
シミュレートされた設計を作るために、回路シミュレータアプリケーションで設計をシミュレートする工程と、
コンパイルされた設計アプリケーションを作るために、第２のコンパイラで前記シミュレートされた設計をコンパイルする工程と、
データフロー型のプロセッサである設計プロセッサに接続された設計メモリシステムに前記コンパイルされた設計アプリケーションをロードする工程であって、
前記設計メモリシステムは、命令メモリと２つのデータメモリとを含み、
前記命令メモリは、複数の命令を実行順に格納すると共に、前記２つのデータメモリに含まれている対応する複数のイベントデータを実行順に格納し、前記複数の命令のうちの最初の命令は、前記命令メモリ内の所定の位置に格納され、
前記データメモリは、さらに、ＥメモリとＯメモリとの２つの部分に分割され、前記Ｅメモリと前記Ｏメモリとは、現行サイクルのデータがいずれか一方から読みだされるメモリであり、例えば現行サイクルにおいて前記Ｅメモリによる制御がされた場合、次のサイクルのデータは前記Ｏメモリに格納されるメモリであり、
実行時イベント挿入・制御ユニットによって前記テストベンチプロセッサに接続され、前記設計メモリシステムに前記コンパイルされた設計アプリケーションをロードする工程は、複数の命令を前記命令メモリに格納する工程、および、対応する複数のイベントデータを前記２つのデータメモリに格納する工程を含み、
さらに、前記設計プロセッサは、並列に接続された複数のＭＩＳＡ処理コアを含み、
前記複数のＭＩＳＡ処理コアの各々に対する各命令は、次の命令のための次のアドレスを含み、前記複数のＭＩＳＡ処理コアの各々は、イベントＦＩＦＯ待ち行列に対応するそれぞれのアドレスに配置されている、工程と、
前記テストベンチプロセッサでの対応する最初の命令の出力に従って、前記設計プロセッサで最初の命令を実行する工程と、
を備える、方法。
請求項９に記載の方法であって、さらに、前記設計プロセッサで実行された前記最初の命令からの出力結果を、現行データ値と比較する工程と、
前記設計プロセッサで実行された前記最初の命令からの前記出力結果が、前記現行データ値と同じ場合に、次の命令をロードする工程とを備える、方法。
請求項１０に記載の方法であって、前記次の命令をロードする工程は、
後続の命令を制御メモリキャッシュにロードする工程と、
それと同時に、対応する後続のイベントデータをイベントデータキャッシュにロードする工程と、
を含む、方法。
請求項１０に記載の方法であって、さらに、前記設計プロセッサで実行された前記最初の命令からの前記出力結果が、前記現行データ値と異なる場合に、前記出力結果を格納する工程を備える、方法。
請求項１２に記載の方法であって、前記出力結果を格納する工程は、演算キャッシュメモリに前記出力結果を格納する工程と、前記設計プロセッサに次の命令をロードする工程と、を含む、方法。
請求項９に記載の方法であって、前記第１のコンパイラは、前記第２のコンパイラと機能的に等価である、方法。
請求項９に記載の方法であって、前記第１のコンパイラおよび前記第２のコンパイラは、Ｃコンパイラである、方法。
請求項９に記載の方法であって、前記第２のコンパイラは、さらに、ＭＩＳＡコンパイラを含み、前記第２のコンパイラで前記シミュレートされた設計をコンパイルする工程は、ＭＩＳＡコンパイルされた設計を作るために、前記ＭＩＳＡコンパイラで前記シミュレートされた設計をコンパイルした後に、前記第２のコンパイラで前記ＭＩＳＡコンパイルされた設計をコンパイルする工程を含む、方法。