JP2014523556A - Ｕｓｂ２．０高速モードを有するｕｓｂアイソレータ集積回路および自動速度検出 - Google Patents

Abstract

集積回路の上流部と下流部との間に配置され、ガルバニックアイソレーションをそれらの間に提供するアイソレーションバリアと、集積回路の上流部と、上流側ＵＳＢ装置との間で、ＵＳＢ２．０に準拠する信号を送受信するよう構成された第１のＵＳＢ２．０インターフェースと、集積回路の下流部と、下流側ＵＳＢ装置との間で、ＵＳＢ２．０に準拠する信号を送受信するよう構成された第２のＵＳＢ２．０インターフェースと、集積回路の上流部と下流部との間で通信を可能にするように構成された複数の信号カップリングコンポーネントであり、ガルバニックアイソレーションを維持しつつＵＳＢ２．０プロトコルを使って上流側ＵＳＢ装置と下流側ＵＳＢ装置が互いに通信可能となるように構成された複数の信号カップリングコンポーネントとを備え、集積回路の上流部および下流部は、上流側または下流側ＵＳＢ装置のそれぞれのＵＳＢ２．０速度を自動的に検出するように構成されたモジュールを有し、検出に応答して、上流側または下流側ＵＳＢ装置の間で通信用の複数のＵＳＢ２．０速度モードの対応するひとつに集積回路を自動的に置き、複数のＵＳＢ２．０速度モードは、ＵＳＢ低速モード、ＵＳＢ全速モード、ＵＳＢ２．０高速モードを含むＵＳＢアイソレータ集積回路。

Description

本願発明は、集積回路の２つの領域間で双方向にＵＳＢ２．０データを送信しつつ、ガルバニックアイソレーションを与える集積回路アイソレータに関する。

本明細書において、あらゆる従来技術（またはそれから導出される情報）または任意の周知事項に対する参照は、本願明細書の分野において通常の一般的な従来技術（またはそこから導出される情報）または周知技術を形成することを自認または示唆するものではない。

ユニバーサル・シリアル・バスまたはＵＳＢはＵＳＢホスト、ＵＳＢデバイスおよびＵＳＢ２．０ハブのようなＵＳＢエレメント間でデータを転送するための標準規格である。ＵＳＢ２．０は、４８０Ｍｂｐｓまでのデータ転送速度をサポートする。

電気的アイソレーションをまたいだＵＳＢ信号の転送は、多くのアプリケーションにおいて重要である。例えば、
（ｉ）医療機器に接続されるメイン（患者の安全用）
（ｉｉ）装置が接続されたメイン間のループをまたぐ通信リンク（グランドループを回避するため）
（ｉｉｉ）データネットワークメイン（メインの電力アイソレーション）
（ｉｖ）正確なオーディオ検出およびデータ取得（ノイズ検出の抑制）
（ｖ）工業的検出および制御（さまざまな電力ドメインのアイソレーション用）
（ｖｉ）自動車の回路（高電圧電気スパイクからの保護用）
などが上げられる。

ＵＳＢ２．０は、３つの信号速度をサポートする。すなわち、１．５Ｍｂｐｓの低速、１２Ｍｂｐｓの全速、および４８０ＭＨｚの高速である。

従来技術のＵＳＢアイソレータは、ガルバニックアイソレーションを与えるべく、オプトカプラを使用してきた。しかし、オプトカプラは、比較的低速（〜１０Ｍｂｐｓ）をサポートし、多くの電力（＞１０ｍＷ）を消費する。近年、Ａｎａｌｏｇ Ｄｅｖｉｃｅｓ， Ｉｎｃ．は、ＡＤＵＭ４１６０ 全速／低速ＵＳＢデジタルアイソレータを導入した。これは、例えば、http://www.analog.com/en/interface/digital-isolators/adum4160/product.htmlに説明されている変圧器型のアイソレーションを有する集積回路である。しかし、ＡＤＵＭ４１６０はＵＳＢ２．０高速モードをサポートせず、転送速度は１２ＭＢｐｓに制限されている。また、ＡＤＵＭ４１６０は自動速度検出を行うことができない。つまり、速度は、ＡＤＵＭ４１６０パッケージの外部ピン（ＳＰＵおよびＳＰＤ）を使って手動で設定しなければならない。

上記した従来技術の欠点を解決するＵＳＢアイソレータ集積回路または有用な代替物を提供することが所望される。本発明のいくつかの実施形態が、図面を使って以下で例示的に説明される。

本願発明の実施態様に従い、ＵＳＢアイソレータ集積回路が提供される。当該ＵＳＢアイソレータ集積回路は、集積回路の上流部と下流部との間に配置され、ガルバニックアイソレーションをそれらの間に提供するアイソレーションバリアと、集積回路の上流部と、上流側ＵＳＢ装置との間で、ＵＳＢ２．０に準拠する信号を送受信するよう構成された第１のＵＳＢ２．０インターフェースと、集積回路の下流部と、下流側ＵＳＢ装置との間で、ＵＳＢ２．０に準拠する信号を送受信するよう構成された第２のＵＳＢ２．０インターフェースと、集積回路の上流部と下流部との間で通信を可能にするように構成された複数の信号カップリングコンポーネントであり、ガルバニックアイソレーションを維持しつつＵＳＢ２．０プロトコルを使って上流側ＵＳＢ装置と下流側ＵＳＢ装置が互いに通信可能となるように構成された複数の信号カップリングコンポーネントとを備え、集積回路の上流部および下流部は、上流側または下流側ＵＳＢ装置のそれぞれのＵＳＢ２．０速度を自動的に検出するように構成されたモジュールを有し、検出に応答して、上流側または下流側ＵＳＢ装置の間で通信用の複数のＵＳＢ２．０速度モードの対応するひとつに集積回路を自動的に置き、複数のＵＳＢ２．０速度モードは、ＵＳＢ低速モード、ＵＳＢ全速モード、ＵＳＢ２．０高速モードを含む。

ある実施態様において、モジュールは、集積回路の上流部および下流部にそれぞれ配置されたステートマシンを有し、ステートマシンは集積回路のそれぞれの状態を表す状態情報を格納し、かつ、状態情報をそれらの間で同期させるように構成されている。

ある実施態様において、ステートマシンは、さらに、集積回路の上流部および／または下流部の状態の一つ以上のエラーを訂正するように構成されている。

ある実施態様において、一つ以上の信号カップリングコンポーネントを通じて、上流部および下流部ＵＳＢ装置の間でＵＳＢデータが通信され、ステートマシンは、信号カップリングコンポーネントと異なる一つ以上の信号カップリングコンポーネントを通じて前記状態情報を通信する。

ある実施形態において、集積回路の上流部と下流部との間で状態情報を通信する一つ以上の信号カップリングコンポーネントは、ＵＳＢデータが通信される一つ以上の信号カップリングコンポーネントと一致していない。

ある実施形態において、状態情報を通信する一つ以上の信号カップリングコンポーネントは、ＵＳＢデータが通信される一つ以上の信号カップリングコンポーネントに対して、独立かつゆっくりとクロックされる。

ある実施形態において、集積回路の上流部と下流部のいずれかが、ＰＬＬに対するリファレンスとして機能する水晶オシレータからの入力を有し、その出力は、集積回路の対応部分のＵＳＢバスに再転送する前にＵＳＢ高速シグナリングを再同期するのに使用される。

ある実施態様において、集積回路の上流部および下流部の各々は、対応する水晶オシレータからの対応する入力を有し、対応するＰＬＬに対するリファレンスとして機能し、その出力は、集積回路の対応部分の対応するＵＳＢバスに再転送する前にＵＳＢ高速シグナリングを再同期するのに使用される。

ある実施態様において、信号カップリングコンポーネントは、集積回路の上流部および下流部の間に容量結合を与える容量性アイソレータである。

ある実施態様において、容量性アイソレータはコンデンサ、および、コンデンサの電荷をリフレッシュするように構成されたコンデンサ充電コンポーネントを有する。

ある実施形態において、集積回路の上流部および下流部は単一の電気的に絶縁されたダイの上に互いに離隔されて配置され、集積回路はダイの上に少なくともひとつのカップリング領域を有し、他の相互にアイソレートされた集積回路部の間に容量結合を与え、集積回路部は信号ダイの上の複数層によって形成されており、複数層は金属層、絶縁体層および少なくともひとつの半導体層を含み、絶縁体層の少なくともひとつは、集積回路部からカップリング領域をまたいで伸長し、金属層の対応するひとつおよび／または少なくともひとつの半導体層は集積回路部の各々およびカップリング領域へ伸長し、ひとつ以上のコンデンサを形成し、それによりガルバニックアイソレーションされた集積回路部の間に容量性結合を与える。

ある実施態様において、集積回路の上流部および下流部の各々は、高速ＵＳＢ２．０シグナリング用の電流を定義する対応する高精度レジスタに接続する対応する入力を有する。

ある実施態様において、第１のＵＳＢ２．０インターフェースは、集積回路の上流部と任意のＵＳＢ装置との間でＵＳＢ２．０準拠信号を送受信するように構成され、任意のＵＳＢ装置は、標準ＵＳＢホスト、ＵＳＢエンベッデド・ホスト、ＵＳＢオン・ザ・ゴーデバイス、およびＵＳＢハブを含み、第２のＵＳＢ２．０インターフェースは、集積回路の下流部と任意のＵＳＢ装置との間でＵＳＢ２．０準拠信号を送受信するように構成され、任意のＵＳＢ装置は、標準ＵＳＢホスト、ＵＳＢエンベッデド・ホスト、ＵＳＢオン・ザ・ゴーデバイス、およびＵＳＢハブを含む。

ある実施態様において、モジュールは、上流側および下流側ＵＳＢ装置の一方から、上流側および下流側ＵＳＢ装置の他方へ、ＵＳＢ信号、デバイスの接続およびデバイスの切断を伝搬させるように構成され、その結果、ＵＳＢアイソレータ集積回路は時間遅延をのぞき、上流側および下流側ＵＳＢ装置に対してトランスペアレントである。

ある実施態様において、信号接続コンポーネントの少なくともいくつかは、双方向信号カップリングコンポーネントであり、集積回路の上流部および下流部との間で両方向に通信することが可能であるように構成されている。

ある実施態様において、信号カップリングコンポーネントは、集積回路の上流部から下流部へのみ通信を許可するように構成された第１の単方向信号カップリングコンポーネントを有し、集積回路の下流部から上流部へのみ通信を許可するように構成された第２の単方向信号カップリングコンポーネントを有する。

ひとつの実施形態にかかるＵＳＢアイソレーションダイまたはチップのブロック図である。 ＵＳＢ全速モードにおけるパケットの始まりでの、ＵＳＢアイソレータ中のさまざまな信号のタイミングチャートである。 ＵＳＢ全速モードにおけるパケットの終わりでの、ＵＳＢアイソレータ中のさまざまな信号のタイミングチャートである。 ＵＳＢ高速モードにおけるパケットの始まりでの、ＵＳＢアイソレータ中のさまざまな信号のタイミングチャートである。 ＵＳＢ高速モードにおけるパケットの終わりでの、ＵＳＢアイソレータ中のさまざまな信号のタイミングチャートである。 高速モード接続およびリセットの間のＵＳＢアイソレータ中のさまざまな信号のタイミングチャートである。 高速状態から中断モードに入る間のＵＳＢアイソレータ中のさまざまな信号のタイミングチャートである。 データが上流側のＵＳＢ装置により受信される場合の高速モードにおけるデバイス切断の検出および指示中のＵＳＢアイソレータ中のさまざまな信号のタイミングチャートである。 データが上流側のＵＳＢ装置により受信される場合の全速モードにおけるデバイス切断の検出および指示中のＵＳＢアイソレータ中のさまざまな信号のタイミングチャートである。 容量性双方向分離チャネルの状態をリフレッシュするためのコンポーネントを示す略示図である。ここで、アイソレーションチャネルは“ａ”および“ｂ”で示され、“Ｐｕ”はプルアップを意味し、“Ｐｄ”はプルダウンを意味する。 ＰＬＬ同期を有するＵＳＢアイソレータチップの実施形態の高速部分の略示図である。水晶オシレータがチップの上流側に接続され、その側のＰＬＬは両側の再同期およびデータリカバリに使用される。 他の実施形態にかかるＵＳＢアイソレータダイまたはチップのブロック図である。

本明細書で説明するＵＳＢアイソレータは、ＵＳＢ２．０標準に準拠する電力ドメイン間のアイソレーションバリアをまたいでデータ転送を行いつつ、２つの電力ドメインの間で電気的アイソレーションを与える。ＵＳＢアイソレータは、単一チップまたはダイ上の集積回路形式であり、３つの速度モード、すなわち、低速、全速、高速モードを完全にサポートする。アイソレータは、配線されたＵＳＢ速度モードを要求せず、取り付けられたＵＳＢ２．０ホストおよび周辺機器の速度を自動的に検出する。短い付加的な遅延をのぞき、上流および下流のＵＳＢ装置に対して、トランスペアレントに見える。ＵＳＢアイソレータは、ＵＳＢ装置（例えば、ＵＳＢデバイス、ホスト、またはハブ）のハウジング内に含まれてもよく、またはその外部に配置されてもよい。例えば、ＵＳＢアイソレータは、ＵＳＢケーブルまたは他のＵＳＢ相互接続形式で一体化されてもよい。

図１は、実施形態にかかる集積回路形式のＵＳＢアイソレータを示す。カップリングコンポーネント１０５により、それらの間で通信を行うように接続された少なくとも２つの相互に分離された電力または電気ドメイン１０２、１０４が画定される。図１の実施形態において、電力ドメイン１０２、１０４は、単一のダイまたは基板上で互いに離隔された集積回路の上流部（ＵＳ）１０２と下流部（ＤＳ）１０４により構成されており、２つの部分１０２、１０４の間に配置された少なくともひとつのアイソレーションバリア１０６はその間にガルバニックアイソレーションを与える。カップリングコンポーネント１０５により、その間にガルバニックアイソレーションを維持しつつ、集積回路の上流部１０２および下流部１０４の間でアイソレーションバリア１０６をまたいだ情報の通信が可能となる。

一般に、カップリングコンポーネント１０５は、カップリング用の容量、誘導、または光学カップリングを含む任意の形式を有してよいが、ここでは、例として容量カップリングを説明する。特に、容量結合は、ここに参考文献として組み込む、米国特許出願第６１／４１５，２８１号、およびＰＣＴ／ＡＵ２０１１／００１４９７に説明するような集積容量構造により与えられる。端的に、この実施形態において少なくともひとつの金属層および／または少なくともひとつの半導体層が上流部１０２および下流部１０４のそれぞれから伸長し、部分的にアイソレーションバリア１０６をまたいでいる。導体層の伸長部は、少なくともひとつの誘電材料を介して電磁気的に結合されるよう配列され、アイソレーションバリア１０６をまたぐひとつ以上の容量を形成し、それによって、集積回路の上流部１０２、下流部１０４の間に容量結合を与えることができる。しかし、他の多くのタイプまたは構成のカップリングコンポーネントが、他の実施形態において集積回路の上流部１０２および下流部１０４を結合するのに使用可能であることは当業者の知るところである。

プルアップおよびプルダウンレジスタ１０８、１１０を除き、上記した役割を担う、プルアップレジスタ１０８の制御スイッチ、上流部および下流部の電力ドメイン１０２、１０４は同じコンポーネントを有する。すなわち、上流電力ドメインおよび下流電力ドメインは、
（ｉ）カップリングコンポーネント１０５をまたいでデータを送信、受信および送受信するアイソレーショントランスミッタ１１２、レシーバ１１４、およびトランシーバ１１６、
（ｉｉ）ＵＳＢアイソレータの上流側および下流側の間でデータ送信の方向を制御するファストマルチプレクサおよびドライブイネーブル信号ジェネレータ（ＦＭＵＸ）１１８、
（ｉｉｉ）対応する電力ドメイン上ですべての回路の状態を制御し、かつ、他の電力ドメイン上の回路と状態を同期させるデジタルロジックブロック１２０、
（ｉｖ）ＵＳＢインターフェースの状態を示し、ＵＳＢデータケーブル上でデータを送受信するのに必要なすべての回路、（例えば、ＬＳ／ＦＳおよびＨＳトランスミッタ／ラインドライバ１２４、１２６、ＬＳ／ＦＳ／ＨＳレシーバ１２８、振幅検出器１３０を含む）を有するＵＳＢライントランシーバ
を有する。

さらに、集積回路は、図１のブロック図には示していないが、以下の補助的なサブシステムを含む。
（ｉ）連続的にイネーブルとされ、ＵＳＢバス電圧から必要な回路供給電圧を生成する、線形レギュレータ、他に、必要な回路供給電圧が外部から供給されれば、当該レギュレータはイネーブルのままであるが、外部電圧には影響しない。
（ｉｉ）ＵＳＢバスのさまざまな状態を検出するのに必要な、および、正しい信号状態でＵＳＢバスを駆動するために必要な正確な電圧および電流を生成する電圧および電流ジェネレータ回路。高速モードがサポートされる必要がある場合には付加的なオフチップ高精度レジスタが使用され、それにより、駆動電流および電圧をより正確に定義することができる。当該レジスタは低速および全速モードを要求するアプリケーションに対して省略してもよい。
（ｉｉｉ）デジタルロジックブロック１２０をクロックするためのオシレータ１３２
を有する。

以下の説明のバックグラウンド、または、ウィキペディアを参照することにより、ＵＳＢ２．０標準を理解できる。その説明によれば、ＵＳＢ２．０はツイストペアデータケーブル上で信号を転送する、半二重通信、差分信号プロトコルである。ツイストペアの２つのワイヤは、Ｄ＋、Ｄ−と記載される各デジタル信号をそれぞれ転送する。

概して、ＵＳＢ接続は、上流側のＵＳＢ装置（例えば、ＵＳＢホスト）と下流側のＵＳＢ装置（例えば、ＵＳＢデバイス）との間で実行される。上流側のＵＳＢ装置は、２本のデータライン上に約１５ｋΩのプルダウンレジスタを有する。これらのラインは下流側のＵＳＢ装置が接続されていないときＬｏｗに引かれ、この状態をシングルエンドゼロまたはＳＥ０と呼ぶ。一方、下流側のＵＳＢ装置は１本のデータライン上に約１．５ｋΩのプルアップレジスタを有する。下流側のＵＳＢ装置がＳＥ０状態においてＵＳＢケーブルに接続されていない場合、ひとつのＵＳＢデータラインがｈｉｇｈにプルアップされる。全速の下流側のＵＳＢ装置はＤ＋ラインをｈｉｇｈにプルアップするが、低速の下流側のＵＳＢ装置は、Ｄ−ラインをｈｉｇｈにプルアップする。速度が確立されると、その後ＵＳＢデータは、ＪおよびＫ状態と呼ばれる２つの状態間でデータラインをトグリングすることにより、上流装置と下流装置との間で通信が実行される。これらは、データラインの対応するひとつが、ｈｉｇｈ電圧状態であり、もう一方のデータラインがｌｏｗ電圧状態であるような反対の状態にある。ＵＳＢ２．０プロトコルはこれらの状態、Ｊ、Ｋ、およびＳＥ０を以下のように定義する｛Ｄ＋ｈｉｇｈおよびＤ−ｌｏｗ｝、｛Ｄ＋ｌｏｗおよびＤ−ｈｉｇｈ｝、｛Ｄ＋ｌｏｗおよびＤ−ｌｏｗ｝。しかし、アイソレーションが容量である実施形態において、単一のデジタルアイソレーションチャネルのみが、２つの電気的状態（例えば、ＪおよびＫ状態を表す）を送信することができ、結果として、信号が多重化されない。３つの可能なＵＳＢ状態を送信するために２つの独立のアイソレーションチャネルが使用される。２つのアイソレーションチャネルは２つのＵＳＢデータケーブル（すなわち、ひとつのチャンネルではＤ＋信号を示し、他のチャネルではＤ−信号を示す）に直接的に対応するように構成される。上記した実施形態において、ひとつのチャネルはＤ情報（Ｄ＋からＤ−を引き算した結果）を運び、他のチャネルはＳＥ０を示す。ＳＥ０チャネルがアサートされたとき、Ｄチャネルは無視される。

ＵＳＢは、双方向プロトコルであり、信号通信は両方向に２つずつの４つの単方向アイソレーションチャネルを使用して確立される。しかし、好適実施形態は、２つの双方向アイソレーションチャネル１３４を使用し、それぞれ、ＤおよびＳＥ０信号を運ぶ。カップリングコンポーネント１０５のそれぞれの側に設けられたアイソレータトランシーバ１１６は、ドライブイネーブル入力（ＤＲ＿ＥＮ）を有する。これがアサートされた場合、対応するチャネル１３４のその側はチャネル１３４の制御を有し、他方の側に対して情報をドライブすることができる。いずれの方向にも送信しない場合、チャネル１３４の容量電圧は以前のドライブ状態を維持し、両側は他の側からの送信または他の側へ送信するためのコマンドを待つ。

デジタルロジック回路１２０および状態同期
ＵＳＢ２．０の低速および全速モードのサポートは、比較的単純であり、有意なデジタルロジック制御を必要としない。しかし、アイソレーションバリアをまたぐＵＳＢ２．０高速プロトコルは、アイソレーションチャネル１３４およびＵＳＢドライバおよびレシーバ１２４、１２６、１２８の動作を制御するための付加的なインテリジェンスを必要とする。これは、アイソレータの上流部１０２および下流部１０４のそれぞれにおいて、デジタルロジックブロック１２０の形式で設けられる。デジタルロジックブロック１２０は、ステートマシンを含み、上流部１０２および下流部１０４側に設けられたアイソレータの状態を同期させる。

上記実施形態において、アイソレータは以下に示す状態を有する。
・下流装置切断
・ＬＳアイドル
・ＬＳＴＸ ＤＳからＵＳ
・ＬＳＴＸ ＵＳからＤＳ
・ＬＳ中断
・ＬＳウエイクアップ
・ＬＳリセット
・ＦＳアイドル
・ＦＳＴＸ ＤＳからＵＳ
・ＦＳＴＸ ＵＳからＤＳ
・ＦＳ中断
・ＦＳウエイクアップ
・ＦＳリセット
・ＦＳチャープ
・ＨＳアイドル
・ＨＳＴＸ ＤＳからＵＳ
・ＨＳＴＸ ＵＳからＤＳ
・ＨＳ中断
・ＨＳウエイクアップ
・ＨＳリセット
しかし、他の状態および／または状態の組み合わせが使用されても良い。

ひとつの状態から他の状態への遷移は、ファストおよびスローの２つのカテゴリに分類される。ファスト状態遷移はアイドルから送信（ＴＸ）状態へ向かうものまたはその逆である。消費電力を減少させるために、デジタルロジックブロック１２０は比較的低周波数でクロックされるので、これらのファスト遷移を扱うことができない。ファスト遷移は、以下で説明するファストマルチプレクサおよびドライブイネーブルブロック（ＦＭＵＸ）１１８により検出されかつ制御される。しかし、デジタルロジックブロック１２０は、例えば電力源または接地トランジスタによって引き起こされるような状態エラーが存在しなかったことを保証するために、これらの状態遷移を監視する。これは、ＦＭＵＸ１１８、レシーバ１２８および振幅検出器１３０のすべてのデジタル出力へ接続された入力を有するデジタルロジックブロック１２０を通じて達成される。説明をわかりやすくするために、これらの接続は、図１には示されていない。ロジックブロック１２０は、エラーが生じた場合、別個の制御ピンを介してファストマルチプレクサおよびドライブイネーブルブロック１１８の状態をオーバーライドしかつ訂正することができる。

チップの上流部１０２および下流部１０４との間の同期および状態の通信を容易にするために、一つ以上の付加的なアイソレーションチャネル１３６が与えられる。これらの付加的なアイソレーションチャネル１３６により、上流部１０２および下流部１０４の各々は現在の状態を他方へ転送することができる。一方側はもう一方側の状態を知ることができ、必要により自身の現在の状態を更新することができる。電力供給源または信号グリッチまたは共通モード遷移によるエラーが検出され、このメカニズムにより訂正される。図１に示す実施形態は、２つの単方向アイソレータを使用して、上流部１０２と下流部１０４との間で状態情報を交換する。しかし、単一の双方向チャネルが使用されてもよい。

状態情報は、シリアルプロトコルを使って付加的アイソレーションチャネル１３６をまたいで送信され、必要なアイソレーションチャネルの数およびそのチップ面積を減少させる。例えば、８ビットパケットによれば、１２８個のコマンド（パケット開始インジケータとして起用されるパケットの最初のビットを有する）まで送信可能である。図１に示すように、パケットは外部クロックにより非同期的に送信され、必要なアイソレーションチャネル数を減少させる。他の例では、これがなくとも良い。ある実施形態において、アイソレータは、単純なバーストモードのクロックおよびデータリカバリ回路（ここではＭで示す）を使用する。ＢａｎｕおよびＡ．Ｅ．Ｄｕｎｌｏｐによる“Ｃｌｏｃｋ Ｒｅｃｏｖｅｒｙ Ｃｉｒｃｕｉｔｓ Ｗｉｔｈ Ｉｎｓｔａｎｔａｎｅｏｕｓ Ｌｏｃｋｉｎｇ”と題する論文が、Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔｅｒｓ， Ｎｏｖｅｍｂｅｒ １９９２，Ｖｏｌ．２８，Ｎｏ．２３，ｐｇ．２１２８−２１３０に掲載されている。しかし、いくつかの実施形態において、チップの両側のオシレータが計測した特性をマッチングする同様の周波数を有するように選択されるため、基準ＰＬＬは必要ではない。受信側における近似データ速度は、デジタルロジックブロック１２０により使用されるクロック１３２により設定される。これは、遷移がない状態でただしくビットのストリングをリカバリするのに十分な周波数の精度で、送信側の対応するクロックに十分類似の周波数を有するように選択される。このストリングの最大長は、チップの両側でのオシレータ１３２の周波数マッチングにより規定される。他に、マンチェスターエンコーディングのような、トランジション保証を有する符号化スキームが使用されてもよい。

他の実施形態において、チップの上流部１０２および下流部１０４のオシレータ１３２の間に必要な周波数トレランスが保証されない場合に、より遅いシリアル符号化スキームが使用されても良い。例えば、いくつかの実施形態において、チップの上流部１０２および下流部１０４は、論理“０”および論理“１”を表す連続パルスの間で、異なる時間インターバルを使ってシリアルデータストリームを符号化する符号化スキームを使用して通信する。各パケットは、例えば“０”および“１”を有するヘッダを含む。その結果レシーバは“０”と“１”ビットの間の差を決定するタイミング閾値を決定することができる。このスキームは、各オシレータ１３２の周波数に実質的な不一致が生じるチップの上流部１０２および下流部１０４の間に温度差または供給電圧の差が存在する半導体製造プロセスを使って集積回路が製造される実施形態において有用である。

切断、リセットおよび再開信号は、遅く、デジタルロジックブロック１２０により取り扱われる。

ファストマルチプレクサおよびドライブイネーブル回路（ＦＭＵＸ）１１８
アイドル状態から送信状態への遷移は速く、かつ、アイソレータは任意のパルス幅を歪ませてはならない。デジタルロジックブロック１２０はゆっくりクロックされるため、デジタルロジックブロック１２０はアイソレーションチャネル１３４（データ／ＳＥ０）と一致して配列されない。しかし、転送が検出された場合、アイソレーションチャネル１３４（データ）に対してドライブ制御を可能にするための、および、データがアイソレータチップの他方側から受信されたとき、ＵＳＢバストランスミッタ１２４、１２６をイネーブルにするためのメカニズムが必要となる。これらの信号は、“グリッチ”およびパルス幅ひずみを避けるために、データに対して近似してアライメントされる必要がある。

これらの特徴は、ファストマルチプレクサおよびドライブイネーブル回路ブロック（ＦＭＵＸ）１１８により与えられる。これは、データ（Ｄ）およびＳＥ０のアイソレーションチャネル１３４に一致して配列される。ＦＭＵＸブロック１１８は、現在の速度モード（低速、全速、または高速）を示すデジタルロジックブロック１２０から信号を受信し、これらの信号に応答して、適切なＵＳＢラインドライバおよびレシーバ１２４、１２６、１２８からまたはそれへデータ信号を切り替える。ＦＭＵＸブロック１１８はまた、ＬＳ／ＦＳおよびＨＳトランスミッタ１２４、１２６に対してドライブイネーブル信号１３８、１４０を提供し、データのアイソレーションチャネル１３４に対してドライブイネーブル信号１４２を提供する。ＦＭＵＸ１１８によって生成されたこれらのドライブイネーブル信号１３８、１４０、１４２は必要に応じて、デジタルロジックブロック１２０によりオーバーライドされる。例えば、チップの上流部１０２および下流部１０４の間の状態の不一致が発生した場合である。さらに、オーバーライドにより、デジタルロジックブロック１２０は、切断、リセット、中断、および再開状態、並びに速度検出中などのファスト遷移が必要ではない状態において、ＦＭＵＸ１１８の出力を制御することができる。

アイソレーションバリアをまたぐ交流信号アレンジメント
図１に示す実施形態は双方向デジタルアイソレータ１０５を使用して、必要なチップ面積を減少させる。図１２に示すような実施形態において、単方向デジタルアイソレータ（容量性であってもなくてもよい）１２０２はアイソレーションバリア１０６をまたいですべての信号を伝送するのに使用される。この構成は、よりひろいチップ面積を消費するが、２つの点でデザインを単純化する。（ｉ）ＦＮＵＸ１８０ブロックはアイソレータ側にドライブイネーブル信号を与える必要がないこと、および（ｉｉ）以下に説明され、かつ図１０に示すアイソレータリフレッシュ回路が潜在的に除去可能であることである。

他の実施形態において、アイソレーションバリア１０６をまたぐ信号アレンジメントに関して多くの変形例が可能であることは当業者の知るところである。当該変形例は、
（ｉ）非容量性アイソレーションエレメント、例えば、誘導結合またはジャイアント・マグネトロレジスタンス・レイシオ（ＧＭＲ）エレメントを使用し、
（ｉｉ）エラーを訂正しまたはＤＣ情報を転送するためのアイソレーションバリア１０６をまたいで冗長または付加的な信号を使用すること（例えば、アイソレーションチャネルあたり２対のコンデンサを使用し、そのうち一対は高速データ信号を運び、もう一対はデータによって変調されるクロック信号を運ぶ）
（ｉｉｉ）ダイ面積を減少させるべく状態同期信号１３６に対して、トランスミッタ１１２およびレシーバ１１４を結合して双方向トランシーバとする、
（ｉｖ）エラーおよびグリッチを検出または訂正するべくデータまたは制御信号のコンテンツを、アイソレーションバリア１０８をまたいで符号化する（例えば、デジタル通信分野で使用されるパリティビット、プリアンブルシーケンス、ＣＲＣチェック、またはハンドシェイキングプロシージャの使用）
ことを有する。

低速および全速モード−パケットの始まり
図２は、パケットの始まりにおける全速モードでのさまざまな信号のタイミングチャートである。低速モードおよび全速モードにおいて、ＦＭＵＸ１１８の観点で、Ｄ＋が記号ＪまたはＫに対してｈｉｇｈであるか否かが示されている。これらの２つの低速モードにおいて、ＵＳＢラインレシーバ１２８からＦＭＵＸ１１８がＤ信号のエッジを検出するとただちに、パケットの始まりを指示し、ＦＭＵＸ１１８はアイソレーションチャネルドライブイネーブル１４２をアサートし、受信したＵＳＢデータはアイソレータデータＤチャネル１３４をまたいで送信される。

アイソレーションバリア１０６の他方側において、アイソレーショントランシーバ１１６から遷移が指示されたとき、そちら側のＦＭＵＸ１１８はＬＳ／ＦＳＵＳＢラインドライバ１２４に対してドライブイネーブル信号１３８をアサートし、それは、アイソレーションチャネル１３４から受信されるデータをＵＳＢバス１４４へ送信する。

低速および全速モード−パケットの終わり
図３は、パケットの終わりにおける、全速モードでのさまざまな信号を示すタイミングチャートである。アイソレーションチャネルドライブイネーブル信号１４２はＵＳＢレシーバ１２８によりＳＥ０が生成された後にリリースされ、続いて、Ｊ（パケットの低速／全速エンド）へリターンされる。アイソレーションバリア１０６をまたぐカップリングが容量結合コンポーネントにより与えられる実施形態において、リリース前に正しいレベルにアイソレーションチャネル１３４がチャージされるように、１ビット時間のオーダの短い遅延がアイソレータドライブイネーブル１４２をリリースする前に導入される。

アイソレーションバリア１０６の他方側において、ＳＥ０アイソレーションチャネルがアサートされたとき、これもＵＳＢバス１４４に送信され、ＦＭＵＸ１１８はＪ状態へのリターンを待つ。これに続いて、ＵＳＢラインドライバイネーブル信号１３８がリリースされ、ＵＳＢバス１４４がリリースされる。

高速モード−パケットの始まり
図４は、パケットの始まりにおける高速モードでのさまざまな信号のタイミングチャートを示す。ＦＭＵＸ１１８高速モード入力（図示せず）がアサートされたとき、ＵＳＢバス１４４のＵＳＢアイドル状態からの離脱はＤ＋／Ｄ−ライン１４４のエッジにより示される。これはひとつの振幅検出器１３０、例えば、スケルチ検出器によって検出される。ＵＳＢライン１４４の入力差分振幅が所定の閾値を超えたとき、その出力１４６はｌｏｗとなる。ＵＳＢバス１４４からデータを受信する側のＦＭＵＸ１１８は、対応するアイソレーションチャネルドライブイネーブル１４２をアサートし、アイソレーションバリアデータ（Ｄ）をまたいで受信したデータを送信する。

アイソレーションバリアの他方の側で、ＳＥ０アイソレーションチャネル出力１４８がＬｏｗになることによりパケットの始まりが指示される。スケルチ検出器の遅延による第１ビットのグリッチを避けるために、アイソレータデータライン１５０上の最初の送信は捨てられる。二回目の遷移から、高速ＵＳＢラインドライバ１２６に対するドライブイネーブル信号１４０がアサートされ、データはＵＳＢバス１４４に送信される。

高速モード−パケットの終わり
図５は、パケットの終わりにおける高速モードでのさまざまな信号のタイミングチャートを示す。ＵＳＢバス１４４がアイドル状態に戻るとき、スケルチ検出器出力１４６がリアサートされる。その後、ＦＭＵＸ１１８はアイソレーションチャネルドライブイネーブル１４２をリリースする。アイソレーションバリア１０６をまたいだ結合が容量結合により与えられる実施形態において、リリース前にアイソレーションチャネル１３４が正しいレベルにチャージされることを保証するために、約１ビット時間の短時間遅延がアイソレータドライブイネーブル１４２をリリースする前に導入される。

高速モードにおいてアイソレーションバリア１０６の他方の側で、ＳＥ０アイソレーションチャネル出力１４８が再びＨｉｇｈになるときパケットの終わりが認識される。その後、ＦＭＵＸ１１８は、高速ドライバドライブイネーブル１４０をリリースし、ＵＳＢバス１４４はアイドル状態に戻る。

速度検出、速度指示、およびシグナリング
ここに記載するアイソレータによれば、高速を含む３つのＵＳＢ２．０速度プロトコルの各々の自動検出が可能となる。

図６は、高速検出中のアイソレータ中のさまざまな信号のタイミングチャートを示す。ＵＳＢ装置が、ＵＳＢアイソレータの下流部１０４に最初に接続されたとき、全速シグナリングが可能か、または、低速シグナリングに制限されるかを示して、そのプルアップレジスタはＤＤ＋またはＤＤ−ｈｉｇｈのいずれかを引く。下流部１０４のレシーバ１２８は、このＵＳＢバスライン１４４の状態を検出する。下流側のＦＭＵＸ１１８および２つのデジタルロジックブロック１２０のステートマシンを通じて、上流側のデジタルブロック１２０は上流側のプルアップレジスタ１０８をチップの上流部１０２の対応するＵＳＢラインに接続する。これは、上流側のＵＳＢ装置に対する下流側のＵＳＢ装置の速度を示し、それによって、ＵＳＢアイソレータチップはトランスペアレントに見える。

高速モードは以下のようにして検出される。全速モードが示された場合、上流側のＵＳＢ装置がリセット状態を開始した後、ＵＳＢアイソレータはその信号チャープを送るために下流側の装置を待つ。これが検出された場合、チップの上流部１０２に送信され、ＬＳ／ＦＳドライバ１２４がディスエーブルで、プルアップレジスタ１０８が接続され、ＵＳＢライン１４４の適当なひとつに高速シグナリング電流をドライブすることにより、出力される。その後、それは上流側のＵＳＢ装置を待ち、その高速チャープに応答する。これが検出された場合、チップの下流部１０４に送信される。チャープが下流ライン１４４上に送信されている間、振幅は振幅検出器１３０のチャープ振幅モニタにより監視される。チャープ振幅は高速シグナリングレベルより大きい。チャープシグナリングレベルから高速シグナリングレベルまでチャープ振幅が低下するとただちに、ＬＳ／ＦＳドライバ１２４がＬｏｗを出力するようにドライブすることにより下流側のＵＳＢ装置が４５Ωのレジスタ１２５をグランドに接続する。チャープ振幅モニタはこれを検出し、チャープ完了信号１５４をＦＭＵＸ１１８に出力する。アイソレータチップは、ＬＳ／ＦＳ ＴＸ１２４によって４５Ωのレジスタ１２５をグランドに同様に接続することにより、上流側のＵＳＢ装置１４４に対して下流側のＵＳＢ装置の振る舞いを映し出す。

図７は、高速状態から中断モードにエントリする間におけるアイソレータ内のさまざまな信号のタイミングチャートを示す。高速モードにおいて、チップが中断モードへのエントリを要求されると、全速シグナリング状態が再開される。定義されたタイムアウト間隔の後に、アイソレータは上流部１０２のバス１４４をフローティング状態とし（対応するＬＳ／ＦＳドライバ１２４をグランドにドライブさせることにより）、ＦＳプルアップレジスタ１０８を再接続する。チップの上流部１０２が、ＦＳアイドル状態を与えながら、上流側のＵＳＢ装置はバス１４４から放れ、これはアイソレータが中断モードとなるべきことを示す。その後下流バス１４４はリリースされ、アイソレータは中断モードに入る。

上流バス１４４がフローティング状態の後に、ＨＳアイドルの開始から所定の時間経過前にＦＳアイドル状態が上流バス１４４で検出された場合、これは、ホストのリセットを示し、下流側１０４でアイソレータがＦＳＳＥ０を保持し（４５Ωのレジスタをグランドにドライブし）、下流側に接続されたＵＳＢ装置にリセットを示す。

ＵＳＢ２．０標準で定義されるように、ウエイクアップ信号（中断からの）はＦＳ／ＬＳシグナリングによりアイソレータを通じて伝搬される。

ＵＳＢデバイス切断
ＵＳＢデバイス切断は、高速および全速／低速モードに対して、異なって取り扱われる。図８は、高速切断の例を示す。この例では、ＤＳＵＳＢポート１４４送信中に切断が検出されている。固定電流をＤ＋／Ｄ−ライン１４４にドライブしており、その結果、下流側のＵＳＢ装置が切断されたとき、つまり、グランドに接続された４５Ωのレジスタが除去され、下流データライン１４４のスイングが重複している。これが、振幅検出器ブロック１３０の切断振幅検出器によって検出され、切断信号１５２がアサートされる。この信号は下流側のＦＭＵＸにより受信され、デジタル制御ブロック１２０および対応する状態同期アイソレーションチャネル１３６を通じてアイソレータの上流部１０２に状態を通信する。その後、上流側は４５Ωのレジスタをグランド（ＳＥ０）にドライブし、上流側に接続したＵＳＢ装置へＵＳＢデバイスの状態をミミックする。この上流側のＵＳＢ装置は、ＵＳＢ２．０標準で特定されるスタート・オブ・フレーム・エンド・オブ・パケット中に、切断状態を検出する。

図９は、全速または低速の間に、下流側ポート１４４が駆動されなかった場合のＵＳＢデバイスの切断を示す。両方のＵＳＢバスライン１４４の電圧レベルがＬｏｗとなった場合（下流側のＵＳＢ装置のプルアップレジスタが接続されていない）これは、下流側ＵＳＢ装置が、もはや接続されていないことを示す。この状態は、状態同期アイソレーションチャネル１３６を使ってアイソレータの上流部１０２に送信され、アイソレータの上流部１０２のプルアップレジスタ１０８は切断され、ＵＳＢデバイスの切断をミミックする。上流側のＵＳＢ装置はＵＳＢラインがＬｏｗとなったことを検出し、ＵＳＢデバイスの切断を知らされる。

上流側のＵＳＢ装置の切断
上流側のＵＳＢ装置が切断され、かつ、アイソレータがＵＳＢ２．０仕様で特定されるような通常のアイドル（または高速モードでのリセット）より長い間に上流側のバス１４４でアクティビティを感知しない場合、アイソレータはＨｉｇｈにプルアップされている上流側ライン１４４の一つにより再接続が示されるまで、中断モードとなる。

データの状態および検出とは無関係に、ＵＳＢラインレシーバ１２８は常にイネーブルである。

容量性アイソレータのリフレッシュ
ここで説明するアイソレータは、アイソレーションバリア１０６およびカップリングコンポーネント１０５をまたぐ電位差に耐えるように、また、電力サージまたは遷移に対する耐性を与えるように、設計される。しかし、十分に大きな遷移はアイソレーションチャネル上のデータに悪影響を及ぼす。しかし、アイソレータがこの遷移中にその状態を維持することができること、または少なくともそのようなメカニズムを有することが好ましい。それにより、アイソレーションチャネル１３４、１３６の状態は、定義された状態（例えば、アイドル状態、次のＵＳＢパケットの受信待機状態）にリセットされうる。

上流および下流の両側ともアイソレーションチャネルをドライブしていないとき、このアイドル期間中にデータアイソレーションチャネルの状態に変化を生じさせる、グリッチまたは電力サージの困難性を解決するために、状態を周期的にリフレッシュさせることを実行する。このリフレッシュ動作は、デジタルロジックブロック１２０により制御され、それはアイソレータの現在の状態を知ることになる。

図１０は、カップリングコンデンサ１０５に接続されたＣＭＯＳＦＥＴ１００２、１００４に適用されるパルスを、デジタルロジックブロック１２０が生成し、正しいアイドル状態をリフレッシュする。しばしば、ＮＭＯＳＦＥＴ１００２の入力はＬｏｗであり、ＰＭＯＳＦＥＴ１００４の入力はＨｉｇｈである。したがってそれらの出力は高インピーダンス状態である。ＦＥＴ１００２、１００４の出力が高インピーダンス状態ではない場合、２つのコンデンサ１０５の入力は反対の電圧に駆動され、差動動作を保つ。これらのＦＥＴ１００２、１００４は、スタートアップ時に予め定義された状態にアイソレーションチャネルを駆動するのに使用されてもよい。これらのリフレッシュＦＥＴ１００２、１００４はアイソレーションチャネルトランスミッタ１００６、１００８でのＦＥＴより非常に弱い。したがって、リフレッシュパルスがアイソレータを介してデータ送信中にアサートされれば、転送はリフレッシュパルスを圧倒する。

ＵＳＢプロトコルは、一度に一方側のみがＵＳＢバスの制御を行うことを保証する。アイソレーションチャネルの両側が同時にチャネルをドライブしようとするまれな状況において、例えば、グリッチまたは他のエラーのために、状態の不一致は状態同期ライン１３６の通信によってデジタルロジックブロック１２０にただちに示される。デジタルロジックブロックは、パケットの残りの部分をドロップし、そのアイドル状態へチップの両側を置くことによりデッドロックを解消する。グリッチまたはエラーにより影響されたＵＳＢパケットは劣化する。しかし、ＵＳＢプロトコルはビルトインエラー検出およびホストおよび／またはデバイスを含むＵＳＢプロトコルは、より高いレベルのＵＳＢ２．０仕様のソフトウエアで定義されるようなデータを再転送し、ＵＳＢリンクを使ったアプリケーションに対する接続またはデータの損失が生じない。

ジッタリダクション
上記した実施形態に従うＵＳＢアイソレータは、単一経路内のすべての回路ブロックに対して標準的な低ジッタ設計技術を使用する。これらの技術は、デジタル回路用の高速エッジを使用すること、電源バウンスの量を制限すること、十分なオンチップ電源デカップリングコンデンサを使用すること、および、共通モードノイズに対する感度を減少させるべくアイソレーションバリア１０６をまたぐような異なる経路内でＣＭＬロジックを使用することを含む。しかし、ＵＳＢ２．０高速モードにおいて、接続されたＵＳＢ装置からの任意のランダムまたは決まったジッタは、ＵＳＢアイソレータチップそれ自身により付加され、それは所望のジッタ仕様と一致しない結果をもたらす。この環境において、正確な時間ベースは再転送時のデータを再同期化するのに使用され、受信したビットを正しく回復するのに使用される。低速および全速シグナリングはジッタ仕様が緩やかであるためこれらの回路を必要としない。

図１１は、再転送したＵＳＢデータ内のジッタを減少させるための、ＵＳＢアイソレータはフェーズ・ロックト・ループ（ＰＬＬ）およびクロック・アンド・データリカバリ（ＣＤＲ）回路の実施形態を示す。図１１のＰＬＬ１１０２、ＣＤＲ１１０４、および再同期１１０６ブロックは、ＵＳＢデータストリームの受信および再転送の後の低ジッタ出力を与え、既知のクロックおよびデータリカバリスキームを使って入力データの正確なリカバリを提供する。

いくつかの実施形態において、２つの水晶オシレータ入力が対応するＰＬＬ１１０２とともにアイソレータチップの上流部１０２および下流部１０４に与えられる。しかし、より十分なスキームは、水晶オシレータ入力およびＰＬＬ１１０２をアイソレータチップの一方側にのみ与えることである。フェーズロック・クロックはその後付加的アイソレーションチャネル１１０８をまたいで送信される。他の実施形態は、チップの両側にＰＬＬ回路でなくひとつの水晶オシレータを含んでよい。アイソレータチップのどちら側に水晶オシレータが接続されるかを検出する検出回路を有する（スタートアップ時の水晶オシレータ入力ラインのトグルを検出ことにより）。これはアイソレータチップの一方側のＰＬＬ１１０２をイネーブルにし、チップの他方側のＰＬＬ１１０２をディスエーブルにする。

フェーズ・ロックト・クロックは２つの目的で使用される。ひとつは、入力データをリカバリする際に、バーストモードのＣＤＲ回路１１０４を動作させるクロックに近いクロックを与えることである。その後このデータは、オーバーフロー／アンダーフローエラーを回避するべくバッファ１１０６に格納される。その後データはＰＬＬ１１０２により生成されるフェーズ・ロックト・クロックを使って再同期され、ＵＳＢバス１４４に送信される。高速シグナリングの再同期を使う欠点は、（ｉ）チップの複雑さ、面積、消費電力およびコストが増大すること、（ｉｉ）必要な転送データバッファによるアイソレータチップを通じた遅延の増加である。

本明細書で説明したＵＳＢアイソレータは、多くのアプリケーションで有用である。例えば、メインから電気的に分離されなければならない患者モニタリング装置のような医学的アプリケーション、機械検知および制御回路が制御および分析コンピュータから電気的に分離されなければならない工業的アプリケーションを含む。ＵＳＢアイソレータは既存のＵＳＢアイソレータに対して次の利点を有する。すなわち、これは４８０ＭｂｐｓのＵＳＢ２．０速度の高速データ転送を含むＵＳＢ２．０装置速度の任意の組み合わせにより機能するので、組み立てが簡単である。これは大量のデータの高速転送が必要な現在および未来の医療および工業界におけるアプリケーションで重要となる。高スループットストリーミングが使用されるアプリケーション（例えば、オーディオおよびビデオ）、例えばノイズを除去し、ポテンシャルのグランドループ（オーディオハミングを生じさせる）を断ち、データストリーム内のジッタを減少させるために必要となる電気的アイソレーションなどである。

オン・ザ・ゴーおよびエンベッデド・ホスト機能
いくつかの実施形態はＵＳＢオン・ザ・ゴー（Ｏｎ−Ｔｈｅ−Ｇｏ）およびＵＳＢ２．０標準のエンベッデッド・ホスト（Ｅｍｂｅｄｄｅｄ Ｈｏｓｔ）補助を実装する。下流および上流ＵＳＢ装置の性質は異なってもよく、シグナリングは本質的に同じであり、ここで説明する方法でアイソレートされうる。

本願発明の態様から離れることなく多くの修正が可能であることは当業者の知るところである。

インターネットＵＲＬ http://www.analog.com/en/interface/digital-isolators/adum4160/product.html

Claims (16)

1. ＵＳＢアイソレータ集積回路であって、
   前記集積回路の上流部と下流部との間に配置され、ガルバニックアイソレーションをそれらの間に提供するアイソレーションバリアと、
   前記集積回路の前記上流部と、上流側のＵＳＢ装置との間で、ＵＳＢ２．０に準拠する信号を送受信するよう構成された第１のＵＳＢ２．０インターフェースと、
   前記集積回路の前記下流部と、下流側のＵＳＢ装置との間で、前記ＵＳＢ２．０に準拠する信号を送受信するよう構成された第２のＵＳＢ２．０インターフェースと、
   前記集積回路の前記上流部と前記下流部との間で通信を可能にするように構成された複数の信号カップリングコンポーネントであり、前記ガルバニックアイソレーションを維持しつつＵＳＢ２．０プロトコルを使って前記上流側のＵＳＢ装置と前記下流側のＵＳＢ装置が互いに通信可能となるように構成された複数の信号カップリングコンポーネントと、
   を備え、
   前記集積回路の前記上流部および前記下流部は、前記上流側のＵＳＢ装置または前記下流側のＵＳＢ装置のそれぞれのＵＳＢ２．０速度を自動的に検出するように構成されたモジュールを有し、当該モジュールは、前記検出に応答して、前記上流側ＵＳＢ装置または前記下流側ＵＳＢ装置の間で通信する複数のＵＳＢ２．０速度モードの対応するひとつに前記集積回路を自動的に置き、前記複数のＵＳＢ２．０速度モードは、ＵＳＢ低速モード、ＵＳＢ全速モード、ＵＳＢ２．０高速モードを含む、ことを特徴とするＵＳＢアイソレータ集積回路。
2. 前記モジュールは、前記集積回路の前記上流部および前記下流部にそれぞれ配置されたステートマシンを有し、前記ステートマシンは前記集積回路のそれぞれの状態を表す状態情報を格納し、かつ、前記状態情報をそれらの間で同期させるように構成されている、ことを特徴とする請求項１に記載のＵＳＢアイソレータ集積回路。
3. 前記ステートマシンは、さらに、前記集積回路の前記上流部および／または前記下流部の状態の一つ以上のエラーを訂正するように構成されている、ことを特徴とする請求項２に記載のＵＳＢアイソレータ集積回路。
4. ひとつ以上の前記信号カップリングコンポーネントを通じて、前記上流側のＵＳＢ装置および前記下流側のＵＳＢ装置の間でＵＳＢデータが通信され、前記ステートマシンは、ひとつ以上の前記信号カップリングコンポーネントを通じてそれらの間で前記状態情報を通信することを特徴とする請求項２に記載のＵＳＢアイソレータ集積回路。
5. 前記集積回路の前記上流部と前記下流部との間で前記状態情報を通信するひとつ以上の前記信号カップリングコンポーネントは、前記ＵＳＢデータが通信されるひとつ以上の前記信号カップリングコンポーネントと一致していない、ことを特徴とする請求項４に記載のＵＳＢアイソレータ集積回路。
6. 前記状態情報を通信するひとつ以上の前記信号カップリングコンポーネントは、前記ＵＳＢデータが通信されるひとつ以上の前記信号カップリングコンポーネントに対して、独立にかつゆっくりとクロックされる、ことを特徴とする請求項４に記載のＵＳＢアイソレータ集積回路。
7. 前記集積回路の前記上流部と前記下流部のいずれかが、ＰＬＬのリファレンスとして機能する水晶オシレータからの入力を有し、その出力は、前記集積回路の対応部分のＵＳＢバスに再転送する前にＵＳＢ高速シグナリングを再同期するのに使用される、ことを特徴とする請求項２から４のいずれか一項に記載のＵＳＢアイソレータ集積回路。
8. 前記集積回路の前記上流部および前記下流部の各々は、対応する水晶オシレータから対応する入力を有し、該入力は対応するＰＬＬのリファレンスとして機能し、その出力は、前記集積回路の対応部分の対応するＵＳＢバスに再転送する前にＵＳＢ高速シグナリングを再同期するのに使用される、ことを特徴とする請求項２から６のいずれか一項に記載のＵＳＢアイソレータ集積回路。
9. 前記信号カップリングコンポーネントは、前記集積回路の前記上流部および前記下流部の間に容量結合を与える容量性アイソレータである、ことを特徴とする請求項１から８のいずれか一項に記載のＵＳＢアイソレータ集積回路。
10. 前記容量性アイソレータはコンデンサ、および、前記コンデンサの電荷をリフレッシュするように構成されたコンデンサ充電コンポーネントを有する、ことを特徴とする請求項９に記載のＵＳＢアイソレータ集積回路。
11. 前記集積回路の前記上流部および前記下流部は単一の電気的に絶縁されたダイの上に互いに離隔されて配置され、前記集積回路は前記ダイの上に少なくともひとつのカップリング領域を有し、他の相互にアイソレートされた集積回路部の間に容量結合が与えられ、前記集積回路部は前記ダイ上の積層体によって形成されており、前記積層体は金属層、絶縁体層および少なくともひとつの半導体層を含み、
    前記絶縁体層の少なくともひとつは、前記集積回路部から前記カップリング領域をまたいで伸長し、前記金属層の対応するひとつおよび／または前記少なくともひとつの半導体層は前記集積回路部の各々および前記カップリング領域へ伸長してひとつ以上のコンデンサを形成し、それによりガルバニックアイソレーションされた前記集積回路部の間に容量性結合が与えられる、ことを特徴とする請求項９または１０に記載のＵＳＢアイソレータ集積回路。
12. 前記集積回路の前記上流部および前記下流部の各々は、高速ＵＳＢ２．０シグナリング用の電流を定義する対応する高精度レジスタに接続する対応する入力を有する、ことを特徴とする請求項１から１１のいずれか一項に記載のＵＳＢアイソレータ集積回路。
13. 前記第１のＵＳＢ２．０インターフェースは、前記集積回路の前記上流部と任意の上流側のＵＳＢ装置との間でＵＳＢ２．０に準拠する信号を送受信するように構成され、前記任意の上流側のＵＳＢ装置は、標準ＵＳＢホスト、ＵＳＢエンベッデド・ホスト、ＵＳＢオン・ザ・ゴーデバイス、およびＵＳＢハブを含み、
    前記第２のＵＳＢ２．０インターフェースは、前記集積回路の前記下流部と任意の下流側のＵＳＢ装置との間でＵＳＢ２．０に準拠する信号を送受信するように構成され、前記任意の下流側のＵＳＢ装置は、標準ＵＳＢホスト、ＵＳＢエンベッデド・ホスト、ＵＳＢオン・ザ・ゴーデバイス、およびＵＳＢハブを含む、ことを特徴とする請求項１から１２のいずれか一項に記載のＵＳＢアイソレータ集積回路。
14. 前記モジュールは、前記上流側のＵＳＢ装置および前記下流側のＵＳＢ装置の一方側から、前記上流側のＵＳＢ装置および前記下流側のＵＳＢ装置の他方側へ、ＵＳＢ信号、デバイスの接続、および、デバイスの切断を伝搬させるように構成され、その結果、前記ＵＳＢアイソレータ集積回路は時間遅延をのぞき、前記上流側のＵＳＢ装置および前記下流側のＵＳＢ装置に対してトランスペアレントである、ことを特徴とする請求項１から１３のいずれか一項に記載のＵＳＢアイソレータ集積回路。
15. 前記信号カップリングコンポーネントの少なくともいくつかは、双方向信号カップリングコンポーネントであり、前記集積回路の前記上流部および前記下流部との間で両方向通信することが可能であるように構成されている、ことを特徴とする請求項１から１４のいずれか一項に記載のＵＳＢアイソレータ集積回路。
16. 前記信号カップリングコンポーネントは、前記集積回路の前記上流部から前記下流部へのみ通信を許可するように構成された第１の単方向信号カップリングコンポーネントを有し、前記集積回路の前記下流部から前記上流部へのみ通信を許可するように構成された第２の単方向信号カップリングコンポーネントを有する、ことを特徴とする請求項１から１４のいずれか一項に記載のＵＳＢアイソレータ集積回路。

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