KR20160108411A

KR20160108411A - 직렬 통신에서의 전기적 절연

Info

Publication number: KR20160108411A
Application number: KR1020167021311A
Authority: KR
Inventors: 비르질리오 티. 바테리나; 야쇼드한 비제이 모그혜
Original assignee: 더 실라나 그룹 피티와이 리미티드
Priority date: 2014-01-07
Filing date: 2014-12-19
Publication date: 2016-09-19
Also published as: TW201527986A; EP3092571A4; WO2015104606A1; CN106062725A; JP2017504898A; US20160321210A1; EP3092571A1

Abstract

전자 회로는 제 1 및 제 2 통신 인터페이스들 및 절연 회로를 포함한다. 제 1 및 제 2 통신 인터페이스들은 USB 3 호환 가능하다. 절연 회로는 제 1 및 제 2 통신 인터페이스들 사이에 있으며 모든 USB 3 통신 모드들과 호환 가능하다.

Description

직렬 통신에서의 전기적 절연{ELECTRICAL ISOLATION IN SERIAL COMMUNICATION}

관련 출원들에 대한 상호-참조

본 특허 출원은 2014년 10월 3일에 출원된 미국 가 특허 제62/059,696호에 대한 우선권을 주장하고 또한 2014년 1월 7일에 출원된 미국 가특허 번호 제61/924,277호에 대한 우선권을 주장하며, 양쪽 모두는 여기에서 모든 목적들을 위해 참조로서 통합된다.

전자 디바이스들이 서로 통신할 때, 전자 디바이스들의 전기적 또는 갈바닉 절연(galvanic isolation)은 종종 통신 스트림에서 잡음을 감소시키거나 또는 제거하기 위해 또는 다른 전자 디바이스로부터의 전압 스파이크로 인한 전자 디바이스의 오작동 또는 그것에 대한 손상을 방지하기 위해 필수적이다. 그러므로 전자 디바이스들 사이에서의 통신 경로 내에서 절연 회로를 제공하는 것이 필요하다. 다양한 유형들의 절연 회로가 다양한 애플리케이션들을 위해 생성되어 왔다. 이러한 절연 회로는 다양한 다른 디지털 절연 솔루션들 외에, 용량성, 유도성 또는 광학적 절연 기술들을 수반할 수 있다. 예시적인 용량성 절연 솔루션은 WIPO 특허 출원 WO/2012/065229 A1(2012년 5월 24일에 공개됨)에서 제공되며, 이것은 본 발명과 동일한 양수인에게 양도되며 여기에서 완전히 개진된 것처럼 참조로서 여기에 통합된다.

전자 디바이스들 사이에서의 통신의 몇몇 예들은 많은 다른 것들 중에서, 다양한 범용 직렬 버스(USB) 표준들에 의해 정의된다. USB 2 통신들에 대한 예시적인 절연 회로는 WIPO 특허 출원 WO/2012/159168 A1(2012년 11월 29일에 공개됨)에서 제공되며, 이것은 본 발명과 동일한 양수인에게 양도되며 여기에서 완전히 개진된 것처럼 참조로서 여기에 통합된다.

본 발명의 몇몇 실시예들은 USB 3 표준에 의해 정의된 모든 통신 모드들과 호환 가능한 전자 디바이스들에 대한 절연을 가능하게 한다. 부가적으로, 몇몇 실시예들은 USB 2 표준들과 역 호환 가능하다. 더욱이, 몇몇 실시예들에서, 절연은 용량성 절연 솔루션에 의해 제공된다.

본 발명의 몇몇 실시예들은 두 개의 상이한 통신 주파수 레벨들에서 동작하는 전자 디바이스들 사이에서 절연을 가능하게 한다. 예를 들면, 몇몇 실시예들에서, 절연 회로는 10Mbps 및 5Gbps 통신 주파수들 양쪽 모두에서 동작할 수 있다.

도 1은 본 발명의 적어도 일 실시예를 통합한 전자 시스템의 간소화된 개략도이다.
도 2는 본 발명의 적어도 일 실시예를 통합한 또 다른 전자 시스템의 간소화된 개략도이다.
도 3은 본 발명의 실시예에 따라 도 1에 도시된 전자 시스템에서의 사용을 위한 USB 3 절연 회로의 간소화된 개략도이다.

전자 시스템(100)이 본 발명의 몇몇 실시예들에 따라 도 1에 도시된다. 전자 시스템(100)은 일반적으로 두 개의 USB 3 디바이스들(102 및 103) 사이에서 연결된 USB 3 인터페이스 회로(101)를 포함한다. USB 3 인터페이스 회로는 일반적으로 두 개의 USB 3 디바이스들(102 및 103) 사이에서 절연 보호를 갖고 USB 2 및 3 통신의 모든 모드들을 가능하게 한다. 두 개의 USB 3 디바이스들(102 및 103)은 USB 3 표준과 호환 가능한 임의의 적절한 전자 디바이스들일 수 있다.

USB 2 표준은 이전 USB 1 표준에서 진화하였으며 일반적으로 약 1.5Mbps(저속), 12Mbps(전속도(full speed)) 및 480Mbps(고속)의 속도들 또는 주파수들로 USB 2 호환 가능한 디바이스들 사이에서의 통신 모드들을 요구한다. 이들 통신 모드들은 두 개의 양-방향 통신 라인들 상에서 제공된다. 두 개의 부가적인 라인들은 호스트 USB 2 디바이스 및 별개의 전원 공급 장치를 갖지 않는 부착된 비-호스트 USB 2 디바이스 사이에서 전력 및 접지를 위해 제공한다.

USB 3 표준(버전들(3.0 및 3.1)을 나타내는)은, 다른 한편으로, 일반적으로 약 5 또는 10Gbps(초고속)의 속도들 또는 주파수들로 USB 3 호환 가능한 디바이스들 사이에서의 통신 모드들을 요구한다. 이들 통신 모드들은 4개의 저-전압 차동 시그널링(low-voltage differential signaling; LVDS) 단-방향 통신 라인들, 각각의 방향에서의 라인들의 LVDS 쌍 상에 제공되며, 각각의 라인은 약 4.8 Gbps(그것에 대한 많은 설명들에서 5Gbps로 반올림됨)에 있다. 각각의 LVDS 쌍은, 그러므로, 일 방향에서 대략 5Gbps 통신을 제공한다. 4개의 단-방향 통신 라인들은 동시적 5 내지 10Gbps 시그널링 업스트림 및 다운스트림을 허용한다. 4개의 단-방향 통신 라인들은 초고속 인터페이스로서 알려져 있다. 부가적으로, USB 3 표준은 USB 2 또는 USB 1 디바이스가 USB 3 디바이스에 연결되는 경우에 대비해서 USB 2 표준과의 역 호환 가능성을 추가로 요구한다. USB 2 디바이스들의 두 개의 양-방향 라인들 및 전력 및 접지 라인들은, 그러므로, 4개의 초고속 단-방향 라인들과 함께 USB 3 디바이스들에 또한 포함된다.

두 개의 양-방향 USB 2 라인들(104 및 105) 및 4개의 단-방향 USB 3 라인들(106 내지 109)은 도 1에서 USB 3 인터페이스 회로(101)의 각각의 측면 상에 도시된다. 전력 및 접지 라인들은 간소함을 위해 도시되지 않는다.

USB 3 인터페이스 회로(101)는 일반적으로 USB 2 통신 경로(110) 및 USB 3 통신 경로(111)를 위한 회로를 포함한다. 도 1은 따라서 USB 3 절연 기능의 두 개의 서브-기능들, 즉 양-방향 USB 2 신호 인터페이스(USB 2 통신 경로(110))의 절연 및 단-방향 USB 3 초고속 인터페이스(USB 3 통신 경로(111))의 이중 쌍의 절연으로의 개념적 분해를 도시한다. 두 개의 양-방향 USB 2 라인들(104 및 105)은 USB 2 통신 경로(110)를 통해 연결된다. 4개의 단-방향 USB 3 라인들(106 내지 109)은 USB 3 통신 경로(111)를 통해 연결된다.

USB 2 또는 USB 1 디바이스가 USB 3 디바이스들(102 또는 103) 중 어느 하나에 연결될 수 있으므로, USB 3 표준은 양쪽 디바이스들 모두에 대해 가능한 최고 속도(저속, 전속력, 고속 또는 초고속)로 임의의 두 개의 USB 디바이스들 사이에서의 연결을 수립하기 위한 단계식 열거 프로세스를 요구한다. 몇몇 실시예들에서, USB 디바이스는 통신 모드를 자동으로 인식하며 중재한다. 이 프로세스에 따르면, USB 3 디바이스가 또 다른 USB 디바이스(임의의 표준의)의 존재를 검출할 때, USB 3 디바이스는 먼저 두 개의 양-방향 USB 2 라인들(예로서, 104 및 105)을 통해 저속 또는 전속력으로 연결하려고 시도할 것이다. 통신이 전속력으로 수립된다면, USB 3 디바이스는 추가로 두 개의 양-방향 USB 2 라인들(예로서, 104 및 105)을 통해 고속으로 통신을 수립하려고 시도한다. 다른 USB 디바이스가 보다 높은 속도가 가능하지 않다면, 시도는 실패할 것이며 USB 3 디바이스는 이러한 USB 디바이스와 통신하기 위해 전속력 통신 모드로 되돌아갈 것이고, USB 3 디바이스는 결코 4개의 단-방향 USB 3 라인들(예로서, 106 내지 109)을 활성화시키는 포인트에 이르지 못할 것이다. 그러나, 고속 통신이 성공한다면, 통신은 이러한 속도로 수립된다.

지금까지, 열거 프로세스는 USB 2 디바이스들에 대한 것과 유사하며 4개의 단-방향 USB 3 라인들(예로서, 106 내지 109)을 수반하지 않았다. USB 2 디바이스는, 그러므로, 그것이 가능한 그것의 최대 속도에 도달한 이래 이 포인트에서 통신 속도를 증가시키려고 시도하는 것을 멈출 것이다. USB 3 디바이스는, 다른 한편으로, 디바이스가 4개의 단-방향 USB 3 라인들(예로서, 106 내지 109) 상에서 검출되었다면 초고속에 다가가려고 추가로 시도할 것이다. 그러나, 이러한 단계는 바로 5 Gbps 레이트까지 가지 않는다. 대신에, USB 3 디바이스는 먼저, USB 2 부분을 통해 교환된 특수 정보 시퀀스들을 사용하여, 4개의 단-방향 USB 3 라인들(예로서, 106 내지 109)을 통해 훨씬 더 느린 레이트의 통신(약 10Mbps)을 수립하려고 시도한다. USB 2 부분을 통해 교환된 특수 정보 시퀀스들이 부착된 USB 디바이스가 USB 3 표준과 호환 가능함을 표시하는데 실패하였다면, USB 3 디바이스는 다른 USB 디바이스와의 추가 통신을 위해 두 개의 양-방향 USB 2 라인들(예로서, 104 및 105) 상에서 고속 통신 모드로 되돌아간다. 그러나, USB 2 부분을 통해 교환된 특수 정보 시퀀스들이 부착된 USB 디바이스가 USB 3 표준과 호환 가능함을 표시한다면, USB 3 디바이스는 4개의 단-방향 USB 3 라인들(예로서, 106 내지 109)을 통해 통신을 수립한다. 보다 느린 레이트에서의 연결이 성공한 후, USB 3 디바이스는 4개의 단-방향 USB 3 라인들(예로서, 106 내지 109) 상에서 초고속 통신 레이트까지 최종 단계를 완료한다.

상기 열거 프로세스로부터 이해될 수 있는 바와 같이, 적절한 USB 3 표준 설계 솔루션은 초고속 통신 모드로 나아가기 위해 적절한 USB 2 표준 솔루션을 포함해야 한다. 유사하게, 절연 보호를 요구하는 USB 3 솔루션에 대해, 전체 설계의 USB 2 부분은 또한 모든 통신 모드들을 위한 절연 보호를 제공해야 한다. 그렇지 않다면, 수용 가능하지 않은 잡음 또는 전압 스파이크들이 USB 2 부분을 통해 두 개의 USB 3 디바이스들 사이에서 송신될 수 있다. 그러므로, USB 2 통신 경로(110)를 위한 회로는 일반적으로 USB 2 절연 회로 또는 칩(112)을 포함하며, USB 3 통신 경로(111)를 위한 회로는 일반적으로 USB 3 절연 회로(113)를 포함한다. 물리적 레벨에서, USB 3 초고속 인터페이스 부분은 표준 USB 2 인터페이스 부분에 상호 보완적이지만 그것에 독립적인 것처럼 보여질 수 있다.

몇몇 실시예들에서, 앞서 언급된 WIPO 특허 출원 WO/2012/159168 A1(2012년, 11월 29일에 공개됨)에 도시된 회로는 USB 2 절연 회로(112)를 포함하여, USB 2 통신 경로(110)를 위해 사용될 수 있다. 다른 실시예들은 USB 2 통신 경로(110)에서 절연 보호를 가능하게 하기 위해 다른 적절한 회로를 사용할 수 있다. 몇몇 실시예들에서, USB 2 통신 경로(110) 또는 USB 2 절연 회로(112)는 IC 패키지 내에서 단일 다이(die) 또는 다수의 다이들을 나타낼 수 있으며 디지털 아이솔레이터(isolator)들에서 사용된 갈바닉 절연 방법들, 예로서, 용량성, 유도성, 광학적, 거대 자기저항(giant magnetoresistance; GMR) 중 임의의 것을 이용할 수 있다.

부가적으로, 몇몇 실시예들에서, 앞서 언급된 WIPO 특허 출원 WO/2012/065229 A1(2012년 5월 24일에 공개됨)에 도시된 회로는 적절한 경우 또는 아이솔레이터 칩이 내부적으로 단일 다이를 사용하는 모든 경우에 절연을 제공하기 위해 사용될 수 있다. 예를 들면, 요구된 갈바닉 절연을 제공할 수 있는 임의의 두꺼운 유전체 기판이 사용될 수 있다. 예들은 SOS, SOI, 플립형 (층 전달(layer transfer)) SOI 등이다. 내부 ESD 보호, 파손된 실 링들 등과 같은, 본 특허 출원에 개시된 다른 요소들이 또한 이용할 수 있다.

몇몇 실시예들에서, USB 3 절연 회로(113) 외에, USB 3 통신 경로(111)를 위한 회로는 일반적으로 하나 이상의 초고속 리피터들 또는 재구동기들(114 및 115)을 포함한다. 초고속 리피터들(114 및 115)은 USB 3 절연 회로(113)의 어느 한 측면 상에서 USB 3 절연 회로(113) 및 4개의 단-방향 USB 3 라인들(106 내지 109) 사이에서 연결된다. 초고속 리피터들(114 및 115)은, 따라서, USB 3 호환 가능한 통신 인터페이스들로서 작용한다. 부가적으로, 초고속 리피터들(114 및 115) 및 USB 3 절연 회로(113)가 4개의 단-방향 USB 3 라인들(106 내지 109)과 유사하게, 4개의 단-방향 라인들(116 내지 119)에 의해 연결된 것으로서 도시되지만, 본 발명은 반드시 그렇게 제한되는 것은 아니라는 것이 이해된다. 대신에, 임의의 적절한 수 및 방향성이 USB 3 절연 회로(113)의 요건들에 의존하여, 라인들(116 내지 119)을 위해 사용될 수 있다.

초고속 리피터들(114 및 115)은 일반적으로 4개의 단-방향 USB 3 라인들(106 내지 109) 상에서 USB 3 인터페이스 회로(101)의 바깥쪽에서 USB 3 표준과의 호환 가능성을 가능하게 한다. 몇몇 실시예들에서, 초고속 리피터들(114 및 115)은 임의의 적절한 현재 이용 가능한 초고속 리피터 회로들(예로서, Maxim Integrated로부터 상업적으로 이용 가능한 부품 번호 MAX14972)일 수 있다. 다른 실시예들에서, 초고속 리피터들(114 및 115)은 단-방향 USB 3 라인들(106 내지 109) 상에서 USB 3 절연 회로(113) 및 USB 3 디바이스들(102 및 103) 사이에서 인터페이싱하도록 특수하게 설계될 수 있다(USB 3 절연 회로(113)의 요건들에 의존하여).

USB 3 절연 회로(113)는 임의의 적절한 유형의 절연 구성요소들을 포함할 수 있다. 몇몇 실시예들에서, 예를 들면, USB 3 절연 회로(113)는 커패시터들 및 단-방향 USB 3 라인들(106 내지 109)이 완전한 USB 3 순응을 위해 핸들링할 수 있어야 하는 주파수들(10Mbps 및 5Gbps) 양쪽 모두를 포함하는 주파수 대역들에서 통신 신호들을 통과하는 것을 가능하게 하는 부가적인 회로 구성요소들의 세트를 포함할 수 있다. 몇몇 실시예들에서, USB 3 절연 회로(113)의 기능의 적어도 부분은 이중 대역 통과 필터의 것과 유사한 것으로 고려될 수 있으며, 여기에서 두 개의 원하는 주파수들 주위에서의 비교적 좁은 대역들 내에서의 신호들은 통과하도록 허용되며 이들 두 개의 대역들 밖 또는 그 사이에서의 임의의 신호들은 걸러 내어질 수 있다. 몇몇 실시예들에서, 두 개의 주파수들 중 하나에서의 신호는 두 개의 주파수들 중 다른 하나에서의 신호와 함께 USB 3 절연 회로(113)를 통과하기 위해 상당히 증폭될 수 있다(예로서, 높은 이득 증폭기들을 갖고).

초고속 리피터들(114 및 115)은 일반적으로 직렬 커패시터들을 용인하도록 설계된다. USB 디바이스들 사이에서의 데이터 콘텐트는 일반적으로 임의의 직렬 커패시터들에 걸쳐 어떤 순 DC 전압도 보장하지 않도록 DC-밸런싱된다. 몇몇 실시예들에서, 직렬 커패시터들의 이러한 허용 오차는 상용 규격품(commercial off-the-shelf; COTS) 구성요소들을 사용하여 4개의 단-방향 USB 3 초고속 라인들(106 내지 109)을 절연시키기 위해 사용될 수 있다. 이러한 실시예들에서, 초고속 리피터들(114 및 115)은 초고속 신호들을 버퍼링하며 고 전압(예로서, 1 내지 5kV) 절연 커패시터들에 걸쳐 그것들을 인가하기 위해 사용된다. 고 주파수 절연 커패시터들이 일반적으로 10 내지 500 pF의 범위에서의 값들을 갖는 반면, 몇몇 초고속 라인들에서 사용된 직렬 커패시터들은 일반적으로 약 100 nF의 값들을 가지므로, 절연 커패시터들을 긴 초고속 케이블들 또는 통신 경로들에 간단히 삽입하는 것이 작동할 가능성이 적기 때문에, 초고속 리피터들(114 및 115)이 요구된다.

절연 커패시터들 대신에, 다른 절연 요소들, 예로서 변압기들 또는 GMR 요소들을 대체하는 것은, 초고속 인터페이스들이 일반적으로 이들 요소들의 전기적 특성들과 덜 호환 가능하므로, 작동할 가능성이 적을 수 있다. 예를 들면, 임피던스 정합이 덜 현실적일 수 있다.

몇몇 실시예들에서, USB 3 인터페이스 회로(101)는 회로 보드를 나타내며, USB 2 및 USB 3 통신 경로들(110 및 111)은 회로 보드 상에 장착된 개별적인 IC 칩들을 나타낸다. 이 경우에, 몇몇 실시예들에서, USB 2 통신 경로(110)는 그것이 모든 USB 2 통신 모드들을 위한 절연 보호를 가능하게 한다면, 임의의 적절한 이용 가능한 USB 2 절연 솔루션일 수 있다. 몇몇 실시예들에서, USB 2 통신 경로(110) 또는 USB 2 절연 회로(112)는 IC 패키지 내에서 단일 다이 또는 다수의 다이들을 나타낼 수 있다. 몇몇 실시예들에서, USB 3 통신 경로(111)의 USB 3 절연 회로(113) 및 초고속 리피터들(114 및 115)은 회로 보드 상에 장착된 별개의 IC 칩들을 나타낼 수 있으며, 따라서 몇몇 실시예들에서 USB 3 초고속 리피터들(114 및 115)은 임의의 적절한 규격품 칩들일 수 있다. 대안적으로, 비용, 크기 및 전력 감소를 위한 몇몇 실시예들에서, USB 3 통신 경로(111)는 칩들 또는 규격품 구성요소들의 세트보다는, 단일 독립형 칩(단일 다이 또는 다수의 다이)을 나타낼 수 있다. 몇몇 실시예들에서, USB 3 통신 경로(111)를 통한 두 개의 상이한 방향들에 대한 구성요소들은 상이한 IC 칩들로 분리될 수 있다. 이것은, 두 개의 상이한 방향 초고속 채널들 사이에서 요구된 특수한 타이밍 동기화가 없기 때문에, 가능하다.

몇몇 실시예들에서, USB 3 인터페이스 회로(101)는 다중-칩 IC 패키지를 나타내며, USB 2 및 USB 3 통신 경로들(110 및 111)은 다중-칩 패키지에 장착된 둘 이상의 IC 다이들을 나타낸다. 이 경우에, 몇몇 실시예들에서, USB 2 통신 경로(110)는 임의의 적절한 규격품 USB 2 절연 솔루션일 수 있다. 부가적으로, USB 3 통신 경로(111)는 하나 이상의 IC 다이들을 나타낼 수 있으며, 그 일부는 이용 가능한 규격품일 수 있다.

몇몇 실시예들에서, USB 3 인터페이스 회로(101)는 단일 IC 칩(단일 다이 또는 다수의 다이)을 나타낸다. 이 경우에, USB 2 및 USB 3 통신 경로들(110 및 111)은 보다 양호한 비용, 크기, 성능 및 전력 상황들을 위해 단일 솔루션으로 보다 완전히 통합된다.

몇몇 실시예들에서, USB 3 초고속 리피터들(114 및 115) 중 하나는 포함되지 않거나 또는 선택적이다. 이러한 배열은 USB 3 절연 회로(113)가 호스트 USB 3 디바이스 또는 부착된 USB 3 디바이스 또는 USB 3 허브의 적절한 업스트림 또는 다운스트림 부분에 가깝게(즉, 길이가 10cm 미만인 중간 케이블 또는 통신 라인을 갖고) 또는 그 안에 위치될 때 적절할 수 있다.

또 다른 전자 시스템(200)이 본 발명의 몇몇 대안적인 실시예들에 따라 도 2에 도시된다. 이 경우에, 이전 실시예들에서의 요소들을 위해 사용된 것들과 동일한 참조 부호들은 이전 실시예들에서의 대응 요소들과 동일하거나 또는 일반적으로 유사할 수 있는 요소들을 나타낼 수 있다. 부가적으로, 전자 시스템(200)은 일반적으로 두 개의 USB 3 디바이스들(102 및 103) 사이에 연결된 USB 3 인터페이스 회로(201)를 포함한다. USB 3 인터페이스 회로(201)는 일반적으로 표준 USB 전력 및 접지 라인들(간소함을 위해 도시되지 않음) 외에 두 개의 양-방향 USB 2 라인들(104 및 105) 및 4개의 단-방향 USB 3 라인들(106 내지 109)을 통해 USB 3 디바이스들(102 및 103)에 연결한다. USB 3 인터페이스 회로는 일반적으로 두 개의 USB 3 디바이스들(102 및 103) 사이에서 절연 보호를 갖고 USB 2 및 3 통신의 모든 모드들을 가능하게 한다. 두 개의 USB 3 디바이스들(102 및 103)은 USB 3 표준과 호환 가능한 임의의 적절한 전자 디바이스들일 수 있다.

USB 3 인터페이스 회로(201)는 일반적으로 USB 2 통신 경로(110) 및 USB 3 통신 경로(202)를 포함한다. USB 2 통신 경로(110)는 상기 설명된 USB 2 표준 열거 프로세스 단계들을 포함하여, USB 3 디바이스들(102 및 103) 사이에서의 USB 2 표준 통신들을 핸들링한다. USB 3 통신 경로(202)는 일반적으로 상기 설명된 후속 USB 3 표준 열거 프로세스를 포함하여, USB 3 디바이스들(102 및 103) 사이에서의 USB 3 표준 통신들을 핸들링한다. USB 3 통신 경로(202)는 일반적으로 디지털 아이솔레이터 뱅크(203) 및 초고속(LVDS) 트랜시버들 및 SERDES(serializer/deserializer circuitry)(직렬화기/병렬화기 회로)(204 및 205)를 포함한다.

도 2에 따른 실시예들은 일반적으로 이전 실시예들에 대해 설명된 바와 같이 고 전압 절연 커패시커들에 의존하지 않는다. 대신에, 초고속 트랜시버들 및 SERDES(204 및 205)는 디지털 아이솔레이터 뱅크(203)의 업스트림 및 다운스트림 측면들에서 초고속 신호들을 수신/송신하기 위해 사용된다. 디지털 아이솔레이터 뱅크(203)는 일반적으로 다수의 단-방향 디지털 아이솔레이터 채널들을 포함한다. 단-방향 디지털 아이솔레이터 채널들은 일반적으로 초고속 트랜시버들 및 SERDES(204 및 205) 사이에서 절연 배리어에 걸쳐 신호 콘텐트를 운반한다. 이 기술 분야의 디지털 아이솔레이터들의 현재 상태는 일반적으로 채널당 약 640Mbps 미만으로 제한되며, 상업적으로 이용 가능한 디지털 아이솔레이터 칩들은 약 150 Mbps/채널로 제한되므로, 단일 디지털 아이솔레이터 채널은 일반적으로 전체 USB 3 표준 5-10Gbps 데이터 레이트를 핸들링할 수 없다. 그러므로, 직렬화기/병렬화기(SERDES) 기능들은 4개의 단-방향 USB 3 라인들(106 내지 109) 상에서의 직렬 데이터를 다수의 병렬 라인들(206) 상에서의 병렬 데이터로 및 그 역으로 변환시키기 위해 사용될 수 있다. 몇몇 실시예들에서, 이들 기능들은 초고속 트랜시버들 및 SERDES(204 및 205)(도시된 대로) 내에 통합될 수 있거나 또는 그것들은 별개의 칩들에 존재할 수 있다. 라인들(206) 상에서의 병렬 데이터는 그 후 전체 USB 3 표준 통신 레이트들을 가능하게 하기 위해 요구된 것만큼 디지털 아이솔레이터 뱅크(203) 내에서의 많은 디지털 아이솔레이터들로 공급할 수 있다.

몇몇 실시예들에서, USB 3 인터페이스 회로(201)는 회로 보드를 나타내며, USB 2 및 USB 3 통신 경로들(110 및 202)은 회로 보드 상에 장착된 IC 칩들을 나타낸다. 이 경우에, 몇몇 실시예들에서, USB 2 통신 경로(110)는 그것이 모든 USB 2 통신 모드들을 위한 절연 보호를 가능하게 한다면, 임의의 적절한 이용 가능한 USB 2 절연 솔루션일 수 있다. 몇몇 실시예들에서, USB 2 통신 경로(110)는 패키지 내에서 단일 다이 또는 다수의 다이들을 나타낼 수 있다. 몇몇 실시예들에서, USB 3 통신 경로(202)의 디지털 아이솔레이터 뱅크(203) 및 초고속 트랜시버들 및 SERDES(204 및 205)는 회로 보드 상에 장착된 별개의 IC 칩들을 나타낼 수 있다. 대안적으로, 비용, 크기 및 전력 감소를 위한 몇몇 실시예들에서, USB 3 통신 경로(202)는 칩들 또는 규격품 구성요소들의 세트보다는, 단일 독립형 칩(단일 다이 또는 다수의 다이)을 나타낼 수 있다. 몇몇 실시예들에서, USB 3 통신 경로(202)를 통한 두 개의 상이한 방향들에 대한 구성요소들은 상이한 IC 칩들로 분리될 수 있다. 이것은, 두 개의 상이한 방향 초고속 채널들 사이에서 요구된 특수한 타이밍 동기화가 없기 때문에, 가능하다.

몇몇 실시예들에서, USB 3 인터페이스 회로(201)는 다중-칩 IC 패키지를 나타내며, USB 2 및 USB 3 통신 경로들(110 및 202)은 다중-칩 패키지에 장착된 둘 이상의 IC 다이들을 나타낸다. 이 경우에, 몇몇 실시예들에서, USB 2 통신 경로(110)는 임의의 적절한 규격품 USB 2 절연 솔루션일 수 있다. 부가적으로, USB 3 통신 경로(202)는 하나 이상의 IC 다이들을 나타낼 수 있으며, 그 일부는 이용 가능한 규격품일 수 있다.

몇몇 실시예들에서, USB 3 인터페이스 회로(201)는 단일 IC 칩(단일 다이 또는 다수의 다이)을 나타낸다. 이 경우에, USB 2 및 USB 3 통신 경로들(110 및 202)은 보다 양호한 비용, 크기, 성능 및 전력 상황들을 위해 단일 솔루션으로 보다 완전히 통합된다.

도 1에서 USB 3 절연 회로(113)로서 사용될 수 있는 예시적인 USB 3 절연 회로(300)가 도 3에 도시된다. USB 3 절연 회로를 위한 다른 설계들이 또한 USB 3 절연 회로(113)로서 사용될 수 있다. USB 3 절연 회로(300)는, 그러므로, 단지 예시적이며 설명적인 목적들을 위해 도시된다.

이 예에서, USB 3 절연 회로(300)는 일반적으로 단-방향 라인들(116 내지 119) 내에서의 4개의 단-방향 절연 커패시터들(301 내지 304) 및 도시된 바와 같이 연결된 8개의 저항기들(305 내지 312)을 포함한다. 절연 커패시터들(301 및 302)의 다운스트림 노드들은 각각 대응하는 저항기 쌍들(305/309 및 306/310) 사이에서 연결된다. 절연 커패시터들(303 및 304)의 다운스트림 노드들은 각각 대응하는 저항기 쌍들(307/311 및 308/312) 사이에서 연결된다. 저항기 쌍들(305/309 및 306/310)은 절연 커패시터들(301 및 302)의 제 1 측면(USB 3 초고속 리피터(114) 아래쪽으로) 상에서의 제 1 전압(VDD1) 및 제 1 접지(GND1) 사이에서 연결된다. 저항기 쌍들(307/311 및 308/312)은 절연 커패시터들(303 및 304)의 제 2 측면(USB 3 초고속 리피터(115) 아래쪽으로) 상에서의 제 2 전압(VDD2) 및 제 2 접지(GND2) 사이에서 연결된다. 우측에서 좌측으로의 단-방향 라인들(116 및 117)은 각각 절연 커패시터들(301 및 302)을 통과한다. 좌측에서 우측으로의 단-방향 라인들(118 및 119)은 각각 절연 커패시터들(303 및 304)을 통과한다.

몇몇 실시예들에서, 절연 커패시터들(301 내지 304)은 범위가 4.7nF에서 100nF까지에 이르는 정전 용량 값들을 가진 고 전압(예로서, 약 1 내지 5kV) 절연 커패시터들이다. 이러한 실시예들에서, 절연 커패시터들(301 내지 304)은 양쪽 10Mbps 및 5Gbps 모두에서 통신 신호들을 통과시키는 것을 가능하게 하기 위해 비교적 낮은 ESR(effective series resistance; 유효 직렬 저항) 및 비교적 낮은 ESL(effective series inductance; 유효 직렬 인덕턴스)을 가진다. 몇몇 실시예들에서, 저항기들(305 내지 312)은 USB 3 전기적 유휴 상태에서 초고속 리피터들(114 및 115)(도 1)의 수신기 입력들에서 차동 신호 상태들을 개선하기 위해 사용된 네트워크를 형성한다. 이러한 실시예들에서, 저항기들(305 내지 312)은 약 1% 허용 오차들, 5KΩ 이상의 저항 값들, 및 초고속 리피터들(114 및 115)의 수신기 입력들에서 약 1V로 라인들(116 내지 119) 상에서 신호들을 유지하기 위해 요구된 값들을 가진다.

본 발명의 실시예들은 그것의 특정 실시예들에 대하여 주로 논의되어 있지만, 다른 변형들이 가능하다. 설명된 시스템의 다양한 구성들이 여기에 제공된 구성들 대신에, 또는 그것 외에 사용될 수 있다.

이 기술분야의 숙련자들은 앞서 말한 설명이 단지 예로서이며, 본 발명을 제한하도록 의도되지 않는다는 것을 이해할 것이다. 개시에서의 어떤 것도 본 발명이 복수의 형태의 반도체 프로세싱을 요구하는 시스템들에 또는 집적 회로들에 제한됨을 나타내야 하는 것은 아니다. 일반적으로, 제공된 임의의 다이어그램들은 단지 하나의 가능한 구성을 표시하도록 의도되며, 많은 변형들이 가능하다. 이 기술분야의 숙련자들은 본 발명과 일치하는 방법들 및 시스템들이 광범위한 애플리케이션들에서의 사용에 적합하다는 것을 또한 이해할 것이다.

명세서는 본 발명의 특정 실시예들에 대하여 상세히 설명되어 왔지만, 이 기술분야의 숙련자들은, 앞서 말한 것에 대한 이해를 이룰 때, 이들 실시예들에 대한 변경들, 그것의 변형들, 및 그것에 대한 등가물들을 쉽게 상상할 수 있다는 것이 이해될 것이다. 본 발명에 대한 이들 및 다른 수정들 및 변형들은 보다 특히 첨부된 청구항들에서 제시되는, 본 발명의 사상 및 범위로부터 벗어나지 않고, 이 기술분야의 숙련자들에 의해 실시될 수 있다.

Claims

전자 회로에 있어서,
USB 3 호환 가능한 제 1 및 제 2 통신 인터페이스들; 및
상기 제 1 및 제 2 통신 인터페이스들 사이에서의 절연 회로를 포함하며,
상기 절연 회로는 모든 USB 3 통신 모드들과 호환 가능한, 전자 회로.
청구항 18에 있어서,
USB 2 호환 가능하며 상기 제 1 및 제 2 통신 인터페이스들과 함께 장착된 제 3 및 제 4 통신 인터페이스들; 및
상기 제 3 및 제 4 통신 인터페이스들 사이에서의 제 2 절연 회로를 더 포함하며,
상기 제 2 절연 회로는 모든 USB 2 통신 모드들과 호환 가능한, 전자 회로.
청구항 18에 있어서,
상기 절연 회로는 용량성 절연 구성요소를 포함하는, 전자 회로.
청구항 18에 있어서,
상기 용량성 절연 구성요소는:
절연 커패시터들; 및
상기 절연 커패시터들에 대응하는 저항기 쌍들을 포함하며;
상기 절연 커패시터들은 상기 제 1 및 제 2 통신 인터페이스들 사이에서의 단-방향 통신 라인들 내에 있으며;
상기 절연 커패시터들의 다운스트림 노드들은 하나 이상의 VDD 전압 노드들 및 하나 이상의 접지 전압 노드들에 대해 상기 대응하는 저항기 쌍들 사이에서 연결되는, 전자 회로.
전자 회로에 있어서,
제 1 및 제 2 직렬 통신 인터페이스들; 및
상기 제 1 및 제 2 직렬 통신 인터페이스들 사이에서의 절연 회로를 포함하며,
상기 절연 회로는 두 개의 상이한 통신 주파수 레벨들에서 동작하는, 전자 회로.
청구항 18에 있어서,
상기 제 1 및 제 2 직렬 통신 인터페이스들은 USB 3 호환 가능하며;
상기 절연 회로는 모든 USB 3 통신 모드들과 호환 가능한, 전자 회로.
청구항 6에 있어서,
상기 전자 회로는,
USB 2 호환 가능하며 상기 제 1 및 제 2 직렬 통신 인터페이스들과 함께 장착된 제 3 및 제 4 직렬 통신 인터페이스들; 및
상기 제 3 및 제 4 직렬 통신 인터페이스들 사이에서의 제 2 절연 회로를 더 포함하며,
상기 제 2 절연 회로는 모든 USB 2 통신 모드들과 호환 가능한, 전자 회로.
청구항 18에 있어서,
상기 절연 회로는 용량성 절연 구성요소를 포함하는, 전자 회로.
청구항 8에 있어서,
상기 용량성 절연 구성요소는:
절연 커패시터들; 및
상기 절연 커패시터들에 대응하는 저항기 쌍들을 포함하며;
상기 절연 커패시터들은 상기 제 1 및 제 2 직렬 통신 인터페이스들 사이에서의 단-방향 통신 라인들 내에 있으며;
상기 절연 커패시터들의 다운스트림 노드들은 하나 이상의 VDD 전압 노드들 및 하나 이상의 접지 전압 노드들에 대해 상기 대응하는 저항기 쌍들 사이에서 연결되는, 전자 회로.
청구항 18에 있어서,
상기 두 개의 상이한 통신 주파수 레벨들 중 하나는 약 5Gbps인, 전자 회로.
청구항 18에 있어서,
상기 두 개의 상이한 통신 주파수 레벨들은 약 10Mbps의 제 1 통신 주파수 레벨 및 약 5Gbps의 제 2 통신 주파수 레벨을 포함하는, 전자 회로.
방법에 있어서,
제 1 주파수에서 제 1 직렬 통신을 수신하는 단계;
절연 회로를 통해 상기 제 1 직렬 통신을 송신하는 단계;
상기 제 1 주파수보다 큰 제 2 주파수에서 제 2 직렬 통신을 수신하는 단계; 및
상기 절연 회로를 통해 상기 제 2 직렬 통신을 송신하는 단계를 포함하며,
상기 절연 회로는 상기 제 1 및 제 2 주파수들 양쪽 모두에서 갈바닉 절연(galvanic isolation)을 제공하는, 방법.
청구항 12에 있어서,
상기 제 1 및 제 2 직렬 통신들은 USB 3 호환 가능하며;
상기 절연 회로는 모든 USB 3 통신 모드들과 호환 가능한, 방법.
청구항 13에 있어서,
상기 방법은,
USB 2 호환 가능한 제 3 직렬 통신을 수신하는 단계; 및
모든 USB 2 통신 모드들과 호환 가능하며 상기 제 1 절연 회로와 함께 장착되는 제 2 절연 회로를 통해 상기 제 3 직렬 통신을 송신하는 단계를 더 포함하는, 방법.
청구항 12에 있어서,
상기 절연 회로는 용량성 절연 구성요소를 포함하는, 방법.
청구항 15에 있어서,
상기 용량성 절연 구성요소는:
절연 커패시터들; 및
상기 절연 커패시터들에 대응하는 저항기 쌍들을 포함하며;
상기 절연 커패시터들은 제 1 및 제 2 직렬 통신 인터페이스들 사이에서의 단-방향 통신 라인들 내에 있으며;
상기 절연 커패시터들의 다운스트림 노드들은 하나 이상의 VDD 전압 노드들 및 하나 이상의 접지 전압 노드들에 대해 상기 대응하는 저항기 쌍들 사이에서 연결되는, 방법.
청구항 12에 있어서,
상기 제 1 주파수는 약 5Gbps인, 방법.
청구항 17에 있어서,
상기 제 2 주파수는 약 10Gbps인, 방법.