CN110351950A - 用于增强集成电路封装中的信令带宽的装置和方法 - Google Patents

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丁鑫蕾
D·吴
C·施
李志强
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Mawier International Trade Co Ltd
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Abstract

本申请涉及用于增强集成电路封装中的信令带宽的装置和方法。本文所描述的实施例提供了一种电子设备,该电子设备具有设置在表面安装封装中的集成电路。该表面安装集成电路封装包括集成电路的第一引脚和第二引脚,第一引脚和第二引脚被配置为将集成电路耦合到设置在电路板上的第一端子和第二端子。第一引脚和第二引脚限定表面安装集成电路封装中的差分连接器对的第一连接器和第二连接器,以用于将差分信号从集成电路传送到电路板。表面安装集成电路封装包括设置在第一引脚和第二引脚之间的隔离螺柱。隔离螺柱与集成电路断开连接,并且被配置成相对于将电子设备耦合到电路板的其他引脚的相应间隙而言扩大第一引脚和第二引脚之间的间隙。

Description

用于增强集成电路封装中的信令带宽的装置和方法
相关申请的交叉引用
本申请要求于2018年4月4日提交的美国临时专利申请No.62/652,736的权益,据此通过引用将其整体并入本文。
技术领域
本公开一般涉及增强集成电路封装的性能。更具体地,本发明涉及增强电链路中的差分信令带宽。
背景技术
本文所提供的背景描述是为了总体上呈现本公开的上下文。就本背景技术部分中描述的工作的程度而言的本发明人的工作以及在提交时以其他方式不具有现有技术资格的描述的各方面既不明确也不暗示地被认为是本公开的现有技术。
四方扁平封装(QFP)是低成本表面安装技术(SMT)集成电路封装。QFP通常采取方形或矩形电路芯片封装的形式,其具有从电路芯片的所有四个侧面延伸的安装引脚引线。安装引脚引线被用来将QFP安装在电路板的表面上,并且每个引脚用作将QFP内的至少一个电路组件连接到电路板的连接器。通常,QFP被用作将集成电路耦合到电路板的封装。差分信令通常被用来增加安装引脚引线中的信号完整性。一对引脚,有时是在QFP的一侧上的相邻引脚,每一个都被配置为传送差分信号。由于接线键合和封装引脚引线的物理布局,差分对有时会经历高阻抗。在各种应用中已经发现差分对的高阻抗,限制了用于由QFP所封装的集成电路与电路板上的其他组件之间的信号传输的带宽,从而将QFP的利用和性能例如限制在某些高速通信系统应用中。
发明内容
本文所描述的实施例提供了一种电子设备,该电子设备具有设置在表面安装封装中的集成电路。集成电路封装包括第一引脚,第一引脚被配置为将集成电路耦合到设置在电路板上的第一端子。第一引脚限定表面安装集成电路封装中的差分连接器对的第一连接器,以用于将差分信号从集成电路传送到电路板。
表面安装集成电路封装包括第二引脚,第二引脚被配置为将集成电路耦合到设置在电路板上的第二端子。第二引脚限定表面安装集成电路封装中的差分连接器对的第二连接器,并且与第一引脚相邻地设置第二引脚。
表面安装集成电路封装包括相对于集成电路设置在第一引脚和第二引脚的相应远端之间的隔离螺柱。隔离螺柱与集成电路断开连接,并且被配置成相对于将电子设备耦合到电路板的其他引脚的相应间隙而言扩大第一引脚和第二引脚之间的间隙。
在一些实施例中,表面安装集成电路封装是薄型四方扁平封装。
在一些实施例中,隔离螺柱是第一端子和第二端子之间的电路板的第三端子的一部分或耦合到第三端子。
在一些实施例中,集成电路包括:与第一引脚相邻的第一接地引脚,其被配置为将集成电路耦合到设置在电路板上的接地端子;以及与第二引脚相邻的第二接地引脚,其被配置为将集成电路耦合到设置在电路板上的接地端子。
在一些实施例中,差分连接器对被配置为将一对差分信号从集成电路传送到电路板。在一些实施例中,差分连接器对被配置为将在电路板处接收的一对差分信号传送到集成电路。
在一些实施例中,将隔离螺柱设置在第一引脚和第二引脚的相应远端之间,以扩大第一引脚和第二引脚的相应远端之间的间隙,从而降低由第一连接器在第二连接器上引起的干扰的水平以及降低由第二连接器在第一连接器上引起的干扰的水平。
在一些实施例中,由隔离螺柱分开的第一连接器和第二连接器相对于未被对应的隔离螺柱分开的连接器对以增加的带宽传送差分信号。
本文所描述的实施例提供了一种用于制造电子设备的方法,该电子设备具有封装在表面安装电路封装中的集成电路。该方法包括放置第一引脚,该第一引脚被配置为将集成电路耦合到设置在电路板上的第一端子。第一引脚限定表面安装集成电路封装中的差分连接器对的第一连接器,以用于将差分信号从集成电路传送到电路板。
该方法包括放置第二引脚,该第二引脚将集成电路耦合到设置在电路板上的第二端子。第二引脚限定表面安装集成电路封装中的差分连接器对的第二连接器,其中与第一引脚相邻地设置第二引脚。
该方法包括放置隔离螺柱,相对于集成电路将隔离螺柱设置在第一引脚和第二引脚的相应远端之间。隔离螺柱与集成电路断开连接,并且被配置成相对于将电子设备耦合到电路板的其他引脚的相应间隙而言扩大第一引脚和第二引脚之间的间隙。
附图说明
通过结合附图考虑以下详细描述,本公开的其他特征、其性质和各种优点将变得显而易见,其中,相同的附图标记始终指代相同的部分,并且其中:
图1是根据本文所描述的一些实施例的四方扁平封装布置的俯视图;
图2描绘了根据本文描述的一些实施例的用于传送和接收图1中描述的QFP布置的差分对的专用引脚的非常规引脚分配;
图3是图示出了根据本文描述的一些实施例的上面在图1中描述的专用高速差分对的QFP封装的区段的放大视图;
图4是根据本文描述的一些实施例的在图1中描述的差分对的三维场模拟结果的反射系数的图;和
图5示出了根据本公开的实施例的用于制造如图1中所述的四方扁平封装布置的过程的高级流程图。
具体实施方式
本公开描述了用于增强低成本集成电路封装的电链路中的差分信令带宽的方法和系统,所述封装包括诸如四方扁平封装(QFP)封装之类的各种引线框架封装变体。具体地,鉴于QFP封装中的差分对经常面临限制信令带宽的高阻抗的问题,本文所描述的实施例提供了用于QFP封装的高速差分对设计,其利用了插入在引脚的差分对之间的冗余螺柱以降低低成本QFP封装中的阻抗。尽管在本说明书中特别引用了QFP型封装,但QFP仅仅作为示例被描述。本文所描述的技术和结构也适用于其他相关的封装技术,并且术语QFP也应被解释为也指代其他这样的合适的封装技术。
冗余螺柱插入布局增加了差分对的引脚引线之间的距离,并且因此降低了由紧密间隔的平行引脚和键合接线之间的高电感所引起的信号反射。差分对中的电感和阻抗降低继而又增强了差分对能够在电通道链路中所提供的带宽。
图1是根据本文所描述的一些实施例的四方扁平封装(QFP)布置的俯视图。QFP布置102是具有128个引脚引线、半导体管芯116和对应于128个引脚引线的键合接线的示例QFP的布局的高级视图。引脚引线112是QFP布置102的示例引脚。键合接线114将引脚引线112连接到半导体管芯116。引脚引线112和键合接线114通常被密闭地密封在化合物(例如,环氧树脂等)中以保护半导体管芯116。
QFP布置102被配置为使用专用引脚引线以按照差分模式传送高速信号,以便支持QFP 102与QFP 102所安装到的电路板上的其他组件之间的高带宽通信。在QFP 102处示出了引脚引线的差分对104和108的两个示例。在各种实现中,提供了更多或更少数量的差分对。在一些实施例中,差分对104被配置为接收差分对,接收差分对被配置为以差分形式接收信号,并且差分对108被配置为传送差分对,传送差分对被配置为以差分形式传送信号。例如,在差分信令中,相同的电信号以两个互补信号的差分对的形式被接收或传送,每个互补信号通过差分对引脚中的相应引脚引线。(来自差分对的)引脚引线和相关联的键合接线的一种组合被配置为在系统的原始电源电压(例如,+0.5v等)下承载原始电信号,并且(来自差分对的)引脚引线和键合接线的另一组合被配置为在系统的原始电源电压的相反电压(例如,-0.5v)下承载差分电信号。当接收到一对差分信号时,将两个信号相减以恢复原始信号。例如,在接收端子处,从系统的原始电源电压(+0.5V)下的信号中减去系统的原始电源电压的相反电压(例如,-0.5v)下的差分电信号,以得到1.0V(0.5V-(-0.5V)=1.0V)的结果信号。当使用差分信令传送信号时,与作为单端信号单独传送信号时的场景相比,信号传送产生对其他信号的更低干扰以及改善的抗噪性。
然而,使用引脚引线的差分对诸如104和108通常会导致电路的高阻抗,这限制了信号传送的带宽。在一个实施例中,将隔离螺柱106和110插入在每个差分对104和108的两个引脚之间。与其中相应引脚引线和键合接线彼此相邻的常规差分对相比,插入的螺柱增加了形成差分对的相应引脚引线和键合接线之间的距离,并增加了QFP布置102中如此配置的差分对的有效信令带宽。隔离螺柱106和110与任何引脚引线或键合接线都是分离的,因此也与QFP布置102内的电路是分离的。将隔离螺柱106或108物理地设置在差分对的两个引脚引线之间的间隙空间处,并且每个隔离螺柱都有终止于外边缘附近的长度。
图2是描绘了根据本文描述的一些实施例的专用引脚引线的引脚引线分配的框图,例如图1中描述的QFP布置的传送差分对和接收差分对。图2是与图1的QFP布置102的两个差分对104和108相对应的引脚引线的详细描绘。仅出于说明的目的,图2中描绘的差分对104被配置为接收(RX)差分对。接收差分对104包括正接收引脚引线204和负接收引脚引线206。在正接收引脚引线204和负接收引脚引线206之间,设置隔离螺柱106,隔离螺柱106与引脚引线204和206中的任一个、或任何键合接线、或半导体管芯116的任何部分都是分离的。正引脚引线204具有与其相邻的接地引脚202。类似地,负接收引脚引线206具有与其相邻的接地引脚208。接地引脚202和208将差分对引脚引线204和206与设置在QFP布置102上的其他引脚引线隔离。在一些实施例中,接地引脚202和208增加了差分对104与QFP布置102的其他引脚引线的距离,这减少了由QFP布置102的其他相邻引脚引线在差分对引脚引线204和206上引起的环路电感和串扰。这样,来自环路电感和串扰的影响降低可以改善通过差分对引脚引线204传送的信号的完整性。
仅出于说明性目的,图2中所描绘的差分对108可以被配置为传送(TX)差分对。传送差分对108包括正传送引脚引线212和负传送引脚引线214。在正传送引脚引线212和负传送引脚引线214之间,设置隔离螺柱110,隔离螺柱110与引脚引线212和214中的任一个、或任何键合接线、或半导体管芯116的任何部分都是分离的。正传送引脚引线212具有与其相邻的接地引脚引线210。类似地,负传送引脚引线214具有与其相邻的接地引脚引线216。接地引脚引线210和216将传送差分对引脚引线212和214与设置在QFP布置102上的其它引脚引线隔离。在一些实施例中,在差分对引脚引线212和214附近设置接地引脚降低了环路电感并且切断了QFP布置102中的其他引脚在差分对引脚引线212和214上的串扰。
图3是根据本文所描述的一些实施例的QFP封装的区段的放大视图,其图示出了上面在图1中描述的专用高速差分对。图3通过进一步描绘将图2中描述的每个引脚引线连接到QFP 112的半导体管芯116的键合接线而在图2的框图上构建。如图3中所描绘的,接收差分对104具有正引脚引线204和负引脚引线206,在正引脚引线204和负引脚引线206之间插入有隔离螺柱106。
正引脚引线204和负引脚引线206二者都具有将引脚引线连接到半导体管芯116的对应的键合接线。引脚引线204和206也被用来将QFP布置102连接到更大的电路,诸如印刷电路板。然而,隔离螺柱106不具有将隔离螺柱106连接到半导体管芯116的键合接线。隔离螺柱106也不连接到QFP布置102的任何部分。如图3中所描绘的,例如,与其他引脚接地引脚引线202和正引脚引线204之间的距离相比,设置在接收差分对104之间的隔离螺柱106增加了正引脚204与正引脚206及其对应的键合接线之间的距离。
由引脚引线的差分对——即,正引脚引线204和负引脚引线206——之间插入隔离螺柱所引起的距离的增加减小了正引脚引线204与负引脚引线206之间的电容耦合,正引脚引线204与负引脚引线206是差分对的内部对(intrapair)线。在一些实施例中,由内部对和靠近内部对放置的接地引脚之间插入隔离螺柱所引起的距离的增加保持了系统阻抗控制。
如上所指出,正引脚引线204和负引脚引线206之间的距离的增加减小了引脚引线的差分对——即正引脚引线204和负引脚引线206——以及它们对应的键合接线之间的电容耦合。例如,两个带电板之间的电容与两个板之间的距离成反比。因此,差分对104的正引脚引线204和负引脚引线206及其对应的键合接线之间的距离的增加减小了差分对104的引脚引线之间的电容耦合。减小的电容继而又降低了由正引脚引线204在负引脚引线206上所产生的相对阻抗,并且还降低了由负引脚引线206在正引脚引线204上产生的相对阻抗。由于相对阻抗降低,针对差分对104改善了电信号传送的带宽。
接地引脚202和208被配置为将接收差分对与QFP布置102的其他引脚和键合接线隔离。与其他引脚和键合接线的隔离降低了对差分对104的诸如来自其他引脚和键合接线的噪声或串扰之类的干扰。这种干扰的降低允许差分对104以相同的功率传送更多无差错的数据。因此,使用接地引脚202和208隔离差分对104也有助于增加接收差分对104的带宽。
传送差分对108具有与接收差分对104类似的设计。将隔离螺柱110插入在正传送引脚引线212和负传送引脚引线214之间。接地引脚引线210和216将差分对与QFP布置102的其他引脚和键合接线隔离。在一个实施例中,由于与上面关于接收差分对所详述的相同的原因,由隔离螺柱110产生的差分对108的内部对引线和接线之间增加的间隙增加了传送差分对108的带宽。
在一些实施例中,隔离螺柱106和110包括锚钩218。在一些实施例中,锚钩218被用来将隔离螺柱保持在QFP引线框架内的固定位置。这是因为,与QFP布置102的其他引脚不同,隔离螺柱未连接到任何键合接线。在其他引脚引线的情况下(例如,202、204、206、208、210、212、214和216),相关的锚钩是分离的。
在一些实施例中,从QFP布置102的引脚引线移除锚钩改善了QFP布置102的引脚引线上的阻抗控制。例如,从差分对104的正引脚引线204和负引脚引线206移除锚钩降低了相应引脚引线的面积。降低差分对104的正引脚引线204和负引脚引线206的面积减小了差分对104的正引脚引线204和负引脚引线206之间的电容耦合。另外,在一个实施例中,移除锚钩降低了导致差分对的内部对接线之间的间隔宽度的阶梯状变化的阻抗不连续性。
图4是根据本文描述的一些实施例的图1中所描述的差分对的三维场模拟结果的反射系数的图。图4的图402是差分对(104或108)的反射系数(以dB为单位)与传送频率(以GHz为单位)之间的曲线图。虚线406图示出了示出QFP布置102中的传送差分对108的数据图,并且实线404图示出了对应于QFP布置102的接收差分对104的数据图。传送差分对108和接收差分对104两者的回波损耗在5GHz奈奎斯特频率下低于-23dB。
图5示出了根据本公开的实施例的用于制造QFP布置(例如,图1中所示的QFP布置102)的过程的示例流程图。
在502处,在电路板上放置集成电路(例如,参见图1中的102)的第一引脚(例如,参见图2中的204),该第一引脚被配置为将集成电路耦合到设置在电路板上的第一端子。第一引脚限定表面安装集成电路封装中的差分连接器对的第一连接器,以用于将差分信号从集成电路传送到电路板。在一些实施例中,在接收差分对104的情况下,正引脚引线204可以是设置在集成电路板上的第一引脚,其借助于键合接线将半导体管芯116连接到电路板上的一部分,如图1至图3中所描述的。类似地,在传送差分对108的情况下,正引脚引线212可以是设置在集成电路板上的第一引脚,其借助于键合接线将半导体管芯116连接到电路板上的一部分,如图1至图3中所描述的。
在504处,在电路板上放置集成电路的第二引脚,第二引脚被配置为将集成电路耦合到设置在电路板上的第二端子,第二引脚限定表面安装集成电路封装中的差分连接器对的第二连接器,其中与第一引脚相邻地设置第二引脚。在一些实施例中,在接收差分对104的情况下,负引脚引线206可以是设置在集成电路板上的第二引脚,其借助于键合接线将半导体管芯116连接到电路板上的一部分,如图1至图3中所描述的。类似地,在传送差分对108的情况下,负引脚引线214可以是设置在集成电路板上的第二引脚,其借助于键合接线将半导体管芯116连接到电路板上的一部分,如图1至图3中所描述的。
在506处,相对于集成电路,在第一引脚和第二引脚的相应远端之间提供隔离螺柱,该隔离螺柱与集成电路断开连接并且被配置为相对于将电子设备耦合到电路板的其他引脚的相应间隙而言扩大第一引脚和第二引脚之间的间隙。在一些实施例中,设置在正引脚引线204和负引脚引线206之间的隔离螺柱106不连接到半导体管芯116或QFP布置102的任何其他部分。
虽然本文已经示出和描述了本公开的各种实施例,但是这些实施例仅作为示例而被提供。在不脱离本公开的情况下,可应用与本文所描述的实施例有关的许多变化、改变和替换。应指出,可以在实践本公开时采用本文所描述的本公开的实施例的各种替代方案。以下权利要求旨在限定本公开的范围,并且由此覆盖在这些权利要求及其等同物的范围内的方法和结构。
虽然在流程图中以特定顺序描绘了各操作,但是这不应被解释为要求以所示出的特定顺序或按顺序执行这些操作,或者执行所有示出的操作以实现期望的结果。
已经根据特定的各方面描述了本说明书的主题,但是其他方面也可以被实现并且在权利要求的范围内。

Claims (16)

1.一种电子设备,所述电子设备具有设置在表面安装封装中的集成电路,所述电子设备包括:
所述集成电路的第一引脚,所述第一引脚被配置为将所述集成电路耦合到设置在电路板上的第一端子,所述第一引脚限定表面安装集成电路封装中的差分连接器对的第一连接器,以用于将差分信号从所述集成电路传送到所述电路板;
所述集成电路的第二引脚,所述第二引脚被配置为将所述集成电路耦合到设置在所述电路板上的第二端子,所述第二引脚限定所述表面安装集成电路封装中的所述差分连接器对的第二连接器,其中所述第二引脚被设置为与所述第一引脚相邻;和
隔离螺柱,相对于所述集成电路被设置在所述第一引脚和所述第二引脚的相应远端之间,所述隔离螺柱与所述集成电路断开连接并且被配置为相对于将所述电子设备耦合到所述电路板的其他引脚的相应间隙而言扩大所述第一引脚和所述第二引脚之间的间隙。
2.根据权利要求1所述的设备,其中,所述表面安装集成电路封装是薄型四方扁平封装。
3.根据权利要求1所述的设备,其中,所述隔离螺柱是在所述第一端子与所述第二端子之间的所述电路板的第三端子的一部分或耦合到所述第三端子。
4.根据权利要求1所述的设备,还包括:
邻近所述第一引脚的第一接地引脚,所述第一接地引脚被配置为将所述集成电路耦合到设置在所述电路板上的接地端子;和
邻近所述第二引脚的第二接地引脚,所述第二接地引脚被配置为将所述集成电路耦合到设置在所述电路板上的所述接地端子。
5.根据权利要求1所述的设备,其中,所述差分连接器对被配置为将一对差分信号从所述集成电路传送到所述电路板。
6.根据权利要求1所述的设备,其中,所述差分连接器对被配置为将在所述电路板处接收的一对差分信号传送到所述集成电路。
7.根据权利要求1所述的设备,其中,将所述隔离螺柱设置在所述第一引脚和所述第二引脚的相应远端之间,以扩大所述第一引脚和所述第二引脚的相应远端之间的所述间隙,从而降低由所述第一连接器在所述第二连接器上引起的干扰的水平以及降低由所述第二连接器在所述第一连接器上引起的干扰的水平。
8.根据权利要求1所述的设备,其中,由隔离螺柱分开的所述第一连接器和所述第二连接器相对于未被对应的隔离螺柱分开的连接器对以增加的带宽传送差分信号。
9.一种用于制造电子设备的方法,所述电子设备具有封装在表面安装电路封装中的集成电路,所述方法包括:
放置第一引脚,所述第一引脚被配置为将所述集成电路耦合到设置在电路板上的第一端子,所述第一引脚限定表面安装集成电路封装中的差分连接器对的第一连接器,以用于将差分信号从所述集成电路传送到所述电路板;
放置第二引脚,所述第二引脚将所述集成电路耦合到设置在所述电路板上的第二端子,所述第二引脚限定所述表面安装集成电路封装中的所述差分连接器对的第二连接器,其中与所述第一引脚相邻地设置所述第二引脚;以及
放置隔离螺柱,相对于所述集成电路将所述隔离螺柱设置在所述第一引脚和所述第二引脚的相应远端之间,所述隔离螺柱与所述集成电路断开连接并且被配置为相对于将所述电子设备耦合到所述电路板的其他引脚的相应间隙而言扩大所述第一引脚和所述第二引脚之间的间隙。
10.根据权利要求9所述的方法,其中,所述表面安装集成电路封装是薄型四方扁平封装。
11.根据权利要求9所述的方法,其中,所述隔离螺柱是在所述第一端子和所述第二端子之间的所述电路板的第三端子的一部分或耦合到所述第三端子。
12.根据权利要求9所述的方法,还包括:
将第一接地引脚放置在所述第一引脚附近,所述第一接地引脚被配置为将所述集成电路耦合到设置在所述电路板上的接地端子,并且将第二接地引脚放置在所述第二引脚附近,所述第二接地引脚被配置为将所述集成电路耦合到设置在所述电路板上的所述接地端子。
13.根据权利要求9所述的方法,还包括:
使用所述差分连接器对将一对差分信号从所述集成电路传送到所述电路板。
14.根据权利要求9所述的方法,还包括:
使用所述差分连接器对将在所述电路板处接收的差分信号传送到所述集成电路。
15.根据权利要求9所述的方法,还包括:
将所述隔离螺柱放置在所述第一引脚和第二引脚的相应远端之间,以扩大所述第一引脚和所述第二引脚的相应远端之间的所述间隙,从而降低由所述第一连接器在所述第二连接器上引起的干扰的水平以及降低由所述第二连接器在所述第一连接器上引起的干扰的水平。
16.根据权利要求9所述的方法,还包括:
使用由隔离螺柱分开的所述第一连接器和所述第二连接器,相对于未被对应的隔离螺柱分开的连接器对,以增加的带宽传送差分信号。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002076235A (ja) * 2000-08-30 2002-03-15 Hitachi Ltd 半導体装置
CN1794449A (zh) * 2005-11-21 2006-06-28 威盛电子股份有限公司 芯片封装体
CN101515579A (zh) * 2002-04-30 2009-08-26 株式会社瑞萨科技 半导体器件和电子设备
JP2009192921A (ja) * 2008-02-15 2009-08-27 Hitachi Displays Ltd 表示装置
CN101604680A (zh) * 2009-07-09 2009-12-16 威盛电子股份有限公司 引线框架、引线框架型封装及引脚列
CN102142420A (zh) * 2010-01-28 2011-08-03 瑞萨电子株式会社 互连结构
CN102474476A (zh) * 2010-05-12 2012-05-23 松下电器产业株式会社 差动信号传输线路、ic封装件以及它们的试验方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011084060A (ja) * 2009-09-17 2011-04-28 Fujifilm Corp レンズアレイのマスターモデル及びその製造方法
US9165833B2 (en) * 2010-01-18 2015-10-20 Semiconductor Components Industries, Llc Method of forming a semiconductor die
US8384231B2 (en) * 2010-01-18 2013-02-26 Semiconductor Components Industries, Llc Method of forming a semiconductor die
US8288203B2 (en) * 2011-02-25 2012-10-16 Stats Chippac, Ltd. Semiconductor device and method of forming a wafer level package structure using conductive via and exposed bump
US8936969B2 (en) * 2012-03-21 2015-01-20 Stats Chippac, Ltd. Semiconductor device and method of singulating semiconductor wafer along modified region within non-active region formed by irradiating energy through mounting tape
US9490183B2 (en) * 2014-05-16 2016-11-08 Tokyo Electron Limited Nondestructive inline X-ray metrology with model-based library method
KR102328149B1 (ko) * 2014-10-31 2021-11-18 에스케이하이닉스 주식회사 커브드 이미지 센서, 그 제조방법 및 이를 구비한 전자장치
US10056428B2 (en) * 2016-09-07 2018-08-21 Semiconductor Components Industries, Llc Semiconductor device and method of forming curved image sensor region robust against buckling
WO2019172922A1 (en) * 2018-03-09 2019-09-12 Intel Corporation Connectors to mate to integrated circuit packages

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002076235A (ja) * 2000-08-30 2002-03-15 Hitachi Ltd 半導体装置
CN101515579A (zh) * 2002-04-30 2009-08-26 株式会社瑞萨科技 半导体器件和电子设备
CN1794449A (zh) * 2005-11-21 2006-06-28 威盛电子股份有限公司 芯片封装体
JP2009192921A (ja) * 2008-02-15 2009-08-27 Hitachi Displays Ltd 表示装置
CN101604680A (zh) * 2009-07-09 2009-12-16 威盛电子股份有限公司 引线框架、引线框架型封装及引脚列
CN102142420A (zh) * 2010-01-28 2011-08-03 瑞萨电子株式会社 互连结构
CN102474476A (zh) * 2010-05-12 2012-05-23 松下电器产业株式会社 差动信号传输线路、ic封装件以及它们的试验方法

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