CN209927978U - 一种量子芯片测试线路集成装置 - Google Patents

Abstract

本新型属于量子芯片测试领域，具体公开了一种量子芯片测试线路集成装置，其包括：多路量子芯片测试线路，各路所述量子芯片测试线路均集成设置在一对应PCB板上；封装体，内部开设有平行排列且相互独立的封装槽，各所述封装槽分别用于封装一路所述量子芯片测试线路，各所述量子芯片测试线路沿对应的所述封装槽的长度方向布置，且各所述封装槽的槽口处均嵌装有用于密封该所述封装槽的盖板。本新型能够克服现有技术中商用器件组件的测试线路体积大、空间利用率低、可靠性低、信号串扰等问题。

Description

一种量子芯片测试线路集成装置

技术领域

本新型属于量子芯片测试领域，特别是一种量子芯片测试线路集成装置。

背景技术

量子芯片测试线路用于测试和控制量子芯片，对量子芯片所需信号及输出信号进行一定的处理。当前的量子芯片测试线路中，使用了大量商用器件，这些商用器件之间通过同轴线或者其它传输线实现物理连接以组件量子芯片测试线路。

采用商用器件的量子芯片测试线路存在以下缺陷和不足：

1.这些商用器件具有独立的封装结构和接口，自身体积较大，形状各异。使用这些商用器件搭建量子芯片测试线路时会遇到占用体积大，空间利用率低的问题。

2.测试线路中，商用器件之间的连接使用了同轴线或者其它传输线，会存在连接节点可靠性问题，测试线路的损坏风险上升，整体可靠性降低。

3.测试线路上难免会出现信号的泄露，泄露的信号会影响到附近的其它测试线路，相互作用之后，测试线路上的指标性能会出现偏差，影响整个系统的正常运行。

实用新型内容

本新型的目的是提供一种量子芯片测试线路集成装置，以解决现有技术中的不足，它能够克服现有技术中商用器件组件的测试线路体积大、空间利用率低、可靠性低、信号串扰等问题。

本新型采用的技术方案如下：

一种量子芯片测试线路集成装置，其中，所述量子芯片测试线路集成装置包括：多路量子芯片测试线路，各路所述量子芯片测试线路均集成设置在一对应PCB板上；封装体，内部开设有平行排列且相互独立的封装槽，各所述封装槽分别用于封装一路所述量子芯片测试线路，各所述量子芯片测试线路沿对应的所述封装槽的长度方向布置，且各所述封装槽的槽口处均嵌装有用于密封该所述封装槽的盖板。

如上所述的量子芯片测试线路集成装置，其中，优选的是，所述量子芯片测试线路包括：功能电路，集成设置在所述PCB板上；元器件，通过设置在所述PCB板上的焊盘集成设置在所述PCB板上；所述功能电路和所述元器件通过设置在所述PCB板上的微带连接线电连接。

如上所述的量子芯片测试线路集成装置，其中，优选的是，所述功能电路为带通滤波器时，所述功能电路包括：沿所述PCB板的长度方向依次倾斜设置的耦合传输线，其中，第2N条耦合传输线和第2N-1条耦合传输线平行耦合，第2N条耦合传输线和第2N+1条耦合传输线首尾连接；N为≥1的正整数。

如上所述的量子芯片测试线路集成装置，其中，优选的是，各所述耦合传输线整体呈中心对称排布。

如上所述的量子芯片测试线路集成装置，其中，优选的是，所述功能电路为带通滤波器时，所述功能电路还包括：输入馈线，设置在所述PCB板长度方向的一端，连接排布在所述PCB板长度方向一端部的一所述耦合传输线的端部；输出馈线，设置在所述PCB板长度方向的另一端，连接排布在所述PCB 板长度方向另一端部的一所述耦合传输线的端部。

如上所述的量子芯片测试线路集成装置，其中，优选的是，所述功能电路为带通滤波器时，所述功能电路还包括：低通滤波部，用于低通滤波，设置在所述PCB板上布置所述输出馈线的一端，并连接所述输出馈线。

如上所述的量子芯片测试线路集成装置，其中，优选的是，所述低通滤波部包括多条微带线；各所述微带线沿所述PCB板的长度方向依次设置在所述 PCB板上，并依次首尾连接。

如上所述的量子芯片测试线路集成装置，其中，优选的是，所述量子芯片测试线路集成装置还包括：设置在所述封装体的两相对侧，分别连接各路所述量子芯片测试线路两端的连接器。

如上所述的量子芯片测试线路集成装置，其中，优选的是，所述封装体的与所述封装槽的槽口相对的侧面上设置有散热器安装孔。

与现有技术相比，本新型相比现有技术，采用把每路量子芯片测试线路均集成在一对应的PCB板上，减少了量子芯片控制系统中测试线路的体积，降低了量子芯片控制系统中测试线路的空间占用率。另外，每路量子芯片测试线路均集成在一对应的PCB板上，通过PCB板上的布线实现每路量子芯片测试线路相关的器件之间的连接，减少了每路量子芯片测试线路相关的器件之间的接口连接的存在，提高了测线线路的可靠性和稳定性；再者，集成有一路量子芯片测试线路的各PCB板被封装在封装体内预设的平行排列且相互独立的封装槽内，各量子芯片测试线路之间通过相邻封装槽之间的槽壁隔离开来，降低了相邻量子芯片测试线路之间的信号串扰影响。

附图说明

图1是本实施例提供的量子芯片测试线路集成装置不带盖板的结构示意图；

图2是本实施例提供的量子芯片测试线路集成装置带盖板的结构示意图；

图3是一路量子芯片测试线路结构示意图；

图4是本实施例提供的量子芯片测试线路集成装置设置散热装置安装孔的一侧结构示意图；

附图标记说明：1-量子芯片测试线路，2-封装体，3-封装槽，4-连接器， 5-盖板，6-散热器安装孔，11-PCB板，12-功能电路，121-耦合传输线，122- 微带线，13-微带连接线，14-焊盘。

具体实施方式

下面通过参考附图描述的实施例是示例性的，仅用于解释本新型，而不能解释为对本新型的限制。

图1是本实施例提供的量子芯片测试线路集成装置不带盖板的结构示意图；图2是本实施例提供的量子芯片测试线路集成装置带盖板的结构示意图；请参阅图1和图2所示，本新型的实施例提供了一种量子芯片测试线路集成装置，包括多路量子芯片测试线路1和封装体2。

每一路量子芯片测试线路1用于实现一路量子信号的测试，每一路所述量子芯片测试线路1被集成设置在一对应PCB板11上。

封装体2被设置用于封装量子芯片测试线路1，在具体实施时，在封装体 2内部开设有平行排列且相互独立的封装槽3，各所述封装槽3分别用于封装一路所述量子芯片测试线路1，因此封装槽3的数量大于等于量子芯片测试线路1的数量，以保证每路量子芯片测试线路1是单独封装在一个封装槽3内，各所述量子芯片测试线路1沿对应的所述封装槽3的长度方向布置，且各所述封装槽3的槽口处均嵌装有用于密封该所述封装槽3的盖板5。

需要说明的是，为实现所述封装槽3的槽口处嵌装有用于密封该所述封装槽3的盖板5，设置封装槽3为台阶型槽，所述台阶型槽即槽的侧壁上设置有台阶，在盖板5安装时，盖板5可以借助台阶型槽嵌装在封装槽3内，该设置避免了相邻封装槽3在槽口处存在连通间隙的情况，进而降低了相邻封装槽3 内的量子芯片测试线路1存在信号串扰情况的风险。在实施的时候，可以结合盖板5的厚度合理设置台阶型槽内的台阶高度，以使得盖板5嵌装在封装槽3 内之后，其表面正好与封装体2整体齐平，保证了整体结构的整齐、美观。

本实施例中，采用把每路量子芯片测试线路1均集成在一对应的PCB板 11上，减少了量子芯片控制系统中测试线路的体积，降低了量子芯片控制系统中测试线路的空间占用率。另外，每路量子芯片测试线路1均集成在一对应的PCB板11上，通过PCB板11上的布线实现每路量子芯片测试线路1相关的器件之间的连接，减少了每路量子芯片测试线路1相关的器件之间的接口连接的存在，提高了测线线路的可靠性和稳定性；再者，集成有一路量子芯片测试线路的各PCB板11被封装在封装体2内预设的平行排列且相互独立的封装槽 3内，各量子芯片测试线路1之间通过相邻封装槽3之间的槽壁隔离开来，降低了相邻量子芯片测试线路之间的信号串扰影响。

进一步的，请参阅图3所示，作为每路量子芯片1测试线路相关的器件在对应PCB上的集成设置的具体实施，所述量子芯片测试线路包括功能电路12 和元器件。

其中，功能电路12集成设置在所述PCB板11上。具体的，是指通过PCB 板11上设置不同形式的微带线的形式实现不同功能的功能电路12。

元器件通过设置在所述PCB板11上的焊盘14集成设置在所述PCB板11 上。具体的，元器件可以为常见的贴片元件。借助贴片封装技术实现在PCB 表面集成一些小型器件，以减少集成体积。

所述功能电路12和所述元器件通过设置在所述PCB板11上的微带连接线 13电连接。需要说明的是，当PCB板11上设置多个用于连接不同元件器的焊盘14时，各所述焊盘14之间也通过微带连接线13连接，此处所述的微带连接线13是借助于所述PCB板11表面性质设置的50欧姆微带线。

作为一个具体的实施例子，所述功能电路12为带通滤波器时，所述功能电路12包括：沿所述PCB板11的长度方向依次倾斜设置的耦合传输线121，其中，第2N条耦合传输线121和第2N-1条耦合传输线121平行耦合，第2N 条耦合传输线121和第2N+1条耦合传输线121首尾连接；N为≥1的正整数。

在具体实施的时候，耦合传输线121的总数量以及空间特点设置需要根据带通滤波器的工作带宽、带内插入损耗、带外抑制度进行设置，例如，如图3 所示的工作带宽为6GHz-7GHz，带内插入损耗为≤1dB，带外抑制度要求≥100 dBc@DC-10MHz、≥40dBc@10MHz-5GHz、≥20dBc@5GHz-5.5GHz、≥ 20dBc@7.5GHz-8GHz、≥40dBc@8GHz-12GHz，需要设置12条耦合传输线121， 12条耦合传输线121在尺寸上配合使用来实现上述指标要求。

但是考虑到PCB上空间的充分利用以及封装体体积的小型化，各所述耦合传输线121在所述PCB板11上沿所述PCB板11的长度方向依次倾斜设置时整体呈中心对称排布。具体的，当总共设置2M条耦合传输线121时，2M条耦合传输线121整体以第M条耦合传输线121和第M+1条耦合传输线121的连接处为中心对称排布。

继续示例性的，所述功能电路12为带通滤波器时，所述功能电路12还包括输入馈线和输出馈线。

其中，输入馈线用于将信号引入耦合传输线121内，在具体设置的时候，输入馈线设置在所述PCB板11长度方向的一端，连接排布在所述PCB板11 长度方向一端部的一所述耦合传输线121的端部；可以通过设置在PCB板11 的微带线作为输入馈线。

输出馈线用于将信号引出耦合传输线121内，在具体设置的时候，输出馈线设置在所述PCB板11长度方向的另一端，连接排布在所述PCB板11长度方向另一端部的一所述耦合传输线121的端部。可以通过设置在PCB板11的微带线作为输出馈线。

具体的，输入馈线和输出馈线均可以为一定阻抗的微带线。

需要说明的是，如图3所示的带通滤波器，输入馈线、输出馈线、耦合传输线121在整体上排布特点为：输入馈线和输出馈线均沿PCB板11长度方向设置，耦合传输线121相对输入馈线和输出馈线的连线倾斜设置，并相互平行，且所有的耦合传输线121整体呈中心对称分布，该设置可以起到减少所需要的 PCB板11的面积的效果，进一步起到减小封装体体积的作用。

进一步的，所述功能电路12为带通滤波器时，所述功能电路12还包括用于低通滤波的低通滤波部，低通滤波部设置在所述PCB板11上布置所述输出馈线的一端，并连接所述输出馈线。

在具体设置的时候，继续如图3所示，所述低通滤波器包括多条微带线 122；各所述微带线122沿所述PCB板11的长度方向依次设置在所述PCB板 11上，并依次首尾连接。其中，微带线122的数量以及空间特点设置需要根据低通滤波器的工作带宽、带内插入损耗、带外抑制度进行设置，例如，如图 3所示的工作带宽为DC-8GHz，带内插入损耗≤1dB，带外抑制度要求≥ 20dBc@12GHz-20GHz，需要设置7条微带线122，7条微带线在尺寸上配合使用来实现上述指标要求。

进一步的，本实施例所述的量子芯片测试线路集成装置，还包括连接器4。连接器4用于将经过每路量子芯片测试线路1的信号从封装体2的引入或者引出，所以在具体设置的时候，连接器4设置在所述封装体2的两相对侧，分别连接各路所述量子芯片测试线路1两端的连接器4。具体的，连接器4设置在封装槽3的长度方向的两端的封装体2上，用螺钉固定在封装体2上。

进一步的，请参阅图4所述，所述封装体2的与所述封装槽3的槽口相对的侧面上设置有散热器安装孔6。在封装体2内部封装有多路量子芯片测试线路1的基础上，在所述封装体2上设置散热器安装孔6便于实现各路量子芯片测试线路1的散热。

需要说明的是，全文所述的微带线、耦合传输线121和微带传输线均为设置在PCB板上的具有一定阻抗的材质为铝、铜等的金属导线。

综上，本实施例提供的量子芯片测试线路集成装置，首先，在保证测试线路性能的基础上，将每路量子芯片测试线路通过功能电路加焊盘连接的元器件的形式集成在一个PCB板上，提高量子芯片测试线路的空间利用率，解决占用空间大的问题。同时，集成在PCB板上的量子芯片测试线路摒弃了器件之间使用独立同轴线或者其它传输线连接的方式内，避免了连接节点多、连接节点可靠性带来的问题。其次，各路量子芯片测试线路集成到封装体时，每条测试线路皆被密封在独立的金属屏蔽腔内，降低了测试线路之间的信号串扰。再者，各量子芯片测试线路封装在内部设置有独立封装槽的封装体之后，综合考虑散热装置的结构和封装体的结构，合理布局散热器安装孔，使得集成装置整体与散热装置相适配，实现了散热配备需求。

以上依据图式所示的实施例详细说明了本新型的构造、特征及作用效果，以上所述仅为本新型的较佳实施例，但本新型不以图面所示限定实施范围，凡是依照本新型的构想所作的改变，或修改为等同变化的等效实施例，仍未超出说明书与图示所涵盖的精神时，均应在本新型的保护范围内。

Claims (9)

1.一种量子芯片测试线路集成装置，其特征在于，所述量子芯片测试线路集成装置包括：

多路量子芯片测试线路(1)，各路所述量子芯片测试线路(1)均集成设置在一对应PCB板(11)上；

封装体(2)，内部开设有平行排列且相互独立的封装槽(3)，各所述封装槽(3)分别用于封装一路所述量子芯片测试线路(1)，各所述量子芯片测试线路(1)沿对应的所述封装槽(3)的长度方向布置，且各所述封装槽(3)的槽口处均嵌装有用于密封该所述封装槽(3)的盖板(5)。

2.根据权利要求1所述的量子芯片测试线路集成装置，其特征在于，所述量子芯片测试线路包括：

功能电路(12)，集成设置在所述PCB板(11)上；

元器件，通过设置在所述PCB板(11)上的焊盘(14)集成设置在所述PCB板(11)上；

所述功能电路(12)和所述元器件通过设置在所述PCB板(11)上的微带连接线(13)电连接。

3.根据权利要求2所述的量子芯片测试线路集成装置，其特征在于，所述功能电路(12)为带通滤波器时，所述功能电路(12)包括：

沿所述PCB板(11)的长度方向依次倾斜设置的耦合传输线(121)，其中，第2N条耦合传输线(121)和第2N-1条耦合传输线(121)平行耦合，第2N条耦合传输线(121)和第2N+1条耦合传输线(121)首尾连接；N为≥1的正整数。

4.根据权利要求3所述的量子芯片测试线路集成装置，其特征在于，各所述耦合传输线(121)整体呈中心对称排布。

5.根据权利要求3所述的量子芯片测试线路集成装置，其特征在于，所述功能电路(12)为带通滤波器时，所述功能电路(12)还包括：

输入馈线，设置在所述PCB板(11)长度方向的一端，连接排布在所述PCB板(11)长度方向一端部的一所述耦合传输线(121)的端部；

输出馈线，设置在所述PCB板(11)长度方向的另一端，连接排布在所述PCB板(11)长度方向另一端部的一所述耦合传输线(121)的端部。

6.根据权利要求5所述的量子芯片测试线路集成装置，其特征在于，所述功能电路(12)为带通滤波器时，所述功能电路(12)还包括：

低通滤波部，用于低通滤波，设置在所述PCB板(11)上布置所述输出馈线的一端，并连接所述输出馈线。

7.根据权利要求6所述的量子芯片测试线路集成装置，其特征在于，所述低通滤波部包括多条微带线(122)；

各所述微带线(122)沿所述PCB板(11)的长度方向依次设置在所述PCB板(11)上，并依次首尾连接。

8.根据权利要求1所述的量子芯片测试线路集成装置，其特征在于，所述量子芯片测试线路(1)集成装置还包括：

设置在所述封装体(2)的两相对侧，分别连接各路所述量子芯片测试线路(1)两端的连接器(4)。

9.根据权利要求1所述的量子芯片测试线路集成装置，其特征在于，所述封装体(2)的与所述封装槽(3)的槽口相对的侧面上设置有散热器安装孔(6)。

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