CN107562675B - 一种高速串行收发器接口电路 - Google Patents
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Abstract
一种高速串行收发器接口电路，包括带有串行通信驱动的FPGA芯片，所述FPGA芯片连接有电路接口，其特征在于：所述FPGA芯片的输出端口与输入端口分别连接有第一隔离电路与第二隔离电路。通过采用本发明中的隔离电路，即互感线圈隔离方式，可以使隔离电压大大提高；同时抗干扰能力提升，原电容隔离方式易受外电场干扰，改成互感线圈方式后，由原来由原来的铜轴电缆传输介质变为双绞线介质，并大大提升传输距离。
Description
技术领域
本发明涉及串行通讯领域，尤其涉及一种高速串行收发器接口电路。
背景技术
原有的串行通讯器件中需要用到实现隔离电压效果的隔离电路，原隔离电路使用电容隔离方式，但因串行通讯SERDES高速传输的特性，需选择低耐压，低损耗角的电容，故对多数场合的隔离电压达不到要求，应用受限，而且原电容隔离方式易受外电场干扰。
发明内容
本发明为解决现有技术中高速串行收发器的电容隔离方式的隔离电压达不到要求的技术问题，提供一种高速串行收发器接口电路，包括FPGA芯片，所述FPGA芯片连接有电路接口，所述FPGA芯片包括SERDES高速串行接口,所述SERDES高速串行接口包括输出端口与输入端口,所述FPGA芯片的输出端口与输入端口分别连接有第一隔离电路与第二隔离电路；
所述第一隔离电路与FPGA芯片的输出端口连接，所述第一隔离电路包括两个相互感应设置的电感，所述两个电感的起始端互为同名端，所述两个电感的终止端互为同名端，所述两个电感的其中一电感的起始端与第一输出端口连接，终止端接地，另一电感的起始端连接有第一共模电感，所述第一共模电感包括输入端与输出端，与第一共模电感连接的电感的起始端与输入端连接，所述输出端与电路接口连接；
所述第二隔离电路与FPGA芯片的输入端口连接，所述第二隔离电路包括两个相互感应设置的电感，所述两个电感的起始端互为同名端，所述两个电感的终止端互为同名端，所述两个电感的其中一电感的起始端与第一输入端口连接，终止端接地，另一电感的起始端连接有第二共模电感，所述第二共模电感包括输入端与输出端，与第二共模电感连接的电感的起始端与输出端连接，所述输入端与电路接口连接。
进一步地，所述输出端口为差分信号输出端口，包括第一输出端口与第二输出端口；
所述第一隔离电路包括与第一输出端口连接的第一输出电感组以及与第二输出端口连接的第二输出电感组；
所述第一输出电感组包括两个相互感应设置的电感，所述两个电感的起始端互为同名端，所述两个电感的终止端互为同名端，所述两个电感的其中一电感的起始端与第一输出端口连接，终止端接地，另一电感的起始端连接有第一共模电感，所述第一共模电感包括第一输入端、第二输入端、第一输出端以及第二输出端，与第一共模电感连接的电感的起始端与第一输入端连接，所述第一输出端与电路接口连接；
所述第二输出电感组也包括两个相互感应设置的电感，所述两个电感的起始端互为同名端，所述两个电感的终止端互为同名端，所述两个电感的其中一电感的起始端与第一输出端口连接，终止端接地，另一电感的起始端连接有第一共模电感，与第一共模电感连接的电感的起始端与第二输入端连接，所述第二输出端与电路接口连接。
进一步地，所述第二隔离电路与FPGA芯片的输入端口连接，所述输入端口为差分信号输入端口，包括第一输入端口与第二输入端口；
所述第二隔离电路包括与第一输入端口连接的第一输入电感组以及与第二输入端口连接的第二输入电感组；
所述第一输入电感组包括两个相互感应设置的电感，所述两个电感的起始端互为同名端，所述两个电感的终止端互为同名端，所述两个电感的其中一电感的起始端与第一输入端口连接，终止端接地，另一电感的起始端连接有第二共模电感，所述第二共模电感包括第一输入端、第二输入端、第一输出端以及第二输出端，与第二共模电感连接的电感的起始端与第一输出端连接，所述第一输入端与电路接口连接；
所述第二输入电感组包括两个相互感应设置的电感，所述两个电感的起始端互为同名端，所述两个电感的终止端互为同名端，所述两个电感的其中一电感的起始端与第一输入端口连接，终止端接地，另一电感的起始端连接有第二共模电感，与第二共模电感连接的电感的起始端与第二输出端连接，所述第二输入端与电路接口连接。
进一步地，所述与第一输出端口连接的电感的终止端通过电阻接地，所述电阻为50-150Ω；所述与第二输出端口连接的电感的终止端通过电阻接地，所述电阻为50-150Ω；所述与第一共模电感第一输入端连接的电感的终止端通过电容与电阻构成的并联电路接地，所述电容为0.1uF，所述电阻为50-150Ω；所述与第一共模电感第二输入端连接的电感的终止端通过电容与电阻构成的并联电路接地，所述电容为0.1uF，所述电阻为50-150Ω。
进一步地，所述与第一输入端口连接的电感的终止端通过电阻接地，所述电阻为50-150Ω；所述与第二输入端口连接的电感的终止端通过电阻接地，所述电阻为50-150Ω；所述与第二共模电感第一输出端连接的电感的终止端通过电容与电阻构成的并联电路接地，所述电容为0.1uF，所述电阻为50-150Ω；所述与第二共模电感第二输出端连接的电感的终止端通过电容与电阻构成的并联电路接地，所述电容为0.1uF，所述电阻为50-150Ω。
进一步地，所述高速串行收发器接口电路中的第一隔离电路与第二隔离电路的传输介质为双绞线。
本发明实施例的有益效果为：
通过采用本发明中的隔离电路，即互感线圈隔离方式，可以使隔离电压大大提高；同时抗干扰能力提升，原电容隔离方式易受外电场干扰，改成互感线圈方式后，由原来传输距离2米左右，提升至15米以上。
同时解决原传输介质成本高的问题，原使用同轴线缆，而新电路使用普通双绞线；即由原来的铜轴电缆传输介质变为双绞线介质，并大大提升传输距离。
原方式对外届干扰特别敏感，故选用BNC或SMA连接件，而互感线圈隔离方式的隔离电路则不再特别要求。
附图说明
图1为本发明一种具体实施方式的电路原理图。
图2为本发明一种具体实施方式中第一隔离电路的电路原理图。
图3为本发明一种具体实施方式中第二隔离电路的电路原理图。
图中：1为FPGA芯片，2为第一隔离电路，3为第二隔离电路，4为电路接口；
11、12分别为第一输出电感组中两个电感的起始端，13、14分别为第二输出电感组中两个电感的起始端，21为第一共模电感的第一输出端，22为第二输出端，23为第一输入端，24为第二输入端；
31、32分别为第一输入电感组中两个电感的起始端，33、34分别为第二输入电感组中两个电感的起始端，41为第二共模电感的第一输入端，42为第二输入端，43为第一输出端，44为第二输出端。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
下面通过具体实施方式结合附图对本发明作进一步详细说明。
在串行通讯传输电路中，需要用到实现隔离电压效果的隔离电路，通过采用本发明中的隔离电路，即互感线圈隔离方式，互感线圈为信号互感器线圈，即电感，利用电感对非直流信号的耦合作用以及电感之间的互感原理，可以使隔离电压大大提高，达到各个场合隔离电压的要求；同时抗干扰能力提升，原电容隔离方式易受外电场干扰，改成互感线圈方式后，由原来传输距离2米左右，提升至15米以上。
同时解决原传输介质成本高的问题，原使用同轴线缆，而新电路使用普通双绞线；即由原来的铜轴电缆传输介质变为双绞线介质，并大大提升传输距离。
原方式对外届干扰特别敏感，故电路接口选用BNC或SMA连接件，而互感线圈隔离方式的隔离电路则不再特别要求。
同时通过共模电感的加入，可以有效滤除串行通讯过程中中高频电磁波之间的互相干扰。
下面对本发明中的隔离电路作详细描述，请同时参阅图1、图2以及图3。
一种高速串行收发器接口电路，包括FPGA芯片，所述FPGA芯片连接有电路接口，所述FPGA芯片包括SERDES高速串行接口,所述SERDES高速串行接口包括输出端口与输入端口,所述FPGA芯片的输出端口与输入端口分别连接有第一隔离电路与第二隔离电路；
所述输出端口为差分信号输出端口，包括第一输出端口与第二输出端口；
所述第一隔离电路包括与第一输出端口连接的第一输出电感组以及与第二输出端口连接的第二输出电感组；
所述第一输出电感组包括两个相互感应设置的电感，所述两个电感的起始端11与起始端12互为同名端，所述两个电感的终止端互为同名端，所述两个电感的其中一电感的起始端与第一输出端口连接，终止端接地，另一电感的起始端连接有第一共模电感，所述第一共模电感包括第一输入端21、第二输入端22、第一输出端23以及第二输出端24，与第一共模电感连接的电感的起始端与第一输入端连接，所述第一输出端与电路接口连接；
所述第二输出电感组也包括两个相互感应设置的电感，所述两个电感的起始端13与起始端14互为同名端，所述两个电感的终止端互为同名端，所述两个电感的其中一电感的起始端与第一输出端口连接，终止端接地，另一电感的起始端连接有第一共模电感，与第一共模电感连接的电感的起始端与第二输入端连接，所述第二输出端与电路接口连接。
所述第二隔离电路与FPGA芯片的输入端口连接，所述输入端口为差分信号输入端口，包括第一输入端口与第二输入端口；
所述第二隔离电路包括与第一输入端口连接的第一输入电感组以及与第二输入端口连接的第二输入电感组；
所述第一输入电感组包括两个相互感应设置的电感，所述两个电感的起始端31与起始端32互为同名端，所述两个电感的终止端互为同名端，所述两个电感的其中一电感的起始端与第一输入端口连接，终止端接地，另一电感的起始端连接有第二共模电感，所述第二共模电感包括第一输入端41、第二输入端42、第一输出端43以及第二输出端44，与第二共模电感连接的电感的起始端与第一输出端连接，所述第一输入端与电路接口连接；
所述第二输入电感组包括两个相互感应设置的电感，所述两个电感的起始端33与起始端34互为同名端，所述两个电感的终止端互为同名端，所述两个电感的其中一电感的起始端与第一输入端口连接，终止端接地，另一电感的起始端连接有第二共模电感，与第二共模电感连接的电感的起始端与第二输出端连接，所述第二输入端与电路接口连接。
所述与第一输出端口连接的电感的终止端通过电阻接地，所述电阻为50-150Ω；所述与第二输出端口连接的电感的终止端通过电阻接地，所述电阻为50-150Ω；所述与第一共模电感第一输入端连接的电感的终止端通过电容与电阻构成的并联电路接地，所述电容为0.1uF，所述电阻为50-150Ω；所述与第一共模电感第二输入端连接的电感的终止端通过电容与电阻构成的并联电路接地，所述电容为0.1uF，所述电阻为50-150Ω；所述与第一输入端口连接的电感的终止端通过电阻接地，所述电阻为50-150Ω；所述与第二输入端口连接的电感的终止端通过电阻接地，所述电阻为50-150Ω；所述与第二共模电感第一输出端连接的电感的终止端通过电容与电阻构成的并联电路接地，所述电容为0.1uF，所述电阻为50-150Ω；所述与第二共模电感第二输出端连接的电感的终止端通过电容与电阻构成的并联电路接地，所述电容为0.1uF，所述电阻为50-150Ω。
在本发明中，高速串行收发器接口电路中第一隔离电路与第二隔离电路的传输介质为双绞线。
在本说明书的描述中，参考术语“一个实施方式”、“一些实施方式”、“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上内容是结合具体的实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换。
Claims (6)
1.一种高速串行收发器接口电路，包括FPGA芯片以及与所述FPGA芯片连接的电路接口，所述FPGA芯片包括SERDES高速串行接口,所述SERDES高速串行接口包括输出端口与输入端口,其特征在于：所述FPGA芯片的输出端口与输入端口分别连接有第一隔离电路与第二隔离电路；
所述第一隔离电路与FPGA芯片的输出端口连接，所述第一隔离电路包括两个相互感应设置的电感，所述两个电感的起始端互为同名端，所述两个电感的终止端互为同名端，所述两个电感的其中一电感的起始端与第一输出端口连接，终止端接地，另一电感的起始端连接有第一共模电感，所述第一共模电感包括输入端与输出端，与第一共模电感连接的电感的起始端与输入端连接，所述输出端与电路接口连接；
所述第二隔离电路与FPGA芯片的输入端口连接，所述第二隔离电路包括两个相互感应设置的电感，所述两个电感的起始端互为同名端，所述两个电感的终止端互为同名端，所述两个电感的其中一电感的起始端与第一输入端口连接，终止端接地，另一电感的起始端连接有第二共模电感，所述第二共模电感包括输入端与输出端，与第二共模电感连接的电感的起始端与输出端连接，所述输入端与电路接口连接。
2.根据权利要求1所述的一种高速串行收发器接口电路，其特征在于：所述输出端口为差分信号输出端口，包括第一输出端口与第二输出端口；
所述第一隔离电路包括与第一输出端口连接的第一输出电感组以及与第二输出端口连接的第二输出电感组；
所述第一输出电感组包括两个相互感应设置的电感，所述两个电感的起始端互为同名端，所述两个电感的终止端互为同名端，所述两个电感的其中一电感的起始端与第一输出端口连接，终止端接地，另一电感的起始端连接有第一共模电感，所述第一共模电感包括第一输入端、第二输入端、第一输出端以及第二输出端，与第一共模电感连接的电感的起始端与第一输入端连接，所述第一输出端与电路接口连接；
所述第二输出电感组也包括两个相互感应设置的电感，所述两个电感的起始端互为同名端，所述两个电感的终止端互为同名端，所述两个电感的其中一电感的起始端与第一输出端口连接，终止端接地，另一电感的起始端连接有第一共模电感，与第一共模电感连接的电感的起始端与第二输入端连接，所述第二输出端与电路接口连接。
3.根据权利要求2所述的一种高速串行收发器接口电路，其特征在于：所述第二隔离电路与FPGA芯片的输入端口连接，所述输入端口为差分信号输入端口，包括第一输入端口与第二输入端口；
所述第二隔离电路包括与第一输入端口连接的第一输入电感组以及与第二输入端口连接的第二输入电感组；
所述第一输入电感组包括两个相互感应设置的电感，所述两个电感的起始端互为同名端，所述两个电感的终止端互为同名端，所述两个电感的其中一电感的起始端与第一输入端口连接，终止端接地，另一电感的起始端连接有第二共模电感，所述第二共模电感包括第一输入端、第二输入端、第一输出端以及第二输出端，与第二共模电感连接的电感的起始端与第一输出端连接，所述第一输入端与电路接口连接；
所述第二输入电感组包括两个相互感应设置的电感，所述两个电感的起始端互为同名端，所述两个电感的终止端互为同名端，所述两个电感的其中一电感的起始端与第一输入端口连接，终止端接地，另一电感的起始端连接有第二共模电感，与第二共模电感连接的电感的起始端与第二输出端连接，所述第二输入端与电路接口连接。
4.根据权利要求2所述的一种高速串行收发器接口电路，其特征在于：所述与第一输出端口连接的电感的终止端通过电阻接地，所述电阻为50-150Ω；所述与第二输出端口连接的电感的终止端通过电阻接地，所述电阻为50-150Ω；所述与第一共模电感第一输入端连接的电感的终止端通过电容与电阻构成的并联电路接地，所述电容为0.1uF，所述电阻为50-150Ω；所述与第一共模电感第二输入端连接的电感的终止端通过电容与电阻构成的并联电路接地，所述电容为0.1uF，所述电阻为50-150Ω。
5.根据权利要求3所述的一种高速串行收发器接口电路，其特征在于：所述与第一输入端口连接的电感的终止端通过电阻接地，所述电阻为50-150Ω；所述与第二输入端口连接的电感的终止端通过电阻接地，所述电阻为50-150Ω；所述与第二共模电感第一输出端连接的电感的终止端通过电容与电阻构成的并联电路接地，所述电容为0.1uF，所述电阻为50-150Ω；所述与第二共模电感第二输出端连接的电感的终止端通过电容与电阻构成的并联电路接地，所述电容为0.1uF，所述电阻为50-150Ω。
6.根据权利要求1所述的一种高速串行收发器接口电路，其特征在于：所述高速串行收发器接口电路中的第一隔离电路与第二隔离电路的传输介质为双绞线。
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