CN114691576A - 具有不同i/o信号的装置之间的基于帧的低功率接口 - Google Patents

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CN114691576A CN202111625530.1A CN202111625530A CN114691576A CN 114691576 A CN114691576 A CN 114691576A CN 202111625530 A CN202111625530 A CN 202111625530A CN 114691576 A CN114691576 A CN 114691576A
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Abstract

本申请案的实施例涉及具有不同I/O信号的装置之间的基于帧的低功率接口。对接在主机与外围之间的高速数据通信装置，例如中继器，操作以使得在微帧的空闲时段期间将除主机侧静噪检测器之外的高速组件设置或维持在取消激活状态。在实例中，在第一时间段期间在数据总线上检测微帧的开始。在所述第一时间段之后的第二时间段内，所述高速通信装置确定所述微帧中是否含有至少一个数据分组。当在所述第二时间段期间确定所述微帧中不含数据分组时，将除静噪检测器之外的活动组件控制为在所述第二时间段之后的第三时间段期间不活动。

Description

具有不同I/O信号的装置之间的基于帧的低功率接口
相关申请案的交叉参考
本申请案主张2020年12月30日申请的标题为“基于帧的超低功率eUSB2转接驱动器(Frame Based Ultra Low Power eUSB2 Redriver)”的第63/131,880号美国临时申请案的优先权，所述申请案的内容的全文以引用的方式并入本文中。
技术领域
本公开大体上涉及具有不同输入/输出(I/O)信号的装置之间的接口，且更具体来说涉及具有不同I/O电压的装置之间的基于帧的低功率接口，例如中继器及转接驱动器与其操作方法。
背景技术
嵌入式USB2(eUSB2)规范(其的全文由此以引用的方式并入)是对通用串行总线(USB)2.0规范的补充，所述USB 2.0规范实现通过使USB 2.0接口能够以1V或1.2V而不是3.3V的I/O电压操作而与先进芯片上系统(SoC)过程节点集成在一起。因此，eUSB2实现更高能效的SoC，这继而实现过程节点的持续扩展，同时增加电子装置例如，智能手机、平板计算机及笔记本计算机的性能。
eUSB2可通过两个eUSB2配置元件之间的直接连接以及通过中继器支持板载装置间连接，所述中继器用于转变先进SoC中使用的电压(1V或1.2V)与传统应用中使用的电压(3.3V)之间的电压差。中继器是半双工双向互连件，其作为桥接器或非线性转接驱动器操作以执行电平移位以使传统USB装置能够与eUSB2装置进行通信，且反之亦然。
USB 2.0使用微帧结构来在高速模式中发送及接收数据。然而，即使当微帧不含数据分组时，在微帧的整个长度的传输期间保持高速模式功能块活动也会不必要地消耗功率。过大功率消耗在任何应用中均是问题，且在其中平均存在很少数据业务，例如音频的应用中尤其重要。因此期望一种降低时间平均功率的解决方案。
发明内容
一种操作高速数据通信装置的实例方法包括：在第一时间段期间，在数据总线上检测微帧的开始；在所述第一时间段之后的第二时间段期间，确定所述微帧中是否含有至少一个数据分组；及响应于在所述第二时间段期间确定所述微帧不含数据分组，将除静噪检测器之外的活动组件控制为在所述第二时间段之后的第三时间段期间不活动。
根据实例，一种中继器对接在主机与外围之间，且所述中继器包括：主机侧静噪检测器，其例如用于监控来自所述主机的数据业务且确定微帧中是否含有至少一个数据分组；外围侧静噪检测器；主机侧接收器及主机侧传输器，其各自耦合到所述主机侧静噪检测器；及外围侧接收器及外围侧传输器，其各自耦合到所述外围侧静噪检测器。所述外围侧静噪检测器、所述主机侧接收器、所述主机侧传输器、所述外围侧接收器及所述外围侧传输器中的每一者经配置以在设置时间段之后的阈值时间段内不活动，在所述设置时间段期间，所述主机侧静噪检测器确定所述微帧不含数据分组的。
根据实例，一种中继器包括：第一端口，其包含第一传输器、第一接收器及第一静噪检测器；及第二端口，其包含第二传输器、第二接收器及第二静噪检测器。所述第一传输器、所述第一接收器、所述第二传输器、所述第二接收器及所述第二静噪检测器经配置以当所述第一静噪检测器在微帧的检测时段期间确定所述微帧中不含数据分组时在所述微帧的空闲时段内处于不活动状态。
从参考附图的以下详细描述将更好地理解这些及其它特征。。
附图说明
从结合详细描述进行的下图可理解本公开的特征。
图1是展示主机中的实例主机中继器的图。
图2是展示外围装置中的实例外围中继器的图。
图3是展示实例微帧的图。
图4是展示在多个时间段中的每一者中的实例主机中继器的组件的实例状态的表。
图5是展示在多个时间段中的每一者中的实例外围中继器的组件的实例状态的表。
图6是操作实例高速数据通信装置，例如主机或外围中继器的实例方法的流程图。
在附图中使用相同参考数字及其它参考指定符来指定(结构及/或功能上)相同或类似的特征。
具体实施方式
下文参考附图详细地描述特定实例。这些实例并非意在限制性。在附图中，除非另有指示，否则对应数字及符号通常是指对应部件。附图中所描绘的对象不一定按比例绘制。
在实例布置中，当在接收到其中将含有任何数据的微帧之后的时间段期间未检测到数据时，将除静噪检测器之外的活动组件控制为在后续时间段期间不活动。不活动时段可对应于将携带数据(如果有的话)的微帧的部分。在实例实施方案中，存在两种操作模式：主机模式及外围模式。在主机模式中，主机中继器对接在以较低电压(例如，1V或1.2V)操作的主机芯片上系统(SoC)与以较高电压(例如，3.3V)操作的传统外围装置之间。在主机模式中，在空闲时段期间保持开启的静噪检测器安置在主机中继器，例如eUSB2静噪检测器的eUSB2端口中，而主机中继器的其它组件在空闲时段期间关闭。在外围模式中，外围中继器对接在以较低电压(例如，1V或1.2V)操作的外围SoC与以较高电压(例如，3.3V)操作的传统主机之间。在外围模式中，在空闲时段保持开启的静噪检测器安置在例如USB2静噪检测器的外围中继器的USB 2.0端口中，而外围中继器的其它组件在空闲时段期间关闭。因此，在每一操作模式中，中继器均维持监控来自发起事务的主机的数据业务，同时保持其它组件处于关闭或待机状态以在未传输数据时节省功率。
处于待机状态的组件是空闲的，尽管其电流的一小部分被分流到接地以将内部节点及偏压回路维持在正常电平以允许快速地转变为活动状态，即，开启状态。因此，待机是低功率状态。
图1是包含主机102及主机102在主机模式中与其进行通信的外围装置(未展示)的系统100的图。主机102包含主机SoC 104及高速主机中继器106，所述高速主机中继器使以较低电压操作的主机SoC 104能够与以较高电压操作的外围装置进行通信。为此，主机中继器106包含与耦合到主机SoC 104的端子的eUSB2总线110进行通信的eUSB2端口108。主机中继器106还包含与USB 2.0总线114进行通信的USB 2.0端口112，所述USB 2.0总线终接于具有用于连接到USB 2.0外围装置的端子的USB 2.0连接器116中。eUSB2端口108包含高速传输器122及高速接收器124。同样地，USB 2.0端口112包含高速传输器126及高速接收器128。端口108及112还分别包含高速静噪检测器130及132。eUSB2端口108还包含在高速模式中使用的信号丢失检测器(LOS)134，且USB 2.0端口112包含高速断开检测器(DSC)136。在图1的配置中，传输器122、接收器124、静噪检测器130及LOS 134是共同耦合到eUSB2总线110的主机侧组件，且传输器126、接收器128、静噪检测器132及DSC 136是共同耦合到USB 2.0总线114的外围侧组件。
接收器128及传输器122经由从USB 2.0总线114到eUSB2总线110的外围到主机数据路径138耦合。接收器124及传输器126经由从eUSB2总线110到USB 2.0总线114的主机到外围数据路径140耦合。
图2是包含外围装置202及外围装置202在外围模式中与其进行通信的主机的系统200的图。外围装置202包含外围SoC 204及高速外围中继器206，所述高速外围中继器使得以较低电压操作的外围SoC 204能够与以较高电压操作的主机(未展示)进行通信。为此，外围中继器206包含与耦合到外围SoC 204的端子的eUSB2总线210进行通信的eUSB2端口208。外围中继器206还包含与USB 2.0总线214进行通信的USB 2.0端口212，所述USB 2.0总线214终接于具有用于连接到USB 2.0主机的端子的USB 2.0连接器216中。eUSB2端口208包含高速传输器222及高速接收器224。同样地，USB 2.0端口212包含高速传输器226及高速接收器228。端口208及212还分别包含高速静噪检测器230及232。eUSB2端口208还包含在高速模式中使用的信号丢失检测器(LOS)234，且USB 2.0端口212包含高速断开检测器(DSC)236。在图2中所展示的配置中，传输器222、接收器224、静噪检测器230及LOS 234是共同耦合到eUSB2总线210的外围侧组件，且传输器226、接收器228、静噪检测器232及DSC 236是共同耦合到USB 2.0总线214的主机侧组件。
接收器224及传输器226经由从eUSB2总线210到USB 2.0总线214的外围到主机数据路径238耦合。接收器228及传输器222经由从USB 2.0总线214到eUSB2总线210的主机到外围数据路径240耦合。
图3是展示在USB通信中使用的微帧300的实例结构的图。微帧300包含指示微帧300的开始的微帧分组开始(μSOF)302，所述微帧300具有125μs的持续时间(有时被称为长度)。每125μs在主机侧总线上定期地广播μSOF，从而指示另一微帧的开始。在主机模式中，主机中继器106的主机侧静噪检测器130能够通过检测其40个单位间隔(UI)分组结束(EOP)而检测μSOF 302。在外围模式中，主机侧静噪检测器232及/或接收器228检测μSOF 302的EOP。微帧300还包含关闭延迟段304，其后是其中递送数据分组(如果有的话)的段306。当微帧300为空时，段306是空帧段，持续时间被表示为空闲时段。在空帧段306之后是开启延迟段308。
根据协议，主机中继器106开始在USB 2.0总线114上在于eUSB2总线110上接收分组的4个高速(HS)UI(其是近似8ns)内传输分组。在所述协议下，连接到USB 2.0总线114的外围装置仅在从主机102接收分组之后才向主机102传输，且外围装置在从主机102接收分组的192个UI内传输。主机中继器106中继同步令牌分组(即，时间关键数据)。如果存在同步分组，那么在微帧开始处的关闭延迟，例如微帧300的关闭延迟304内发起第一次传送。同步令牌分组与下一分组之间的间隙小于关闭延迟的持续时间的两倍。如果在高速传输路径关闭之后或在重新开启高速传输路径之前出现分组，那么存在丢弃一或多个分组的风险。可丢弃非同步分组，前提是及时启用主机到外围传输组件，例如接收器124及传输器126以执行重试。重试分组之前的最短时间是1.5μs。
图4的表识别在多个操作时间段中的每一者中的主机中继器106的组件的状态。在初始时间段(其可紧接在接收微帧之前，且在第二及后续微帧的情况下可包含前一微帧的开启延迟的时间段)中，eUSB2端口108的传输器122及LOS 134处于低功率状态，例如待机状态。在初始时间段期间，eUSB2端口108的接收器124及静噪检测器130是活动的，例如处于开启状态。在USB 2.0端口112中，接收器128、静噪检测器132及DSC 136处于低功率或待机状态，而传输器126在初始时间段期间活动或开启。在初始时间段期间主机中继器106的组件的这种状态配置可被视为状态1。
接着可将传输器122、LOS 134、接收器128、静噪检测器132及DSC 136控制为在可对应于μSOF 302的时间段期间活动或开启，所述μSOF 302小于在主机模式中的微帧300的0.2％。接收器124、传输器126及主机侧静噪检测器130在这个μSOF时间段中保持开启。因此，在实例中，主机中继器106的所有高速组件在μSOF时间段期间可为开启或活动的。主机中继器106接着恢复到状态1，且主机中继器106在关闭延迟时段期间保持处于状态1，所述关闭延迟时段可对应于微帧300的关闭延迟段304。因此，主机侧静噪检测器130是活动或开启的，就像在关闭延迟时段期间主机到外围数据路径140中的接收器124及传输器126一样。关闭延迟段304是在主机模式中的微帧300的近似3到25％。
如果由主机侧静噪检测器130在阈值时间段(其可在μSOF处或其中或在关闭延迟时间段处或其中开始且可延长到关闭延迟时间段的结束)内在当前微帧，例如微帧300中未检测到数据分组，那么传输器122及126、接收器124及128、外围侧静噪检测器132、LOS 134及DSC 136转变为关闭或不活动，且此类组件在空闲时间段内保持关闭，所述空闲时间段可对应于微帧300的空帧段306。主机侧静噪检测器130在空闲时间段期间保持开启。因此，主机中继器106在空闲时间段期间处于显著降低功率状态(状态3)，所述空闲时间段是空微帧的近似68到90％。
接着主机到外围数据路径140中的接收器124及传输器126被重新开启且在开启延迟时间段期间保持开启，所述开启延迟时间段可对应于微帧300的开启延迟段308。外围到主机数据路径138中的接收器128及传输器122转变为待机，其中它们在开启延迟时间段内保持待机。静噪检测器132、LOS 134及DSC 136也转变为待机且在开启延迟时间段期间保持处于待机状态。开启延迟时间段可包含紧接在接收下一微帧之前的初始时间段。
因此，在每一空微帧300的近似三分之二或更多内，通过停用，例如关闭主机中继器106中除主机侧静噪检测器130之外的所有高速块，主机中继器106在不牺牲性能的情况下降低总体功率消耗达65到90％。
图5的表识别在多个操作时间段中的每一者中的外围中继器206的组件的状态。在外围模式中，外围中继器206的组件在两种状态之间转变：状态1与极低功率状态3。
在初始时间段(其可紧接在接收微帧之前，且在第二及后续微帧的情况下可包含前一微帧的开启延迟的时间段)中，USB 2.0端口212的传输器226及DSC 236处于低功率状态，例如待机状态，而接收器228及主机侧静噪检测器232是活动的，例如处于开启状态。在eUSB2端口208中，接收器224、静噪检测器230及LOS 234处于低功率或待机状态，而传输器222在初始时间段期间是活动或开启的。因此，外围中继器206的组件在初始时间段期间处于状态1。这些组件可在μSOF时段及关闭延迟时段期间保持处于这些相应状态，所述μSOF时段及关闭延迟时段可分别对应于微帧300的μSOF 302及关闭延迟段304。
如果由主机侧静噪检测器232在阈值时间段(其可在μSOF处或其中或在关闭延迟时间段处或其中开始且可延长到关闭延迟时间段的结束)内在当前微帧(例如微帧300)中未检测到数据分组，那么除主机侧静噪检测器232之外的所有高速组件从待机状态或开启状态断电为关闭状态。因此，传输器226及222、接收器228及224、外围侧静噪检测器230、DSC236及LOS 234在空闲时段期间处于关闭状态，所述空闲时段可对应于微帧300的空帧段306。主机侧静噪检测器232在空闲时间段期间保持开启。因此，外围中继器206在空闲时间段期间处于显著降低功率状态(状态3)，所述空闲时间段是空微帧的近似68到90％。
在空闲时段之后的开启延迟时段期间，外围中继器206的组件呈状态1配置。即，将传输器226、DSC 236、接收器224、外围侧静噪检测器230及LOS 234控制为在开启延迟时段期间处于待机状态，而将主机到外围数据路径240的接收器228及传输器222控制为在开启延迟时段期间开启。主机侧静噪检测器232保持开启。
图6是操作对接在主机与外围装置之间的实例高速数据通信装置，例如主机中继器106及/或外围中继器206的实例方法600的流程图。在第一时间段期间，中继器，例如(在主机模式中操作的主机中继器106的)主机侧静噪检测器130或(在外围模式中操作的外围中继器206的)主机侧静噪检测器232检测电流微帧，例如微帧300的μSOF(602)。第一时间段可对应于当前微帧的μSOF，例如微帧300的μSOF 302的持续时间。在第一时间段之后的第二时间段中，主机侧静噪检测器130或232确定当前微帧中是否含有至少一个数据分组(604)。第二时间段可对应于当前微帧的关闭延迟时段，例如微帧300的关闭延迟段304。
当在第二时间段期间确定当前微帧中不含数据分组时，将除静噪检测器(例如主机侧静噪检测器130或232)之外的中继器的所有当前活动的高速组件，例如主机中继器106或外围中继器206控制为在第二时间段之后的第三时间段期间不活动(606)。在实例主机模式操作中，静噪检测器130在第三时间段期间保持活动，且在实例外围模式操作中，静噪检测器232在第三时间段期间保持活动。第三时间段可对应于当前微帧的空帧或空闲段，例如微帧300的空帧或空闲段306。
在第三时间段之后，激活主机到外围数据路径中的接收器传输器对(例如，在主机模式中的接收器124及传输器126或在外围模式中的接收器228及传输器22)，使得此接收器传输器对在第四时间段中活动(608)。第四时间段可对应于微帧300的开启延迟段308。
在实例中，活动组件可包含开启并待机中的组件，且将每一此组件控制为不活动可意指将那个组件转变为关闭状态。在实例中，主机侧静噪检测器130或232在所有时间段均处于开启状态。
在实例中，主机到外围数据路径中的接收器及传输器在第一时间段期间及在第三时间段之后的第四时间段期间处于开启状态。
图6描绘依据时间段、状态及转变的一种可能操作顺序。可采用替代及/或额外时间段、状态及/或转变。
提供低功率中继器及其操作方法的各种实例。此类中继器采用利用USB微帧及分组结构的协议感知架构以及许多微帧不含数据分组的辨识。中继器组件的特定配置可能取决于应用及设计约束而变动。可使用不同于本文中所描述的那些状态的状态。例如，取决于功率约束，处于特定状态的关闭组件可能处于开启与关闭之间的待机或其它低功率状态。而且，本文中的教示可应用于包含转接驱动器的其它接口，所述其它接口可用于扩展链路距离且增强USB总线上的信号质量。
贯穿说明书使用术语“耦合”。所述术语及其派生词可涵盖实现与本描述一致的功能关系的连接、通信或信号路径。例如，如果装置A提供信号以控制装置B执行动作，那么在第一实例中，装置A耦合到装置B，或在第二实例中，如果中介组件C未基本上更改装置A与装置B之间的功能关系，使得装置B由装置A经由由装置A提供的控制信号控制，那么装置A通过中介组件C耦合到装置B。
“经配置以”执行任务或功能的装置可在制造时由制造商配置(例如，编程及/或硬接线)以执行所述功能及/或可由用户在制造之后配置(或重新配置)以执行所述功能及/或其它额外或替代功能。所述配置可通过所述装置的固件及/或软件编程、通过所述装置的硬件组件及互连件的构造及/或布局、或其组合。
如本文中使用，术语“端子”、“节点”、“互连件”、“引脚”及“引线”可互换使用。除非具体地相反陈述，否则这些术语通常用于意指装置元件、电路元件、集成电路、装置或其它电子或半导体组件之间的互连件，或装置元件、电路元件、集成电路、装置或其它电子或半导体组件的末端。
本文中被描述为包含某些组件的电路或装置可代替地经调适以耦合到那些组件以形成所描述电路系统或装置。例如，被描述为包含一或多个半导体元件的结构可代替地仅包含单个物理装置(例如，半导体裸片及/或集成电路(IC)封装)内的半导体元件且可经调适以耦合到其它元件及/或电压或电流源以在制造时或在制造之后例如由最终用户及/或第三方形成所描述结构。
本文中所描述的电路可重新配置以包含所替换组件以提供与在组件替换之前可用的功能至少部分类似的功能。除非另有陈述，否则组件可表示经配置以执行所陈述功能的组件的多个例子。
前文描述中的短语“接地”的使用包含底盘接地、大地接地、浮动接地、虚拟接地、数字接地、共同接地及/或适用于或适合本描述的教示的任何其它形式的接地连接。除非另有陈述，否则值前面的“约”、“近似”或“基本上”意指所陈述值的+/-10％。
在权利要求书的范围内，所描述实例的修改是可能的，其它实例也是可能的。此外，本文中所描述的特征可应用于与所提供教示一致的其它环境及应用中。

Claims (19)

1.一种操作高速数据通信装置的方法，其包括：
在第一时间段期间，在数据总线上检测微帧的开始；
在所述第一时间段之后的第二时间段期间，确定所述微帧中是否含有至少一个数据分组；及
响应于在所述第二时间段期间确定所述微帧不含数据分组，将除静噪检测器之外的活动组件控制为在所述第二时间段之后的第三时间段期间不活动。
2.根据权利要求1所述的方法，其中活动组件包含开启并待机中的所有高速组件，且不活动的每一活动组件被关闭。
3.根据权利要求1所述的方法，其中所述高速数据通信装置对接在主机与外围装置之间，且所述静噪检测器是主机侧静噪检测器。
4.根据权利要求3所述的方法，其中外围侧静噪检测器在被控制为在所述第三时间段期间不活动的所述活动组件当中。
5.根据权利要求1所述的方法，其中：
主机到外围数据路径中的接收器及传输器在所述第一时间段期间处于开启状态，且主机侧静噪检测器在所述第一时间段期间处于所述开启状态。
6.根据权利要求5所述的方法，其中：
所述主机到外围数据路径中的所述接收器及所述传输器在所述第三时间段之后的第四时间段期间处于所述开启状态，且所述主机侧静噪检测器在所述第四时间段期间处于所述开启状态。
7.根据权利要求1所述的方法，其中所述高速数据通信装置是经由eUSB2总线耦合到主机且经由USB 2.0总线耦合到外围的中继器，所述方法进一步包括：
将外围到主机数据路径中的接收器及传输器以及外围侧静噪检测器控制为在所述第一时间段之前的初始时间段期间处于待机状态。
8.根据权利要求7所述的方法，其进一步包括：
将所述外围到主机数据路径中的所述接收器及所述传输器以及所述外围侧静噪检测器控制为在所述第一时间段期间处于开启状态。
9.根据权利要求8所述的方法，其进一步包括：
将所述外围到主机数据路径中的所述接收器及所述传输器以及所述外围侧静噪检测器控制为在所述第三时间段之后的第四时间段期间处于所述待机状态。
10.根据权利要求1所述的方法，其中所述高速数据通信装置是经由USB 2.0总线耦合到主机且经由eUSB2总线耦合到外围的中继器，所述方法进一步包括：
将外围到主机数据路径中的接收器及传输器以及外围侧静噪检测器控制为在所述第一时间段之前的初始时间段、在所述第一时间段期间及在所述第二时间段期间处于待机状态；及
将所述外围到主机数据路径中的所述接收器及所述传输器以及所述外围侧静噪检测器控制为在所述第三时间段期间处于关闭状态。
11.根据权利要求10所述的方法，其进一步包括：
将主机到外围数据路径中的接收器及传输器控制为在所述第一时间段之前的初始时间段期间、在所述第一时间段期间及在所述第二时间段期间处于开启状态；及
将所述主机到外围数据路径中的所述接收器及所述传输器控制为在所述第三时间段期间处于关闭状态。
12.根据权利要求10所述的方法，其进一步包括：
将断开检测器及信号丢失检测器控制为在所述初始时间段期间、在所述第一时间段期间及在所述第二时间段期间处于待机状态；及
将所述断开检测器及所述信号丢失检测器控制为在所述第三时间段期间处于关闭状态。
13.一种对接在主机与外围之间的中继器，所述中继器包括：
主机侧静噪检测器；
外围侧静噪检测器；
主机侧接收器及主机侧传输器，其各自耦合到所述主机侧静噪检测器；及
外围侧接收器及外围侧传输器，其各自耦合到所述外围侧静噪检测器，
其中所述外围侧静噪检测器、所述主机侧接收器、所述主机侧传输器、所述外围侧接收器及所述外围侧传输器中的每一者经配置以在设置时间段之后的阈值时间段内不活动，在所述设置时间段期间，所述主机侧静噪检测器确定所述微帧不含数据分组。
14.根据权利要求13所述的中继器，其中所述主机侧接收器及所述外围侧传输器经配置以在所述阈值时间段之后且在接收下一微帧之前处于活动状态。
15.根据权利要求14所述的中继器，其中所述主机侧传输器、所述外围侧接收器及所述外围侧静噪检测器经配置以在所述阈值时间段之后且在接收所述下一微帧之前处于待机状态。
16.根据权利要求14所述的中继器，其中所述主机侧接收器及所述外围侧传输器经配置以在所述阈值时间段之后且在接收下一微帧之前处于开启状态。
17.一种中继器，其包括：
第一端口，其包含第一传输器、第一接收器及第一静噪检测器；及
第二端口，其包含第二传输器、第二接收器及第二静噪检测器；
其中所述第一传输器、所述第一接收器、所述第二传输器、所述第二接收器及所述第二静噪检测器经配置以当所述第一静噪检测器在微帧的检测时段期间确定所述微帧中不含数据分组时在所述微帧的空闲时段内处于不活动状态。
18.根据权利要求17所述的中继器，其中所述第一端口是eUSB2端口且所述第二端口是USB 2.0端口。
19.根据权利要求17所述的中继器，其中所述第一端口是USB 2.0端口且所述第二端口是eUSB2端口。
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