JP2014523046A5 - - Google Patents

Claims (28)

1. メモリ・デバイスにおいて、ホストから、少なくとも１つのアクセス・コマンドを受信するステップであって、該アクセス・コマンドは、該メモリ・デバイスに、少なくとも２つのデータ・ブロックにアクセスするように指示する、ステップと、
   前記少なくとも２つのデータ・ブロックにアクセスするステップと、
   前記メモリ・デバイスにより、前記少なくとも２つのデータ・ブロックにアクセスする順序に少なくとも部分的に基づいて、前記少なくとも２つのデータ・ブロックに対するプリフェッチ情報を生成するステップと、を含む方法。
2. 前記プリフェッチ情報を生成するステップは、前記ホストによって提供される情報と、前記メモリ・デバイスに対するコントローラにおけるルールと、のうちの少なくとも１つに、さらに基づいている、請求項１に記載の方法。
3. 前記少なくとも１つのアクセス・コマンドの各々のアクセス・コマンドは、
   コンテキスト識別子と、
   タスク・タグと、
   プリフェッチ識別子と、
   グループ番号と、
   のうちの少なくとも１つを含むインデックス情報に結びついている、請求項１または２に記載の方法。
4. 前記少なくとも１つのアクセス・コマンドは、第１のアクセス・コマンドと第２のアクセス・コマンドを含み、
   第１のアクセス・コマンドと第２のアクセス・コマンドとは、同一のインデックス情報を含む、請求項３に記載の方法。
5. マッチング・インデックス情報を有するアクセス・コマンドに応じてアクセスされたデータ・ブロックは、リンキング・データ・セッションの間にリンクされ、
   前記マッチング・インデックス情報を有する前のアクセス・コマンドの後の所定の時間の経過と、前記リンキング・データ・セッションが開始した後の時間の経過と、制御レジスタにおける変更と、のうちの１つに応じて、新たなリンキング・データ・セッションを開始することをさらに含む、請求項３に記載の方法。
6. 前記プリフェッチ情報を生成するステップは、前記少なくとも２つのデータ・ブロックの第１のデータ・ブロックを、前記少なくとも２つのデータ・ブロックの、次に続いてアクセスされたデータ・ブロックにリンクすることを含む、請求項１ないし４のいずれか１項に記載の方法。
7. 前記メモリ・デバイスの少なくとも部分に対してプリフェッチ情報を生成することをやめるコマンドを受信するステップと、
   前記メモリ・デバイスの前記部分において、データ・ブロックをアクセスするときに、プリフェッチ情報を生成することを防止するステップと、
   をさらに含む請求項１に記載の方法。
8. メモリ・デバイスにおいて、ホストから、前記メモリ・デバイスに、少なくとも２つのデータ・ブロックにアクセスするように指示する少なくとも１つのアクセス・コマンドを受信し、
   前記少なくとも２つのデータ・ブロックにアクセスし、
   前記少なくとも２つのデータ・ブロックにアクセスする順序に少なくとも部分的に基づいて、前記少なくとも２つのデータ・ブロックに対するプリフェッチ情報を生成するように動作可能な少なくとも１つのコントローラを備えるメモリ・デバイス。
9. 前記プリフェッチ情報を生成するステップは、さらに、前記ホストによって提供される情報と、前記メモリ・デバイスに対するルールとの少なくとも１つに基づいている、請求項８に記載のメモリ・デバイス。
10. 前記少なくとも１つのアクセス・コマンドの各々のアクセス・コマンドは、
    コンテキスト識別子と、
    タスク・タグと、
    プリフェッチ識別子と、
    グループ番号と、
    のうちの少なくとも１つを含むインデックス情報に結びついている、請求項８または９に記載のメモリ・デバイス。
11. 前記少なくとも１つのアクセス・コマンドは、第１のアクセス・コマンドと第２のアクセス・コマンドを含み、
    前記第１のアクセス・コマンドと前記第２のアクセス・コマンドとは、同一のインデックス情報を含む、請求項１０に記載のメモリ・デバイス。
12. インデックス情報のマッチングを有するアクセス・コマンドに応じてアクセスされたデータ・ブロックは、リンキング・データ・セッションの間にリンクされ、
    前記少なくとも１つのコントローラは、前記マッチング・インデックス情報を有する前のアクセス・コマンドの後の所定の時間の経過と、前記リンキング・データ・セッションが開始した後の時間の経過と、制御レジスタにおける変更と、のうちの１つに応じて、新たなリンキング・データ・セッションを開始するように更に動作可能である、請求項１０に記載のメモリ・デバイス。
13. 前記プリフェッチ情報を生成するときに、前記少なくとも１つのコントローラは、前記少なくとも２つのデータ・ブロックの第１のデータ・ブロックを、前記少なくとも２つのデータ・ブロックの、次に続いてアクセスされたデータ・ブロックにリンクするように更に動作可能である、請求項８ないし１１のいずれか１項に記載のメモリ・デバイス。
14. 前記少なくとも１つのコントローラは、
    前記メモリ・デバイスの少なくとも部分に対してプリフェッチ情報を生成することをやめるコマンドを受信し、
    前記メモリ・デバイスの前記部分において、データ・ブロックをアクセスするときに、プリフェッチ情報を生成することを防止するように更に動作可能である、請求項１０に記載のメモリ・デバイス。
15. プロセッサによって実行可能なコンピュータ・プログラムであって、前記プロセッサによって実行可能な処理は、メモリ・デバイスにおいて、ホストから、前記メモリ・デバイスに、少なくとも２つのデータ・ブロックにアクセスするように指示する少なくとも１つのアクセス・コマンドを受信することと、
    前記少なくとも２つのデータ・ブロックにアクセスすることと、
    前記メモリ・デバイスにより、前記少なくとも２つのデータ・ブロックにアクセスする順序に少なくとも部分的に基づいて、前記少なくとも２つのデータ・ブロックに対するプリフェッチ情報を生成することと、を含む、コンピュータ・プログラム。
16. 前記プリフェッチ情報を生成することは、さらに、前記ホストによって提供される情報と、前記メモリ・デバイスに対するコントローラにおけるルールと、の少なくとも１つに基づいている、請求項１５に記載のコンピュータ・プログラム。
17. 前記少なくとも１つのアクセス・コマンドの各々のアクセス・コマンドは、
    コンテキスト識別子と、
    タスク・タグと、
    プリフェッチ識別子と、
    グループ番号と、
    のうちの少なくとも１つを含むインデックス情報に結びついている、請求項１５または１６に記載のコンピュータ・プログラム。
18. 前記少なくとも１つのアクセス・コマンドは、第１のアクセス・コマンドと第２のアクセス・コマンドを含み、
    前記第１のアクセス・コマンドと前記第２のアクセス・コマンドとは、同一のインデックス情報を含む、請求項１７に記載のコンピュータ・プログラム。
19. インデックス情報のマッチングを有するアクセス・コマンドに応じてアクセスされたデータ・ブロックは、リンキング・データ・セッションの間にリンクされ、
    前記処理は、さらに、前記マッチング・インデックス情報を有する前のアクセス・コマンドの後の所定の時間の経過と、前記リンキング・データ・セッションが開始した後の時間の経過と、制御レジスタにおける変更と、のうちの１つに応じて、新たなリンキング・データ・セッションを開始することを含む、請求項１７に記載のコンピュータ・プログラム。
20. 前記プリフェッチ情報を生成するステップは、前記少なくとも２つのデータ・ブロックの第１のデータ・ブロックを、前記少なくとも２つのデータ・ブロックの、次に続いてアクセスされたデータ・ブロックにリンクすることを含む、請求項１５ないし１８のいずれか１項に記載のコンピュータ・プログラム。
21. 前記処理は、さらに、
    前記メモリ・デバイスの少なくとも部分に対してプリフェッチ情報を生成することをやめるコマンドを受信することと、
    前記メモリ・デバイスの前記部分において、データ・ブロックをアクセスするときに、プリフェッチ情報を生成することを防止することと、を含む、請求項１５に記載のコンピュータ・プログラム。
22. ホストから、少なくとも１つのアクセス・コマンドを受信する手段であって、該少なくとも１つのアクセス・コマンドは、メモリ・デバイスに、少なくとも２つのデータ・ブロックにアクセスするように指示する、手段と、
    前記少なくとも２つのデータ・ブロックにアクセスする手段と、
    前記少なくとも２つのデータ・ブロックにアクセスする順序に少なくとも部分的に基づいて、前記少なくとも２つのデータ・ブロックに対するプリフェッチ情報を生成する手段と、
    を備えるメモリ・デバイス。
23. 前記生成する手段は、前記ホストによって提供される情報と、前記メモリ・デバイスに対するコントローラにおけるルールと、のうちの少なくとも１つに基づいて、前記プリフェッチ情報を生成するためのものである、請求項２２に記載のメモリ・デバイス。
24. 前記少なくとも１つのアクセス・コマンドの各々のアクセス・コマンドは、
    コンテキスト識別子と、
    タスク・タグと、
    プリフェッチ識別子と、
    グループ番号と、
    のうちの少なくとも１つを含むインデックス情報に結びついている、請求項２２または２３に記載のメモリ・デバイス。
25. 少なくとも１つのアクセス・コマンドは、第１のアクセス・コマンドと第２のアクセス・コマンドを備え、
    前記第１のアクセス・コマンドと前記第２のアクセス・コマンドとは、同一のインデックス情報を含む、請求項２４に記載のメモリ・デバイス。
26. インデックス情報のマッチングを有するアクセス・コマンドに応じてアクセスされたデータ・ブロックは、リンキング・データ・セッションの間にリンクされ、
    前記メモリ・デバイスは、前記マッチング・インデックス情報を有する前のアクセス・コマンドの後の所定の時間の経過と、前記リンキング・データ・セッションが開始した後の時間の経過と、制御レジスタにおける変更と、のうちの１つに応じて、新たなリンキング・データ・セッションを開始する手段をさらに含む、請求項２４に記載のメモリ・デバイス。
27. 前記生成する手段は、前記少なくとも２つのデータ・ブロックの第１のデータ・ブロックを、前記少なくとも２つのデータ・ブロックの、次に続いてアクセスされたデータ・ブロックにリンクする手段を備える、請求項２２ないし２５のいずれか１項に記載のメモリ・デバイス。
28. 前記メモリ・デバイスの少なくとも部分に対してプリフェッチ情報を生成することをやめるコマンドを受信する手段と、
    前記メモリ・デバイスの前記部分において、データ・ブロックをアクセスするときに、プリフェッチ情報を生成することを防止する手段と、をさらに備える請求項２２に記載のメモリ・デバイス。