JP2014509081A - 平坦化後の高密度化 - Google Patents

平坦化後の高密度化 Download PDF

Info

Publication number
JP2014509081A
JP2014509081A JP2013557871A JP2013557871A JP2014509081A JP 2014509081 A JP2014509081 A JP 2014509081A JP 2013557871 A JP2013557871 A JP 2013557871A JP 2013557871 A JP2013557871 A JP 2013557871A JP 2014509081 A JP2014509081 A JP 2014509081A
Authority
JP
Japan
Prior art keywords
substrate
silicon
oxygen
plasma
density
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2013557871A
Other languages
English (en)
Inventor
チンメイ リャン,
ニティン ケー. イングル,
シャンカー ヴェンカタラマン,
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of JP2014509081A publication Critical patent/JP2014509081A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304Mechanical treatment, e.g. grinding, polishing, cutting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/31051Planarisation of the insulating layers
    • H01L21/31053Planarisation of the insulating layers involving a dielectric removal step
    • H01L21/31055Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/316Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches

Abstract

パターン基板上に高密度の間隙充填酸化シリコンを形成する処理が記載されている。これらの処理は、特に狭いトレンチ内で間隙充填酸化シリコンの密度を増大させる。また、広いトレンチおよび凹状の開放領域内で密度を増大させることもできる。処理後、狭いトレンチ内および広いトレンチ/開放領域内の間隙充填酸化シリコンの密度はより類似したものになり、それによってエッチング速度をより厳密に一致させることができる。この効果は、パターンローディング効果の低減として説明することもできる。この処理は、酸化シリコンを形成し、次いで酸化シリコンを平坦化することを伴う。平坦化により、狭いトレンチのより近くに配置された新しい誘電体インターフェースを露出させる。新しく露出されたインターフェースは、平坦化された表面をアニールし、かつ/またはプラズマに暴露させることによって、高密度化処理を容易にする。

Description

関連出願の相互参照
本願は、2011年3月8日出願の「POST−PLANARIZATION DENSIFICATION」という名称の米国特許出願第13/043,131号のPCT出願であり、同願は、2009年10月5日出願の「POST−PLANARIZATION ANNEAL」という名称の米国仮特許出願第61/248,693号に対する優先権を主張する、2010年5月26日出願の米国特許出願第12/787,791号の一部継続出願である。上記で特定したすべての出願の内容全体が、あらゆる目的で参照により本明細書に組み込まれている。
半導体デバイスの形状寸法は、数十年前の導入以来、劇的に低減してきた。現在の半導体製造機器は、45nm、32nm、および28nmの特徴寸法を有するデバイスを日常的に生産しており、さらに小さい形状寸法を有するデバイスを作るために、新しい機器が開発および実施されている。特徴寸法が低減する結果、デバイス上の構造的な特徴の空間寸法が低減している。デバイス上の間隙およびトレンチの幅は、この間隙を誘電体材料で充填するのが困難になるほど間隙の深さと幅のアスペクト比が大きくなるところまで狭くなっている。堆積させる誘電体材料は、間隙が完全に充填される前に上部で詰まりやすく、間隙の中間にボイドまたはシームを生じさせる。
ここ数年、誘電体材料で間隙の上部を詰まらせないように、または形成されたボイドもしくはシームを「回復」させるように、多くの技法が開発されてきた。ある種の手法は通常、エッチバック処理の前後で別個の堆積を伴う。この結果、堆積−エッチング−堆積という順序になるが、この順序では、堆積とエッチングの両方に対してより厳しい処理上の指定を課すことがある。別の手法は、回転する基板表面に流動性の非常に高い前駆体材料を液相で塗布すること(たとえば、SOG堆積技法)から開始することである。これらの流動性の高い前駆体は、非常に小さい基板間隙内へ流れ込んで充填することができ、ボイドまたは弱いシームを形成しない。しかし、これらの流動性の非常に高い材料は、堆積させた後、硬化および焼入れして固体の誘電体材料にしなければならない。
堆積処理および/または後処理を修正することによって、応力をほとんどもたない代替の間隙充填膜を生じさせることが必要とされている。また、これらの処理シーケンスで、狭いトレンチと広いトレンチ内に類似の特性を有する膜を生じさせることも必要とされている。本願では、上記その他の必要に対処する。
パターン基板上に高密度の間隙充填酸化シリコンを形成する処理が記載されている。これらの処理は、特に狭いトレンチ内で間隙充填酸化シリコンの密度を増大させる。また、広いトレンチおよび凹状の開放領域内で密度を増大させることもできる。処理後、狭いトレンチ内および広いトレンチ/開放領域内の間隙充填酸化シリコンの密度はより類似したものになり、それによってエッチング速度をより厳密に一致させることができる。この効果は、パターンローディング効果の低減として説明することもできる。この処理は、酸化シリコンを形成し、次いで酸化シリコンを平坦化することを伴う。平坦化により、狭いトレンチのより近くに配置された新しい誘電体インターフェースを露出させる。新しく露出されたインターフェースは、平坦化された表面をアニールし、かつ/またはプラズマに暴露させることによって、高密度化処理を容易にする。
本発明の実施形態は、狭いトレンチおよび凹状の開放領域を有するパターン基板上でシリコン−酸素含有層を処理する方法を含む。これらの方法は、パターン基板上に窒化物層を形成することと、次いで狭いトレンチおよび凹状の開放領域内で窒化物層上にシリコン−酸素含有層を形成することとを含む。これらの方法は、狭いトレンチ内に狭い間隙充填部分を残し、凹状の開放領域内に広い間隙充填部分を残して、シリコン−酸素含有層を平坦化することをさらに含む。シリコン−酸素含有層を平坦化することは、シリコン−酸素含有層のうち、狭いトレンチより上の部分を除去することと、対応する平坦化前の誘電体インターフェースより狭いトレンチの近くに配置された平坦化後の誘電体インターフェースを露出させることとを含む。これらの方法は、窒化物層の露出された部分を除去することをさらに含む。これらの方法は、窒化物層の露出された部分を除去した後、狭い間隙充填部分の密度を増大させるように基板を処理することをさらに含む。平坦化後の誘電体インターフェースが狭いトレンチのより近くに配置されることで、基板が平坦化動作前に処理された場合より、狭い間隙充填部分の密度をより高くすることができる。
追加の実施形態および特徴について、一部は以下の説明で述べるが、一部は本明細書の説明から当業者には明らかになり、または開示の実施形態の実施により理解することができる。開示の実施形態のこれらの特徴および利点は、本明細書に記載する手段、組合せ、および方法を用いて実現および達成することができる。
本発明の性質および利点のさらなる理解は、本明細書の残りの部分および図面を参照することによって実現することができる。いくつかの図面全体にわたって、同じ参照番号を使用して類似の構成要素を指す。場合によっては、参照番号にサブラベルを関連付け、ハイフンに続いて複数の類似の構成要素のうちの1つを指す。既存のサブラベルを指定しないで参照番号を参照するときは、そのような複数の類似の構成要素のすべてを指すものとする。
開示の実施形態によるシリコン含有膜を処理する選択されたステップを示すフローチャートである。 開示の実施形態によって準備されたエッチング済み酸化シリコン膜の概略横断面図である。 開示の実施形態によって準備されたエッチング済み酸化シリコン膜の概略横断面図である。 開示の実施形態による酸化シリコン間隙充填膜を処理する選択されたステップを示す別のフローチャートである。 開示の実施形態による基板処理システムを示す図である。 開示の実施形態による基板処理チャンバを示す図である。 開示の実施形態による基板処理チャンバのシャワーヘッドを示す図である。
パターン基板上に高密度の間隙充填酸化シリコンを形成する処理が記載されている。これらの処理は、特に狭いトレンチ内で間隙充填酸化シリコンの密度を増大させる。また、広いトレンチおよび凹状の開放領域内で密度を増大させることもできる。処理後、狭いトレンチ内および広いトレンチ/開放領域内の間隙充填酸化シリコンの密度はより類似したものになり、それによってエッチング速度をより厳密に一致させることができる。この効果は、パターンローディング効果の低減として説明することもできる。この処理は、酸化シリコンを形成し、次いで酸化シリコンを平坦化することを伴う。平坦化により、狭いトレンチのより近くに配置された新しい誘電体インターフェースを露出させる。新しく露出されたインターフェースは、平坦化された表面をアニールし、かつ/またはプラズマに暴露させることによって、高密度化処理を容易にする。
トレンチ内の誘電体は、開放領域(または広いトレンチ)内の誘電体とは異なる特性を保持することがある。これは、広いトレンチと比較すると狭いトレンチ内の幾何形状がより制限されていることに起因して生じることがある。平坦化ステップ(たとえば、平坦化エッチングまたは化学機械研磨(CMP))後、周囲雰囲気への追加の暴露により、間隙充填材料の密度を増大させ、狭いトレンチ内と広いトレンチ(または凹状の開放領域)内との材料の特性をより類似したものにするように、膜スタックを処理する能力を提供する。熱処理から利益を得る誘電体膜には、PECVD(プラズマ促進化学気相堆積)、APCVD、FCVD、SOGなどで堆積された酸化シリコンなどの比較的密度の低い膜が含まれる。これらの方法は、流動性の高いCVD(FCVD)およびスピンオンガラス(SOG)などの堆積中に流動性の高い膜に対して特定の有用性を提供することができる。狭いトレンチの内側と外側の特性の違いは、湿式エッチング速度を比較することによって評価することができ、湿式エッチングは、たとえばフッ化水素HFを含む。本明細書全体にわたって、略語として酸化シリコンを使用してシリコン−酸素含有層を意味しており、これには、酸炭化シリコンおよび酸窒化シリコンなどの膜が含まれる。
仮説による処理機構に特許請求の範囲を束縛するものではないが、平坦化後に膜スタックを加熱することで、誘電体内に網状組織を再構築し、その結果、特にトレンチ内で湿式緩衝酸化物エッチング(BOE)の速度を低減させると考えられる。誘電体膜を高温でアニールすることで、引っ張り応力から圧縮応力へ膜を遷移させることが分かった。誘電体からの水素のような材料の除去は、別の可能な機構であり、再構築と同時に行うことができる。狭いトレンチ内の領域は、広いトレンチおよび開放領域内の領域より利益を得ることが分かった。酸化シリコンは、CMP後のアニールから利益を得る誘電体の一例である。CMP後のアニール(または他の高密度化処理)中、制限された形状寸法(狭いトレンチなど)内の酸化シリコンの密度は増大し、それによって湿式エッチング速度(WER)を低減させることができる。膜の形成中および後処理中は、圧縮層の存在によって、基板の物理的な湾曲を全体として軽減することもできる。
また、平坦化された誘電体表面をプラズマに暴露することで、間隙充填誘電体の高密度化に関して類似の利益を提供することも分かった。プラズマ励起された雰囲気における平坦化された表面のイオン衝撃は、間隙充填誘電体の密度を増大させると考えられる。プラズマによって励起された雰囲気に酸素を添加することで、場合によっては酸素を供給し、その酸素が酸化シリコン内へ組み込まれることによって、密度をさらに増大させるのを助ける。酸素は、比較的多孔性の間隙充填誘電体内に存在するボイド内へ組み込むことができ、かつ/またはより低密度の成分に取って代わることができ、より低密度の成分を間隙充填誘電体内の材料により弱く結合させることもできる。また、酸素と組み合わせて水素を添加することで、湿気の含有率の増大の結果、間隙充填誘電体の密度を増大させるのを助けることができる。
追加の詳細は、いくつかの例示的な方法について説明する中で提供する。図1は、本発明の実施形態による酸化シリコン膜を作る方法100の選択されたステップを示すフローチャートである。方法100は、狭い間隙またはトレンチおよび凹状の開放領域を有するパターン基板を反応チャンバへ移送することを含む(102)。異なる実施形態では、凹状の開放領域は、50nm、100nm、200nm、500nm、または1000nmより大きい幅を有する広いトレンチとすることができる。異なる実施形態では、狭いトレンチは、100nm、70nm、50nm、35nm、25nm、または20nmより小さい幅を有することができる。狭いトレンチは、1:1より大幅に大きい高さと幅のアスペクト比(AR)(すなわち、H/W)(たとえば、5:1以上、6:1以上、7:1以上、8:1以上、9:1以上、10:1以上、11:1以上、12:1以上など)を画定する高さおよび幅を有することができる。パターン基板上に薄い共形の窒化シリコンライナ層が堆積され、CMP停止層として後に使用される(動作102)。狭いトレンチおよび凹状の開放領域の充填は、炭素のないシリコン前駆体およびラジカル窒素前駆体を基板処理領域に同時に提供することによって始まる(104)。
炭素のないシリコン前駆体は、他の種のシリコン前駆体の中でも、たとえばシリコンおよび窒素前駆体、シリコンおよび水素前駆体、またはシリコン、窒素、および水素含有前駆体とすることができる。これらの前駆体の具体的な例は、他のシリルアミンの中でも、HN(SiH)、FTN(SiH、およびN(SiHなどのシリルアミンを含むことができる。これらのシリルアミンは、キャリアガス、反応性ガス、またはそれらの両方として作用できる追加のガスと混合することができる。追加のガスの例は、他のガスの中でも、Η、N、NH、N、He、およびArを含むことができる。炭素のないシリコン前駆体の例はまた、シラン(SiH)を単独で、または他のシリコン含有ガス(たとえば、N(SiH)、水素含有ガス(たとえば、H)、および/もしくは窒素含有ガス(たとえば、N、NH、N)と混合して含むことができる。炭素のないシリコン前駆体はまた、ジシラン、トリシラン、より高次のシラン、および塩化シランを単独で、または互いに組み合わせて、もしくは前述の炭素のないシリコン前駆体と組み合わせて含むこともできる。シリコン前駆体は、炭素がないことに加えて、酸素のないものとすることができる。酸素がない結果、前駆体から形成されるシリコンおよび窒素層中のシラノール(Si−OH)基の濃度がより低くなる。堆積させた膜内の余分なシラノール部分は、堆積させた層からヒドロキシル(−OH)部分を除去する堆積後のステップ中に、多孔率および収縮率を増大させる可能性がある。
ラジカル窒素前駆体は、反応チャンバの外側でより安定した窒素前駆体から生成された窒素ラジカル含有種である。たとえば、NHなどの安定した窒素前駆体を、反応チャンバの外側のプラズマユニット内で活性化させて、ラジカル窒素前駆体を形成することができ、次いでラジカル窒素前駆体は、反応チャンバ内へ輸送される。異なる実施形態では、安定した窒素前駆体はまた、NHおよびN、NHおよびH、NHおよびNおよびH、ならびにNおよびHを含む混合物とすることができる。NHの代わりに、またはNHに加えて、ヒドラジン(N)を使用することもでき、上記のようにNおよび/またはHと組み合わせることができる。生成されたラジカル窒素前駆体は、N、NH、NHなどの1つまたは複数を含むプラズマ流出物を含み、プラズマ内で形成されたイオン化種を伴うこともできる。
ラジカル前駆体は、前述の前駆体とともに遠隔プラズマ領域に供給された窒素を含む場合、ラジカル窒素前駆体とすることができる。通常、窒素を含まないラジカル前駆体でも、シリコン−窒素含有層を形成することができる。ラジカル前駆体は、反応チャンバのうち、堆積領域から分割された一部分内で生成され、これらの前駆体が混合および反応して、堆積基板(たとえば、半導体ウエハ)上にシリコンおよび窒素層を堆積させる。ラジカル前駆体がラジカル窒素前駆体である一実施形態では、安定した窒素前駆体が遠隔プラズマ領域内へ流れ込み、プラズマによって励起される。安定した窒素前駆体(およびラジカル窒素前駆体)はまた、水素(H)、窒素(N)、アルゴン、ヘリウムなどのキャリアガスを伴うこともできる。開示の実施形態では、本質的に窒素(N)(追加の不活性キャリアガスを有するかどうかにかかわらない)からなる入力ガスから形成されるラジカル窒素前駆体もまた、有益な膜を生じさせることが分かった。シリコン含有前駆体が所望の膜内に必要な窒素を提供する実施形態では、ラジカル窒素前駆体はまた、本質的に水素(H)(任意選択で、不活性キャリアガス)からなる入力ガスから形成されるラジカル前駆体に置き換えることもできる。本明細書では、プラズマ内へ流れ込んで励起された前駆体をプラズマ前駆体と呼ぶことができ、プラズマから流れ出たラジカル前駆体をプラズマ流出物と呼ぶことができる。
反応チャンバでは、炭素のないシリコン前駆体およびラジカル窒素前駆体は、混合および反応して、堆積基板上にシリコンおよび窒素含有膜を堆積させる(106)。実施形態では、堆積されるシリコンおよび窒素含有膜は、いくつかの方策の組合せで共形に堆積させることができる。他の実施形態では、堆積されたシリコンおよび窒素含有膜は、従来の窒化シリコン(Si)膜の堆積技法とは異なり、流動特性を有する。この形成物の流動性の高い性質により、膜は基板の堆積表面上の狭い間隙、トレンチ、および他の構造内へ流れ込むことができる。実施形態では、流動性の高い膜は高いアスペクト比を有する間隙を充填するが、充填材料の中心の周りにボイドまたは弱いシームを生じさせない。流動性の高い膜は、狭い間隙またはトレンチの上部を早くに詰まらせる可能性が低い。
流動性は、ラジカル窒素前駆体と炭素のないシリコン前駆体との混合に起因する様々な特性によって得ることができる。これらの特性は、堆積させた膜内の水素成分が多いこと、および/または短鎖ポリシラザンポリマーが存在することを含むことができる。これらの短鎖は、成長して網状組織をなし、膜の形成中および形成後に、より高密度の誘電体材料を形成する。たとえば、堆積させた膜は、シラザンタイプのSi−NH−Siバックボーン(すなわち、Si−N−H膜)を有することができる。シリコン前駆体とラジカル窒素前駆体のどちらにも炭素がないとき、堆積させたシリコンおよび窒素含有膜にも実質上炭素がない。当然ながら、「炭素がない」とは、膜に微量の炭素すらないことを必ずしも意味するわけではない。前駆体材料内には、堆積させたシリコンおよび窒素前駆体内に入り込んだ炭素汚染物質が存在することがある。しかし、これらの炭素不純物の量は、炭素部分を有するシリコン前駆体(たとえば、TEOS、TMDSOなど)内で見られるはずの量よりはるかに少ない。
シリコン−窒素含有層の堆積後、酸素含有雰囲気中で堆積基板を処理にかけることができる(108)。開示の実施形態では、基板は最初に、オゾン含有雰囲気中で硬化される。堆積基板は、硬化のために基板処理領域内に残すことができ、または基板は、異なるチャンバへ移送することができ、そこでオゾン含有雰囲気が導入される。異なる実施形態では、基板の硬化温度は、約400℃以下、約300℃以下、約250℃以下、約200℃以下、または約150℃以下とすることができる。異なる実施形態では、基板の温度は、ほぼ室温以上、約50℃以上、約100℃以上、約150℃以上、または約200℃以上とすることができる。追加の開示の実施形態によれば、上限のいずれかと下限のいずれかとを組み合わせて、基板温度に対する追加の範囲を形成することができる。実施形態では、表面近くの網状組織を閉じて表面下の酸化を妨害することがある原子酸素の生成を回避するために、硬化中、プラズマは基板処理領域にまったくまたは実質上まったく印加されない。硬化ステップ中に基板処理領域内へ流れ込むオゾンの流量は、約200sccm以上、約300sccm以上、または約500sccm以上とすることができ、通常は、比較的より安定した分子酸素のより大きな流れを伴う。硬化ステップ中のオゾンの分圧は、約10トル以上、約20トル以上、または約40トル以上とすることができる。いくつかの条件(たとえば、約100℃〜約200℃の基板温度)下で、変換が実質上完了することが分かっており、したがって実施形態では、酸素含有環境内の比較的高温のアニールを不要にすることができる。いくつかの実施形態では、平坦化は、上記のオゾン処理後に行うことができる。
他の実施形態では、酸素含有雰囲気への暴露は、より高温の処理の形で継続される。シリコン−窒素含有層の硬化後、堆積基板を酸素含有雰囲気中でアニールすることができる。堆積基板は、酸素含有雰囲気が導入されるとき、硬化に使用したのと同じ基板処理領域内に残すことができ、または基板は、異なるチャンバへ移送することができ、そこで酸素含有雰囲気が導入される。酸素含有雰囲気は、他の酸素含有ガスの中でも、分子酸素(O)、オゾン(O)、水蒸気(HO)、過酸化水素(H)、および酸化窒素(NO、NOなど)などの1つまたは複数の酸素含有ガスを含むことができる。酸素含有雰囲気はまた、遠隔で生成して基板チャンバ内へ輸送できる原子酸素(O)、水酸化物(OH)などのラジカル酸素およびヒドロキシル種を含むことができる。酸素含有種のイオンが存在することもある。異なる実施形態では、基板の酸素アニール温度は、約1100℃以下、約1000℃以下、約900℃以下、または約800℃以下とすることができる。異なる実施形態では、酸素アニール中の基板の温度は、約500℃以上、約600℃以上、約700℃以上、または約800℃以上とすることができる。追加の開示の実施形態によれば、上限のいずれかと下限のいずれかとを組み合わせて、基板温度に対する追加の範囲を形成することができる。パターン基板は、さらに高温の不活性環境中でさらにアニールすることができる。異なる実施形態では、不活性アニール中の基板の温度は、約800℃以上、約900℃以上、約1000℃以上、または約1100℃以上とすることができる。
パターン基板は次いで、化学機械研磨(CMP)器具へ移送される。パターン基板上の酸化シリコンを研磨して、酸化シリコン層を平坦化する(110)。CMPなどの平坦化処理は通常、凹状の材料より急速に基板からより遠くへ延びる材料を除去し、その結果、選択可能な横方向の長さ範囲全体にわたってさらなる平面性を得ることができる。通常、横方向の長さ範囲は、基板の「長さ」または直径より大幅に小さい。凹状の領域より上へ延びる酸化シリコンを優先的に除去するように調整されたエッチング処理を含む他の技法を使用して、表面を平坦化することもできる。実施形態では、延びた領域と凹状の領域の両方から材料が除去される。CMPを使用する平坦化後、平坦化後の誘電体インターフェースが形成され、研磨前のインターフェースよりパターン基板の近くに配置される。
平坦化後の誘電体インターフェースでは、平坦化前に可能であるはずのものより密度を増大させるように、(特に)狭いトレンチ内の材料を処理することができる。窒化シリコン停止層の露出された部分を除去し(111)、間隙充填材料を高密度化するステップを実現する能力をさらに増大させる。高密度化は、動作108に関連する議論で提示したすべての処理パラメータの範囲および雰囲気を含めて、平坦化前に記載のように、基板が硬化および/またはアニールされるときに行われる(112)。平坦化後の誘電体インターフェースが形成され、窒化シリコン停止層の露出された部分がないため、上記で提示した硬化および/またはアニールの実施形態により、すべての凹状の領域内、特に狭いトレンチ内で、材料の密度をさらに増大させることができる。酸素が存在することと、平坦化後の誘電体インターフェースが狭いトレンチにより近接していることとを組み合わせることで、膜内に残っている反応しなかった窒素を酸素がさらに取って代わることができる。言い換えれば、酸素に暴露することで、平坦化前には単にインターフェースから遠すぎた領域内で、シリコン−窒素含有層からシリコン−酸素含有層への変換をさらに可能にすることができる。CMP後に可能になる追加の高密度化により、トレンチ内のSiO網状組織を誘電体の上層によって維持できることが分かる。上層が除去された後は、CMP後のアニール中に、トレンチ内のSiOを自由に再構築することができる。トレンチの幾何形状を制限することで、CMP前のアニール中には網状組織の再構築を抑制するのを助けることができるが、CMP後の新たな暴露では、大幅な追加の網状組織の再構築を行うことができる。酸素含有雰囲気は、前述の酸素含有化合物およびラジカルを含むことができる。実施形態では、酸素含有雰囲気は、湿気を増大させ、網状組織の再構築を容易にし、また凹状の領域内の密度を増大させるために、水素をさらに含むことができる。
平坦化後のアニールを導入する結果、平坦化ステップ前のアニールを修正することができる。下流の処理に備えて膜を高密度化するのではなく、CMP前のアニールでは、CMPステップに耐えるように膜を高密度化するだけでよい。これにより、処理の高温部分の必要を低減または排除することができる。実施形態では、この膜は、オゾン含有環境における低温硬化だけを必要とする。他の実施形態では、この膜は、オゾン含有環境における低温硬化および酸素含有環境における低温アニールを必要とする。層間剥離および研磨の均一性の問題に加えて、CMP前のアニールは、許容できる欠陥レベルを考慮に入れて選択されるべきである。CMP前のアニールではCMP後のアニールより熱負荷を低くすることができるため、場合によっては、平坦化後のアニールを含むことを使用して、処理中の流動性の高い膜に対する膜のクラックを低減、軽減、制御、または防止することができる。CMP後のアニールは、高い温度を保持することができるが、膜の厚さは低減されており、それによってアニール中の膜のクラックの可能性を低減させることができる。
いくつかの実施形態では、パターン基板は、狭いトレンチおよび凹状の開放領域を含み、これらはどちらも、上記のように酸化シリコンで充填される。様々な効果の結果、狭いトレンチ内の酸化シリコンの密度は、凹状の開放領域内の酸化シリコンの密度より低くすることができる。これは、各材料がフッ化水素酸ベースのエッチング溶液(たとえば、6:1の緩衝酸化物エッチング溶液)に暴露されたときに湿式エッチング速度を測定することによって判定することができる。特有の試験構造を使用して、開示の実施形態による方法がトレンチ内の膜品質に与える利益を実証した。この構造は、幅60〜120nmのトレンチおよび開放領域を有する。
図2A〜2Bは、開示の実施形態によって処理されたエッチング済み間隙充填酸化シリコン膜およびエッチング済み間隙充填酸化シリコン膜の概略横断面図である。図2Aの概略図は、トレンチ壁202間に複数のトレンチを有する支持基板200を示す。ウエハ全体が、流動性の高いシリコンおよび窒素含有膜で堆積され、次いでこの膜は、200℃〜400℃の蒸気中および800℃〜1100℃のN中で硬化およびアニールされた。次いでウエハは、パターン基板上のトレンチの上部まで、CMPを使用して平坦化された。窒化物停止層が存在し、所望の位置で研磨を停止するのを助けた。平坦化後の誘電体インターフェースの位置を、点線201で示す。6:1のBOE中で10秒間にわたって湿式エッチングを行った後に狭いトレンチ204−1および凹状の開放領域205−1内に残った酸化シリコンを、実線を使用して示す。除去される材料の量をウェットリセスと呼ぶことができ、これはWERに比例する。ウェットリセスは、異なる領域内で異なることができ、たとえばリセスは、トレンチの幅とともに変動することができる。狭い間隙充填部分204−1のエッチング速度は、広い間隙充填部分205−1のエッチング速度より速く、その結果、エッチング後の誘電体インターフェースはより低くなる。ウェットリセスは、65nmのトレンチ幅を有する狭いトレンチ内で約90nmであり、開放領域内で約36nmであった。
CMP後のアニール(不活性環境内)後の別の湿式エッチング速度の比較を、図2Bに示す。ここでは、狭い間隙充填部分内の密度が増大されるため、狭い間隙充填部分204−2と広い間隙充填部分205−2との高さは類似している。図2Bの概略横断面図では、異なる領域内のウェットリセスは実質上一致している。ウェットリセスは、狭いトレンチ内では34nmまで低減され、開放領域内では30nmまで低減される。狭い間隙充填部分204−2と広い間隙充填部分205−2の両方の密度がCMP後のアニール中に増大したが、狭い間隙充填部分内の密度はより大幅に増大した。これにより、狭い間隙充填部分のWERを、広い間隙充填部分のWERにより類似したものとすることができる。密度を増大させるように基板を処理した後、広い間隙充填部分のエッチング速度は、狭い間隙充填部分のエッチング速度の20%、15%、10%、7%、5%、または3%の1つの範囲内である。
本明細書に提示した方法について、酸化シリコン膜になるように後処理される例示的なシリコンおよび窒素含有膜を使用して説明する。これらの方法は、SACVD、HARP/eHARP膜(TEOS−オゾン酸化シリコン/TEOS−オゾン−HO酸化シリコンとしても知られている)、スピンオンガラス(SOG)、プラズマ促進化学気相堆積(PECVD)酸化シリコン、流動性の高いCVD(FCVD)酸化シリコン、準常圧CVD(SACVD)酸化シリコンを含む様々な方法を使用して堆積された酸化シリコンならびに他の誘電体間隙充填膜(たとえば、SiON、SiOC)上で使用することができることに留意されたい。これらの膜は、非ドープケイ酸塩ガラス(USG)とすることができ、またはドープすることができる(たとえば、ホウ素−リン−ケイ酸塩ガラス(BPSG))。トレンチおよび凹状の開放領域内の密度を増大させることは、間隙充填材料をリフローさせること、または共形の堆積中に形成されうるシームを回復させることを伴うことができる。
硬化およびアニールなどの熱処理は、トレンチおよび凹状の開放領域内の間隙充填酸化シリコンの密度を増大させる唯一の方法ではない。前述の熱ステップ(硬化および/またはアニール)の代わりに、または熱ステップに加えて、パターン基板を含む基板処理領域内でプラズマを励起させることを使用することもできる。そのようなプラズマはまた、間隙充填酸化シリコンの密度を増大させることが分かった。プラズマ処理と熱処理は、同時に実行することができ、かつ/または連続して実行することができる。プラズマ処理は、別個のプラズマチャンバ内で実行することができ、または本明細書に記載の他の処理に使用されるのと同じチャンバ内で実行することができる。図3は、本発明の実施形態による酸化シリコン膜を処理する方法300の選択されたステップを示すフローチャートである。方法300は、図1の動作110と同様に、間隙充填酸化シリコン層を平坦化することを含む(302)。次いで、窒化シリコンCMP停止層の露出された部分が、高温のリン酸槽内で除去される(303)。乾式エッチング処理を含む他の方法を使用して、停止層を除去することもできる。次いで、パターン基板は、酸素含有前駆体から形成された酸素含有プラズマ内で処理される(304)。例示的な酸素含有前駆体は、図1の動作108(および112)に関する議論で挙げた。酸素含有前駆体は通常、希ガス(Ne、Arなど)などの不活性ガスを伴う。いかなる酸素含有前駆体も実質上もたないプラズマで励起された不活性ガスもまた、平坦化ステップ後に間隙充填酸化シリコンの密度を増大させることが分かった。酸素含有前駆体と水素含有前駆体の両方を有するプラズマで励起された不活性ガスはまた、場合によっては湿気の増大の結果として有用であることが分かった。これらのプラズマベースの処理はすべて、狭いトレンチおよび凹状の開放領域内の密度を増大させ、これらの密度をより類似したものにすることが分かった。図3の例示的な処理は、酸化シリコン間隙充填層がアニールされるときも継続され(306)、間隙充填層をさらに高密度化および均質化する。プラズマ処理および熱処理が連続して適用されるとき、プラズマ処理は、熱処理の前に行っても、熱処理の後に行ってもよい。
プラズマ高密度化処理中、基板を含む基板処理領域内にプラズマが生じる。不活性前駆体および反応性前駆体(任意選択)を基板処理領域内へ流し込み、その領域にプラズマ出力(たとえば、RFまたはマイクロ波)を印加してガスを励起する。プラズマ出力は、容量性および誘導性を含む様々な方法で印加することができる。いくつかの実施形態では、通常は13.56MHzの高RF周波数(RF1)および360KHzの低RF周波数(RF2)の電力を供給する混合周波数としてRF電力を供給して、基板処理領域内へ導入された反応性種の分解を促進することができる。使用される特有の周波数は、場所ごとに変動することがあり、主として通信干渉の考慮によって決定される。
開示の実施形態では、基板の温度は、約100℃、約150℃、約200℃、約250℃、または約300℃以上とすることができる。開示の実施形態では、基板の温度は、約600℃、約500℃、または約400℃以下とすることができる。追加の開示の実施形態によれば、基板温度上のこれらの上限のいずれかと下限のいずれかとを組み合わせて、追加の温度範囲を形成することができる。開示の実施形態では、基板処理領域内の圧力は、約0.5トル、1トル、2トル、または4トル以上とすることができる。開示の実施形態では、基板処理領域内の圧力は、約20トル、約15トル、約10トル、約8トル、または約6トル以下とすることができる。追加の開示の実施形態は、圧力の下限のいずれかと上限のいずれかとを組み合わせることによって形成することができる。開示の実施形態では、約13.56MHzを使用してプラズマを励起するとき、RF電力は、約25ワット〜約400ワット、約50ワット〜約350ワット、約100ワット〜約300ワット、または約150ワット〜約250ワットとすることができる。追加の開示の実施形態では、RF電力の上限のいずれかと下限のいずれかとを組み合わせて、追加の電力範囲を形成することができる。
例示的な基板処理システム
堆積システムの実施形態は、集積回路チップを作るより大型の製造システム内へ組み込むことができる。図4は、開示の実施形態による堆積チャンバ、焼成チャンバ、および硬化チャンバからなる1つのそのようなシステム400を示す。この図では、1対のFOUP(前方開口型統一ポッド)402が基板(たとえば、直径300mmのウエハ)を供給し、これらの基板は、ロボットアーム404によって受け取られ、低圧保持領域406内に配置されてから、ウエハ処理チャンバ408a〜fの1つの中へ配置される。保持領域406から処理チャンバ408a〜fへ基板ウエハを輸送し、また元へ戻すために、第2のロボットアーム410を使用することができる。
処理チャンバ408a〜fは、基板ウエハ上で流動性の高い誘電体膜を堆積、アニール、硬化、および/またはエッチングするための1つまたは複数のシステム構成要素を含むことができる。一構成では、2対の処理チャンバ(たとえば、408c〜dおよび408e〜f)を使用して、基板上に流動性の高い誘電体材料を堆積させることができ、第3の対の処理チャンバ(たとえば、408a〜b)を使用して、堆積させた誘電体をアニールすることができる。別の構成では、同じ2対の処理チャンバ(たとえば、408c〜dおよび408e〜f)は、基板上に流動性の高い誘電体膜を堆積およびアニールするように構成することができ、第3の対のチャンバ(たとえば、408a〜b)は、堆積させた膜のUVまたは電子ビーム硬化に使用することができる。さらに別の構成では、3対のチャンバ(たとえば、408a〜f)すべてを、基板上で流動性の高い誘電体膜を堆積および硬化させるように構成することができる。さらに別の構成では、2対の処理チャンバ(たとえば、408c〜dおよび408e〜f)は、流動性の高い誘電体の堆積とUVまたは電子ビーム硬化の両方に使用することができ、第3の対の処理チャンバ(たとえば、408a〜b)は、誘電体膜をアニールするために使用することができる。流動性の高い誘電体膜に対する堆積チャンバ、アニールチャンバ、および硬化チャンバからなる追加の構成が、システム400によって企図されることが理解されよう。
さらに、処理チャンバ408a〜fの1つまたは複数は、湿式処理チャンバとして構成することができる。これらの処理チャンバは、湿気を含む雰囲気中で流動性の高い誘電体膜を加熱することを含む。したがって、システム400の実施形態は、堆積させた誘電体膜上で湿式アニールと乾式アニールの両方を実行するために、湿式処理チャンバ408a〜bおよびアニール処理チャンバ408c〜dを含むことができる。
図5Aは、開示の実施形態による基板処理チャンバ500である。遠隔プラズマシステム(RPS)510は、ガスを処理することができ、次いでこのガスは、ガス入り口アセンブリ511を通って進む。ガス入り口アセンブリ511内に、2つの異なるガス供給チャネルを見ることができる。第1のチャネル512は、遠隔プラズマシステムRPS510を通過するガスを運び、第2のチャネル513は、RPS500を迂回する。開示の実施形態では、第1のチャネル512をプロセスガスに使用することができ、第2のチャネル513を処理ガスに使用することができる。リッド(または導電性の上部部分)521および穿孔された区画553が示されており、絶縁リング524を間に有し、それによって穿孔された区画553に対してリッド521にAC電位を印加することができる。プロセスガスは、第1のチャネル512を通ってチャンバプラズマ領域520内へ進み、チャンバプラズマ領域520内のプラズマによって単独で、またはRPS510と組み合わせて励起させることができる。本明細書では、チャンバプラズマ領域520および/またはRPS510の組合せを遠隔プラズマシステムと呼ぶことができる。穿孔された区画(シャワーヘッドとも呼ばれる)553は、チャンバプラズマ領域520とシャワーヘッド553より下の基板処理領域570とを分離する。シャワーヘッド553により、チャンバプラズマ領域520内に存在するプラズマは、基板処理領域570内のガスを直接励起できなくなり、それでもなお、励起種は、チャンバプラズマ領域520から基板処理領域570内へ進むことができる。
シャワーヘッド553は、チャンバプラズマ領域520と基板処理領域570との間に位置決めされ、チャンバプラズマ領域520内に生じたプラズマ流出物(前駆体または他のガスの励起された誘導体)は、板の厚さを横切る複数の貫通孔556を通過することができる。シャワーヘッド553はまた、1つまたは複数の中空容積部551を有し、中空容積部551は、蒸気または気体の形の前駆体(シリコン含有前駆体など)で充填することができ、小さい孔555を通って基板処理領域570内へ入ることができるが、チャンバプラズマ領域520内へ直接入ることはできない。この開示の実施形態では、シャワーヘッド553は、貫通孔556の最も小さい直径550の長さより厚い。チャンバプラズマ領域520から基板処理領域570へ浸透する励起種の相当な濃度を維持するために、シャワーヘッド553を途中まで貫通する貫通孔556の直径のより大きい部分を形成することによって、貫通孔の最も小さい直径550の長さ526を制限することができる。開示の実施形態では、貫通孔556の最も小さい直径550の長さは、貫通孔556の最も小さい直径と同程度の大きさ、またはそれ以下とすることができる。
図示の実施形態では、シャワーヘッド553は、チャンバプラズマ領域520におけるプラズマによる励起時に、酸素、水素、および/もしくは窒素を含有するプロセスガス、ならびに/またはそのようなプロセスガスのプラズマ流出物を分散させることができる(貫通孔556を介する)。実施形態では、第1のチャネル512を通ってRPS510および/またはチャンバプラズマ領域520内へ導入されるプロセスガスは、酸素(O)、オゾン(O)、NO、NO、NO、NH、ならびにN、シラン、ジシラン、TSA、およびDSAを含むNの1つまたは複数を含有することができる。プロセスガスはまた、ヘリウム、アルゴン、窒素(N)などのキャリアガスを含むことができる。第2のチャネル513はまた、プロセスガスおよび/もしくはキャリアガス、ならびに/または成長もしくは堆積させた膜から望ましくない成分を除去するために使用される膜硬化ガスを供給することができる。プラズマ流出物は、プロセスガスのイオン化誘導体または中性誘導体を含むことができ、本明細書では、導入されるプロセスガスの原子成分を指して、ラジカル酸素前駆体および/またはラジカル窒素前駆体と呼ぶこともできる。
実施形態では、貫通孔556の数は、約60〜約2000とすることができる。貫通孔556は、様々な形状を有することができるが、円形にするのが最も容易である。開示の実施形態では、貫通孔556の最も小さい直径550は、約0.5mm〜約20mmまたは約1mm〜約6mmとすることができる。また、貫通孔の断面形状の選択には自由裁量の範囲があり、円錐形、円筒形、またはこれらの2つの形状の組合せとすることができる。異なる実施形態では、基板処理領域570内へガスを導入するために使用される小さい孔555の数は、約100〜約5000または約500〜約2000とすることができる。小さい孔555の直径は、約0.1mm〜約2mmとすることができる。
図5Bは、開示の実施形態による処理チャンバで使用するためのシャワーヘッド553の底面図である。シャワーヘッド553は、図5Aに示すシャワーヘッドに相当する。シャワーヘッド553の底部上により大きい内径(ID)を有し、上部により小さいIDを有する貫通孔556を示す。小さい孔555が、シャワーヘッドの表面全体にわたって、貫通孔556の中でも実質上均一に分散され、本明細書に記載の他の実施形態より均一な混合を提供するのを助ける。
貫通孔556を通ってシャワーヘッド553に到達したプラズマ流出物が、小さい孔555を通って到達した中空容積部551からのシリコン含有前駆体と混ざり合うとき、基板処理領域570内でペデスタル(図示せず)によって支持された基板上に例示的な膜が作られる。硬化などの他の処理のためにプラズマを支持するように基板処理領域570を装備することができるが、例示的な膜の成長中にはプラズマは存在しない。
シャワーヘッド553より上のチャンバプラズマ領域520内、またはシャワーヘッド553より下の基板処理領域570内のいずれかで、プラズマを着火することができる。通常は高周波(RF)範囲内のAC電圧が、処理チャンバの導電性の上部部分521とシャワーヘッド553との間に印加され、堆積中にチャンバプラズマ領域520内でプラズマを着火する。膜を硬化させるため、または基板処理領域570と境界をなす内部を洗浄するために、基板処理領域570内の底部のプラズマを点けるとき、上部のプラズマは、低い出力またはゼロの出力のままとなる。基板処理領域570内のプラズマは、シャワーヘッド553とチャンバのペデスタルまたは底部との間にAC電圧を印加することによって着火される。プラズマが存在する間に、基板処理領域570内へ洗浄ガスを導入することができる。
ラジカル窒素前駆体は遠隔プラズマ領域内で作られて基板処理領域内へ進み、そこでシリコン含有前駆体はラジカル窒素前駆体によって励起される。実施形態では、シリコン含有前駆体は、ラジカル窒素前駆体のみによって励起される。実施形態では、ラジカル窒素前駆体がシリコン含有前駆体への主な励起を提供するように、本質的に遠隔プラズマ領域のみにプラズマ出力を印加することができる。
チャンバプラズマ領域を用いる実施形態では、励起されたプラズマ流出物は、基板処理領域のうち、堆積領域から分割された部分内で生成され、そこでこれらの前駆体は混合および反応し、堆積基板(たとえば、半導体ウエハ)上にシリコンおよび窒素層を堆積させる。励起されたプラズマ流出物はまた、励起されていない不活性ガス(例示的な場合、アルゴン)を伴うことがある。本明細書では、基板処理領域について、たとえばシリコン−窒素含有層の成長中に「プラズマがない」と説明することができる。「プラズマがない」とは、その領域がプラズマを欠いていることを必ずしも意味するというわけではない。プラズマ領域内に生じるイオン化種および自由電子は、区画(シャワーヘッド)内の孔(開孔)を通過するが、炭素のないシリコン含有前駆体は、プラズマ領域に印加されるプラズマ出力によって実質上励起されない。チャンバプラズマ領域内のプラズマの境界は画定するのが困難であり、シャワーヘッド内の開孔を通って基板処理領域に侵入することがある。誘導結合されたプラズマの場合、基板処理領域内で直接、わずかな量のイオン化をもたらすことがある。さらに、基板処理領域内で低強度のプラズマが生じることがあるが、形成される膜の所望の特徴をなくすことはない。本明細書では、励起されたプラズマ流出物の生成中にプラズマがチャンバプラズマ領域(またはその目的で、遠隔プラズマ領域)よりはるかに低強度のイオン密度を有する原因はすべて、「プラズマがない」という範囲から逸脱しない。
熱による高密度化処理において、基板は、不活性雰囲気中で加熱することができる。熱はペデスタルによって供給することができ、ペデスタルは、基板温度を上昇させるために、抵抗性加熱要素を含むことができる。プラズマ高密度化処理中、シャワーヘッド553と図5Aに示す構成要素より下のペデスタルとの間に、RF電源540が電力を印加する。プラズマ出力は、プロセス混合ガスを励起して、シャワーヘッド553とペデスタルによって支持された基板との間のほぼ円筒形の領域内でプラズマを形成する。シャワーヘッド553は導電性表面を有し、またはこの表面は絶縁性であり、金属の挿入物を覆うことができる。位置にかかわらず、シャワーヘッド553の金属部分は、誘電体の挿入物を介してCVDチャンバ500の残り部分から電気的に隔離され、それによって、シャワーヘッド553の電圧を、支持ペデスタルおよびリッド521に対して変動させることができる。リッド521と支持ペデスタルも電気的に分離され、したがって、チャンバプラズマ領域520内にプラズマを生じさせることなく、基板処理領域570内にプラズマを生じさせることができる。
基板処理システムは、システムコントローラによって制御される。例示的な実施形態では、システムコントローラは、ハードディスクドライブ、フロッピーディスクドライブ、およびプロセッサを含む。プロセッサは、シングルボードコンピュータ(SBC)、アナログおよびデジタル入出力ボード、インターフェースボード、ならびにステッパモータコントローラボードを含む。CVDシステムの様々な部分は、ボード、カードケージ、およびコネクタの寸法およびタイプを規定するVersa Modular European(VME)標準に準拠する。VME標準はまた、バス構造について、16ビットデータバスおよび24ビットアドレスバスを有するものと規定する。
システムコントローラは、CVD機械の活動のすべてを制御する。システムコントローラは、コンピュータ可読媒体内に記憶されたコンピュータプログラムであるシステム制御ソフトウェアを実行する。この媒体は、ハードディスクドライブであることが好ましいが、媒体はまた、他の種類のメモリとすることもできる。コンピュータプログラムは、特定の処理のタイミング、ガスの混合、チャンバ圧力、チャンバ温度、RF電力レベル、サセプタ位置、および他のパラメータを指示する命令セットを含む。たとえばフロッピーディスクまたは他の別の適当なドライブを含む他の記憶装置上に記憶されている他のコンピュータプログラムを使用して、システムコントローラに命令することもできる。
システムコントローラによって実行されるコンピュータプログラム製品を使用して、基板上に膜スタックを堆積させる処理またはチャンバを洗浄する処理を実施することができる。コンピュータプログラムコードは、任意の従来のコンピュータ可読プログラミング言語、たとえば68000アセンブリ言語、C、C++、Pascal、Fortranなどで書くことができる。従来のテキストエディタを使用して、適したプログラムコードが単一のファイルまたは複数のファイル内へ入力され、コンピュータのメモリシステムなどのコンピュータ可用媒体内で記憶または実施される。入力されたコードテキストが高級言語である場合、コードはコンパイルされ、その結果得られるコンパイラコードは、次いで、事前コンパイル型のMicrosoft Windows(登録商標)のライブラリルーチンのオブジェクトコードとリンクされる。リンクされたコンパイル済みのオブジェクトコードを実行するには、システムユーザはオブジェクトコードを呼び出し、コンピュータシステムはコードをメモリ内にロードする。CPUは次いで、コードを読み取って実行し、プログラム内で識別されたタスクを実行する。
ユーザとコントローラとの間のインターフェースは、フラットパネル式の接触感知型モニタを介して行われる。好ましい実施形態では、2つのモニタが使用され、一方は、操作者のために洗浄室の壁に取り付けられ、他方は、サービス技師のために壁の後ろに取り付けられる。2つのモニタは、同じ情報を同時に表示することができ、その場合、一度に一方のみが入力を受け付ける。特定のスクリーンまたは機能を選択するには、操作者は、接触感知型モニタの指定の領域に接触する。接触した領域ではその強調色が変化し、または新しいメニューもしくはスクリーンが表示され、操作者と接触感知型モニタとの間の通信を確認する。接触感知型モニタの代わりに、または接触感知型モニタに加えて、キーボード、マウス、または他のポインティングもしくは通信デバイスなどの他のデバイスを使用して、ユーザがシステムコントローラと通信できるようにすることもできる。
本明細書では、「基板」とは、その上に層が形成されるかどうかにかかわらず、支持基板とすることができる。支持基板は、絶縁体、または様々なドーピング濃度およびプロファイルの半導体とすることができ、たとえば、集積回路の製造で使用されるタイプの半導体基板とすることができる。本明細書では、「酸化シリコン」および「シリコン−酸素含有層」は、低濃度の窒素、水素、炭素などの他の元素成分を含むことができる。いくつかの実施形態では、酸化シリコンは本質的に、シリコン−酸素からなる。本明細書では、「励起状態」のガスとは、ガス分子の少なくとも一部が振動によって励起、解離、および/またはイオン化された状態であるガスを表す。ガスは、2つ以上のガスの組合せとすることができる。本明細書全体にわたって、トレンチという用語を使用したが、エッチングされた幾何形状が大きな水平のアスペクト比を必ずしも有することを示唆するものではない。表面の上から見ると、トレンチは、円形、楕円形、多角形、方形、または様々な他の形状に見えることがある。「前駆体」という用語は、表面からの材料の除去または堆積のための反応に関与する任意のプロセスガスを指すために使用される。「不活性ガス」という語句は、膜内へ組み込まれたときに化学結合を形成しない任意のガスを指す。例示的な不活性ガスには希ガスが含まれるが、(通常)微量が膜内に閉じ込められたときに化学結合が形成されない限り、他のガスを含むこともできる。本明細書では、共形の層とは、表面上で表面と同じ形状の概ね均一の材料層を指し、すなわち層の表面と覆われている表面は概ね平行である。堆積させた材料は100%共形でない可能性が高く、したがって「概ね」という用語は許容できる公差を考慮に入れていることが、当業者には理解されよう。
本明細書では、湿式エッチング速度(WER)を測定し、湿式エッチング速度比(WERR)を計算することによって、密度を評価した。これらの測定は、フッ化水素酸ベースの溶液中で時限エッチングを実行し、エッチング速度を毎秒ナノメートル単位で計算することによって行った。WERRは通常、同じ溶液中で誘電体サンプルのエッチング速度と熱酸化シリコンのエッチング速度とを比較することによって得られる。一般的な緩衝酸化物エッチング溶液は、水中で40%のNHFと水中で49%のHFの6:1の体積比を含む。この溶液は、熱成長させた酸化シリコンを25℃で、毎秒約2ナノメートルでエッチングする。通常、酸化シリコンを形成する他の方法では、酸化シリコン膜の湿式エッチング速度はより速くなる。通常、湿式エッチング速度がより速いことは、酸化シリコン膜の候補が熱成長させた酸化シリコンより低い密度を有することを示唆する。場合によっては、湿式エッチング速度比を使用して2つの非熱酸化シリコン膜(または同じ膜の異なる部分)を比較し、その文脈で区別する。
いくつかの実施形態について説明したが、本発明の精神から逸脱することなく、様々な修正、代替構造、および均等物を使用できることが、当業者には理解されよう。さらに、本発明を不必要に曖昧にするのを回避するために、複数の周知の処理および要素については説明していない。したがって、上記の説明は、本発明の範囲を限定すると解釈されるべきではない。
値の範囲が提供される場合、その範囲の上限と下限との間に介在するそれぞれの値は、文脈上別途明示しない限り下限の単位の10分の1まで、明確に開示されることが理解される。記載の範囲内の任意の記載の値または介在する値と、その記載の範囲内の任意の他の記載の値または介在する値との間のより小さいそれぞれの範囲が包含される。これらのより小さい範囲の上限および下限は、範囲内で独立して包含または除外することができ、また、より小さい範囲内に限度のいずれかを含む範囲、どちらも含まない範囲、またはどちらも含む範囲はそれぞれ、記載の範囲内の任意の明確に除外された限界に応じて、本発明の範囲内に包含される。記載の範囲が限界の一方または両方を含む場合、これらの含まれる限度のいずれかまたは両方を除外する範囲も含まれる。
本明細書および添付の特許請求の範囲では、単数形の「a」、「an」、および「the」は、文脈上別途明示しない限り、複数の指示対象を含む。したがって、たとえば「プロセス(a process)」への言及は、複数のそのようなプロセスを含み、「前駆体(the precursor)」への言及は、当業者には知られている1つまたは複数の前駆体およびその均等物への言及を含み、以下同様である。
また、本明細書および以下の特許請求の範囲で使用する「含む(comprise)」、「含む(comprising)」、「含む(include)」、「含む(including)」、および「含む(includes)」は、記載の特徴、整数、構成要素、またはステップの存在を指定するものであるが、1つまたは複数の他の特徴、整数、構成要素、ステップ、動作、または群の存在または追加を排除しない。

Claims (19)

  1. 狭いトレンチおよび凹状の開放領域を有するパターン基板上でシリコン−酸素含有層を処理する方法であって、
    前記パターン基板上に窒化物層を形成することと、
    前記狭いトレンチおよび前記凹状の開放領域内で前記窒化物層上にシリコン−酸素含有層を形成することと、
    前記狭いトレンチ内に狭い間隙充填部分を残し、前記凹状の開放領域内に広い間隙充填部分を残して、前記シリコン−酸素含有層を平坦化することと、前記シリコン−酸素含有層を平坦化することは、前記狭いトレンチより上の前記シリコン−酸素含有層の部分を除去すること、ならびに対応する平坦化前の誘電体インターフェースより前記狭いトレンチの近くに配置された平坦化後の誘電体インターフェースを露出させることを含み、
    前記窒化物層の露出された部分を除去することと、
    前記窒化物層の前記露出された部分を除去した後、前記狭い間隙充填部分の密度を増大させるように前記基板を処理することとを含み、前記狭いトレンチへより近く配置された前記平坦化後の誘電体インターフェースが、前記基板が前記平坦化動作前に処理された場合より、前記狭い間隙充填部分がより高い密度となることを可能とする、方法。
  2. 前記シリコン−酸素含有層を形成することが、
    プラズマ前駆体を遠隔プラズマ領域内へ流し込み、プラズマ流出物を形成することと、
    基板処理領域内で、前記プラズマ流出物と、プラズマによって励起されなかったシリコン含有前駆体の流れとを混ぜ合わせることと、
    オゾン含有雰囲気中で前記シリコン−窒素含有層を硬化させて、前記層を前記シリコン−酸素含有層に変換することとを含む、請求項1に記載の方法。
  3. 前記開放領域が、200nmより大きい幅を有する広いトレンチである、請求項1に記載の方法。
  4. 前記狭いトレンチが、100nm未満の幅を有する、請求項1に記載の方法。
  5. 密度を増大させるように前記基板を処理した後、前記広い間隙充填部分のエッチング速度が、前記狭い間隙充填部分のエッチング速度の20%の範囲内である、請求項1に記載の方法。
  6. 密度を増大させるように前記基板を処理する前記動作が、不活性ガスを含む雰囲気中で前記基板をプラズマに暴露することを含む、請求項1に記載の方法。
  7. 前記雰囲気が酸素をさらに含む、請求項6に記載の方法。
  8. 前記雰囲気が水素をさらに含む、請求項7に記載の方法。
  9. 密度を増大させるように前記基板を処理する前記動作が、400℃より高温で前記基板をアニールして前記狭い間隙充填部分の密度を増大させることを含む、請求項1に記載の方法。
  10. 前記シリコン−酸素含有層を平坦化する前記動作が、前記基板を化学機械研磨することを含む、請求項1に記載の方法。
  11. 前記シリコン−酸素含有層を平坦化する前記動作が、前記基板上で平坦化エッチングを実行することを含む、請求項1に記載の方法。
  12. 密度を増大させるように前記基板を処理する前記動作が、前記広い間隙充填部分の密度も増大させる、請求項1に記載の方法。
  13. 密度を増大させるように前記基板を処理する前記動作が、前記基板をプラズマに連続して暴露し、次いで前記基板をアニールすることを含む、請求項1に記載の方法。
  14. 密度を増大させるように前記基板を処理する前記動作が、前記基板を連続してアニールし、次いで前記基板をプラズマに暴露することを含む、請求項1に記載の方法。
  15. 前記シリコン−酸素含有層を平坦化する前に、500℃より大きい基板温度の酸素含有雰囲気中で前記シリコン−酸素含有層をアニールすることをさらに含む、請求項1に記載の方法。
  16. 前記シリコン−酸素含有層を処理する前記動作後、前記シリコン−酸素含有層が本質的にシリコン−酸素からなる、請求項1に記載の方法。
  17. 前記シリコン−酸素含有層が、スピンオンガラス(SOG)、プラズマ促進化学気相堆積(PECVD)酸化シリコン、流動性の高い化学気相堆積(FCVD)酸化シリコン、準常圧化学気相堆積(SACVD)酸化シリコン、TEOS−オゾン酸化シリコン、TEOS−オゾン−HO酸化シリコン、非ドープケイ酸塩ガラス(USG)、およびホウ素−リン−ケイ酸塩ガラス(BPSG)の少なくとも1つを含む、請求項1に記載の方法。
  18. 前記窒化物層が窒化シリコン層である、請求項1に記載の方法。
  19. 前記窒化物層の前記露出された部分を除去することが、前記露出された部分を高温のリン酸に暴露することを含む、請求項1に記載の方法。
JP2013557871A 2011-03-08 2012-03-08 平坦化後の高密度化 Pending JP2014509081A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/043,131 2011-03-08
US13/043,131 US8466067B2 (en) 2009-10-05 2011-03-08 Post-planarization densification
PCT/US2012/028310 WO2012122392A2 (en) 2011-03-08 2012-03-08 Post-planarization densification

Publications (1)

Publication Number Publication Date
JP2014509081A true JP2014509081A (ja) 2014-04-10

Family

ID=46798807

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013557871A Pending JP2014509081A (ja) 2011-03-08 2012-03-08 平坦化後の高密度化

Country Status (5)

Country Link
US (1) US8466067B2 (ja)
JP (1) JP2014509081A (ja)
KR (1) KR20140010434A (ja)
CN (1) CN103415914A (ja)
WO (1) WO2012122392A2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016096331A (ja) * 2014-10-29 2016-05-26 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated 流動性膜の硬化浸透深度の改善及び応力調整
JP2020536396A (ja) * 2017-10-13 2020-12-10 サムスン エスディアイ カンパニー, リミテッドSamsung Sdi Co., Ltd. シリカ膜形成用組成物、シリカ膜の製造方法およびシリカ膜
JPWO2021010004A1 (ja) * 2019-07-18 2021-01-21

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090120584A1 (en) * 2007-11-08 2009-05-14 Applied Materials, Inc. Counter-balanced substrate support
GB2462589B (en) * 2008-08-04 2013-02-20 Sony Comp Entertainment Europe Apparatus and method of viewing electronic documents
US8980382B2 (en) * 2009-12-02 2015-03-17 Applied Materials, Inc. Oxygen-doping for non-carbon radical-component CVD films
US8329587B2 (en) * 2009-10-05 2012-12-11 Applied Materials, Inc. Post-planarization densification
US9285168B2 (en) 2010-10-05 2016-03-15 Applied Materials, Inc. Module for ozone cure and post-cure moisture treatment
US8664127B2 (en) 2010-10-15 2014-03-04 Applied Materials, Inc. Two silicon-containing precursors for gapfill enhancing dielectric liner
US20120180954A1 (en) 2011-01-18 2012-07-19 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US8716154B2 (en) 2011-03-04 2014-05-06 Applied Materials, Inc. Reduced pattern loading using silicon oxide multi-layers
US9404178B2 (en) 2011-07-15 2016-08-02 Applied Materials, Inc. Surface treatment and deposition for reduced outgassing
KR101725446B1 (ko) * 2011-08-24 2017-04-12 삼성전자주식회사 반도체 장치 및 그 제조 방법
US8889566B2 (en) 2012-09-11 2014-11-18 Applied Materials, Inc. Low cost flowable dielectric films
US9018108B2 (en) * 2013-01-25 2015-04-28 Applied Materials, Inc. Low shrinkage dielectric films
US20150111373A1 (en) * 2013-10-18 2015-04-23 GlobalFoundries, Inc. Reducing gate height variation in rmg process
US9130014B2 (en) 2013-11-21 2015-09-08 United Microelectronics Corp. Method for fabricating shallow trench isolation structure
US9412581B2 (en) 2014-07-16 2016-08-09 Applied Materials, Inc. Low-K dielectric gapfill by flowable deposition
US9711351B2 (en) * 2014-09-11 2017-07-18 Asm Ip Holding B.V. Process for densifying nitride film
US9355922B2 (en) 2014-10-14 2016-05-31 Applied Materials, Inc. Systems and methods for internal surface conditioning in plasma processing equipment
US9966240B2 (en) 2014-10-14 2018-05-08 Applied Materials, Inc. Systems and methods for internal surface conditioning assessment in plasma processing equipment
US10373838B2 (en) * 2015-12-08 2019-08-06 Elemental Scientific, Inc. Automatic sampling of hot phosphoric acid for the determination of chemical element concentrations and control of semiconductor processes
US9847245B1 (en) 2016-06-16 2017-12-19 Samsung Electronics Co., Ltd. Filling processes
KR20190011817A (ko) * 2016-06-25 2019-02-07 어플라이드 머티어리얼스, 인코포레이티드 갭충전 애플리케이션들을 위한 유동가능 비정질 실리콘 막들
WO2018031926A1 (en) * 2016-08-11 2018-02-15 Tokyo Electron Limited Method for etch-based planarization of a substrate
US9905430B1 (en) 2016-08-24 2018-02-27 United Microelectronics Corp. Method for forming semiconductor structure
US11011384B2 (en) 2017-04-07 2021-05-18 Applied Materials, Inc. Gapfill using reactive anneal
JP6950737B2 (ja) * 2017-04-17 2021-10-13 東京エレクトロン株式会社 絶縁膜の成膜方法、絶縁膜の成膜装置及び基板処理システム
KR20230130177A (ko) * 2017-05-13 2023-09-11 어플라이드 머티어리얼스, 인코포레이티드 고품질 갭 충전 솔루션들을 위한 순환식 유동성 증착 및 고-밀도 플라즈마 처리 프로세스들
US10361112B2 (en) * 2017-06-29 2019-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. High aspect ratio gap fill
US10955606B2 (en) * 2018-05-30 2021-03-23 Applied Materials, Inc. Method of imprinting tilt angle light gratings
US11120997B2 (en) * 2018-08-31 2021-09-14 Taiwan Semiconductor Manufacturing Co., Ltd. Surface treatment for etch tuning
CN112593212B (zh) * 2019-10-02 2023-12-22 Asm Ip私人控股有限公司 通过循环等离子体增强沉积工艺形成拓扑选择性氧化硅膜的方法
CN114758981B (zh) * 2021-01-08 2023-07-04 和舰芯片制造(苏州)股份有限公司 一种使用二氧化硅填充深沟槽后的平坦化方法及晶圆

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5981354A (en) * 1997-03-12 1999-11-09 Advanced Micro Devices, Inc. Semiconductor fabrication employing a flowable oxide to enhance planarization in a shallow trench isolation process
US5926722A (en) * 1997-04-07 1999-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Planarization of shallow trench isolation by differential etchback and chemical mechanical polishing
KR100712984B1 (ko) 2001-07-30 2007-05-02 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
US7205248B2 (en) * 2003-02-04 2007-04-17 Micron Technology, Inc. Method of eliminating residual carbon from flowable oxide fill
US6869860B2 (en) * 2003-06-03 2005-03-22 International Business Machines Corporation Filling high aspect ratio isolation structures with polysilazane based material
JP2005166700A (ja) * 2003-11-28 2005-06-23 Toshiba Corp 半導体装置及びその製造方法
US7098116B2 (en) * 2004-01-08 2006-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Shallow trench isolation method for reducing oxide thickness variations at different pattern densities
US7582555B1 (en) * 2005-12-29 2009-09-01 Novellus Systems, Inc. CVD flowable gap fill
US7524735B1 (en) * 2004-03-25 2009-04-28 Novellus Systems, Inc Flowable film dielectric gap fill process
US7074690B1 (en) * 2004-03-25 2006-07-11 Novellus Systems, Inc. Selective gap-fill process
US7238586B2 (en) * 2005-07-21 2007-07-03 United Microelectronics Corp. Seamless trench fill method utilizing sub-atmospheric pressure chemical vapor deposition technique
JP2007221058A (ja) * 2006-02-20 2007-08-30 Toshiba Corp 半導体装置の製造方法
US7888273B1 (en) * 2006-11-01 2011-02-15 Novellus Systems, Inc. Density gradient-free gap fill
KR20080060348A (ko) 2006-12-27 2008-07-02 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
KR20080114025A (ko) 2007-06-26 2008-12-31 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
KR101404669B1 (ko) * 2007-09-27 2014-06-09 삼성전자주식회사 비휘발성 메모리 장치 및 그 형성 방법
US8329587B2 (en) * 2009-10-05 2012-12-11 Applied Materials, Inc. Post-planarization densification

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016096331A (ja) * 2014-10-29 2016-05-26 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated 流動性膜の硬化浸透深度の改善及び応力調整
JP2020536396A (ja) * 2017-10-13 2020-12-10 サムスン エスディアイ カンパニー, リミテッドSamsung Sdi Co., Ltd. シリカ膜形成用組成物、シリカ膜の製造方法およびシリカ膜
JP7069303B2 (ja) 2017-10-13 2022-05-17 サムスン エスディアイ カンパニー,リミテッド シリカ膜形成用組成物、シリカ膜の製造方法およびシリカ膜
US11518909B2 (en) 2017-10-13 2022-12-06 Samsung Sdi Co., Ltd. Composition for forming silica layer, manufacturing method for silica layer, and silica layer
JPWO2021010004A1 (ja) * 2019-07-18 2021-01-21
WO2021010004A1 (ja) * 2019-07-18 2021-01-21 東京エレクトロン株式会社 絶縁膜の形成方法
JP7183423B2 (ja) 2019-07-18 2022-12-05 東京エレクトロン株式会社 絶縁膜の形成方法

Also Published As

Publication number Publication date
US20110212620A1 (en) 2011-09-01
WO2012122392A3 (en) 2012-12-20
WO2012122392A2 (en) 2012-09-13
KR20140010434A (ko) 2014-01-24
US8466067B2 (en) 2013-06-18
CN103415914A (zh) 2013-11-27

Similar Documents

Publication Publication Date Title
JP2014509081A (ja) 平坦化後の高密度化
US8329587B2 (en) Post-planarization densification
KR101445344B1 (ko) 저온 실리콘 산화물 변환
US8889566B2 (en) Low cost flowable dielectric films
US8741788B2 (en) Formation of silicon oxide using non-carbon flowable CVD processes
US8563445B2 (en) Conformal layers by radical-component CVD
US8980382B2 (en) Oxygen-doping for non-carbon radical-component CVD films
US8466073B2 (en) Capping layer for reduced outgassing
KR102011079B1 (ko) 감소된 아웃개싱을 위한 표면 처리 및 증착
KR101837648B1 (ko) 라디칼-컴포넌트 cvd를 위한 인­시츄 오존 경화
KR20130135301A (ko) 라디칼 증기 화학 기상 증착
US20120238108A1 (en) Two-stage ozone cure for dielectric films
JP2015521375A (ja) 流動性膜のための改善された緻密化
JP2013511150A (ja) 無炭素流動性化学気相堆積膜の硬化
KR20140009170A (ko) 실리콘­질화물­수소화물 필름들의 아민 큐어링
KR20120102155A (ko) 산화물 라이너를 이용하는 유동성 유전체
JP2013533639A (ja) 流動性cvdによる間隙充填用の酸化物を多く含むライナ層