JP2014240340A - Substrate, method of producing substrate, and electronic apparatus - Google Patents
Substrate, method of producing substrate, and electronic apparatus Download PDFInfo
- Publication number
- JP2014240340A JP2014240340A JP2013124109A JP2013124109A JP2014240340A JP 2014240340 A JP2014240340 A JP 2014240340A JP 2013124109 A JP2013124109 A JP 2013124109A JP 2013124109 A JP2013124109 A JP 2013124109A JP 2014240340 A JP2014240340 A JP 2014240340A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- substrate
- sic
- silicon carbide
- graphene
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
Description
本発明は、基板、基板の製造方法、及び電子装置に関し、例えばグラフェン層を有する基板、基板の製造方法、及び電子装置に関する。 The present invention relates to a substrate, a method for manufacturing the substrate, and an electronic device, for example, a substrate having a graphene layer, a method for manufacturing the substrate, and an electronic device.
近年、炭素原子が形成する六角形の骨格をシート状に延ばしたナノカーボン材料であるグラフェンの研究が様々な分野でなされている。例えば、グラフェンは、キャリア移動度が高いという特長を有することから、グラフェンをチャネルに利用したトランジスタの研究がなされている。 In recent years, research on graphene, which is a nanocarbon material obtained by extending a hexagonal skeleton formed by carbon atoms into a sheet shape, has been made in various fields. For example, since graphene has a feature of high carrier mobility, a transistor using graphene as a channel has been studied.
グラフェンの製造方法は、様々な方法が提案されている。例えば、炭化シリコン基板を用い、炭化シリコン基板上にグラフェン層を形成する方法が提案されている。しかしながら、この方法では、炭化シリコン基板が高価であり、基板の大口径化が難しいとの課題がある。そこで、安価で大口径化が容易であるシリコン基板上に炭化シリコン層を形成し、この炭化シリコン層上にグラフェン層を形成する方法が提案されている。 Various methods for producing graphene have been proposed. For example, a method of forming a graphene layer on a silicon carbide substrate using a silicon carbide substrate has been proposed. However, this method has a problem that the silicon carbide substrate is expensive and it is difficult to increase the diameter of the substrate. Therefore, a method has been proposed in which a silicon carbide layer is formed on a silicon substrate that is inexpensive and easy to increase in diameter, and a graphene layer is formed on the silicon carbide layer.
例えば、シリコン基板上に窒化アルミニウム層と炭化シリコン層とを順に形成し、炭化シリコン層上にグラフェン層を形成する方法が提案されている(例えば、非特許文献1参照)。また、シリコン基板上に窒化アルミニウム層と炭化シリコン層とを形成した構造についての研究もなされている(例えば、非特許文献2参照)。 For example, a method has been proposed in which an aluminum nitride layer and a silicon carbide layer are sequentially formed on a silicon substrate, and a graphene layer is formed on the silicon carbide layer (see, for example, Non-Patent Document 1). Research has also been conducted on a structure in which an aluminum nitride layer and a silicon carbide layer are formed on a silicon substrate (see, for example, Non-Patent Document 2).
しかしながら、シリコン基板上に形成した炭化シリコン層を利用してグラフェン層を形成するこれまでの方法では、グラフェン層の膜質の点で改善の余地が残されていた。 However, the conventional methods of forming a graphene layer using a silicon carbide layer formed on a silicon substrate have left room for improvement in terms of the film quality of the graphene layer.
本発明は、上記課題に鑑みなされたものであり、膜質の良好なグラフェン層を有する基板、基板の製造方法、及び電子装置を提供することを目的とする。 The present invention has been made in view of the above problems, and an object thereof is to provide a substrate having a graphene layer with good film quality, a method for manufacturing the substrate, and an electronic device.
本発明は、シリコン基板上に、炭化シリコン層を形成する工程と、前記炭化シリコン層の上面のRMS粗さが12nm以下となるように、前記炭化シリコン層の上面を平坦化する工程と、前記平坦化の工程を行った後、前記炭化シリコン層の上面にグラフェン層を形成する工程と、を備えることを特徴とする基板の製造方法である。本発明によれば、膜質の良好なグラフェン層を得ることができる。 The present invention includes a step of forming a silicon carbide layer on a silicon substrate, a step of planarizing an upper surface of the silicon carbide layer so that an RMS roughness of the upper surface of the silicon carbide layer is 12 nm or less, And a step of forming a graphene layer on an upper surface of the silicon carbide layer after performing a planarization step. According to the present invention, a graphene layer with good film quality can be obtained.
上記構成において、前記RMS粗さは、前記炭化シリコン層の上面の5μm×5μmの範囲において規定される構成とすることができる。 The said structure WHEREIN: The said RMS roughness can be set as the structure prescribed | regulated in the range of 5 micrometers x 5 micrometers of the upper surface of the said silicon carbide layer.
上記構成において、CMP処理によって、前記炭化シリコン層の上面を平坦化する構成とすることができる。 In the above structure, the top surface of the silicon carbide layer can be planarized by CMP treatment.
上記構成において、前記炭化シリコン層の上面に対して熱処理を施すことによって、前記グラフェン層を形成する構成とすることができる。 In the above structure, the graphene layer can be formed by performing heat treatment on the upper surface of the silicon carbide layer.
上記構成において、前記シリコン基板の上面に、窒化物半導体層を形成する工程を備え、前記炭化シリコン層を、前記窒化物半導体層の上面に形成する構成とすることができる。 In the above configuration, a step of forming a nitride semiconductor layer on the upper surface of the silicon substrate may be provided, and the silicon carbide layer may be formed on the upper surface of the nitride semiconductor layer.
上記構成において、前記窒化物半導体層は、窒化アルミニウム層である構成とすることができる。 In the above configuration, the nitride semiconductor layer may be an aluminum nitride layer.
本発明は、シリコン基板上に設けられた炭化シリコン層と、前記炭化シリコン層の上面に設けられたグラフェン層と、を備え、前記グラフェン層に対するラマン分光法におけるGバンドに対するDバンドの強度比(D/G)の値が1.0以下であることを特徴とする基板である。本発明によれば、膜質の良好なグラフェン層を得ることができる。 The present invention comprises a silicon carbide layer provided on a silicon substrate and a graphene layer provided on the upper surface of the silicon carbide layer, and an intensity ratio of D band to G band in Raman spectroscopy for the graphene layer ( D / G) is a substrate having a value of 1.0 or less. According to the present invention, a graphene layer with good film quality can be obtained.
上記構成において、前記シリコン基板の上面に窒化物半導体層が設けられ、前記炭化シリコン層は、前記窒化物半導体層の上面に設けられている構成とすることができる。 In the above structure, a nitride semiconductor layer may be provided on the upper surface of the silicon substrate, and the silicon carbide layer may be provided on the upper surface of the nitride semiconductor layer.
上記構成において、前記窒化物半導体層は、窒化アルミニウム層である構成とすることができる。 In the above configuration, the nitride semiconductor layer may be an aluminum nitride layer.
本発明は、上記のいずれかに記載の基板を備えることを特徴とする電子装置である。 The present invention is an electronic device comprising any one of the substrates described above.
上記構成において、前記グラフェン層上に設けられたゲート電極と、前記ゲート電極を挟んで設けられたソース電極およびドレイン電極と、を備え、前記ゲート電極下の前記グラフェン層にチャネルが形成される構成とすることができる。 In the above structure, a structure including a gate electrode provided on the graphene layer and a source electrode and a drain electrode provided with the gate electrode interposed therebetween, and a channel is formed in the graphene layer under the gate electrode It can be.
本発明によれば、膜質の良好なグラフェン層を得ることができる。 According to the present invention, a graphene layer with good film quality can be obtained.
以下、本発明を実施するための形態を説明する。 Hereinafter, modes for carrying out the present invention will be described.
図1は、実施例1に係る基板を示す断面図である。図1のように、実施例1の基板100は、シリコン(Si)基板10上に、窒化物半導体層12、炭化シリコン(SiC)層14、及びグラフェン層16がこの順に積層された構造をしている。Si基板10の上面は、(111)面である。窒化物半導体層12は、Si基板10の上面への結晶成長によって、Si基板10の上面に接して設けられている。窒化物半導体層12は、例えば六方晶の結晶構造を有する窒化物半導体層であり、(0001)面(c面)を結晶成長面としている。つまり、窒化物半導体層12の(0001)面は、Si基板10の上面である(111)面上に存在する。窒化物半導体層12は、例えば六方晶の結晶構造を有する窒化アルミニウム(4H−AlN)層である場合が好ましい。
FIG. 1 is a cross-sectional view illustrating the substrate according to the first embodiment. As shown in FIG. 1, the
SiC層14は、窒化物半導体層12の上面への結晶成長によって、窒化物半導体層12の上面に接して設けられている。SiC層14は、例えば立方晶炭化シリコン(3C−SiC)層であり、(111)面を結晶成長面としている。つまり、SiC層14の(111)面は、窒化物半導体層12の上面である(0001)面上に存在する。
The
グラフェン層16は、SiC層14の上面に接して設けられている。グラフェン層16は、炭素原子の六員環が連なった構造をしていて、このような構造のシートが1層又は数層に積層されて設けられている。グラフェン層16は、ラマン分光法におけるGバンドに対するDバンドの強度比(D/G)、即ち1590cm−1付近のピーク強度Gに対する1350cm−1付近のピーク強度Dの比の値が1.0以下となっている。この点の詳細ついては後述する。
The
ここで、窒化物半導体層12がAlN層である場合での、窒化物半導体層12の好ましい膜厚を調べた実験について説明する。実験には、Si基板の上面である(111)面に、有機金属気相成長(MOVPE:Metal-Organic Vapor Phase Epitaxy)法を用いて、六方晶の結晶構造を有するAlN層を以下の条件で結晶成長させた複数の基板を用いた。なお、Si基板の大きさは、4インチである。
原料ガス:トリメチルアルミニウム(TMA)、アンモニア(NH3)
成長温度:1100℃
成長圧力:100Torr(133hPa)
膜厚 :140nm〜300nm
Here, an experiment in which a preferable film thickness of the
Source gas: trimethylaluminum (TMA), ammonia (NH 3 )
Growth temperature: 1100 ° C
Growth pressure: 100 Torr (133 hPa)
Film thickness: 140 nm to 300 nm
上記方法で作製した複数の基板に対して、AlN層の(0002)面でのX線解析におけるロッキングカーブの半値幅を測定した。図2は、AlN層の膜厚と半値幅との関係を示す図である。図2の横軸はAlN層の膜厚であり、縦軸はAlN層の(0002)面でのX線解析におけるロッキングカーブの半値幅である。図2のように、AlN層が厚くなるに従い、半値幅は小さくなっていくことが分かる。つまり、AlN層が厚くなると、AlN層の結晶性が良好になることが分かる。これは、AlN層が薄い場合では、AlN層に生じる欠陥が多いが、厚くなると、このような欠陥が減少するためであると考えられる。しかしながら、AlN層が厚くなりすぎると、AlN層にクラックが発生し易くなってしまう。 The full width at half maximum of the rocking curve in the X-ray analysis on the (0002) plane of the AlN layer was measured for the plurality of substrates manufactured by the above method. FIG. 2 is a diagram illustrating the relationship between the film thickness of the AlN layer and the full width at half maximum. The horizontal axis in FIG. 2 is the film thickness of the AlN layer, and the vertical axis is the half width of the rocking curve in the X-ray analysis on the (0002) plane of the AlN layer. As shown in FIG. 2, it can be seen that the full width at half maximum decreases as the thickness of the AlN layer increases. That is, it can be seen that as the AlN layer becomes thicker, the crystallinity of the AlN layer becomes better. This is presumably because when the AlN layer is thin, many defects are generated in the AlN layer, but when the AlN layer is thick, such defects are reduced. However, if the AlN layer becomes too thick, cracks are likely to occur in the AlN layer.
このことから、AlN層の欠陥による結晶性の劣化を考慮すると、AlN層の膜厚は、100nm以上が好ましく、150nm以上がより好ましく、200nm以上がさらに好ましい。AlN層に生じるクラックを考慮すると、AlN層の膜厚は、700nm以下が好ましく、500nm以下がより好ましく、300nm以下がさらに好ましい。したがって、窒化物半導体層12がAlN層である場合、窒化物半導体層12の膜厚は、100nm以上且つ700nm以下が好ましく、150nm以上且つ500nm以下がより好ましく、200nm以上且つ300nm以下がさらに好ましい。
From this, considering the deterioration of crystallinity due to defects in the AlN layer, the thickness of the AlN layer is preferably 100 nm or more, more preferably 150 nm or more, and further preferably 200 nm or more. Considering cracks generated in the AlN layer, the thickness of the AlN layer is preferably 700 nm or less, more preferably 500 nm or less, and further preferably 300 nm or less. Therefore, when the
次に、Si基板10とSiC層14との間に窒化物半導体層12を設けることで、SiC層14に与える影響を調べた実験について説明する。実験に用いた基板(以下、実験基板1と称す)は、次の製造方法によって作製した。まず、Si基板の上面である(111)面に、MOVPE法を用いて、六方晶の結晶構造を有するAlN層を以下の条件で結晶成長させた。AlN層は、(0001)面を結晶成長面として、Si基板の上面である(111)面に形成される。なお、Si基板の大きさは、4インチである。
原料ガス:TMA、NH3
成長温度:1100℃
成長圧力:100Torr(133hPa)
膜厚 :250nm
Next, an experiment for examining the influence on the
Source gas: TMA, NH 3
Growth temperature: 1100 ° C
Growth pressure: 100 Torr (133 hPa)
Film thickness: 250nm
AlN層の上面に、ガスソース分子線エピタキシー(GSMBE:Gas-Source Molecular Beam Epitaxy)法を用いて、SiC層を以下の条件で結晶成長させた。ここで、Si基板の融点は低いことから、SiC層を高温で成長させることが難しい。したがって、SiC層を低めの温度で成長させることになるが、この場合、SiC層は立方晶の結晶構造を取り易くなる。SiC層は、(111)面を結晶成長面として、AlN層の上面である(0001)面に形成される。
原料ガス:モノメチルシラン(MMS:CH3SiH3)
成長温度:800℃〜1050℃
成長圧力:2.5×10−2Pa、4.0×10−2Pa
膜厚 :100nm
The SiC layer was crystal-grown on the upper surface of the AlN layer under the following conditions by using a gas source molecular beam epitaxy (GSMBE) method. Here, since the melting point of the Si substrate is low, it is difficult to grow the SiC layer at a high temperature. Therefore, the SiC layer is grown at a lower temperature. In this case, the SiC layer easily takes a cubic crystal structure. The SiC layer is formed on the (0001) plane that is the upper surface of the AlN layer with the (111) plane as the crystal growth plane.
Source gas: Monomethylsilane (MMS: CH 3 SiH 3 )
Growth temperature: 800 ° C to 1050 ° C
Growth pressure: 2.5 × 10 −2 Pa, 4.0 × 10 −2 Pa
Film thickness: 100 nm
上記方法で作製した複数の実験基板1に対して、SiC層の(111)面でのX線解析におけるロッキングカーブの半値幅を測定した。また、比較のために、次の製造方法で作製した実験基板2に対しても、SiC層の(111)面でのX線解析におけるロッキングカーブの半値幅を測定した。実験基板2は、Si基板の上面である(111)面に、AlN層を介さずに、GSMBE法を用いて、SiC層を以下の条件で結晶成長させた。SiC層は、(111)面を結晶成長面として、Si基板の上面である(111)面に形成される。
原料ガス MMS
成長温度 800℃〜1050℃
成長圧力 2.5×10−2Pa
膜厚 100nm
The full width at half maximum of the rocking curve in the X-ray analysis on the (111) plane of the SiC layer was measured for the plurality of
Source gas MMS
Growth pressure 2.5 × 10 −2 Pa
Film thickness 100nm
図3は、SiC層の成長温度と半値幅との関係を示す図である。図3の横軸はSiC層の成長温度であり、縦軸はSiC層の(111)面でのX線解析におけるロッキングカーブの半値幅である。図3中の丸印はSiC層の成長圧力を4.0×10−2Paとした実験基板1の測定結果であり、三角印はSiC層の成長圧力を2.5×10−2Paとした実験基板1の測定結果であり、四角印は実験基板2の測定結果である。図3のように、成長圧力が2.5×10−2Pa及び4.0×10−2Paのいずれの場合の実験基板1も、実験基板2と比べて、半値幅が小さく、SiC層の結晶性が良好である結果が得られた。これは、以下の理由によるものと考えられる。
FIG. 3 is a diagram showing the relationship between the growth temperature of the SiC layer and the full width at half maximum. The horizontal axis in FIG. 3 is the growth temperature of the SiC layer, and the vertical axis is the half width of the rocking curve in the X-ray analysis on the (111) plane of the SiC layer. The circles in FIG. 3 are the measurement results of the
表1は、Si、4H−AlN、3C−SiCの格子定数、熱膨張係数、及びエネルギーバンドギャップを示す表である。なお、参考として、GaN、サファイア、4H−SiC、6H−SiCの格子定数、熱膨張係数、及びバンドギャップエネルギーについても示している。
表1のように、Siの格子定数は5.43Åで、3C−SiCの格子定数は4.36Åである。このため、実験基板2のように、Si基板の上面である(111)面に、立方晶の結晶構造を有するSiC層の(111)面を直接形成した場合、Si基板とSiC層との間には、約20%程度の格子歪みが生じてしまう。一方、実験基板1では、Si基板の上面である(111)面に、六方晶の結晶構造を有するAlN層の(0001)面を介して、立方晶の結晶構造を有するSiC層14の(111)面を形成している。この場合、AlN層とSiC層との間の格子歪みは約1%程度と小さくなる。このようなことから、実験基板1では、実験基板2と比べて、SiC層に加わる格子歪みを低減させることができ、その結果、SiC層の結晶性が良好になったものと考えられる。
As shown in Table 1, the lattice constant of Si is 5.43Å, and the lattice constant of 3C-SiC is 4.36Å. For this reason, when the (111) plane of the SiC layer having a cubic crystal structure is directly formed on the (111) plane, which is the upper surface of the Si substrate, as in the
また、表1から、AlN層の代わりにGaN層を用いた場合でも、SiC層に加わる格子歪みを抑えることができ、SiC層の結晶性を良好にできることが分かる。さらに、AlN層又はGaN層をSi基板とSiC層との間に形成することで、Si基板とSiC層との間の熱膨張係数の差を緩和させることができる。これらのことから、Si基板とSiC層との間に窒化物半導体層を形成することで、SiC層の結晶性を良好にできることが分かる。 Table 1 also shows that even when a GaN layer is used instead of the AlN layer, lattice strain applied to the SiC layer can be suppressed and the crystallinity of the SiC layer can be improved. Furthermore, by forming the AlN layer or the GaN layer between the Si substrate and the SiC layer, the difference in thermal expansion coefficient between the Si substrate and the SiC layer can be reduced. From these, it can be seen that the crystallinity of the SiC layer can be improved by forming the nitride semiconductor layer between the Si substrate and the SiC layer.
上述の実験基板1と実験基板2とにおけるSiC層の成長速度について説明する。図4は、SiC層の成長温度と成長速度との関係を示す図である。図4の横軸の上側はSiC層の成長温度であり、横軸の下側は成長温度で1000を割った値である。図4の縦軸はSiC層の成長速度である。図4中の丸印はSiC層の成長圧力を4.0×10−2Paとした実験基板1の測定結果であり、三角印はSiC層の成長圧力を2.5×10−2Paとした実験基板1の測定結果であり、四角印は実験基板2の測定結果である。図4のように、実験基板2では、SiC層の成長温度が900℃を超えた高温になると、成長速度の低下が生じている。一方、実験基板1では、成長圧力が2.5×10−2Pa及び4.0×10−2Paのいずれの場合でも、SiC層の成長温度が900℃以上の高温になっても、成長速度の低下は抑えられていることが分かる。
The growth rate of the SiC layer on the
上述の実験結果を踏まえ、窒化物半導体層12がAlN層である場合での、図1に示した実施例1に係る基板100の製造方法について説明する。まず、上面が(111)面であるSi基板10を準備する。Si基板10の上面に、MOVPE法を用いて、以下に示す条件によって、六方晶の結晶構造を有するAlN層からなる窒化物半導体層12を結晶成長させる。窒化物半導体層12は、(0001)面を結晶成長面として、Si基板の上面である(111)面に形成される。
原料ガス:TMA、NH3
成長温度:1100℃
成長圧力:100Torr(133hPa)
膜厚 :100nm〜700nm
Based on the above experimental results, a method of manufacturing the
Source gas: TMA, NH 3
Growth temperature: 1100 ° C
Growth pressure: 100 Torr (133 hPa)
Film thickness: 100 nm to 700 nm
窒化物半導体層12の上面に、GSMBE法を用いて、以下に示す条件によって、SiC層14を結晶成長させる。上述したように、SiC層14は、立方晶の結晶構造を取り易く、(111)面を結晶成長面として、窒化物半導体層12の上面である(0001)面に形成される。
原料ガス:MMS
成長温度:800℃〜1050℃
成長圧力:2.5×10−2Pa〜4.0×10−2Pa
膜厚 :50nm〜500nm
The
Source gas: MMS
Growth temperature: 800 ° C to 1050 ° C
Growth pressure: 2.5 × 10 -2 Pa~4.0 × 10 -2 Pa
Film thickness: 50 nm to 500 nm
SiC層14の上面に対して、SiC層14の上面のRMS粗さ(二乗平均平方根粗さ)が12nm以下となるように、平坦化処理を行う。例えば、SiC層14の上面の5μm×5μmの範囲におけるRMS粗さが12nm以下となるように、平坦化処理を行う。なお、RMS粗さとは、粗さ曲面において、その平均面の方向に基準面積だけ抜き取り、この抜き取り部分の平均面から測定曲面までの偏差の二乗を平均した値の平方根をいい、JIS B 0601−2001に規定するRqに相当する。平坦化処理は、例えば化学機械研磨(CMP:Chemical Mechanical Polishing)処理で行うことができるが、その他の方法を用いてもよい。CMP処理で行う場合、SiCをエッチングするような材料をスラリーに用いることができる。
A planarization process is performed on the upper surface of the
SiC層14の上面への平坦化処理を行った後、SiC層14の上面に対して、高真空中で、例えば約1200℃〜1300℃の温度の熱処理を行う。これにより、SiC層14の上面において、Siが昇華してCだけが残存し、残存したCが六員環に連なった構造となるグラフェン化が生じて、グラフェン層16が形成される。このような製造工程を含んで、実施例1の基板100が形成される。
After performing the planarization process on the upper surface of the
ここで、SiC層14の上面に対して平坦化処理を行うことの効果を調べた実験について説明する。実験に用いた基板100は、次の製造方法によって作製した。まず、Si基板10の上面である(111)面に、MOVPE法を用いて、以下に示す条件で、六方晶の結晶構造を有するAlN層からなる窒化物半導体層12を結晶成長させた。
原料ガス:TMA、NH3
成長温度:1100℃
成長圧力:100Torr(133hPa)
膜厚 :150nm
Here, an experiment for examining the effect of performing the planarization process on the upper surface of the
Source gas: TMA, NH 3
Growth temperature: 1100 ° C
Growth pressure: 100 Torr (133 hPa)
Film thickness: 150nm
窒化物半導体層12の上面に、GSMBE法を用いて、以下に示す条件で、立方晶の結晶構造を有するSiC層14を結晶成長させた。
原料ガス:MMS
成長温度:1050℃
成長圧力:2.5×10−2Pa
膜厚 :100nm
The
Source gas: MMS
Growth temperature: 1050 ° C
Growth pressure: 2.5 × 10 −2 Pa
Film thickness: 100 nm
ここで、SiC層14を形成した直後の、SiC層14の上面を原子間力顕微鏡(AFM:Atomic Force Microscope)によって観察した。図5は、SiC層14を形成した直後の、SiC層14の表面状態を示す図である。図5のように、SiC層14を形成した直後では、SiC層14の上面のラフネスが悪く、SiC層14の上面の5μm×5μmの範囲におけるRMS粗さは14nmであった。
Here, the upper surface of the
次に、SiC層14の上面に対してCMP処理を施すことで平坦化処理を行った。CMP処理による平坦化処理は、10nm〜50nmの大きさのアルカリ性のコロイダルシリカ(colloidal silicate alkaline slurry)を用い、研磨パッドへの押付け圧力を2kgとして行った。この場合の、SiCに対するエッチングメカニズムは、以下のように示される。
SiC+2NaOH+2O2→Na2SiO5+CO2+H2O
Next, a planarization process was performed by performing a CMP process on the upper surface of the
SiC + 2NaOH + 2O 2 → Na 2 SiO 5 + CO 2 + H 2 O
平坦化処理を行った後の、SiC層14の上面をAFMによって観察した。図6は、平坦化処理を行った後の、SiC層14の表面状態を示す図である。図6のように、CMP処理を行うことで、SiC層14の上面のラフネスが改善され、SiC層14の上面の5μm×5μmの範囲におけるRMS粗さは4.7nmであった。このように、SiC層14の上面のRMS粗さは、平坦化処理を行うことによって改善されることが確認できた。
The upper surface of the
SiC層14の上面に対する平坦化処理を行った後、1.0×10−8Pa〜1.0×10−9Paの高真空中で、Si基板10を1200℃に昇温させて数秒経過させ、その後、800℃に降温させることを3回〜5回程度繰り返して、SiC層14の上面の異物及び水分を除去する表面クリーニングを行った。その後、SiC層14の上面に対して1250℃で10分間の熱処理を行い、SiC層14の上面をグラフェン化させて、グラフェン層16を形成した。
After planarizing the upper surface of the
上記方法で作製した基板100に備わるグラフェン層16の膜質を、ラマン分光法を用いて評価した。グラフェン層16の膜質は、グラフェン層16に対するラマン分光法におけるGバンドに対するDバンドの強度比であるD/Gの値で評価することができる。つまり、ラマン分光法における1590cm−1付近のピーク強度Gに対する1350cm−1付近のピーク強度Dの比であるD/Gの値で評価することができる。グラフェン層16のグレインの端部分に起因するスペクトルがDバンドで、中央部分に起因するスペクトルがGバンドであることから、グレインサイズが大きくなるとD/Gの値は小さくなる。したがって、D/Gの値が小さいほど、グラフェン層16の膜質が良好であることが言える。ここで、比較のために、SiC層の上面に対して平坦化処理を行わない点を除いて、上記方法と同じ方法で作製した比較例1の基板に備わるグラフェン層の膜質をラマン分光法を用いて評価した。なお、ラマン分光法による評価は、室温の状態で、2.41eVのレーザ光を用いて行った。
The film quality of the
図7(a)は、実施例1の基板100に備わるグラフェン層16に対するラマン分光法の測定結果であり、図7(b)は、比較例1の基板に備わるグラフェン層に対するラマン分光法の測定結果である。図7(b)のように、比較例1の基板に備わるグラフェン層のD/Gの値は1.03である。これに対し、図7(a)のように、実施例1の基板100に備わるグラフェン層16のD/Gの値は0.80である。このように、SiC層14の上面に対して平坦化処理を行い、平坦性を向上させることで、SiC層14の上面に形成されるグラフェン層16の膜質が向上する結果が得られた。図5のように、SiC層14を形成した直後でのSiC層14の上面の5μm×5μmの範囲におけるRMS粗さが14nmであったことから、RMS粗さが12nm以下となるように平坦化処理を行うことで、グラフェン層16の膜質を向上できることが分かる。
FIG. 7A shows the measurement result of Raman spectroscopy for the
以上説明したように、実施例1によれば、Si基板10上に形成したSiC層14の上面のRMS粗さが12nm以下となるように、SiC層14の上面を平坦化する。そして、平坦化処理を行った後に、SiC層14の上面にグラフェン層16を形成する。これにより、SiC層14の上面の平坦性を向上させることができ、その結果、良好な膜質を有するグラフェン層16を得ることができる。例えば、図7(a)のように、ラマン分光法におけるD/Gの値が1.0以下のグラフェン層16を得ることができる。また、上記製造方法を含んで基板100を形成することで、ラマン分光法におけるD/Gの値が0.95以下のグラフェン層16を得ることも可能であり、0.9以下のグラフェン層16を得ることも可能である。
As described above, according to the first embodiment, the upper surface of the
SiC層14の上面の平坦化処理は、CMP処理に限らず、SiC層14の上面のRMS粗さが12nm以下となれば、その他の方法によって行ってもよい。また、良好な膜質のグラフェン層16を得るには、SiC層14の上面はより平坦であることが好ましいため、SiC層14の上面のRMS粗さが10nm以下となるように平坦化処理を行うことが好ましく、7nm以下となるように平坦化処理を行うことがより好ましく、5nm以下となるように平坦化処理を行うことがさらに好ましい。例えば、SiC層14の上面の5μm×5μmの範囲におけるRMS粗さが10nm以下となるように平坦化処理を行うことが好ましく、7nm以下となるように平坦化処理を行うことがより好ましく、5nm以下となるように平坦化処理を行うことがさらに好ましい。
The planarization process of the upper surface of the
図1のように、Si基板10の上面に窒化物半導体層12を形成し、窒化物半導体層12の上面にSiC層14を形成することが好ましい。図3で説明したように、Si基板10の上面に窒化物半導体層12を設け、SiC層14を窒化物半導体層12の上面に設けることで、SiC層14の結晶性を良好にすることができるためである。SiC層14の結晶性が良好になると、SiC層14の上面に形成されるグラフェン層16の膜質を向上させることができる。このことについて、窒化物半導体層12が設けられていない点を除いて、比較例1の基板と同じ方法で作製した比較例2の基板に備わるグラフェン層の膜質をラマン分光法を用いて評価した実験結果によって説明する。
As shown in FIG. 1,
図8は、比較例2の基板に備わるグラフェン層に対するラマン分光法の測定結果である。図8のように、比較例2の基板に備わるグラフェン層のD/Gの値は1.18である。図7(b)のように、Si基板とSiC層との間にAlN層からなる窒化物半導体層を設けた比較例1の基板に備わるグラフェン層のD/Gの値は1.03であったことから、窒化物半導体層を設けることで、グラフェン層の膜質を向上できることが分かる。 FIG. 8 shows the measurement results of Raman spectroscopy for the graphene layer provided on the substrate of Comparative Example 2. As shown in FIG. 8, the D / G value of the graphene layer provided in the substrate of Comparative Example 2 is 1.18. As shown in FIG. 7B, the D / G value of the graphene layer provided in the substrate of Comparative Example 1 in which the nitride semiconductor layer made of the AlN layer is provided between the Si substrate and the SiC layer was 1.03. This shows that the film quality of the graphene layer can be improved by providing the nitride semiconductor layer.
また、実施例1では、SiC層14に対して熱処理を行うことで、グラフェン層16を形成しているが、これは、上述したように、熱処理によってSiが昇華されて、残存したCがグラフェン化することで形成されるものである。この場合に、Si基板10上にSiC層14を直接形成した場合では、熱処理によってSi基板10のSiがSiC層14に拡散され、その結果、グラフェン化が阻害され、良好な膜質のグラフェン層16を形成することが難しくなると考えられる。一方、実施例1のように、Si基板10とSiC層14との間に窒化物半導体層12が形成されている場合では、窒化物半導体層12によって、Si基板10のSiの拡散が抑制される。したがって、このような観点からも、Si基板10とSiC層14との間に窒化物半導体層12を設けることが好ましい。なお、Si基板10のSiの拡散を抑制する点からは、Si基板10とSiC層14との間に、例えば酸化膜層を形成することも考えられる。しかしながら、この場合、SiC層14に対する熱処理において、酸化膜層の酸素(O)がCと反応して、良好な膜質のグラフェン層16の形成が難しくなると考えられる。したがって、Si基板10とSiC層14との間の層は、窒化物半導体層12であることが好ましい。
Further, in Example 1, the
窒化物半導体層12は、表1に示したAlN層やGaN層以外の層、例えばAlGaN層、InN層、InGaN層、InAlGaN層等の層の場合でもよい。窒化物半導体層12は、III−V族窒化物半導体層である場合が好ましく、SiC層14に加わる格子歪みをより小さくする観点から、AlN層である場合がより好ましい。
The
グラフェン層16を、SiC層14の上面に対して熱処理を行うことで形成する場合を例に示したが、その他の方法によって形成してもよい。例えば、Cを含む気体又は固体を原料としたGSMBE法又はMBE法を用い、SiC層14の上面の結晶をテンプレートとしてグラフェン層16を形成してもよい。原料としては、例えばメタン、エタン、プロパン、フラーレンなどが挙げられる。
Although the case where the
実施例2は、実施例1の基板100を備えた電子装置の例である。図9は、実施例2に係る電子装置を示す断面図である。実施例2では、電子装置として電界効果トランジスタの場合を例に説明する。図9のように、実施例2の電子装置200は、実施例1の基板100に備わるグラフェン層16上に、ゲート絶縁膜20を介して、ゲート電極22が設けられている。ゲート絶縁膜20は、例えばグラフェン層16側から膜厚5nmの酸化アルミニウム(Al2O3)層と膜厚30nmの酸化シリコン(SiO2)層とが積層された絶縁膜である。Al2O3層は、例えばアルミニウム(Al)を蒸着法を用いて堆積した後、自然酸化させることで形成できる。SiO2層は、例えばプラズマ化学気相成長(PCVD:Plasma Enhanced Chemical Vapor Deposition)法を用いて形成できる。ゲート電極22は、例えばゲート絶縁膜20側からチタン(Ti)と金(Au)が積層された金属膜である。
The second embodiment is an example of an electronic device including the
ゲート電極22の両側には、グラフェン層16上に、ソース電極24とドレイン電極26とが設けられている。ソース電極24とドレイン電極26とは、例えば膜厚15nmのニッケル(Ni)からなる金属膜である。ゲート電極22、ソース電極24、及びドレイン電極26は、例えば蒸着法を用いて形成できる。ゲート電極22下であって、ソース電極24とドレイン電極26との間のグラフェン層16にチャネル28が形成される。ソース電極24上にはソースパッド30が設けられ、ドレイン電極26上にはドレインパッド32が設けられている。ソースパッド30及びドレインパッド32は、例えば電極側からTiとAuが積層された金属膜である。ソースパッド30及びドレインパッド32も、例えば蒸着法を用いて形成できる。
On both sides of the
実施例2の電子装置200は、実施例1の基板100に備わるグラフェン層16上にゲート電極22が設けられ、ゲート電極22を挟んでソース電極24とドレイン電極26とが設けられた電界効果トランジスタであり、ゲート電極22下のグラフェン層16にチャネル28が形成される。実施例1の基板100に備わるグラフェン層16の膜質は良好であることから、実施例2の電子装置200は、良好な特性を得ることができる。
The
次に、実施例2の電子装置200に生じるリーク電流について説明する。まず、窒化物半導体層12にAlN層を用いた場合を考え、AlN層の絶縁性を評価した実験について説明する。実験には、Si基板上に厚さ150nmのAlN層を形成した基板を用い、AlN層の上面に50μm×50μmの大きさの2つのパッドを10μm間隔で配置し、パッド間に流れる電流を測定することで、AlN層の絶縁性を評価した。
Next, a leakage current generated in the
図10は、AlN層の絶縁性を評価した実験結果である。図10の横軸は、パッド間の電圧であり、縦軸はパッド間を流れた電流である。図10のように、パッド間に−4V〜+4Vの電圧を印加した場合に、パッド間を流れた電流は、ほぼ測定限界以下の約1.0×10−10A/mm〜1.0×10−12A/mm程度であった。つまり、AlN層は、少なくとも1.0×1012Ω/sq.以上の高抵抗であることが確認できた。 FIG. 10 shows the experimental results of evaluating the insulating properties of the AlN layer. The horizontal axis in FIG. 10 is the voltage between the pads, and the vertical axis is the current flowing between the pads. As shown in FIG. 10, when a voltage of −4 V to +4 V is applied between the pads, the current flowing between the pads is about 1.0 × 10 −10 A / mm to 1.0 ×, which is substantially below the measurement limit. It was about 10 −12 A / mm. That is, the AlN layer has at least 1.0 × 10 12 Ω / sq. It was confirmed that the resistance was high.
次に、実施例2に備わる基板100において、SiC層14からSi基板10に流れる電流をシミュレーションにより計算した。シミュレーションは、厚さ1μmのSi基板10上に、厚さ120nmのAlN層からなる窒化物半導体層12と厚さ100nmのSiC層14とが順に積層されているとした。そして、Si基板10の下面とSiC層14の上面とに、50μm×50μmの大きさのパッドを設けて、パッド間に流れる電流を計算することで行った。また、比較のために、窒化物半導体層が設けられず、厚さ1μmのSi基板上に厚さ100nmのSiC層が設けられた構造の比較例3に対しても、同様な方法によって電流を計算するシミュレーションを行った。
Next, in the
図11は、SiC層からSi基板に流れる電流を計算したシミュレーション結果である。図11の横軸は、パッド間の電圧であり、縦軸はパッド間を流れた電流である。図11中の実線は実施例2のシミュレーション結果であり、破線は比較例3のシミュレーション結果である。 FIG. 11 shows a simulation result obtained by calculating a current flowing from the SiC layer to the Si substrate. The horizontal axis in FIG. 11 is the voltage between the pads, and the vertical axis is the current flowing between the pads. The solid line in FIG. 11 is the simulation result of Example 2, and the broken line is the simulation result of Comparative Example 3.
図11のように、実施例2は、比較例3と比べて、SiC層14からSi基板10へ流れる電流が低減された結果が得られた。これは、Si基板10とSiC層14との間に設けられた窒化物半導体層12は、表1のように、バンドギャップエネルギーが大きい(例えばAlN層:6.2eV、GaN層:3.39)。このために、電流経路にポテンシャル障壁が形成されることによって、SiC層14からSi基板10に流れる電流が減少したものと考えられる。
As shown in FIG. 11, in Example 2, the result that the current flowing from the
このように、Si基板10とSiC層14との間に窒化物半導体層12を形成することで、SiC層14の上面のグラフェン層16の膜質を良好にでき、電子装置200の特性を良好にできることに加え、リーク電流を低減できる効果も得られることが分かる。
Thus, by forming the
実施例2では、実施例1の基板100を備えた電界効果トランジスタの場合を例に説明したが、その他の電子デバイス、光デバイス、センサデバイスなどの電子装置の場合でもよい。
In the second embodiment, the case of the field effect transistor including the
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。 Although the embodiments of the present invention have been described in detail above, the present invention is not limited to such specific embodiments, and various modifications and changes can be made within the scope of the gist of the present invention described in the claims. It can be changed.
10 Si基板
12 窒化物半導体層
14 SiC層
16 グラフェン層
20 ゲート絶縁膜
22 ゲート電極
24 ソース電極
26 ドレイン電極
28 チャネル
30 ソースパッド
32 ドレインパッド
DESCRIPTION OF
Claims (11)
前記炭化シリコン層の上面のRMS粗さが12nm以下となるように、前記炭化シリコン層の上面を平坦化する工程と、
前記平坦化の工程を行った後、前記炭化シリコン層の上面にグラフェン層を形成する工程と、を備えることを特徴とする基板の製造方法。 Forming a silicon carbide layer on the silicon substrate;
Planarizing the upper surface of the silicon carbide layer such that the RMS roughness of the upper surface of the silicon carbide layer is 12 nm or less;
And a step of forming a graphene layer on the upper surface of the silicon carbide layer after performing the planarization step.
前記炭化シリコン層を、前記窒化物半導体層の上面に形成することを特徴とする請求項1から4のいずれか一項記載の基板の製造方法。 Forming a nitride semiconductor layer on the upper surface of the silicon substrate;
The method for manufacturing a substrate according to claim 1, wherein the silicon carbide layer is formed on an upper surface of the nitride semiconductor layer.
前記炭化シリコン層の上面に設けられたグラフェン層と、を備え、
前記グラフェン層に対するラマン分光法におけるGバンドに対するDバンドの強度比(D/G)の値が1.0以下であることを特徴とする基板。 A silicon carbide layer provided on a silicon substrate;
A graphene layer provided on the upper surface of the silicon carbide layer,
A substrate, wherein a value of an intensity ratio (D / G) of a D band to a G band in Raman spectroscopy for the graphene layer is 1.0 or less.
前記炭化シリコン層は、前記窒化物半導体層の上面に設けられていることを特徴とする請求項7記載の基板。 A nitride semiconductor layer is provided on the upper surface of the silicon substrate;
The substrate according to claim 7, wherein the silicon carbide layer is provided on an upper surface of the nitride semiconductor layer.
前記ゲート電極を挟んで設けられたソース電極およびドレイン電極と、を備え、
前記ゲート電極下の前記グラフェン層にチャネルが形成されることを特徴とする請求項10記載の電子装置。 A gate electrode provided on the graphene layer;
A source electrode and a drain electrode provided across the gate electrode, and
The electronic device according to claim 10, wherein a channel is formed in the graphene layer under the gate electrode.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013124109A JP2014240340A (en) | 2013-06-12 | 2013-06-12 | Substrate, method of producing substrate, and electronic apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013124109A JP2014240340A (en) | 2013-06-12 | 2013-06-12 | Substrate, method of producing substrate, and electronic apparatus |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2014240340A true JP2014240340A (en) | 2014-12-25 |
Family
ID=52139818
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013124109A Pending JP2014240340A (en) | 2013-06-12 | 2013-06-12 | Substrate, method of producing substrate, and electronic apparatus |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2014240340A (en) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016141604A (en) * | 2015-02-03 | 2016-08-08 | 学校法人早稲田大学 | Production method of nanocarbon base material and nanocarbon base material |
JP2017087513A (en) * | 2015-11-06 | 2017-05-25 | 住友電気工業株式会社 | Laminate and electronic element |
WO2017141835A1 (en) * | 2016-02-19 | 2017-08-24 | エア・ウォーター株式会社 | Compound semiconductor substrate, pellicle film, and method for manufacturing compound semiconductor substrate |
JP2017150064A (en) * | 2016-02-19 | 2017-08-31 | エア・ウォーター株式会社 | Compound semiconductor substrate, pellicle film, and production method of compound semiconductor substrate |
JP2018115094A (en) * | 2017-01-20 | 2018-07-26 | エア・ウォーター株式会社 | Compound semiconductor substrate, pellicle film, and production method of compound semiconductor substrate |
CN112786788A (en) * | 2020-12-24 | 2021-05-11 | 隆基绿能科技股份有限公司 | Perovskite battery |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008108383A1 (en) * | 2007-03-02 | 2008-09-12 | Nec Corporation | Semiconductor device employing graphene and method for fabricating the same |
WO2010113518A1 (en) * | 2009-04-01 | 2010-10-07 | 国立大学法人北海道大学 | Field-effect transistor |
JP2011230959A (en) * | 2010-04-27 | 2011-11-17 | Kazuto Yamauchi | METHOD FOR GRAPHENE FILM DEPOSITION ON SiC SUBSTRATE AND SiC SUBSTRATE WITH GRAPHENE |
-
2013
- 2013-06-12 JP JP2013124109A patent/JP2014240340A/en active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008108383A1 (en) * | 2007-03-02 | 2008-09-12 | Nec Corporation | Semiconductor device employing graphene and method for fabricating the same |
WO2010113518A1 (en) * | 2009-04-01 | 2010-10-07 | 国立大学法人北海道大学 | Field-effect transistor |
JP2011230959A (en) * | 2010-04-27 | 2011-11-17 | Kazuto Yamauchi | METHOD FOR GRAPHENE FILM DEPOSITION ON SiC SUBSTRATE AND SiC SUBSTRATE WITH GRAPHENE |
Non-Patent Citations (5)
Title |
---|
BENJAMIN HSIA ET AL.: "Epitaxial Graphene Growth on 3C-SIC(111)/AlN(0001)/Si(100)", ELECTROCHEMICAL AND SOLID-STATE LETTERS, vol. 14, no. 2, JPN6017004725, 2011, pages 13 - 15, ISSN: 0003499798 * |
中澤日出樹他: "Si(100)基板/AlN中間層上への3C‐SiCヘテロエピタキシャル成長", 電子情報通信学会技術研究報告, vol. 112, no. 175, JPN6017033650, 1 August 2012 (2012-08-01), JP, pages 5 - 10, ISSN: 0003635949 * |
中澤日出樹他: "Si基板上へのAlN層の形成およびSi/AlN上への3C‐SiC成長", 電子情報通信学会技術研究報告, vol. 112, no. 265, JPN6017033648, 19 October 2012 (2012-10-19), JP, pages 39 - 44, ISSN: 0003635948 * |
半田浩之他: "グラフェン・オン・シリコン構造の断面TEM観察", 応用物理学関係連合講演会講演予稿集, vol. 57, JPN6017004723, 3 March 2010 (2010-03-03), JP, pages 17 - 025, ISSN: 0003499796 * |
宮本優他: "Si基板上3C−SiC薄膜の熱改質によるグラフェン・グラファイト形成", 応用物理学会学術講演会講演予稿集 VOL.3, vol. 69, no. 3, JPN6017004724, 2 September 2008 (2008-09-02), JP, pages 1318, ISSN: 0003499797 * |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016141604A (en) * | 2015-02-03 | 2016-08-08 | 学校法人早稲田大学 | Production method of nanocarbon base material and nanocarbon base material |
JP2017087513A (en) * | 2015-11-06 | 2017-05-25 | 住友電気工業株式会社 | Laminate and electronic element |
WO2017141835A1 (en) * | 2016-02-19 | 2017-08-24 | エア・ウォーター株式会社 | Compound semiconductor substrate, pellicle film, and method for manufacturing compound semiconductor substrate |
JP2017150064A (en) * | 2016-02-19 | 2017-08-31 | エア・ウォーター株式会社 | Compound semiconductor substrate, pellicle film, and production method of compound semiconductor substrate |
US11626283B2 (en) | 2016-02-19 | 2023-04-11 | Air Water Inc. | Compound semiconductor substrate, a pellicle film, and a method for manufacturing a compound semiconductor substrate |
JP2018115094A (en) * | 2017-01-20 | 2018-07-26 | エア・ウォーター株式会社 | Compound semiconductor substrate, pellicle film, and production method of compound semiconductor substrate |
CN112786788A (en) * | 2020-12-24 | 2021-05-11 | 隆基绿能科技股份有限公司 | Perovskite battery |
CN112786788B (en) * | 2020-12-24 | 2022-12-02 | 隆基绿能科技股份有限公司 | Perovskite battery |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4677499B2 (en) | Epitaxial substrate for electronic device and manufacturing method thereof | |
JP5818853B2 (en) | Vertical nitride semiconductor device using n-type aluminum nitride single crystal substrate | |
JP4954298B2 (en) | Thick nitride semiconductor structure having an intermediate layer structure and method for manufacturing a thick nitride semiconductor structure | |
US8288190B2 (en) | Methods of making heterojunction devices | |
JP4685961B2 (en) | Epitaxial substrate for electronic device and manufacturing method thereof | |
JP4786223B2 (en) | Epitaxial silicon carbide single crystal substrate and manufacturing method thereof | |
JP2014240340A (en) | Substrate, method of producing substrate, and electronic apparatus | |
US10128107B1 (en) | Wafers having III-Nitride and diamond layers | |
JP2010521065A (en) | Nitride semiconductor structure having intermediate layer structure and method for manufacturing nitride semiconductor structure having intermediate layer structure | |
JP4457564B2 (en) | Manufacturing method of semiconductor device | |
JP2017011060A (en) | Schottky barrier diode | |
JP2008205296A (en) | Silicon carbide semiconductor element and its manufacturing method | |
US20110156047A1 (en) | Nitride semiconductor template and method of manufacturing the same | |
JP6239017B2 (en) | Nitride semiconductor substrate | |
JP6163024B2 (en) | Substrate manufacturing method | |
WO2005041287A1 (en) | Method for manufacturing compound semiconductor substrate | |
JP5914999B2 (en) | Manufacturing method of semiconductor device | |
JP2017041503A (en) | Semiconductor device and manufacturing method of the same | |
JP2014241387A (en) | Substrate, method of manufacturing the same, and electronic equipment | |
WO2012029216A1 (en) | Method for manufacturing compound semiconductor | |
JP2014022698A (en) | Si SUBSTRATE FOR NITRIDE SEMICONDUCTOR GROWTH, EPITAXIAL SUBSTRATE FOR ELECTRONIC DEVICE USING THE SAME AND MANUFACTURING METHODS OF THOSE | |
JP2013145782A (en) | Epitaxial wafer for hetero-junction field effect transistor | |
WO2022019799A1 (en) | Heteroepitaxial structure with a diamond heat sink | |
JP6176064B2 (en) | Group III nitride semiconductor devices | |
CN111095480B (en) | Wafer with group III nitride and diamond layer |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160613 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160707 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170216 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170221 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170421 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20170905 |