JP2014230463A - レギュレータ装置 - Google Patents

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Abstract

【課題】複数の出力を持ち、安定性の要求が高い出力電圧を生成可能な小型のレギュレータ装置を提供する。
【解決手段】例えば、入力電源電圧ＶＩＮが供給される入力ノードと、第１出力電圧ＶＯＵＴ１が生成される第１出力ノードと、第２出力電圧ＶＯＵＴ２が生成される第２出力ノードと、インダクタ２３と、コンデンサＣ２４，Ｃ２９と、スイッチング素子２５〜２８と、電源制御部２２とを備える。電源制御部２２は、予め制御閾値の第１の範囲が設定され、第１出力電圧ＶＯＵＴ１を第１の範囲で推移させるようにスイッチング素子２７のオン・オフを制御し、スイッチング素子２７のオフの期間でスイッチング素子２８をオンに制御する。
【選択図】図１

Description

本発明は、レギュレータ装置に関し、特に、複数の出力を持つ同期整流型の降圧スイッチングレギュレータ装置に関する。
特許文献１には、多出力であっても１つのインダクタしか必要とせず、実装容積を削減することができる昇圧スイッチングレギュレータが開示されている。特許文献２には、２つの独立調整した異極性の出力、すなわち１つのインダクタから接地電圧よりも高い１つの正の出力と、接地電圧よりも低い１つの負の出力とを生成できるスイッチングレギュレータが開示されている。
特開２００２−３５４８２２号公報 特表２０１０−５３６３２０号公報
例えば、車両に搭載される電子制御装置では、一般的に、内部のアナログ回路（例えば、アナログ／デジタル変換器、以下、「ＡＤＣ」）及びその周辺回路が５Ｖの電源電圧で動作し、マイクロコンピュータ（以下「ＭＣＵ」）及びその周辺回路が３．３Ｖの電源電圧で動作するよう構成されている。ただし、近年では、ＭＣＵに要求される高性能化に伴い、より高速動作させるために、ＭＣＵ内部のコア（例えば、ＣＰＵやメモリなど）を、より低い電源電圧（例えば、１．８Ｖ）で動作させるようになってきている。
そのため、内部のアナログ回路及びその周辺回路やＭＣＵ及びその周辺回路に電源電圧（５Ｖ、３．３Ｖ）を供給するとともに、ＭＣＵ内部の各種コアに対して、それよりも低い電源電圧を供給するための、２種類以上の電源電圧を供給可能なレギュレータ装置が必要とされている。また、電源電圧の安定性（定常時と負荷急変時のリップルを指標とする）がＡＤＣのようなアナログ回路の精度に直接響くため、特に５Ｖの電源電圧の安定性が非常に高く要求されている。具体的には、例えば、リップル電圧を電源電圧の１／１０以下に抑えること等が要求される。
この種のレギュレータ装置として、一つのスイッチングレギュレータ部と複数なシリーズレギュレータ部を組み合わせて外部に複数種類の電源電圧を供給できるよう構成されたレギュレータ装置が考えられる。図１２は、本発明の前提として検討したレギュレータ装置において、その概略的な構成例を示す回路図である。図１２には、一つのスイッチングレギュレータ部と二つのシリーズレギュレータ部により二種類の電源電圧を生成可能な多出力レギュレータ装置が示されている。
図１２に示す多出力レギュレータ装置は、降圧スイッチングレギュレータ部１４と、第１シリーズレギュレータ部１６と、第２シリーズレギュレータ部１７とを備える。降圧スイッチングレギュレータ部１４は、スイッチング素子１，２、電源制御部１２及び出力平滑回路１３を備え、入力電源電圧Ｖ１を中間出力電圧Ｖ２に変換（降圧）して出力する。第１シリーズレギュレータ部１６は、パワー素子３、第１抵抗制御部（ＲＣＯＮＴ）１５及び平滑用のコンデンサＣ１９を備え、中間出力電圧Ｖ２を第１出力電圧Ｖ３に変換（降圧）して負荷（ＡＤＣ）５に出力する。第２シリーズレギュレータ部１７は、パワー素子４、第２抵抗制御部（ＲＣＯＮＴ）１８及び平滑用のコンデンサＣ２０を備え、中間出力電圧Ｖ２を第２出力電圧Ｖ４に変換（降圧）して負荷（ＭＣＵ）６に出力する。
降圧スイッチングレギュレータ部１４の概略動作について説明する。電源制御部１２は制御信号Ｖ５，Ｖ６によりスイッチング素子１，２を交互にオン・オフし、出力平滑回路１３は中間出力電圧Ｖ２を出力する。中間出力電圧Ｖ２は電源制御部１２にフィードバックされ、電源制御部１２は、中間出力電圧Ｖ２が必要とされる安定な電圧値となるように制御信号Ｖ５，Ｖ６を生成する。そしてこの安定な中間出力電圧Ｖ２が、第１シリーズレギュレータ部１６と第２シリーズレギュレータ部１７へ供給される。
各シリーズレギュレータ部１６，１７は、出力電圧値が異なるだけで内部動作は同じであるため、ここでは第１シリーズレギュレータ部１６の概略動作について説明する。第１抵抗制御部（ＲＣＯＮＴ）１５は、制御信号Ｖ７により中間出力電圧Ｖ２と必要な第１出力電圧Ｖ３との差を吸収するようにパワー素子３の抵抗を調整し、出力平滑コンデンサＣ１９は、安定な第１出力電圧Ｖ３を出力する。そしてこの安定な出力電圧Ｖ３が、ＡＤＣ５へ供給される。同様に、第２シリーズレギュレータ部１７からの安定な第２出力電圧Ｖ４が、ＭＣＵ６へ供給される。
一方、車両用の電子制御装置は年々の高機能化などによって、回路の消費電流が増える傾向にある。そこで、この傾向に対応するために、特許文献１や特許文献２に示されるように、図１２のレギュレータ装置よりも低い電力損失で大きな電流を供給できる多出力のスイッチングレギュレータ装置を用いることが考えられる。
しかしながら、特許文献１や特許文献２に示される多出力のスイッチングレギュレータ装置は、ＰＷＭ制御方式（スイッチング周波数を固定で、パルス幅を調整する制御方式）を用いているため、多出力間に電圧の干渉が生じる。すなわち、一つの出力の負荷電流の急変時に生じる電圧変動を抑えるため、制御信号のパルス幅が調整されると、もう一つの出力の出力電圧に影響が生じる。これにより、リップル電圧が生じて、電圧の安定性が下がる。この問題により、車両に搭載される電子制御装置のアナログ回路（例えば、ＡＤＣ）の精度が劣化する。この問題を解決するため、従来のＰＷＭ制御方式の場合、複雑な補償回路の追加が必要となる。しかし、車両に搭載される電子制御装置では、ノイズやコスト等の観点から部品点数削減の要求が年々高まっており、外付け部品が少ない簡単な多出力のスイッチングレギュレータ装置が望まれている。
本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、複数の出力を持ち、安定性の要求が高い出力電圧を生成可能な小型のレギュレータ装置を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。
本実施の形態によるレギュレータ装置は、入力電源電圧が供給される入力ノードと、第１出力電圧が生成される第１出力ノードと、第２出力電圧が生成される第２出力ノードと、インダクタと、第１および第２コンデンサと、第１〜第４スイッチと、第１電源制御部とを備える。第１コンデンサは、第１出力ノードに一端が接続され、第２コンデンサは、第２出力ノードに一端が接続される。第１スイッチは、オンに制御された際にインダクタの一端に入力電源電圧を印加し、第２スイッチは、オンに制御された際にインダクタの一端に接地電圧を印加する。第３スイッチは、オンに制御された際にインダクタに流れる電流を第１出力ノードに向けて出力し、第４スイッチは、オンに制御された際にインダクタに流れる電流を第２出力ノードに向けて出力する。第１電源制御部は、予め制御閾値の第１の範囲が設定され、第１出力電圧を第１の範囲で推移させるように第３スイッチのオン・オフを制御し、第３スイッチのオフの期間で第４スイッチをオンに制御する。
本実施の形態によれば、複数の出力を持つレギュレータ装置において、安定性の要求が高い出力電圧の生成と、小型化が実現可能になる。
本発明の実施の形態１によるレギュレータ装置において、その概略構成例を示す回路図である。 図１のレギュレータ装置において、第１出力電圧を生成する際の概略的な動作例を説明する波形図である。 図１のレギュレータ装置の詳細な構成例を示す回路図である。 図３における第１電源制御部の構成例を示す回路図である。 図３における第２電源制御部の構成例を示す回路図である。 図３のレギュレータ装置の動作例を示す波形図である。 本発明の実施の形態２によるレギュレータ装置において、図１のレギュレータ装置の詳細な構成例を示す回路ブロック図である。 図７におけるＥＭＩ制御器の動作例を示す説明図である。 本発明の実施の形態３によるレギュレータ装置において、その詳細な構成例を示す回路図である。 図９における第１電源制御部の構成例を示す回路図である。 図９における第２電源制御部の構成例を示す回路図である。 本発明の前提として検討したレギュレータ装置において、その概略的な構成例を示す回路図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
《レギュレータ装置の概略》
図１は、本発明の実施の形態１によるレギュレータ装置において、その概略構成例を示す回路図である。図１には、複数の出力を持つ降圧型のスイッチングレギュレータ装置が示されており、当該レギュレータ装置は、例えば、車両用の電子制御装置（ＥＣＵ：Electronic Control Unit）を構成する配線基板上等に実装される。図１に示すレギュレータ装置は、入力電源電圧ＶＩＮが供給される入力ノードと、第１出力電圧ＶＯＵＴ１が生成される第１出力ノードと、第２出力電圧ＶＯＵＴ２が生成される第２出力ノードと、スイッチング部９と、第１電源生成部１０ａと、第２電源生成部１０ｂと、電源制御部２２とを備える。
スイッチング部９は、スイッチング素子２５と、同期整流用のスイッチング素子２６と、インダクタ２３とを備える。スイッチング素子２５は、入力ノード（入力電源電圧ＶＩＮ）とインダクタ２３の一端との間に接続され、同期整流用のスイッチング素子２６は、インダクタ２３の一端と接地電圧との間に接続される。入力電源電圧ＶＩＮは、例えば１２Ｖのような直流の電源電圧であり、バッテリ等から供給される。
第１電源生成部１０ａは、第１出力ノードに第１出力電圧ＶＯＵＴ１を生成し、第１出力ノード（ＶＯＵＴ１）とインダクタ２３の他端との間に接続されるスイッチング素子２７と、第１出力ノード（ＶＯＵＴ１）と接地電圧との間に接続される平滑用のコンデンサＣ２４とを備える。同様に、第２電源生成部１０ｂは、第２出力ノードに第２出力電圧ＶＯＵＴ２を生成し、第２出力ノード（ＶＯＵＴ２）とインダクタ２３の他端との間に接続されるスイッチング素子２８と、第２出力ノード（ＶＯＵＴ２）と接地電圧との間に接続される平滑用のコンデンサＣ２９とを備える。第１出力電圧ＶＯＵＴ１は、例えばＡＤＣ等の負荷５に供給され、第２出力電圧ＶＯＵＴ２は、例えばＭＣＵ等の負荷６に供給される。
負荷５，６は、例えば、車両用の電子制御装置（ＥＣＵ）を構成する配線基板上で、それぞれ個別のＩＣパッケージ、または１個のＩＣパッケージとして実装される。例えば、車両用の電子制御装置（ＥＣＵ）等では、ノイズが多い環境下で安全性を求められることから、出力電圧の安定化が重要となる。その中でも、特に、ＡＤＣ等を代表とするアナログ回路の負荷５に高精度な電圧を供給することが求められ、第１出力電圧ＶＯＵＴ１の安定性の要求は、第２出力電圧ＶＯＵＴ２よりも高くなる。特に限定はされないが、第１出力電圧ＶＯＵＴ１は５．０Ｖ等であり、第２出力電圧ＶＯＵＴ２は３．３Ｖ等である。
次に動作を説明する。スイッチング素子２５がオンに制御され、同期整流用のスイッチング素子２６がオフに制御されると、インダクタ２３に入力電源電圧ＶＩＮからの電流が流れ、インダクタ２３にエネルギーが蓄積される。スイッチング素子２５がオフに制御され、同期整流用のスイッチング素子２６がオンに制御されると、同期整流用のスイッチング素子２６を介してインダクタ２３に電流が流れ、インダクタ２３に蓄積されたエネルギーが放電される。
この際に、電源制御部２２は、制御信号Ｖ２３，Ｖ２４を生成して、スイッチング素子２５，２６のオン・オフをそれぞれ制御する。制御信号Ｖ２４は、制御信号Ｖ２３の逆位相で生成される。制御信号Ｖ２３，Ｖ２４は、インダクタ２３に流れる電流の平均電流値を、負荷（ＡＤＣ）５に流れる所定の負荷電流Ｉｏ１と負荷（例えばＭＣＵ）６に流れる所定の負荷電流Ｉｏ２との合計電流値に一致させるようなパルス幅を持つ信号となる。
スイッチング素子２７がオンに制御され、スイッチング素子２８がオフに制御される場合、平滑用のコンデンサＣ２４が充電され、平滑用のコンデンサＣ２９が放電される。スイッチング素子２８がオンに制御され、スイッチング素子２７がオフに制御される場合、平滑用のコンデンサＣ２９が充電され、平滑用のコンデンサＣ２４が放電される。この際に、電源制御部２２は、制御信号Ｖ２１，Ｖ２２を生成して、スイッチング素子２７，２８をそれぞれ制御する。スイッチング素子２７の制御信号Ｖ２１は、第１出力電圧ＶＯＵＴ１からフィードバックされた電圧に基づいて、第１出力電圧ＶＯＵＴ１が所定の出力電圧になるように生成される。スイッチング素子２８の制御信号Ｖ２２は、制御信号Ｖ２１の逆位相で生成される。
図２は、図１のレギュレータ装置において、第１出力電圧を生成する際の概略的な動作例を説明する波形図である。安定性の要求が高い第１出力電圧ＶＯＵＴ１を実現するため、電源制御部２２に、予め制御閾値の第１の範囲が設定される。ここでは、この第１の範囲は、二つの制御閾値ＶＴＨ１＋ＶＲＥＦ１とＶＴＨ２＋ＶＲＥＦ１で設定される。この二つの制御閾値は、第１出力電圧ＶＯＵＴ１が許容されるリップル電圧の目標値に基づいて設定される。
電源制御部２２は、第１出力電圧ＶＯＵＴ１からのフィードバック電圧を受け、それが上限の制御閾値ＶＴＨ１＋ＶＲＥＦ１よりも大きくなったら（図２の時刻ｔ２時）、スイッチング素子２７をオフし、スイッチング素子２８をオンするように制御信号Ｖ２１，Ｖ２２を生成する。一方、第１出力電圧ＶＯＵＴ１からのフィードバック電圧が下限の制御閾値ＶＴＨ２＋ＶＲＥＦ１よりも小さくなったら（図２の時刻ｔ１時）、スイッチング素子２７をオンし、スイッチング素子２８をオフするように制御信号Ｖ２１，Ｖ２２を生成する。すなわち、電源制御部２２は、スイッチング素子２７の逆位相でスイッチング素子２８のオン・オフを制御する。
以降、このような動作が繰り返される。このように、電源制御部２２は、第１出力電圧ＶＯＵＴ１を二つの制御閾値ＶＴＨ１＋ＶＲＥＦ１とＶＴＨ２＋ＶＲＥＦ１に基づく第１の範囲で推移させるようにスイッチング素子２７のオン・オフを制御する。その結果、第１出力電圧ＶＯＵＴ１のリップル電圧は、第１の範囲に抑えられる。一方、第２出力電圧ＶＯＵＴ２のリップル電圧は、制御信号Ｖ２３，Ｖ２４を生成する制御方式および負荷５，６の変化により決まる。制御信号Ｖ２３，Ｖ２４を生成する制御方式の一例は、図３〜図５を用いて説明する。
《レギュレータ装置の詳細構成》
図３は、図１のレギュレータ装置の詳細な構成例を示す回路図である。図３に示す降圧スイッチングレギュレータ装置は、図１の構成例と比較して、電流センサ４３および電圧センサ４４，４５が追加された点と、電源制御部２２が２個の電源制御部４１，４２で構成される点と、スイッチング素子２５〜２８がそれぞれトランジスタで構成される点とが異なっている。この例では、スイッチング素子２５はＰチャネルＭＯＳトランジスタ４６で構成され、同期整流用のスイッチング素子２６はＮチャネルＭＯＳトランジスタ４７で構成され、スイッチング素子２７，２８は、それぞれ、ＰチャネルＭＯＳトランジスタ４８，４９で構成される。
電源制御部（第２電源制御部）４１は制御信号Ｖ２３，Ｖ２４を生成し、電源制御部（第１電源制御部）４２は制御信号Ｖ２１，Ｖ２２を生成する。電流センサ４３は、インダクタ２３に流れる電流を直接的あるいは間接的に観測し、電源制御部４１に入力できる電流電圧ＶＩとなるように変換する回路である。電圧センサ４４は、第１出力電圧ＶＯＵＴ１を観測し、電源制御部４１と電源制御部４２に入力できるフィードバック電圧ＶＦ１となるように変換する回路である。電圧センサ４５は、第２出力電圧ＶＯＵＴ２を観測し、電源制御部４１に入力できるフィードバック電圧ＶＦ２となるように変換する回路である。電圧センサ４４，４５は、具体的には抵抗分圧回路等であり、それぞれ、第１および第２出力電圧ＶＯＵＴ１，ＶＯＵＴ２に比例するフィードバック電圧ＶＦ１，ＶＦ２を出力する。
図４は、図３における第１電源制御部の構成例を示す回路図であり、図５は、図３における第２電源制御部の構成例を示す回路図である。図４に示すように、電源制御部（第１電源制御部）４２は、ヒステリシス機能を持つコンパレータ５１、基準電圧ＶＲＥＦ１、インバータ５２ａ、トランジスタドライバ５３、入力端子５４で構成される。ヒステリシス機能を持つコンパレータ５１は、二つの制御閾値ＶＴＨ１＋ＶＲＥＦ１およびＶＴＨ２＋ＶＲＥＦ１が設定され、入力端子５４に入力された図３の電圧センサ４４からのフィードバック電圧ＶＦ１とこの二つの制御閾値ＶＴＨ１＋ＶＲＥＦ１およびＶＴＨ２＋ＶＲＥＦ１とを比較し、制御信号Ｖ１９を生成する。
インバータ５２ａは、コンパレータ５１からの制御信号Ｖ１９を反転し、反転制御信号Ｖ２０を生成する。トランジスタドライバ５３は、図３のＰチャネルＭＯＳトランジスタ４８，４９を同時にオンしないように、入力された制御信号Ｖ１９と反転制御信号Ｖ２０の間のデッドオフタイムを調整し、ＰチャネルＭＯＳトランジスタ４８，４９を駆動できる制御信号Ｖ２１，Ｖ２２に変換する。
図５に示すように、電源制御部（第２電源制御部）４１は、ヒステリシス機能を持つコンパレータ６１、基準電圧ＶＲＥＦ１＋ＶＲＥＦ２、電圧加算回路６２、トランジスタドライバ６３、入力端子６４，６５，６６で構成される。電圧加算回路６２は、入力端子６４，６５に入力された図３の電圧センサ４４，４５からのフィードバック電圧ＶＦ１，ＶＦ２と、入力端子６６に入力された電流センサ４３からの電流電圧ＶＩとを全て加算し、ヒステリシス機能を持つコンパレータ６１に入力できる合計電圧ＶＡに変換する。
コンパレータ６１は、二つの制御閾値ＶＴＨ３＋ＶＲＥＦ１＋ＶＲＥＦ２およびＶＴＨ４＋ＶＲＥＦ１＋ＶＲＥＦ２が設定され、電圧加算回路６２からの合計電圧ＶＡと、この二つの制御閾値とを比較し、制御信号Ｖ１８を生成する。トランジスタドライバ６３は、図３のＰチャネルＭＯＳトランジスタ４６とＮチャネルＭＯＳトランジスタ４７を同時にオンしないように、入力された制御信号Ｖ１８のデッドオフタイムを調整し、ＰチャネルＭＯＳトランジスタ４６とＮチャネルＭＯＳトランジスタ４７を駆動できる制御信号Ｖ２３とＶ２４に変換する。
《レギュレータ装置の詳細動作》
図６は、図３のレギュレータ装置の動作例を示す波形図である。図３のレギュレータ装置の動作は、定常期間（負荷が一定の期間）と負荷急変期間の２種類がある。まず、定常期間［１］の動作を説明する。図６では、便宜上、電圧センサ４４からのフィードバック電圧ＶＦ１と第１出力電圧ＶＯＵＴ１は、１：１の比例関係としている。ただし、この比率は、例えば、第１出力電圧ＶＯＵＴ１の設定電圧値が大きい場合等で、各電源制御部４１，４２の動作電圧の範囲に整合するように、抵抗分圧比等によって適宜変更することが可能である。
定常期間［１］の第１および第２電源生成部１０ａ，１０ｂ（ＰチャネルＭＯＳトランジスタ４８，４９）の制御動作を説明する。電源制御部（第１電源制御部）４２は、電圧センサ４４からのフィードバック電圧ＶＦ１が上限の制御閾値ＶＴＨ１＋ＶＲＥＦ１よりも大きくなったら（図６の時刻ｔ４時）、ＰチャネルＭＯＳトランジスタ４８をオフし、ＰチャネルＭＯＳトランジスタ４９をオンするように制御信号Ｖ２１，Ｖ２２を生成する。また、電源制御部４２は、電圧センサ４４からのフィードバック電圧ＶＦ１が下限の制御閾値ＶＴＨ２＋ＶＲＥＦ１よりも小さくなったら（図６の時刻ｔ３（ｔ５）時）、ＰチャネルＭＯＳトランジスタ４８をオンし、ＰチャネルＭＯＳトランジスタ４９をオフするように制御信号Ｖ２１，Ｖ２２を生成する。
期間ｔ３〜ｔ４中、ＰチャネルＭＯＳトランジスタ４８のオンにより、インダクタ２３に流れた電流ＩＬがコンデンサＣ２４に充電され、第１出力電圧ＶＯＵＴ１は上昇する。一方、ＰチャネルＭＯＳトランジスタ４９のオフにより、負荷６はコンデンサＣ２９の放電により駆動されるため、第２出力電圧ＶＯＵＴ２は降下する。期間ｔ４〜ｔ５中、ＰチャネルＭＯＳトランジスタ４８のオフにより、負荷５はコンデンサＣ２４の放電により駆動されるため、第１出力電圧ＶＯＵＴ１は降下する。一方、ＰチャネルＭＯＳトランジスタ４９のオンにより、インダクタ２３に流れた電流ＩＬがコンデンサＣ２９に充電され、第２出力電圧ＶＯＵＴ２は上昇する。
以上の動作が繰り返されて、電圧センサ４４からのフィードバック電圧ＶＦ１（＝ＶＯＵＴ１）のリップルが式（１）のように二つの制御閾値ＶＴＨ１＋ＶＲＥＦ１とＶＴＨ２＋ＶＲＥＦ１の間に抑えられる。
ＶＴＨ２＋ＶＲＥＦ１≦ＶＦ１（＝ＶＯＵＴ１）≦ＶＴＨ１＋ＶＲＥＦ１ （１）
ＰチャネルＭＯＳトランジスタ４８，４９のスイッチング周期（Ｔｓ１）は、従来のＰＷＭ制御方式と違って、負荷５に流れた所定の負荷電流Ｉｏ１と負荷６に流れた所定の負荷電流Ｉｏ２の大きさにより決まる。インダクタ電流ＩＬの平均値（＝合計負荷電流値Ｉｏ１＋Ｉｏ２）が負荷５に流れた所定の負荷電流Ｉｏ１よりも大きいほど、コンデンサＣ２４の充電の速度は速くなるため、スイッチング周期（Ｔｓ１）は短くなる。すなわち、ＰチャネルＭＯＳトランジスタ４８がオンの場合、インダクタ電流ＩＬの一部は負荷５に供給され、残りの電流はコンデンサＣ２４の充電電流となるため、負荷電流Ｉｏ１が変わらずにインダクタ電流ＩＬが大きくなると、コンデンサＣ２４の充電の速度は速くなる。
定常期間［１］中、制御信号Ｖ２１のオンのデューティ（Ｔｏ／Ｔｓ１）比は、式（２）に示されるように、負荷５に流れた所定の負荷電流Ｉｏ１と負荷６に流れた所定の負荷電流Ｉｏ２との比例関係により決まる。
（Ｔｏ／Ｔｓ１）＝Ｉｏ１／（Ｉｏ１＋Ｉｏ２） （２）
また、第２出力電圧ＶＯＵＴ２の制御信号Ｖ２２は、制御信号Ｖ２１の逆位相になっているため、第２出力電圧ＶＯＵＴ２のリップルは、スイッチング周期（Ｔｓ１）と、式（２）のデューティ（Ｔｏ／Ｔｓ１）比と、負荷６に流れた所定の負荷電流Ｉｏ２と、コンデンサＣ２９の容量値により決まる。
次に、定常期間［１］のスイッチング部９（ＰチャネルＭＯＳトランジスタ４６とＮチャネルＭＯＳトランジスタ４７）の制御動作を説明する。電源制御部（第２電源制御部）４１は、電圧加算回路６２からの合計電圧ＶＡが上限の制御閾値ＶＴＨ３＋ＶＲＥＦ１＋ＶＲＥＦ２よりも大きくなったら（図６の時刻ｔ７時）、ＮチャネルＭＯＳトランジスタ４７をオンし、ＰチャネルＭＯＳトランジスタ４６をオフするように制御信号Ｖ２３，Ｖ２４を生成する。また、電源制御部４１は、合計電圧ＶＡが下限の制御閾値ＶＴＨ４＋ＶＲＥＦ１＋ＶＲＥＦ２よりも小さくなったら（図６の時刻ｔ６（ｔ８）時）、ＮチャネルＭＯＳトランジスタ４７をオフし、ＰチャネルＭＯＳトランジスタ４６をオンするように制御信号Ｖ２３，Ｖ２４を生成する。
期間ｔ６〜ｔ７中、ＰチャネルＭＯＳトランジスタ４６のオンにより、インダクタ２３の一端に入力電源電圧ＶＩＮが印加されるため、インダクタ２３に流れるインダクタ電流ＩＬは上昇していく。ここで、インダクタ２３の他端と接続されるＰチャネルＭＯＳトランジスタ４８がオン（ＰチャネルＭＯＳトランジスタ４９がオフ）である場合、インダクタ電流ＩＬの上昇率ΔＩＬ／ΔＴは式（３）で計算できる。なお、式（３）（および後述する各式）において、「Ｌ」はインダクタ２３のインダクタンスである。
（ΔＩＬ／ΔＴ）＝（ＶＩＮ−ＶＯＵＴ１）／Ｌ （３）
一方、インダクタ２３の他端と接続されるＰチャネルＭＯＳトランジスタ４９がオン（ＰチャネルＭＯＳトランジスタ４８がオフ）である場合、インダクタ電流ＩＬの上昇率ΔＩＬ／ΔＴは式（４）で計算できる。
（ΔＩＬ／ΔＴ）＝（ＶＩＮ−ＶＯＵＴ２）／Ｌ （４）
期間ｔ７〜ｔ８中、ＮチャネルＭＯＳトランジスタ４７のオンにより、インダクタ２３の一端に接地電圧が印加されるため、インダクタ２３に流れる電流ＩＬは低下していく。ここで、インダクタ２３の他端と接続されるＰチャネルＭＯＳトランジスタ４８がオン（ＰチャネルＭＯＳトランジスタ４９がオフ）である場合、インダクタ電流ＩＬの低下率ΔＩＬ／ΔＴは式（５）で計算できる。
（ΔＩＬ／ΔＴ）＝−ＶＯＵＴ１／Ｌ （５）
一方、インダクタ２３の他端と接続されるＰチャネルＭＯＳトランジスタ４９がオン（ＰチャネルＭＯＳトランジスタ４８がオフ）である場合、インダクタ電流ＩＬの低下率ΔＩＬ／ΔＴは式（６）で計算できる。
（ΔＩＬ／ΔＴ）＝−ＶＯＵＴ２／Ｌ （６）
以上の動作が繰り返されて、合計電圧ＶＡ（＝ＶＦ１＋ＶＦ２＋ＶＩ）は、式（７）のように二つの制御閾値ＶＴＨ３＋ＶＲＥＦ１＋ＶＲＥＦ２とＶＴＨ４＋ＶＲＥＦ１＋ＶＲＥＦ２に基づく第３の範囲内に抑えられる。
（ＶＴＨ４＋ＶＲＥＦ１＋ＶＲＥＦ２）≦ＶＡ≦（ＶＴＨ３＋ＶＲＥＦ１＋ＶＲＥＦ２） （７）
定常時、電流センサ４３で換算したインダクタ電流ＩＬの電流電圧ＶＩのリップルと比べ、両方の出力電圧（ＶＯＵＴ１，ＶＯＵＴ２）のリップルの和は無視するほど小さいため、スイッチング周期（Ｔｓ２）は、式（３）〜式（６）に示したインダクタ電流ＩＬの上昇率、低下率、および測定感度（＝ＶＩ／ＩＬ）により決まる。インダクタンス（Ｌ）が小さいほど、または入出力電圧の差（ＶＩＮ−ＶＯＵＴ１，ＶＩＮ−ＶＯＵＴ２）が大きいほど、あるいはインダクタ電流ＩＬの測定感度（＝ＶＩ／ＩＬ）が大きいほど、電流センサ４３で換算した電流電圧ＶＩのリップルの変化率が高くなるため、スイッチング周期（Ｔｓ２）は短くなる。
定常期間［１］中、制御信号Ｖ２３のオンのデューティ（Ｔｉ／Ｔｓ２）比は、制御信号Ｖ２１のオンのデューティ（Ｔｏ／Ｔｓ１）比と、入力電源電圧ＶＩＮと、第１および第２の出力電圧ＶＯＵＴ１，ＶＯＵＴ２とを用いて、式（８）により決まる。
Figure 2014230463
次に、負荷急変時の制御動作を説明する。ここでは、負荷急増を一例として説明する。図６の時刻ｔ９時に、負荷急増が生じている。これにより、一時的に、インダクタ電流ＩＬが実際の負荷電流（Ｉｏ１＋Ｉｏ２）よりも小さくなるため、出力電圧にリップル（低下）が生じる。仮に、ＰチャネルＭＯＳトランジスタ４８，４９をＰＷＭ制御方式等で制御した場合、両方の出力電圧（ＶＯＵＴ１，ＶＯＵＴ２）にリップルが生じ得る。しかしながら、本実施の形態の制御方式では、第１出力電圧ＶＯＵＴ１のリップルは、式（１）に示したように、電源制御部（第１電源制御部）４２によって二つの制御閾値ＶＴＨ１＋ＶＲＥＦ１とＶＴＨ２＋ＶＲＥＦ１の間に抑制される。このため、負荷電流Ｉｏ１，Ｉｏ２のいずれか又は両方が急増したような場合でも、第１出力電圧ＶＯＵＴ１の安定性は確保される。
出力電圧が低下すると、両方の出力電圧（ＶＯＵＴ１，ＶＯＵＴ２）と、電流センサ４３で換算したインダクタ電流ＩＬの電流電圧ＶＩとの合計電圧ＶＡも低下する。電源制御部（第２電源制御部）４１は、この合計電圧ＶＡが下限の制御閾値ＶＴＨ４＋ＶＲＥＦ１＋ＶＲＥＦ２よりも小さくなったら（時刻ｔ９）、ＮチャネルＭＯＳトランジスタ４７をオフし、ＰチャネルＭＯＳトランジスタ４６をオンするように制御信号Ｖ２３，Ｖ２４を生成する。その後、この合計電圧ＶＡが上限の制御閾値ＶＴＨ３＋ＶＲＥＦ１＋ＶＲＥＦ２よりも大きくなったら（時刻ｔ１１）、ＮチャネルＭＯＳトランジスタ４７をオンし、ＰチャネルＭＯＳトランジスタ４６をオフするように制御信号Ｖ２３，Ｖ２４を生成する。
図６に示すように、負荷変動が大きいほど、インダクタ電流ＩＬが実際の負荷電流（Ｉｏ１＋Ｉｏ２）と一致するまでに要する期間（時刻ｔ９〜ｔ１０）が長くなる。ここでは、この期間（時刻ｔ９〜ｔ１０）を含めた時刻ｔ９〜ｔ１１の期間で、制御信号Ｖ２３によりＰチャネルＭＯＳトランジスタ４６がオンに駆動される。このため、負荷急変の過渡期では、制御信号Ｖ２３のオンの期間（Ｔｉ）は定常時と比べて長くなり、スイッチング周期（Ｔｓ２）も定常時と比べて長くなる。
ここで、スイッチング部９を制御する電源制御部（第２電源制御部）４１の制御方式は、必ずしも、図５に示したようなヒステリシス制御方式に限定されるものではなく、場合によっては、スイッチング周期が固定のＰＷＭ制御方式等であってもよい。ただし、スイッチング周期（Ｔｓ２）が固定の場合には、具体的な制御方式や負荷急変の大きさにも依るが、負荷急変が生じてから再び定常状態に達するまでの期間が長くなる（すなわち負荷急変に対する応答性が低下する）場合がある。この観点からは、ヒステリシス制御方式等のようなスイッチング周期が可変の制御方式を用いることが有益となる。
また、電源制御部４１は、負荷電流（Ｉｏ１＋Ｉｏ２）に応じたインダクタ電流ＩＬを生成できるようにスイッチング部９を制御する構成であればよく、場合によっては、図３の電流センサ４３および図５の入力端子６６を設けないことも可能である。ただし、負荷電流の変動が生じてから出力電圧の変動が生じるまでに若干のタイムラグが生じる場合がある。したがって、負荷急変に対する応答性を更に向上させる観点からは、電流センサ４３および入力端子６６を設けることが望ましい。
負荷急変時、ＰチャネルＭＯＳトランジスタ４８，４９の制御動作は定常時と同じである。すなわち、前述したように、ＰチャネルＭＯＳトランジスタ４８は、第１出力電圧ＶＯＵＴ１のリップルを抑制するように制御される。ただし、図６の時刻ｔ９〜ｔ１１の期間に示すように、インダクタ電流ＩＬは、負荷電流（Ｉｏ１＋Ｉｏ２）との一致に向けて増加していくため、定常期間［２］に達するまで、制御信号Ｖ２１のオンの期間（Ｔ０）は各周期毎に短くなり、スイッチング周期（Ｔｓ１）も各周期毎に短くなる。
また、図６の時刻ｔ９〜ｔ１１の期間に示すように、第１出力電圧ＶＯＵＴ１のリップルが抑制される一方で、第２出力電圧ＶＯＵＴ２には、一時的に、インダクタ電流ＩＬと実際の負荷電流（Ｉｏ１＋Ｉｏ２）との差分に応じたリップル（低下）が生じ得る。ただし、安定性の要求が低い第２出力電圧ＶＯＵＴ２のリップルに関しては、例えば、電源制御部４１での応答性の確保や、平滑用のコンデンサＣ２９の容量値の最適化等によって、実使用上問題が無いレベルに抑制することは十分に可能である。
定常期間［２］では、定常期間［１］と同様の動作が行われる。ただし、定常期間［２］では、定常期間［１］と比べて負荷電流（Ｉｏ１＋Ｉｏ２）が大きいため、スイッチング周期（Ｔｓ１）は、定常期間［１］と比べて短くなる。
以上のように、本実施の形態によるレギュレータ装置は、スイッチング部９の１個のインダクタ２３で所望のインダクタ電流ＩＬを生成し、当該インダクタ電流ＩＬを複数のスイッチング素子２７，２８を介して時分割で振り分けることで複数の出力電圧（ＶＯＵＴ１，ＶＯＵＴ２）を生成する。この際に、安定性の要求が高い側の出力電圧（ＶＯＵＴ１）のリップル電圧が予め設定された所定の範囲内に収まるように、当該出力電圧（ＶＯＵＴ１）に対応するスイッチング素子２７のオン・オフを制御することが主要な特徴の一つとなっている。安定性の要求が低い側の出力電圧（ＶＯＵＴ２）は、スイッチング素子２７のオフ期間でインダクタ電流ＩＬをスイッチング素子２８を介して供給することで制御される。具体的には、レギュレータ装置は、時間平均で「Ｉｏ１＋Ｉｏ２」となるインダクタ電流ＩＬを生成し、時間平均でＩｏ１となる負荷電流を負荷５に向けて供給し、時間平均でＩｏ２となる残りの負荷電流を負荷６に向けて供給する。
これにより、１個のインダクタ２３で複数の出力電圧（ＶＯＵＴ１，ＶＯＵＴ２）を生成しつつ、安定性の要求が高い出力電圧（ＶＯＵＴ１）を生成可能になる。さらに、レギュレータ装置の小型化や低コスト化が可能になる。その結果、特に、車両用の電子制御装置（ＥＣＵ）等で有益なレギュレータ装置が実現可能になる。
ここで、比較例として、例えば、特許文献１等に示されるようなＰＷＭ制御方式を用いることが考えられる。当該方式は、例えば図１において、スイッチング素子２７と２８がそれぞれオンとオフの状態でスイッチング部９をＰＷＭ制御するサイクルと、スイッチング素子２７と２８がそれぞれオフとオンの状態でスイッチング部９をＰＷＭ制御するサイクルとを交互に繰り返すような方式となる。言い換えれば、インダクタ２３を時分割で使用する方式となる。
しかしながら、このようなＰＷＭ制御方式を用いた場合、例えば、第２出力電圧ＶＯＵＴ２が供給される負荷６に負荷急変が生じた際に、第１出力電圧ＶＯＵＴ１において比較的大きなリップルが生じる恐れがある。このような他出力からの干渉を低減するためには、複雑な補償回路が必要とされる。一方、本実施の形態の制御方式では、１個のインダクタ２３を用いつつ、このような補償回路を設けることなく安定性の要求が高い出力電圧（ＶＯＵＴ１）を生成できる。
（実施の形態２）
《レギュレータ装置の詳細構成（変形例）》
図７は、本発明の実施の形態２によるレギュレータ装置において、図１のレギュレータ装置の詳細な構成例を示す回路ブロック図である。図７において、図３と同一の構成部分には同一符号を付している。図７に示すレギュレータ装置は、図３における電源制御部４１，４２をデジタル制御を行うＭＣＵで構成した点と、図３における電流センサ４３の機能をＭＣＵに組み込んだ点とが異なっている。
近年、ＭＣＵの発展とともに、スイッチングレギュレータの制御部のデジタル化が進んでいる。アナログ制御部を用いるスイッチングレギュレータと比べて、デジタル制御部を用いるスイッチングレギュレータでは、一部の外付け部品の機能をＭＣＵに集約されることができるため、外付け部品点数の削減が可能となる。また、スイッチングレギュレータの制御部のデジタル化により、制御パラメータをプログラムで自由に調整でき、制御の柔軟性が向上する。
図７に示す降圧スイッチングレギュレータは、図３の場合と同様のスイッチング部９、第１および第２電源生成部１０ａ，１０ｂ、ならびに電圧センサ４４，４５に加えて、デジタル制御部８１を備える。デジタル制御部８１は、ＡＤＣ８２，８３、Ｉ／Ｏ端子８４、レジスタ制御回路（ＲＣＵ）８５、レジスタ（ＲＥＧ）９６〜１０２、乗算器８６〜８８、加算器８９、電流予測器９０、予測制御器９１，９４、電流ヒステリシス制御器９２、ＥＭＩ制御器９３、および電圧ヒステリシス制御器９５を備える。
ＡＤＣ８２とＡＤＣ８３は、それぞれ、電圧センサ４４からのフィードバック電圧ＶＦ１と電圧センサ４５からのフィードバック電圧ＶＦ２をデジタル信号ＶＤＦ１とデジタル信号ＶＤＦ２に変換する回路である。Ｉ／Ｏ端子８４は、外部の制御部と接続するための端子である。電圧ヒステリシス制御器９５は、例えば図４の電源制御部（第１電源制御部）４２と同じ役割を持つ制御器である。電流ヒステリシス制御器９２は、例えば図５の電源制御部（第２電源制御部）４１と同じ役割を持つ制御器である。
レジスタ制御回路（ＲＣＵ）８５は、Ｉ／Ｏ端子８４から入力された外部制御信号により、制御に用いるパラメータを保存するレジスタ（ＲＥＧ）９６〜１０２を制御するための回路である。ＲＥＧ９６は、デジタル信号ＶＤＦ１のゲインパラメータＰ１を保存する。ＲＥＧ９７は、デジタル信号ＶＤＦ２のゲインパラメータＰ２を保存する。ＲＥＧ９８は、デジタル信号ＶＤＦ１のゲインパラメータＰ３を保存する。ＲＥＧ９９とＲＥＧ１００は、それぞれ、電圧ヒステリシス制御器９５に設定する上限と下限の制御閾値ＶＴＨ１＋ＶＲＥＦ１とＶＴＨ２＋ＶＲＥＦ１を保存する。ＲＥＧ１０１とＲＥＧ１０２は、それぞれ、電流ヒステリシス制御器９２に設定する上限と下限の制御閾値ＶＴＨ３＋ＶＲＥＦ１＋ＶＲＥＦ２とＶＴＨ４＋ＶＲＥＦ１＋ＶＲＥＦ２を保存する。
乗算器８６は、デジタル信号ＶＤＦ１とＲＥＧ９６に保存されたゲインパラメータとを乗算する。乗算器８７は、デジタル信号ＶＤＦ２とＲＥＧ９７に保存されたゲインパラメータとを乗算する。乗算器８８は、デジタル信号ＶＤＦ１とＲＥＧ９８に保存されたゲインパラメータとを乗算する。加算器８９は、例えば図５の電圧加算回路６２と同じ役割を持つ加算器である。予測制御器９１，９４は、デジタル制御により生じる遅延をキャンセルするための微分制御器である。
ＥＭＩ制御器９３は、スイッチングレギュレータのスイッチングノイズを削減するため、電圧ヒステリシス制御器９５と電流ヒステリシス制御器９２の制御閾値ＶＴＨ１＋ＶＲＥＦ１，ＶＴＨ２＋ＶＲＥＦ１，ＶＴＨ３＋ＶＲＥＦ１＋ＶＲＥＦ２，ＶＴＨ４＋ＶＲＥＦ１＋ＶＲＥＦ２を調整する。電流予測器９０は、ＡＤＣ８２，８３で変換したデジタル信号ＶＤＦ１，ＶＤＦ２と、電圧ヒステリシス制御器９５からのＰチャネルＭＯＳトランジスタ４８の制御信号Ｖ２１とによりインダクタ２３に流れるインダクタ電流ＩＬを予測し、電流電圧信号ＶＤＩを出力する。
《レギュレータ装置の詳細動作（変形例）》
次に、デジタル制御部８１のより詳細な動作を説明する。まず、各出力電圧ＶＯＵＴ１，ＶＯＵＴ２における所定の許容リップルの目標仕様に基づき、Ｉ／Ｏ端子８４からＲＣＵ８５を介して、各制御閾値ＶＴＨ１＋ＶＲＥＦ１，ＶＴＨ２＋ＶＲＥＦ１，ＶＴＨ３＋ＶＲＥＦ１＋ＶＲＥＦ２，ＶＴＨ４＋ＶＲＥＦ１＋ＶＲＥＦ２と各ゲインパラメータＰ１，Ｐ２，Ｐ３が設定される。ＡＤＣ８２とＡＤＣ８３は、それぞれ、電圧センサ４４からのフィードバック電圧ＶＦ１と電圧センサ４５からのフィードバック電圧ＶＦ２をデジタル信号ＶＤＦ１とＶＤＦ２に変換する。乗算器８６，８７，８８は、各自対応するデジタル信号ＶＤＦ１，ＶＤＦ２とゲインパラメータＰ１，Ｐ２，Ｐ３とを乗算し、それぞれ、増幅信号ＶＰ１，ＶＰ２，ＶＰ３を出力する。
加算器８９は、増幅信号ＶＰ１，ＶＰ２と、電流予測器９０で予測されたインダクタ電流の電流電圧信号ＶＤＩとを加算し、合計信号ＶＤＡを出力する。予測制御器９１は、合計信号ＶＤＡを受けて、デジタル制御により生じる遅延をキャンセルした制御用信号ＶＤＡＣ１を生成する。電流ヒステリシス制御器９２は、制御用信号ＶＤＡＣ１が制御閾値ＶＴＨ３＋ＶＲＥＦ１＋ＶＲＥＦ２，ＶＴＨ４＋ＶＲＥＦ１＋ＶＲＥＦ２に基づく第３の範囲内に収まるように、ＰチャネルＭＯＳトランジスタ４６とＮチャネルＭＯＳトランジスタ４７を制御信号Ｖ２３とＶ２４でそれぞれ制御する。制御閾値ＶＴＨ３＋ＶＲＥＦ１＋ＶＲＥＦ２，ＶＴＨ４＋ＶＲＥＦ１＋ＶＲＥＦ２は、ＲＥＧ１０１，１０２に設定される。制御信号Ｖ２３とＶ２４により、インダクタ２３に流れた電流の平均電流値は、負荷５に流れた所定の負荷電流Ｉｏ１と負荷６に流れた所定の負荷電流Ｉｏ２との合計電流値に一致する。
予測制御器９４は、増幅信号ＶＰ３を受けて、デジタル制御により生じる遅延をキャンセルした制御用信号ＶＤＡＣ２を生成する。電圧ヒステリシス制御器９５は、制御用信号ＶＤＡＣ２と、ＲＥＧ９９，１００に設定される制御閾値ＶＴＨ１＋ＶＲＥＦ１，ＶＴＨ２＋ＶＲＥＦ１とに基づき、ＰチャネルＭＯＳトランジスタ４８，４９を制御する制御信号Ｖ２１，Ｖ２２を生成する。これにより、実施の形態１の場合と同様に、第１出力電圧ＶＯＵＴ１は、制御閾値ＶＴＨ１＋ＶＲＥＦ１，ＶＴＨ２＋ＶＲＥＦ１に基づく第１の範囲内に抑制される。また、第２出力電圧ＶＯＵＴ２のリップルも、特に問題が無いレベルに抑制することが十分に可能となる。
ここで、予測制御器９１，９４の動作について予測制御器９４を代表例として補足する。デジタル制御では、クロック周期毎に制御が行われるが、このクロック周期の長さに応じて制御に遅延が生じる。例えば、ヒステリシス制御の場合、制御閾値ＶＴＨ１＋ＶＲＥＦ１，ＶＴＨ２＋ＶＲＥＦ１の範囲を外れても、即座にＰチャネルＭＯＳトランジスタ４８をスイッチングできず、リップルが増加する恐れがある。これを解決するため、予測制御器９４は、制御閾値の範囲を外れる前の時点で、過去のデータ（ここでは増幅信号ＶＰ３）の時系列的な変化量に基づいて所定の時間を経過後に出力されるデータを予測し、この予測されたデータに基づいて制御用信号ＶＤＡＣ２を生成する。具体的には、例えば、増幅信号ＶＰ３の変化特性は、図６のフィードバック電圧ＶＦ１に示されるように、立ち上がりと立ち下がりをそれぞれ所定の関数（例えば一次関数等）で近似することで表せるため、時系列的な変化量に基づいて将来のデータを予測することができる。
このように、予測制御器９４は、その後に電圧センサ４４からのフィードバックされることが見込まれるフィードバック電圧ＶＦ１を予測して、制御用信号ＶＤＡＣ２として出力する。電圧ヒステリシス制御器９５は、この予測制御器９４からの制御用信号ＶＤＡＣ２に基づいて制御する結果、実際に制御閾値の範囲を外れたことを受けてＰチャネルＭＯＳトランジスタ４８のスイッチングを行うのではなく、外れる時点を予測してスイッチングを行うことになる。
図８は、図７におけるＥＭＩ制御器の動作例を示す説明図である。ＥＭＩ制御器（制御閾値制御器）９３の制御対象は、電流ヒステリシス制御器９２のＲＥＧ１０１，１０２と電圧ヒステリシス制御器９５のＲＥＧ９９，１００であるが、ここでは、電圧ヒステリシス制御器９５を方を代表例として説明する。ＲＥＧ９９，１００に設定される制御閾値ＶＴＨ１＋ＶＲＥＦ１，ＶＴＨ２＋ＶＲＥＦ１が固定の場合、定常時、図６に示したスイッチング周期（Ｔｓ２）は一定になり、スイッチング周波数が特定の周波数に集中することによるスイッチングノイズが問題となる。
この問題を解決するため、ＥＭＩ制御器９３は、例えば、ＲＥＧ９９，１００に設定される制御閾値ＶＴＨ１＋ＶＲＥＦ１，ＶＴＨ２＋ＶＲＥＦ１（すなわち第１の範囲）を、図８に示されるように、リップル許容範囲１０３内で時系列的にランダムに変更する。電圧ヒステリシス制御器９５は、制御用信号ＶＤＡＣ２がこのランダムに変更された制御閾値に達したことを受けて制御信号Ｖ２１（Ｖ２２）を生成する。その結果、定常時でも、スイッチング周期（Ｔｓ２）が一定にならず、スイッチング周波数が適宜分散されるため、スイッチングノイズを低減できる。
次に、電流予測器９０の動作を説明する。ここでは、図７において、電圧センサ４４からのフィードバック電圧ＶＦ１と第１出力電圧ＶＯＵＴ１は、１：１の比例関係であるものと仮定する。また、電圧センサ４５からのフィードバック電圧ＶＦ２と第２出力電圧ＶＯＵＴ２も、１：１の比例関係であるものと仮定する。
１サイクル前のＰチャネルＭＯＳトランジスタ４８の制御信号Ｖ２１［ｎ−１］がローの時、電流予測器９０は、インダクタ電流ＩＬ［ｎ］の予測値となる電流電圧信号ＶＤＩ［ｎ］を、式（９）に基づき計算する。一方、１サイクル前のＰチャネルＭＯＳトランジスタ４８の制御信号Ｖ２１［ｎ−１］がハイの時、電流予測器９０は、インダクタ電流ＩＬ［ｎ］の予測値となる電流電圧信号ＶＤＩ［ｎ］を、式（１０）に基づき計算する。
Figure 2014230463
Figure 2014230463
式（９）および式（１０）において、「Ｔｓ」はＡＤＣのサンプリング周期であり、「Ｋ」は電流値を電圧値に変換するためのパラメータであり、「Ｃ２４」および「Ｃ２９」は、それぞれ、平滑用のコンデンサＣ２４およびＣ２９の容量値である。また、ここで説明した電流予測器９０の動作は、一例として、コンデンサＣ２４，Ｃ２９に存在する寄生抵抗と寄生インダクタンスにより生じるノイズや、スイッチング素子のオン・オフ時のスパイクノイズなどを無視した場合の動作である。電流予測器９０により、電流センサ４３を設ける必要が無くなるため、外付け部品点数の削減が可能になる。
以上、本実施の形態２のレギュレータ装置を用いることで、実施の形態１で述べた各種効果に加えて、例えば、次ぎのような効果が得られる。まず、各種制御閾値やゲインパラメータをレジスタ（ＲＥＧ）によって容易に変更可能になるため、電圧仕様やリップル仕様等の様々な要求仕様に対して柔軟に対応することが可能になる。また、デジタル制御部８１は、例えば、マイクロコンピュータ（ＭＣＵ）やＦＰＧＡ（Field Programmable Gate Array）等の一般的な部品によって構成でき、また、レギュレータ装置の一部の部品（ここでは電流センサ）を削減することができるため、レギュレータ装置の低コスト化等が実現可能になる。さらに、ＥＭＩ制御器９３によって、スイッチングノイズの低減が可能になる。
（実施の形態３）
《レギュレータ装置の詳細構成（応用例）》
図９は、本発明の実施の形態３によるレギュレータ装置において、その詳細な構成例を示す回路図である。図９のレギュレータ装置は、実施の形態２の図３で述べた２出力の構成例を３出力に拡張した構成例となっている。図９において、図３と同一構成部分には同一符号を付している。図９の降圧スイッチングレギュレータは、図３の場合例と比較して、図３の電源制御部４１，４２がそれぞれ電源制御部３２，３３に置き換わった点と、第３出力電圧ＶＯＵＴ３が生成される第３出力ノード、第３電源生成部１０ｃ、および電圧センサ３１が追加された点とが異なっている。
第３電源生成部１０ｃは、第１および第２抵抗制御部１０ａ，１０ｂの場合と同様に、スイッチング素子となるＰチャネルＭＯＳトランジスタ５０と、平滑用のコンデンサＣ３０とを備える。電圧センサ３１は、平滑用のコンデンサＣ３０の一端で生成された第３出力電圧ＶＯＵＴ３を観測し、電源制御部３２に入力できるフィードバック電圧ＶＦ３となるように変換する。第３出力電圧ＶＯＵＴ３は、負荷（例えばＭＣＵ）７に供給される。ここでは、第１出力電圧ＶＯＵＴ１の安定性の要求は第２出力電圧ＶＯＵＴ２よりも高く、第１出力電圧ＶＯＵＴ１と第２出力電圧ＶＯＵＴ２の安定性の要求は第３出力電圧ＶＯＵＴ３よりも高いものとする。
図１０は、図９における第１電源制御部の構成例を示す回路図であり、図１１は、図９における第２電源制御部の構成例を示す回路図である。図１０に示すように、電源制御部（第１電源制御部）３３は、図４に示した入力端子５４、ヒステリシス機能を持つコンパレータ５１、基準電圧ＶＲＥＦ１、およびインバータ５２ａに加えて、入力端子５５、ヒステリシス機能を持つコンパレータ５６、基準電圧ＶＲＥＦ２、インバータ５２ｂ、トランジスタドライバ５９、および論理回路５７，５８を備える。ヒステリシス機能を持つコンパレータ５６は、二つの制御閾値ＶＴＨ５＋ＶＲＥＦ２およびＶＴＨ６＋ＶＲＥＦ２が設定され、入力端子５５に入力された電圧センサ４５からのフィードバック電圧ＶＦ２とこの二つの制御閾値ＶＴＨ５＋ＶＲＥＦ２およびＶＴＨ６＋ＶＲＥＦ２とを比較し、制御信号Ｖ２５を生成する。
論理回路５７は、入力された制御信号Ｖ２５とＶ２０を用いて論理和（ＯＲ）の演算を行い、制御信号Ｖ２６を生成する。インバータ５２ｂは、論理回路５７からの制御信号Ｖ２６を反転し、反転制御信号Ｖ２７を生成する。論理回路５８は、入力された制御信号Ｖ２７とＶ２０を用いて論理和（ＯＲ）の演算を行い、制御信号Ｖ２８を生成する。トランジスタドライバ５９は、ＰチャネルＭＯＳトランジスタ４８，４９，５０の中の２個以上を同時にオンしないように、入力された制御信号Ｖ１９，Ｖ２６，Ｖ２８のデッドオフタイムを調整し、ＰチャネルＭＯＳトランジスタ４８，４９，５０を駆動できる制御信号Ｖ２１，Ｖ２２，Ｖ２９に変換する。
図１１に示すように、電源制御部（第２電源制御部）３２は、図５に示したトランジスタドライバ６３に加えて、ヒステリシス機能を持つコンパレータ６９と、基準電圧ＶＲＥＦ１＋ＶＲＥＦ２＋ＶＲＥＦ３と、電圧加算回路６８と、入力端子６４，６５，６６，６７とを備える。電圧加算回路６８は、入力端子６４，６５，６６から入力される電圧センサ４４，４５，３１からのフィードバック電圧ＶＦ１，ＶＦ２，ＶＦ３と、入力端子６７から入力される電流センサ４３からの電流電圧ＶＩとを全て加算し、ヒステリシス機能を持つコンパレータ６９に入力できる合計電圧ＶＡに変換する。
ヒステリシス機能を持つコンパレータ６９は、二つの制御閾値ＶＴＨ３＋ＶＲＥＦ１＋ＶＲＥＦ２＋ＶＲＥＦ３およびＶＴＨ４＋ＶＲＥＦ１＋ＶＲＥＦ２＋ＶＲＥＦ３が設定され、電圧加算回路６８からの合計電圧ＶＡとこの二つの制御閾値とを比較する。そして、コンパレータ６９は、この比較結果に基づいて、スイッチング素子となるＰチャネルＭＯＳトランジスタ４６と同期整流用のスイッチング素子となるＮチャネルＭＯＳトランジスタ４７とを制御する制御信号Ｖ１８を生成する。
次ぎに、本実施の形態３のレギュレータ装置の動作例について説明する。図９のスイッチング部９の動作に関しては、インダクタ電流ＩＬにさらに負荷７の負荷電流Ｉｏ３が加わるように電源制御部３２による制御が行われることを除いて実施の形態１の場合と同様であるため、詳細な説明は省略する。図１０を用いて、ＰチャネルＭＯＳトランジスタ４８，４９，５０の制御動作を説明する。
電源制御部（第１電源制御部）３３は、電圧センサ４４からのフィードバック電圧ＶＦ１が上限の制御閾値ＶＴＨ１＋ＶＲＥＦ１よりも大きくなったら、ＰチャネルＭＯＳトランジスタ４８をオフするように（ここではハイレベルの）制御信号Ｖ１９を生成する。一方、電源制御部３３は、電圧センサ４４からのフィードバック電圧ＶＦ１が下限の制御閾値ＶＴＨ２＋ＶＲＥＦ１よりも小さくなったら、ＰチャネルＭＯＳトランジスタ４８をオンするように（ここではロウレベルの）制御信号Ｖ１９を生成する。トランジスタドライバ５９は、この制御信号Ｖ１９を基に、ＰチャネルＭＯＳトランジスタ４８のオン・オフを制御する制御信号Ｖ２１を生成する。これにより、電圧センサ４４からのフィードバック電圧ＶＦ１（＝ＶＯＵＴ１）のリップルは、二つの制御閾値ＶＴＨ１＋ＶＲＥＦ１とＶＴＨ２＋ＶＲＥＦ１の間に抑えられる。
電源制御部３３は、電圧センサ４５からのフィードバック電圧ＶＦ２が上限の制御閾値ＶＴＨ５＋ＶＲＥＦ２よりも大きくなったら、ハイレベルの制御信号Ｖ２５を生成する。一方、電源制御部３３は、電圧センサ４５からのフィードバック電圧ＶＦ２が下限の制御閾値ＶＴＨ６＋ＶＲＥＦ２よりも小さくなったら、ローレベルの制御信号Ｖ２５を生成する。論理回路５７は、この制御信号Ｖ２５と、インバータ５２ａからの反転制御信号Ｖ２０と論理和（ＯＲ）の演算を行い、制御信号Ｖ２６を生成する。トランジスタドライバ５９は、この制御信号Ｖ２６を基に、ＰチャネルＭＯＳトランジスタ４９のオン・オフを制御する制御信号Ｖ２２を生成する。これにより、第１出力電圧ＶＯＵＴ１を制御するＰチャネルＭＯＳトランジスタ４８がオフの期間中のみ、第２出力電圧ＶＯＵＴ２を制御するＰチャネルＭＯＳトランジスタ４９はオンに制御される。その結果、第１出力電圧ＶＯＵＴ１の制御の優先度は、第２出力電圧ＶＯＵＴ２よりも高くなる。
さらに、論理回路５８は、インバータ５２ａからの反転制御信号Ｖ２０と、インバータ５２ｂからの反転制御信号Ｖ２７との論理和（ＯＲ）の演算を行い、制御信号Ｖ２８を生成する。トランジスタドライバ５９は、この制御信号Ｖ２８を基に、ＰチャネルＭＯＳトランジスタ５０のオン・オフを制御する制御信号Ｖ２９を生成する。これにより、第１出力電圧ＶＯＵＴ１を制御するＰチャネルＭＯＳトランジスタ４８がオフの期間中で、かつ第２出力電圧ＶＯＵＴ２を制御するＰチャネルＭＯＳトランジスタ４９がオフの期間中のみ、第３出力電圧ＶＯＵＴ３を制御するＰチャネルＭＯＳトランジスタ５０はオンに制御される。その結果、第１および第２出力電圧ＶＯＵＴ１，ＶＯＵＴ２の制御の優先度は、第３出力電圧ＶＯＵＴ３よりも高くなる。
このような動作により、安定性の要求が１番目に高い第１出力電圧ＶＯＵＴ１は、所定の二つの制御閾値ＶＴＨ１＋ＶＲＥＦ１，ＶＴＨ２＋ＶＲＥＦ１に基づく第１の範囲内に抑えることができる。さらに、安定性の要求が２番目に高い第２出力電圧ＶＯＵＴ２も、所定の二つの制御閾値ＶＴＨ５＋ＶＲＥＦ２，ＶＴＨ６＋ＶＲＥＦ２に基づく第２の範囲内に抑えることができる。安定性の要求が低い第３出力電圧ＶＯＵＴ３のリップルに関しては、実施の形態１の場合と同様に、例えば、電源制御部３２での応答性の確保や、平滑用のコンデンサＣ３０の容量値の最適化等によって、実使用上問題が無いレベルに抑制することは十分に可能である。
以上、本実施の形態３のレギュレータ装置を用いることで、実施の形態１の場合と同様に、１個のインダクタ２３で複数の出力電圧（ＶＯＵＴ１〜ＶＯＵＴ３）を生成しつつ、安定性の要求が高い出力電圧（ＶＯＵＴ１，ＶＯＵＴ２）を生成可能になる。また、レギュレータ装置の小型化が実現可能になる。なお、本実施の形態３のレギュレータ装置では、３出力の場合の構成例を示したが、同様にして、出力の数に応じた電圧ヒステリシス制御部などを備えることにより、４出力以上に拡張することも可能である。
この際には、出力の数が多くなるほど、インダクタ２３に蓄えられる電力（インダクタ電流ＩＬ）は大きくなる。例えば、第１出力電圧ＶＯＵＴに対応するスイッチング素子（４８）がオンの場合、インダクタ電流ＩＬの一部が負荷５に供給され、残りがコンデンサＣ２４に蓄えられる。その結果、出力の数が多くなるほど、コンデンサＣ２４の充電電流は多くなり、コンデンサＣ２４の充電期間は短くなる。第１出力電圧ＶＯＵＴ１の除く他の出力電圧に対応するコンデンサＣ２９，Ｃ３０の充電は、第１出力電圧ＶＯＵＴに対応するスイッチング素子（４８）がオフの期間で順に行われるが、前述したように、出力の数が多くなるほどコンデンサＣ２４の充電期間は短くなるため、他の出力電圧に対応するコンデンサＣ２９，Ｃ３０に対しても、充電期間を十分に確保することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、前述した実施の形態は、本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
例えば、実施の形態３で述べたレギュレータ装置は、勿論、実施の形態２で述べたようなデジタル制御を適用することも可能である。また、ここでは、主に車両用の電子制御装置（ＥＣＵ）に適用する場合を例として説明を行ったが、必ずしもこれに限定されるものではなく、多種の電源電圧が必要とされ、特に、その一部の電源電圧に対して高い安定性の要求があるシステムに対して広く適用することが可能である。
１，２ スイッチング素子
３，４ パワー素子
５，６，７ 負荷
９ スイッチング部
１０ａ 第１電源生成部
１０ｂ 第２電源生成部
１０ｃ 第３電源生成部
１２，２２ 電源制御部
１３ 出力平滑回路
１４ 降圧スイッチングレギュレータ部
１５ 第１抵抗制御部
１６ 第１シリーズレギュレータ部
１７ 第２シリーズレギュレータ部
１８ 第２抵抗制御部
２３ インダクタ
２５〜２８ スイッチング素子
３１，４４，４５ 電圧センサ
３２，３３，４１，４２ 電源制御部
４３ 電流センサ
４６ ＰチャネルＭＯＳトランジスタ
４７ ＮチャネルＭＯＳトランジスタ
４８ ＰチャネルＭＯＳトランジスタ
４９ ＰチャネルＭＯＳトランジスタ
５０ ＰチャネルＭＯＳトランジスタ
５１，５６，６１，６９ コンパレータ
５２ａ，５２ｂ インバータ
５３，５９，６３ トランジスタドライバ
５４，５５，６４〜６７ 入力端子
５７，５８ 論理回路
６２，６８ 電圧加算回路
８１ デジタル制御部
８２〜８３ ＡＤＣ
８４ Ｉ／Ｏ端子
８５ レジスタ制御回路
８６〜８８ 乗算器
８９ 加算器
９０ 電流予測器
９１，９４ 予測制御器
９２ 電流ヒステリシス制御器
９３ ＥＭＩ制御器
９５ 電圧ステリシス制御器
９６〜１０２ レジスタ
１０３ リップル許容範囲
Ｃ１９，Ｃ２０，Ｃ２４，Ｃ２９，Ｃ３０ コンデンサ
ＩＬ インダクタ電流
Ｉｏ１〜Ｉｏ３ 負荷電流
Ｖ１，ＶＩＮ 入力電源電圧
Ｖ５〜Ｖ７，Ｖ１８〜Ｖ２９ 制御信号
Ｖ２ 中間出力電圧
Ｖ３，ＶＯＵＴ１ 第１出力電圧
Ｖ４，ＶＯＵＴ２ 第２出力電圧
ＶＡ 合計電圧
ＶＤＡ 合計信号
ＶＤＡＣ１，ＶＤＡＣ２ 制御用信号
ＶＤＦ１，ＶＤＦ２ デジタル信号
ＶＤＩ 電流電圧信号
ＶＦ１〜ＶＦ３ フィードバック電圧
ＶＩ 電流電圧
ＶＯＵＴ３ 第３出力電圧
ＶＰ１〜ＶＰ３ 増幅信号
ＶＲＥＦ１〜ＶＲＥＦ３ 基準電圧

Claims (15)

  1. 入力電源電圧が供給される入力ノードと、
    第１出力電圧が生成される第１出力ノードと、
    第２出力電圧が生成される第２出力ノードと、
    インダクタと、
    前記第１出力ノードに一端が接続される第１コンデンサと、
    前記第２出力ノードに一端が接続される第２コンデンサと、
    オンに制御された際に前記インダクタの一端に前記入力電源電圧を印加する第１スイッチと、
    オンに制御された際に前記インダクタの一端に接地電圧を印加する第２スイッチと、
    オンに制御された際に前記インダクタに流れる電流を前記第１出力ノードに向けて出力する第３スイッチと、
    オンに制御された際に前記インダクタに流れる電流を前記第２出力ノードに向けて出力する第４スイッチと、
    予め制御閾値の第１の範囲が設定され、前記第１出力電圧を前記第１の範囲で推移させるように前記第３スイッチのオン・オフを制御し、前記第３スイッチのオフの期間で前記第４スイッチをオンに制御する第１電源制御部と、を有する、レギュレータ装置。
  2. 請求項１記載のレギュレータ装置において、
    前記第１電源制御部は、
    予め上限となる第１制御閾値と下限となる第２制御閾値とが設定され、前記第１および第２制御閾値に基づきヒステリシス制御を行う第１コンパレータ回路と、
    前記第１コンパレータ回路の出力に基づき前記第３および第４スイッチのオン・オフを制御する第１ドライバ回路と、を備え、
    前記第１コンパレータ回路は、前記第１出力電圧に比例する第１フィードバック電圧が入力され、前記第１フィードバック電圧が前記第２制御閾値に到達した際に前記第３スイッチをオフからオンに切り替えるための制御信号を出力し、前記第１フィードバック電圧が前記第１制御閾値に到達した際に前記第３スイッチをオンからオフに切り替えるための制御信号を出力し、
    前記第１ドライバ回路は、前記第１コンパレータ回路からの制御信号に基づき前記第３スイッチのオン・オフを制御し、前記第３スイッチの逆位相で前記第４スイッチのオン・オフを制御する、レギュレータ装置。
  3. 請求項２記載のレギュレータ装置において、さらに、
    前記インダクタに流れる電流を観測し、当該電流値に応じた電圧値を持つ電流電圧を出力する電流センサと、
    前記第１および第２スイッチのオン・オフを制御する第２電源制御部と、を備え、
    前記第２電源制御部は、前記第２出力電圧に比例する第２フィードバック電圧と、前記第１フィードバック電圧と、前記電流電圧とを加算する電圧加算回路を備え、前記電圧加算回路から出力される合計電圧に基づいて前記第１および第２スイッチのオン・オフを制御する、レギュレータ装置。
  4. 請求項３記載のレギュレータ装置において、
    前記第２電源制御部は、
    予め上限となる第３制御閾値と下限となる第４制御閾値とが設定され、前記第３および第４制御閾値に基づきヒステリシス制御を行う第２コンパレータ回路と、
    前記第２コンパレータ回路の出力に基づき前記第１および第２スイッチのオン・オフを制御する第２ドライバ回路と、を備え、
    前記第２コンパレータ回路は、前記電圧加算回路から出力される前記合計電圧が前記第４制御閾値に到達した際に前記第１スイッチをオフからオンに切り替えるための制御信号を出力し、前記合計電圧が前記第３制御閾値に到達した際に前記第１スイッチをオンからオフに切り替えるための制御信号を出力し、
    前記第２ドライバ回路は、前記第２コンパレータ回路からの制御信号に基づき前記第１スイッチのオン・オフを制御し、前記第１スイッチの逆位相で前記第２スイッチのオン・オフを制御する、レギュレータ装置。
  5. 請求項４記載のレギュレータ装置において、
    前記レギュレータ装置は、車両用の電子制御装置に搭載される、レギュレータ装置。
  6. 入力電源電圧が供給される入力ノードと、
    第１出力電圧が生成される第１出力ノードと、
    第２出力電圧が生成される第２出力ノードと、
    第３出力電圧が生成される第３出力ノードと、
    インダクタと、
    前記第１出力ノードに一端が接続される第１コンデンサと、
    前記第２出力ノードに一端が接続される第２コンデンサと、
    前記第３出力ノードに一端が接続される第３コンデンサと、
    オンに制御された際に前記インダクタの一端に前記入力電源電圧を印加する第１スイッチと、
    オンに制御された際に前記インダクタの一端に接地電圧を印加する第２スイッチと、
    オンに制御された際に前記インダクタに流れる電流を前記第１出力ノードに向けて出力する第３スイッチと、
    オンに制御された際に前記インダクタに流れる電流を前記第２出力ノードに向けて出力する第４スイッチと、
    オンに制御された際に前記インダクタに流れる電流を前記第３出力ノードに向けて出力する第５スイッチと、
    予め制御閾値の第１の範囲および第２の範囲が設定され、前記第１出力電圧を前記第１の範囲で推移させるように前記第３スイッチのオン・オフを制御し、前記第３スイッチのオフの期間で前記第２出力電圧を前記第２の範囲で推移させるように前記第４スイッチのオン・オフを制御し、前記第３および第４スイッチのオフの期間で前記第５スイッチをオンに制御する第１電源制御部と、を有する、レギュレータ装置。
  7. 請求項６記載のレギュレータ装置において、さらに、
    前記インダクタに流れる電流を観測し、当該電流値に応じた電圧値を持つ電流電圧を出力する電流センサと、
    前記第１および第２スイッチのオン・オフを制御する第２電源制御部と、を備え、
    前記第２電源制御部は、前記第１出力電圧に比例する第１フィードバック電圧と、前記第２出力電圧に比例する第２フィードバック電圧と、前記第３出力電圧に比例する第３フィードバック電圧と、前記電流電圧とを加算する電圧加算回路を備え、前記電圧加算回路から出力される合計電圧に基づいて前記第１および第２スイッチのオン・オフを制御する、レギュレータ装置。
  8. 請求項７記載のレギュレータ装置において、
    前記レギュレータ装置は、車両用の電子制御装置に搭載される、レギュレータ装置。
  9. 入力電源電圧が供給される入力ノードと、
    第１出力電圧が生成される第１出力ノードと、
    第２出力電圧が生成される第２出力ノードと、
    インダクタと、
    前記第１出力ノードに一端が接続される第１コンデンサと、
    前記第２出力ノードに一端が接続される第２コンデンサと、
    オンに制御された際に前記インダクタの一端に前記入力電源電圧を印加する第１スイッチと、
    オンに制御された際に前記インダクタの一端に接地電圧を印加する第２スイッチと、
    オンに制御された際に前記インダクタに流れる電流を前記第１出力ノードに向けて出力する第３スイッチと、
    オンに制御された際に前記インダクタに流れる電流を前記第２出力ノードに向けて出力する第４スイッチと、
    予め制御閾値の第１の範囲が設定され、前記第１出力電圧を前記第１の範囲で推移させるように前記第３スイッチのオン・オフを制御し、前記第３スイッチのオフの期間で前記第４スイッチをオンに制御するデジタル制御部と、を備え、
    前記デジタル制御部は、
    前記第１出力電圧に比例する第１フィードバック電圧を第１デジタル信号に変換する第１アナログ・デジタル変換器と、
    前記第２出力電圧に比例する第２フィードバック電圧を第２デジタル信号に変換する第２アナログ・デジタル変換器と、
    前記第１の範囲をデジタル設定値で保持し、外部からアクセス可能な第１レジスタと、
    前記第１レジスタで保持されるデジタル設定値と、前記第１デジタル信号とを用いて前記第３スイッチのオン・オフを制御する電圧ヒステリシス制御器と、を有する、レギュレータ装置。
  10. 請求項９記載のレギュレータ装置において、
    前記デジタル制御部は、さらに、前記第１レジスタで保持される前記第１の範囲を時系列的にランダムに変更する制御閾値制御器を有する、レギュレータ装置。
  11. 請求項１０記載のレギュレータ装置において、
    前記デジタル制御部は、さらに、前記第３スイッチのオン・オフの情報と、前記第１および第２アナログ・デジタル変換器のサンプリング周期に基づく前記第１および第２デジタル信号のそれぞれの変化量と、前記第１および第２コンデンサのそれぞれの容量値とを用いて前記インダクタに流れる電流を予測する電流予測器を有する、レギュレータ装置。
  12. 請求項１１記載のレギュレータ装置において、
    前記デジタル制御部は、さらに、
    前記第１デジタル信号と第１乗算係数とを乗算する第１乗算器と、
    前記第２デジタル信号と第２乗算係数とを乗算する第２乗算器と、
    前記第１および第２乗算係数をそれぞれデジタル設定値で保持し、外部からアクセス可能な第２レジスタと、
    前記第１乗算器の出力と、前記第２乗算器の出力と、前記電流予測器の出力とを加算する加算器と、を備え、
    前記デジタル制御部は、前記加算器の出力に基づいて前記第１および第２スイッチのオン・オフを制御する、レギュレータ装置。
  13. 請求項１２記載のレギュレータ装置において、
    前記デジタル制御部は、さらに、
    前記加算器の出力に基づいて前記第１および第２スイッチのオン・オフを制御する電流ヒステリシス制御器と、
    予め設定された制御閾値の第３の範囲をデジタル設定値で保持し、外部からアクセス可能な第３レジスタと、を備え、
    前記電流ヒステリシス制御器は、前記加算器の出力が前記第３レジスタで保持される前記第３の範囲内に収まるように前記第１および第２スイッチのオン・オフを制御する、レギュレータ装置。
  14. 請求項１３記載のレギュレータ装置において、
    前記制御閾値制御器は、さらに、前記第３レジスタで保持される前記第３の範囲を時系列的にランダムに変更する、レギュレータ装置。
  15. 請求項１４記載のレギュレータ装置において、
    前記デジタル制御部は、さらに、
    前記第１デジタル信号と第３乗算係数とを乗算する第３乗算器と、
    前記第３乗算係数をデジタル設定値で保持し、外部からアクセス可能な第４レジスタと、
    前記第３乗算器から出力されるデジタル信号の時系列的な変化量に基づいて所定の時間を経過後に前記第３乗算器から出力されるデジタル信号を予測する予測制御器と、を備え、
    前記電圧ヒステリシス制御器は、前記第１レジスタで保持されるデジタル設定値と、前記予測制御器で予測されたデジタル信号とを用いて前記第３スイッチのオン・オフを制御する、レギュレータ装置。
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