JP2012044749A - ディジタル制御電源装置 - Google Patents

Abstract

【課題】所要の分解能を得るためのＰＷＭ信号の生成に用いるクロック信号の周波数が低いディジタル制御電源装置を提供する。
【解決手段】、固有のＰＷＭ信号（１４，２４）によるスイッチング動作に基づいて電圧を生成する一対の電源回路（１，２）とディジタルコントローラ（３）を備え、双方の電源回路を直列接続し、ディジタルコントローラは後段の電源回路からサンプリングした出力電圧が目標電圧に近づくように後段の電源回路のためにパルス幅を制御するＰＷＭ信号（２４）を生成すると共に当該ＰＷＭ信号よりも低い分解能でパルス幅を制御した前段電源回路のためのＰＷＭ信号（１４）を生成する。全体として必要な制御電圧幅に等しい制御電圧幅を後段の電源回路に設定し、前段にはその分解能よりも低い分解能を設定すればよく、１段の電源回路を用いる構成に比べ、必要な分解能を得るためのＰＷＭ信号の生成に低いクロック信号周波数を用いればよい。
【選択図】図１

Description

本発明は、ＰＷＭ制御によって電圧を生成するディジタル制御電源装置に関し、例えばマイクロコンピュータを用いてＰＷＭ制御を行うディジタル制御電源装置に適用して有効な技術に関する。

特許文献１には、ＰＷＭ制御により負荷全域での出力リプル電流を極力一定に制御するディジタル制御電源装置について記載される。これによれば、ディジタルコントローラで生成されるＰＷＭ信号によりスイッチング素子をオン・オフし、入力された電圧から負荷用の出力電圧を得るディジタル制御電源装置において、ディジタルコントローラは、当該電源装置が出力するアナログ出力電流をＡＤコンバータでディジタル値に変換し、前記ＡＤコンバータのサンプリング周波数、又は前記ＰＷＭ信号を得るための基準となるキャリア周波数の１周期毎にパルス幅の演算を行うと共に、前記ＡＤコンバータから出力されるディジタル出力電流値に応じて前記キャリア周波数及びサンプリング周波数をそれぞれ可変制御するものである。特にここでは、チョークコイルの直流重畳特性により出力リプル電圧が変動することを抑制するためにディジタル出力電流値に応じてＰＷＭ制御におけるサンプリング周波数などを制御しようとするものである。

特開２００９−１００６０７号公報

本発明者は、ＰＷＭ制御によるディジタル制御電源装置における低消費電力若しくは動作クロック信号の低周波数化について検討した。ディジタル制御電源装置における負荷変動に対する追従応答性を上げるためにはＰＷＭ信号の分解能を上げて、リプル電圧を小さくすることが必用になる。例えば目標出力電圧３Ｖに対して目標制御電圧幅すなわちリプル電圧を３０ｍＶ（１％）とすると、入力電圧が２４Ｖの場合のＰＷＭ信号の分解能は８００（＝２４Ｖ／３０ｍＶ）になり、ＡＤコンバータのサンプリング周波数若しくは前記ＰＷＭ信号を得るための基準となるキャリア周波数を１ＭＨｚとすれば、ＰＷＭ信号を生成するための動作周波数は８００ＭＨｚになり、高い周波数が必用になる。このようにＰＷＭ制御に高精度の分解能を必要とする場合にはＰＷＭ信号を生成するのに高い周波数のクロック信号が必要になり、この点において電力消費量が増大する。特許文献１ではこの点について考慮されていない。

本発明の目的は、所要の分解能を得るために必用なＰＷＭ信号の生成に用いるクロック信号の周波数を低くすることができるディジタル制御電源装置を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、夫々固有のＰＷＭ信号によるスイッチング動作に基づいて電圧を生成する一対の電源回路とディジタルコントローラを備え、双方の電源回路を直列接続したとき、ディジタルコントローラは後段の電源回路からサンプリングした出力電圧が目標電圧に近づくように当該後段の電源回路のためにパルス幅を制御するＰＷＭ信号を生成すると共に当該ＰＷＭ信号よりも低い分解能でパルス幅を制御した前段電源回路のためのＰＷＭ信号を生成する。

電源回路を直列接続するから、例えば全体として必要な分解能としての制御電圧幅に等しい制御電圧幅を後段の電源回路に設定し、前段にはその分解能よりも低い分解能を設定すればよく、１段の電源回路を用いる構成に比べて、ディジタル制御電源装置に必要な分解能を得るためのＰＷＭ信号の生成に低いクロック信号周波数を用いることができる。

また、ＰＷＭ信号によるスイッチング動作に基づいて入力電圧からトランスを介してその２次側に負荷用の電圧を生成する第１の電源回路、別のＰＷＭ信号によるスイッチング動作に基づいて前記トランスの２次側の基準端子に供給する電圧を生成する別の第２の電源回路、及び前記第１の電源回路の出力電圧が目標電圧に近づくようにパルス幅が制御された第１のＰＷＭ信号を生成すると共に当該ＰＷＭ信号よりも低い分解能でパルス幅を制御した第２の電源回路のためのＰＷＭ信号を生成する。

トランスを用いた第１の電源回路の二次側基準端子電圧を第２の電源回路で生成するから、例えば全体として必要な分解能としての制御電圧幅に等しい制御電圧幅をトランスを用いた第１の電源回路に設定し、トランスの二次側の基準端子電圧を生成する第２の電源回路にはその分解能よりも低い分解能を設定すればよく、１段の電源回路を用いる構成に比べて、ディジタル制御電源装置に必要な分解能を得るためのＰＷＭ信号の生成に低いクロック信号周波数を用いることができる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、所要の分解能を得るために必用なＰＷＭ信号の生成に用いるクロック信号の周波数を低くすることができる。

これにより、ディジタル制御電源装置の低消費電力に寄与することができる。

図１は本発明に係るディジタル制御電源装置の一例を示すシステム構成図である。 図２は本発明に係るディジタル制御電源装置の動作タイミングを示すタイミングチャートである。 図３は本発明に係るディジタル制御電源装置の別の例を示すシステム構成図である。 図４は１段の電源回路を用いるディジタル制御電源装置におけるＰＷＭ制御機能を説明するための比較例に係る説明図である。

１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕＜直列形態の後段電源回路に対するフィードバックＰＷＭ制御＞
本発明の代表的な実施の形態に係るディジタル制御電源装置（ＰＷＲＳ１）は、第１のＰＷＭ信号（１４）によるスイッチング動作に基づいて入力電圧（ＶＡ）から第１の電圧（ＶＡ１）を生成する第１の電源回路（１）と、前記第１の電源回路の第１の電圧の出力端子に直列接続され、第２のＰＷＭ信号（２４）によるスイッチング動作に基づいて前記第１の電圧から負荷（４）用の第２の電圧（ＶＢ）を生成する第２の電源回路（２）と、前記第２の電源回路の出力に基づいて前記第２の電圧が目標電圧に近づくようにパルス幅が制御された第２のＰＷＭ信号及び前記第２のＰＷＭ信号よりも低い分解能でパルス幅が制御された第１のＰＷＭ信号を生成するディジタルコントローラ（３）と、を備える。

第１の電源回路と第２の電源回路を直列接続するから、全体として必要な分解能としての制御精度の電圧幅（制御電圧幅）に等しい制御電圧幅を後段の第２の電源回路に設定し、前段の第１の電源回路にはその分解能よりも低い分解能を設定すればよい。したがって、１段の電源回路を用いる構成に比べて、ディジタル制御電源装置に必要な分解能を得るためのＰＷＭ信号の生成に低いクロック信号周波数を用いることができ、ディジタル制御電源装置の低消費電力に寄与する。

〔２〕＜タイマカウンタ部と制御部＞
項１のディジタル制御電源装置において、前記ディジタルコントローラは、前記第２の電源回路の出力に基づいて得られる電圧をディジタル値に変換するＡＤ変換器（３２）と、前記ＡＤ変換回路から出力されるディジタル値と前記目標電圧に対応する参照値とを比較する比較器（３３）と、前記第１のＰＷＭ信号を生成する第１のタイマカウンタ部（３０）と、前記第２のＰＷＭ信号を生成する第２のタイマカウンタ部（３１）と、前記入力電圧から第１の電圧を得るためのデューティー比を持つ第１のＰＷＭ信号を前記第１のタイマカウンタ部に生成させる制御を行うと共に、前記比較器の出力に基づいて第２の電圧を負帰還制御する第２のＰＷＭ信号を前記第２のタイマカウンタ部に生成させる制御を行う制御部（３４）と、を備える。

負帰還制御が行われる第２の電源回路に対して第１の電源回路には、第１の電圧を測定して負帰還制御を行うことを要せず、第２の電源回路で追従応答可能な範囲で第１の電圧を簡易に制御すれば済む。

〔３〕＜第２のタイマカウンタ部のカウント動作周波数＞
項２のディジタル制御電源装置において、前記ＡＤ変換器のサンプリング周波数をｆとすると、第２のタイマカウンタ部は少なくとも前記周波数ｆのＮ倍のカウント動作周波数を持ち、このとき前記Ｎは、前記第２の電圧の制御精度の電圧幅を複数倍して前記第１の電圧に等しくなるための倍数とされる。

前記第２の電圧の制御精度の電圧幅は、ディジタル制御電源装置における出力電圧の制御精度の電圧幅に等しくされればよい。１段の電源回路を用いて上記と同じ制御精度の出力電圧を得るには、周波数ｆをＬ（＞Ｎ）倍したカウント動作周波数を用いなければならない。Ｌは制御精度の電圧幅をＬ倍して第１の電源回路の入力電圧に等しくなる倍数である。

〔４〕＜第１のタイマカウンタ部の低動作周波数＞
項３のディジタル制御電源装置において、前記第１のタイマカウンタ部のカウント動作周波数は前記周波数ｆ以下の周波数である。

第１の電源回路に対する制御精度の電圧幅は第２の電源回路における制御精度の電圧幅よりも大きくてよいから、その第１のタイマカウンタ部のカウント動作周波数を第２のタイマカウンタ部のカウント動作周波数以下の周波数にしても何ら問題ない。

〔５〕＜第1のＰＷＭ信号のデューティー比を一定制御＞
項３のディジタル制御電源装置において、前記制御部は、前記第1のＰＷＭ信号のデューティー比を一定に制御する。

負荷変動に対して第２の電源回路による追従応答性で充分とする場合には第１の電源回路に対するＰＷＭ制御を最も簡素化することができる。

〔６〕＜第1のＰＷＭ信号のデューティー比を可変制御＞
項３のディジタル制御電源装置において、前記制御部は、前記第1のＰＷＭ信号のデューティー比を前記比較器の出力に基づいて可変に制御する。

負荷変動に対する第２の電源回路による追従応答性を向上させることができる。

〔７〕＜重負荷時に第１の電圧を大きくする＞
項６のディジタル制御電源装置において、前記制御部は、前記負荷が重いときは前記第１の電圧を大きくする方向に前記第１のＰＷＭ信号のデューティー比を制御する。

大きくされた第１の電圧は、重負荷を駆動する第２の電圧の追従応答性を向上させる。

〔８〕＜重負荷時に第１のタイマカウンタ部のカウント動作周波数を高くする＞
項６のディジタル制御電源装置において、前記制御部は、前記負荷が重いときは前記第１のタイマカウンタ部のカウント動作周波数を高く制御する。

第１の電源回路における制御精度の電圧幅が小さくされることによって、重負荷に起因する負荷の変動に対して第２の電圧の追従応答性を向上させることができる。

〔９〕＜チョッパ型降圧回路＞
項１乃至８の何れかのディジタル制御電源装置において、前記第１の電源回路及び第２の電源回路はチョッパ型の降圧回路である。

チョッパ型の降圧回路への適用に好適である。

〔１０〕＜チョッパ型昇圧回路＞
項１乃至８の何れかのディジタル制御電源装置において、前記第１の電源回路及び第２の電源回路はチョッパ型の昇圧回路である。

チョッパ型の昇圧回路への適用が可能である。

〔１１〕＜トランスを用いた一方の電源回路の２次側に接続した他の電源回路に対するフィードバックＰＷＭ制御＞
本発明の別の実施の形態に係るディジタル制御電源装置（ＰＷＲＳ２）は、第１のＰＷＭ信号（５４）によるスイッチング動作に基づいて入力電圧（ＡＶ）からトランス（５１）を介して２次側の基準端子に対する第１の電圧（ＶＢ１）を負荷（８）用として生成する第１の電源回路（５）と、第２のＰＷＭ信号（６４）によるスイッチング動作に基づいて前記入力電圧（ＶＡ）から前記基準端子に供給する第２の電圧（ＶＢ２）を生成する第２の電源回路（６）と、前記第１の電源回路の出力に基づいて前記第１の電圧が目標電圧に近づくようにパルス幅が制御された第１のＰＷＭ信号及び前記第１のＰＷＭ信号よりも低い分解能でパルス幅が制御された第２のＰＷＭ信号を生成するディジタルコントローラ（７）と、を備える。

トランスを用いた第１の電源回路の二次側基準端子電圧を第２の電源回路で生成するから、例えば全体として必要な分解能としての制御電圧幅に等しい制御電圧幅をトランスを用いた第１の電源回路に設定し、トランスの二次側の基準端子電圧を生成する第２の電源回路にはその分解能よりも低い分解能を設定すればよい。したがって、１段の電源回路を用いる構成に比べて、ディジタル制御電源装置に必要な分解能を得るためのＰＷＭ信号の生成に低いクロック信号周波数を用いることができ、ディジタル制御電源装置の低消費電力に寄与する。

〔１２〕＜タイマカウンタ部と制御部＞
項１１のディジタル制御電源装置において、前記ディジタルコントローラは、前記第１の電源回路の出力に基づいて得られる電圧をディジタル値に変換するＡＤ変換器（７２）と、前記ＡＤ変換器から得られるディジタル値と前記目標電圧に対応する参照値とを比較する比較器（７３）と、前記第１のＰＷＭ信号を生成する第１のタイマカウンタ部（７０）と、前記第２のＰＷＭ信号を生成する第２のタイマカウンタ部（７１）と、前記入力電圧から第２の電圧を得るためのデューティー比を持つ第２のＰＷＭ信号を前記第２のタイマカウンタ部に生成させる制御を行うと共に、前記比較器の出力に基づいて第１の電圧を負帰還制御する第１のＰＷＭ信号を前記第１のタイマカウンタ部に生成させる制御を行う制御部（７４）とを備える。

負帰還制御が行われる第１の電源回路に対して第２の電源回路には、第２の電圧を測定して負帰還制御を行うことを要せず、第１の電源回路で追従応答可能な範囲で第２の電圧を簡易に制御すれば済む。

〔１３〕＜第１のタイマカウンタ部のカウント動作周波数＞
項１２のディジタル制御電源装置において、前記ＡＤ変換器のサンプリング周波数をｆ、前記トランスの巻数比をＭとすると、第１のタイマカウンタ部は少なくとも前記周波数ｆのＮ倍のカウント動作周波数を持ち、このとき前記Ｎは、前記第１の電圧の制御精度の電圧幅を複数倍して前記入力電圧のＭ分の一の電圧に等しくなるための倍数とされる。

前記第１の電圧の制御精度の電圧幅は、ディジタル制御電源装置における出力電圧の制御精度の電圧幅に等しくされればよい。１段の電源回路を用いて上記と同じ制御精度の出力電圧を得るには、周波数ｆをＬ（＞Ｎ）倍したカウント動作周波数を用いなければならない。Ｌは制御精度の電圧幅をＬ倍して第１の電源回路の入力電圧に等しくなる倍数である。

〔１４〕＜第２のタイマカウンタ部の低動作周波数＞
項１３のディジタル制御電源装置において、前記第２のタイマカウンタ部のカウント動作周波数は前記周波数ｆ以下の周波数である。

第２の電源回路に対する制御精度の電圧幅は第１の電源回路における制御精度の電圧幅よりも大きくてよいから、その第２のタイマカウンタ部のカウント動作周波数を第１のタイマカウンタ部のカウント動作周波数以下の周波数にしても何ら問題ない。

〔１５〕＜第２のＰＷＭ信号のデューティーを一定制御＞
項１３のディジタル制御電源装置において、前記制御部は、前記第２のＰＷＭ信号のデューティーを一定に制御する。

負荷変動に対して第１の電源回路による追従応答性で充分とする場合には第２の電源回路に対するＰＷＭ制御を最も簡素化することができる。

〔１６〕＜第２のＰＷＭ信号のデューティーを可変制御＞
項１３のディジタル制御電源装置において、前記制御部は、前記第２のＰＷＭ信号のデューティーを前記比較器の出力に基づいて可変に制御する。

負荷変動に対する第１の電源回路による追従応答性を向上させることができる。

〔１７〕＜重負荷時に第２の電圧を大きくする＞
項１６のディジタル制御電源装置において、前記制御部は、前記負荷が重いときは前記第２の電圧を大きくする方向に前記第２のＰＷＭ信号のデューティーを制御する。

大きくされた第２の電圧は、重負荷を駆動する第１の電圧の追従応答性を向上させる。

〔１８〕＜重負荷時に第２のタイマカウンタ部のカウント動作周波数を高くする＞
項１３のディジタル制御電源装置において、前記制御部は、前記負荷が重いときは前記第２のタイマカウンタ部のカウント動作周波数を高く制御する。

第２の電源回路における制御精度の電圧幅が小さくされることによって、重負荷に起因する負荷の変動に対して第１の電圧の追従応答性を向上させることができる。

〔１９〕＜チョッパ型降圧回路＞
項１１乃至１８の何れかのディジタル制御電源装置において、前記第１の電源回路及び第２の電源回路はチョッパ型の降圧回路である。

チョッパ型の降圧回路への適用に好適である。

〔２０〕＜チョッパ型昇圧回路＞
項１１乃至１８の何れかのディジタル制御電源装置において、前記第１の電源回路及び第２の電源回路はチョッパ型の昇圧回路である。

チョッパ型の昇圧回路への適用が可能である。

２．実施の形態の詳細
実施の形態について更に詳述する。

《実施の形態１》
図１には本発明に係るディジタル制御電源装置のシステム構成が例示される。同図に示されるディジタル制御電源装置ＰＷＲＳ１は入力電圧ＶＡを降圧して出力電圧ＶＢを得るチョッパ型のＤＣ−ＤＣコンバータとされ、直列接続されたチョッパ型の第１の電源回路１及び第２の電源回路２と、夫々に対してＰＷＭ制御を行うディジタルコントローラとしてのマイクロコンピュータ（ＭＣＵ）３を備える。Ｒ１，Ｒ２は出力電圧ＶＢをマイクロコンピュータ３に帰還させるための直列分圧抵抗である。

第１の電源回路１は、特に制限されないが、入力電圧ＶＡのスイッチゲートとされるｎチャンネル型のスイッチＭＯＳトランジスタ１０にチョークコイル１１が直列接続され、その直列結合ノードと回路のグランド電位ＧＮＤとの間にダイオード１２が逆方向接続状態で挿入されると共に、チョークコイル１１を挟んで前記ダイオード１２と並列に平滑コンデンサ１３が配置され、平滑コンデンサ１３とチョークコイル１１の結合ノードに電圧ＶＡ１を生成する。スイッチＭＯＳトランジスタ１０はＰＷＭ信号１４によってスイッチ制御される。

第２の電源回路２は、特に制限されないが、第１の電源回路１から出力される電圧ＶＡ１の入力スイッチゲートとされるｎチャンネル型のスイッチＭＯＳトランジスタ２０にチョークコイル２１が直列接続され、その直列結合ノードと回路のグランド電位ＧＮＤとの間にダイオード２２が逆方向接続状態で挿入されると共に、チョークコイル２１を挟んで前記ダイオード２２と並列に平滑コンデンサ２３が配置され、平滑コンデンサ２３とチョークコイル２１の結合ノードに電圧ＶＢを生成する。スイッチＭＯＳトランジスタ２０はＰＷＭ信号２４によってスイッチ制御される。

前記マイクロコンピュータ３は、前記第２の電源回路２の出力電圧ＶＢを抵抗素子Ｒ１，Ｒ２で分圧して得られる電圧に基づいて前記電圧ＶＢが目標電圧に近づくようにパルス幅が制御されたＰＷＭ信号２４を生成すると共に、前記ＰＷＭ信号２４よりも低い分解能でパルス幅が制御されたＰＷＭ信号１４を生成する、ＰＷＭ制御機能を備える。

マイクロコンピュータ３はこのＰＷＭ制御機能を実現するために、例えば、前記抵抗Ｒ１，Ｒ２による分圧電圧をディジタル値に変換するＡＤ変換器（ＡＤＣ）３２と、前記ＡＤ変換器３２によるディジタル値と前記目標電圧に対応する参照値Ｄｒｅｆとを比較する比較器（ＣＭＰ）３３とを有する。更に、ＰＷＭ信号１４，２４の生成に夫々割り当てられたタイマカウンタチャネルとしてのタイマカウンタ（ＰＷＭＴＣ０，ＰＷＭＴＣ１）３０，３１を備え、前記比較器３３の出力を受けるＰＩ制御部（ＰＩＣＮＴ）３４による比例及び積分制御によって前記タイマカウンタ３０，３１に対するカウント周期が制御される。

ＰＩ制御部３４は、例えばＣＰＵ（中央処理装置）、ＤＳＰ（ディジタルシグナルプロセッシングユニット）及びその動作プログラムによって実現され、出力と目標値の偏差及びその残留偏差に着目したフィードバック制御によってＰＷＭ信号１４，２４のデューティー制御を行う。すなわち、入力電圧ＶＡから電圧ＶＡ１を得るためのデューティー比を持つＰＷＭ信号１４をタイマカウンタ部３０に生成させる制御を行うと共に、前記比較器３３の出力に基づいて電圧ＶＢをフィードバック制御するＰＷＭ信号２４をタイマカウンタ部２４に生成させる制御を行う。要するに、電源回路２に対しては電圧ＶＢに基づいてＰＷＭ信号２４のデューティー比がフィードバック制御されるが、電源回路１に関してはＰＷＭ信号１４のデューティー比は電圧ＶＡ１に基づいてフィードバック制御されず、電圧ＶＡ，ＶＢに基づいて制御される。

図２にはＰＷＭ制御による電圧生成動作の動作タイミングが例示される。周期ＴはＡＤ変換器３２のサンプリング周期であり、そのサンプリング周期毎に、ＡＤ変換器３２は所定のタイミングで分圧抵抗Ｒ１，Ｒ２による電圧ＶＢの分圧電圧をサンプリングしてディジタル値に変換し、変換結果は比較器３３で参照データＤｒｅｆと比較され、その比較結果がＰＩ制御部３４によりＰＩ制御に考慮されて、ＰＷＭ制御データが更新される。更新されたＰＷＭデータは次のサンプリング周期に同期してタイマカウンタ部３０，３１にセットされ、タイマカウンタ部３０，３１はセットされたＰＷＭデータに従ったデューティー比のＰＷＭ信号１４，２４を生成する。上記動作がサンプリング周期単位で順次繰り返されることによって、負荷４に目的とする電圧ＶＢが供給される。

次に上記ＰＷＭ制御機能について具体的な動作例を説明する。

例えば、電圧ＶＡ＝２４Ｖ、電圧ＶＡ１＝４Ｖ、電圧ＶＢ＝３Ｖとし、ＡＤコンバータ３１のサンプリング周波数ｆＳ＝１ＭＨｚとし、ディジタル制御電源装置ＰＷＲＳ１に要求される分解能としての電圧制御精度の電圧幅である制御電圧幅（リプル電圧ｖ）を出力電圧ＶＢのＸ＝１％とし、タイマカウンタ部３１のカウント動作周波数をｆＣＬＫ１とする。この条件下において、リップル電圧は
ｖ＝Ｘ・ＶＢ／１００＝３０ｍＶ
であり、電源回路２におけるＰＷＭ制御の分解能は、
Ｎ１＝ＶＡ１／ｖ＝１３３
であり、
タイマカウンタ部３１のカウント動作周波数は
ｆＣＬＫ１＝ｆＳ・Ｎ１＝１３３ＭＨｚ
とされる。

ここで、比較例として、図４に示されるように１段の電源回路を用いるディジタル制御電源装置におけるＰＷＭ制御機能を説明する。上記同様に、電圧ＶＡ＝２４Ｖ、電圧ＶＢ＝３Ｖとし、ＡＤコンバータ（ＡＤＣ）のサンプリング周波数ｆＳ＝１ＭＨｚとし、ディジタル制御電源装置に要求される分解能としての電圧制御精度の電圧幅である制御電圧幅（リプル電圧ｖ）を出力電圧ＶＢのＸ＝１％とする。タイマカウンタ部（ＰＷＭＴＣ）のカウント動作周波数はｆＣＬＫとする。この条件下において、リップル電圧は
ｖ＝Ｘ・ＶＢ／１００＝３０ｍＶ
であり、電源回路１００におけるＰＷＭ制御の分解能は、
Ｎ＝ＶＡ／ｖ＝８００
となる。したがって、タイマカウンタ部（ＰＷＭＴＣ）のカウント動作周波数は
ｆＣＬＫ＝ｆＳ・Ｎ＝８００ＭＨｚ
とされる。

図１と図４のＰＷＭ制御機能の説明から明らかなうように、図４のＰＷＱＭ制御機能の場合には電源回路は１段であるからリプル電圧ｖの要求仕様が定まれば、電圧ＶＡ（＝２４Ｖ）に対する電源回路の分解能（＝８００）が決まり、それに応じてタイマカウンタ部（ＰＷＭＴＣ）のカウント動作に用いるクロック信号ＣＬＫの周波数ｆＣＬＫの値が決まる。図４の例では８００ＭＨｚになる。これに対して図１の場合には、第１の電源回路１と第２の電源回路２を直列接続するから、後段の第２の電源回路２には電源装置全体ＰＷＲＳ１として必要な分解能としてのリプル電圧に等しいリプル電圧ｖを設定すればよい。第２の電源回路２は、入力電圧ＶＡ（＝２４Ｖ）を電圧ＶＡ１（ＶＡ／６＝４Ｖ）に降圧した電圧（＝４Ｖ）に対してリプル電圧３０ｍＶの分解能を満足すればよいから、その分解能は１３３になり、それに応じてタイマカウンタ部（ＰＷＭＴＣ１）３１のカウント動作に用いるクロック信号ＣＬＫ１の周波数ｆＣＬＫ１の値が決まる。図１の例では１３３ＭＨｚになる。すなわち、図１の電源回路２におけるカウント動作周波数は、
ｆＣＬＫ１＝（１／Ｋ）・ｆＣＬＫ
になる。１／Ｋは電源回路１による降圧率（ＶＡ／ＶＡ１）である。

一方、前段の第１の電源回路１には第２の電源回路１の分解能よりも低い分解能を設定すれば充分である。

例えばタイマカウンタ部３０のカウント動作を行うクロック信号ＣＬＫ０の周波数ｆＣＬＫ０は第２の電源回路２のためのタイマカウンタ部３１のカウント動作クロック信号周波数ｆＣＬＫ１以下の周波数であってよい。電源回路１に対する制御精度の電圧幅は電源回路２における制御精度の電圧幅よりも大きくてよいから、タイマカウンタ部３０のカウント動作周波数ｆＣＬＫ０をタイマカウンタ部３１のカウント動作周波数ｆＣＬＫ１以下の周波数にしても何ら問題ない。

したがって、図１のディジタル制御電源装置ＰＷＲＳ１においては、図４に示した１段の電源回路を用いる構成に比べて、ディジタル制御電源装置ＰＷＲＳ１に必要な分解能を得るためのＰＷＭ信号の生成に低いクロック信号周波数を用いることができ、ディジタル制御電源装置ＰＷＲＳ１の低消費電力に寄与することができる。

ＰＩ制御部３４は、前述のごとく、電源回路２に対しては電圧ＶＢに基づいてＰＷＭ信号２４のデューティー比がフィードバック制御されるが、電源回路１に関してはＰＷＭ信号１４のデューティー比は電圧ＶＡ１に基づいてフィードバック制御されず、電圧ＶＡ，ＶＢに基づいて制御される。これは、図１のディジタル制御電源装置ＰＷＲＳ１に必要な分解能を後段の電源回路２に対するＰＷＭ制御で実現しようとしている点を考慮すれば、ＰＷＭ信号１４のデューティー比の制御をラフな制御で済ませるとするという考え方に立脚する。すなわち、後段の電源回路２で追従応答可能な範囲で電圧ＶＡ１の生成を簡易に制御すれば済むようにするというものである。したがって、ＰＷＭ信号１４のデューティー比の制御をどの程度行う必要があるかは、負荷４の変動に対する電源回路２の追従応答性がどの程度達成されるかに応じて決定すればよい。

ＰＷＭ信号１４に対するデューティー比制御の第１の形態として、ＰＩ制御部３４には、前記ＰＷＭ信号１４のデューティー比を一定に制御する形態を採用してよい。負荷変動に対して電源回路２による追従応答性で充分とする場合には電源回路１に対するＰＷＭ制御を最も簡素化することができる。

ＰＷＭ信号１４に対するデューティー比制御の第２の形態として、ＰＩ制御部３４には、ＰＷＭ信号１４のデューティー比を前記比較器３３の出力に基づいて可変に制御する形態を採用してよい。これによって、負荷４の変動に対する電源回路２による追従応答性を向上させることができる。具体的には、ＰＩ制御部３４は、前記負荷４が重いときは電圧ＶＡ１を大きくする方向にＰＷＭ信号１４のデューティー比を制御する。大きくされた電圧ＶＡ１は、重負荷を駆動する電圧ＶＢの追従応答性を向上させる。或いは、ＰＩ制御部３４は、前記負荷４が重いときはタイマカウンタ部３０のカウント動作周波数ｆＣＬＫ０を高く制御する。電源回路１における制御精度の電圧幅（リプル電圧）が小さくされることによって、重負荷に起因する負荷の変動に対して電圧ＶＢの追従応答性を向上させることができる。

《実施の形態２》
図３には本発明に係るディジタル制御電源装置の別のシステム構成が例示される。同図に示されるディジタル制御電源装置ＰＷＲＳ２は入力電圧ＶＡを降圧して出力電圧ＶＢを得るチョッパ型のＤＣ−ＤＣコンバータとされ、トランスを用いたチョッパ型の第１の電源回路５及びトランスの２次側の基準端子電圧を形成するチョッパ型の第２の電源回路６と、夫々に対してＰＷＭ制御を行うディジタルコントローラとしてのマイクロコンピュータ（ＭＣＵ）７を備える。Ｒ３，Ｒ４は出力電圧ＶＢをマイクロコンピュータ７に帰還させるための直列分圧抵抗である。

第１の電源回路５は、特に制限されないが、トランス５１を有し、このトランス５１の1次側コイルと回路のグランド電位ＧＮＤとの間にスイッチゲートとされるｎチャンネル型のスイッチＭＯＳトランジスタ５０が直列に配置される。ＭＯＳトランジスタ５０のオン状態で入力電圧ＶＡがトランス５１の1次側コイルに流れる。トランス５１の２次側コイルの基準端子には第２の電源回路６の出力電圧ＶＢ２が供給され、トランス５１の２次側コイルの出力端子にはダイオード５２が順方向で直列接続され、このダイオード５２のカソードとトランス５１の２次側コイルの基準端子との間には平滑コンデンサ５３が配置され、平滑コンデンサ５３の両端には、トランス５１の巻数比とＭＯＳトランジスタ５０に対するＰＷＭ信号５４によるスイッチ制御状態に応じて電圧ＶＢ１が形成される。負荷８には電圧ＶＢ２に電圧ＶＢ１が加算された電圧ＶＢが供給される。

第２の電源回路６は、特に制限されないが、入力電圧ＶＡの入力スイッチゲートとされるｎチャンネル型のスイッチＭＯＳトランジスタ６０にチョークコイル６１が直列接続され、その直列結合ノードと回路のグランド電位ＧＮＤとの間にダイオード６２が逆方向接続状態で挿入されると共に、チョークコイル６１を挟んで前記ダイオード６２と並列に平滑コンデンサ６３が配置され、平滑コンデンサ６３とチョークコイル６１の結合ノードに電圧ＶＢ２を生成する。スイッチＭＯＳトランジスタ６０はＰＷＭ信号６４によってスイッチ制御される。

前記マイクロコンピュータ７は、前記第２の電源回路２の出力電圧ＶＢを抵抗素子Ｒ３，Ｒ４で分圧して得られる電圧に基づいて前記電圧ＶＢが目標電圧に近づくようにパルス幅が制御されたＰＷＭ信号２４を生成すると共に、前記ＰＷＭ信号２４よりも低い分解能でパルス幅が制御されたＰＷＭ信号１４を生成する、ＰＷＭ制御機能を備える。

マイクロコンピュータ７はこのＰＷＭ制御機能を実現するために、例えば、前記抵抗Ｒ３，Ｒ４による分圧電圧をディジタル値に変換するＡＤ変換器（ＡＤＣ）７２と、前記ＡＤ変換器７２によるディジタル値と前記目標電圧に対応する参照値Ｄｒｅｆとを比較する比較器（ＣＭＰ）７３とを有する。更に、ＰＷＭ信号５４，６４の生成に夫々割り当てられたタイマカウンタチャネルとしてのタイマカウンタ（ＰＷＭＴＣ２，ＰＷＭＴＣ３）７０，７１を備え、前記比較器７３の出力を受けるＰＩ制御部（ＰＩＣＮＴ）７４による比例及び積分制御によって前記タイマカウンタ７０，７１に対するカウント周期が制御される。

ＰＩ制御部７４は、例えばＣＰＵ（中央処理装置）、ＤＳＰ（ディジタルシグナルプロセッシングユニット）及びその動作プログラムによって実現され、出力と目標値の偏差及びその残留偏差に着目したフィードバック制御によってＰＷＭ信号５４，６４のデューティー制御を行う。すなわち、入力電圧ＡＶから電圧ＶＢ２を得るためのデューティー比を持つＰＷＭ信号６４をタイマカウンタ部７１に生成させる制御を行うと共に、前記比較器７３の出力に基づいて電圧ＶＢ１を負帰還制御するＰＷＭ信号５４をタイマカウンタ部７０に生成させる制御を行う。要するに、電源回路５に対しては電圧ＶＢに基づいてＰＷＭ信号５４のデューティー比を細かくフィードバック制御するが、電源回路６に関してはＰＷＭ信号６４のデューティー比はＰＷＭ信号５４よりもラフにフィードバック制御される。ＰＷＭ制御による電圧生成動作の基本的な動作タイミングは図２と同様にサンプリング周期Ｔを単位として繰り返される。

次に上記ＰＷＭ制御機能について具体的な動作例を説明する。

例えば、電圧ＶＡ＝２４Ｖ、巻数比Ｍ＝１２、電圧ＶＢ２＝２Ｖ、電圧ＶＢ１＝１Ｖとし、ＡＤコンバータ７１のサンプリング周波数ｆＳ＝１ＭＨｚとし、ディジタル制御電源装置に要求される分解能としての電圧制御精度の電圧幅である制御電圧幅（リプル電圧ｖ）を出力電圧ＶＢのＸ＝１％とし、タイマカウンタ部７０のカウント動作周波数をｆＣＬＫ２とする。この条件下において、リップル電圧は
ｖ＝Ｘ・（ＶＢ１＋ＶＢ２）／１００＝３０ｍＶ
であり、電源回路１におけるＰＷＭ制御の分解能は、
Ｎ２＝（ＶＡ／Ｍ）／ｖ＝６６．７
であり、
タイマカウンタ部７０のカウント動作周波数は
ｆＣＬＫ２＝ｆＳ・Ｎ２＝６６．７ＭＨｚ
とされる。

この結果を図４で説明した比較例と比べれば明らかなうように、図４のＰＷＱＭ制御機能の場合には電源回路は１段であるからリプル電圧ｖの要求仕様が定まれば、電圧ＶＡ（＝２４Ｖ）に対する電源回路の分解能（＝８００）が決まり、それに応じてタイマカウンタ部（ＰＷＭＴＣ）のカウント動作に用いるクロック信号ＣＬＫの周波数ｆＣＬＫの値が決まる。図４の例では８００ＭＨｚになる。これに対して図３の場合には、トランス５１を用いた第１の電源回路５の二次側基準端子電圧ＶＢ２を第２の電源回路６で生成するから、電源回路５には電源装置ＰＷＲＳ２全体として必要な分解能としてのリプル電圧に等しいリプル電圧ｖを設定すればよい。トランスの二次側の基準端子電圧を生成する第２の電源回路にはその分解能よりも低い分解能を設定すればよい。第１の電源回路５は、入力電圧ＶＡ（＝２４Ｖ）をトランス５１の巻数比Ｍ（＝１２）に従って降圧した電圧（２４／Ｍ＝２Ｖ）に対してリプル電圧３０ｍＶの分解能を満足すればよいから、その分解能は６６．７になり、それに応じてタイマカウンタ部７０のカウント動作に用いるクロック信号ＣＬＫ２の周波数ｆＣＬＫ２の値が決まる。図３の例では６６．７ＭＨｚになる。すなわち、図３の電源回路５におけるカウント動作周波数は、
ｆＣＬＫ２＝（１／Ｍ）・ｆＣＬＫ
になり、図１よりも更に低周波数とすることができる。

一方、第２の電源回路６には第１の電源回路５の分解能よりも低い分解能を設定すれば充分である。例えばタイマカウンタ部７１のカウント動作を行うクロック信号ＣＬＫ３の周波数ｆＣＬＫ３は第１の電源回路５のためのタイマカウンタ部７０のカウント動作クロック信号周波数ｆＣＬＫ２以下の周波数であってよい。電源回路６に対する制御精度の電圧幅は電源回路５における制御精度の電圧幅よりも大きくてよいから、タイマカウンタ部７１のカウント動作周波数ｆＣＬＫ３をタイマカウンタ部７０のカウント動作周波数ｆＣＬＫ２以下の周波数にしても何ら問題ない。

したがって、図３のディジタル制御電源装置ＰＷＲＳ２においては、図４に示した１段の電源回路を用いる構成に比べて、ディジタル制御電源装置ＰＷＲＳ２に必要な分解能を得るためのＰＷＭ信号の生成に低いクロック信号周波数を用いることができ、ディジタル制御電源装置ＰＷＲＳ２の低消費電力に寄与することができる。

ＰＩ制御部７４は、前述のごとく、電源回路５に対しては電圧ＶＢに基づいてＰＷＭ信号５４のデューティー比が細かくフィードバック制御されるが、電源回路６に関してはＰＷＭ信号６４のデューティー比は電圧ＶＢ２に基づいてフィードバック制御されず、電圧ＶＡ，ＶＢに基づいて低分解で制御されれば充分であることについて先に述べた。これは、図３のディジタル制御電源装置ＰＷＲＳ２に必要な分解能を前段の電源回路５に対するＰＷＭ制御で実現しようとしている点を考慮すれば、ＰＷＭ信号６４のデューティー比の制御をラフな制御で済ませるとするという考え方に立脚する。すなわち、前段の電源回路５で追従応答可能な範囲で電圧ＶＢ２の生成を簡易に制御すれば済むようにするというものである。したがって、ＰＷＭ信号６４のデューティー比の制御をどの程度行う必要があるかは、負荷４の変動に対する電源回路５の追従応答性がどの程度達成されるかに応じて決定すればよい。

ＰＷＭ信号６４に対するデューティー比制御の第１の形態として、ＰＩ制御部３４には、前記ＰＷＭ信号６４のデューティー比を一定に制御する形態を採用してよい。負荷変動に対して電源回路５による追従応答性で充分とする場合には電源回路６に対するＰＷＭ制御を最も簡素化することができる。

ＰＷＭ信号６４に対するデューティー比制御の第２の形態として、ＰＩ制御部３４には、ＰＷＭ信号６４のデューティー比を前記比較器７３の出力に基づいて可変に制御する形態を採用してよい。これによって、負荷８の変動に対する電源回路５による追従応答性を向上させることができる。具体的には、ＰＩ制御部３４は、前記負荷８が重いときは電圧ＶＢ２を大きくする方向にＰＷＭ信号６４のデューティー比を制御する。大きくされた電圧ＶＢ２は、重負荷を駆動する電圧ＶＢの追従応答性を向上させる。或いは、ＰＩ制御部３４は、前記負荷８が重いときはタイマカウンタ部７１のカウント動作周波数ｆＣＬＫ３を高く制御する。電源回路６における制御精度の電圧幅（リプル電圧）が小さくされることによって、重負荷に起因する負荷の変動に対して電圧ＶＢ２の追従応答性を向上させることができる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、上記実施例では電源回路のチョッパ動作をスイッチ素子とダイオードによって実現したが、本発明はそれに限定されず、ハイサイドスイッチトランジスタとローサイドスイッチトランジスタを相補的にスイッチ動作させる構成にも適用することができる。

また、実施の形態１における電源回路１に対するデューティー制御と実施の形態２における電源回路６に対するデューティー制御とは上記実施の形態で説明した手法に限定されない。

ディジタルコントローラはマイクロコンピュータに限定されず、専用のディジタルロジック回路で実現してもよい。

ディジタル制御電源装置は昇圧型の電源装置にも適用可能であり、前記第１の電源回路及び第２の電源回路はチョッパ型の昇圧回路であってもよい。

ＰＷＲＳ１ ディジタル制御電源装置
ＶＡ 入力電圧
ＶＢ 出力電圧
１ 第１の電源回路
２ 第２の電源回路
３ ディジタルコントローラ（マイクロコンピュータ）
Ｒ１，Ｒ２ 分圧抵抗
１０ ｎチャンネル型のスイッチＭＯＳトランジスタ
１１ チョークコイル
１２ ダイオード
１３ 平滑コンデンサ
ＶＡ１ 電圧ＶＡ１
１４ ＰＷＭ信号
２０ ｎチャンネル型のスイッチＭＯＳトランジスタ
２１ チョークコイル
２２ ダイオード
２３ 平滑コンデンサ
２４ ＰＷＭ信号
３２ ＡＤ変換器（ＡＤＣ）
Ｄｒｅｆ 参照値
３３ 比較器（ＣＭＰ）
３０，３１ タイマカウンタ（ＰＷＭＴＣ０，ＰＷＭＴＣ１）
３４ ＰＩ制御部（ＰＩＣＮＴ）
ＰＷＲＳ２ ディジタル制御電源装置
５ 第１の電源回路
６ 第２の電源回路
７ ディジタルコントローラ（マイクロコンピュータ）
Ｒ３，Ｒ４ 分圧抵抗
５０ ｎチャンネル型のスイッチＭＯＳトランジスタ
５１ トランス
５２ ダイオード
５３ 平滑コンデンサ
ＶＢ１ 電圧
５４ ＰＷＭ信号
６０ ｎチャンネル型のスイッチＭＯＳトランジスタ
６１ チョークコイル
６２ ダイオード
６３ 平滑コンデンサ
６４ ＰＷＭ信号
７２ ＡＤ変換器（ＡＤＣ）
７３ 比較器（ＣＭＰ）
７０，７１ タイマカウンタ（ＰＷＭＴＣ２，ＰＷＭＴＣ３）
７４ ＰＩ制御部（ＰＩＣＮＴ）

Claims (20)

1. 第１のＰＷＭ信号によるスイッチング動作に基づいて入力電圧から第１の電圧を生成する第１の電源回路と、
   前記第１の電源回路の第１の電圧の出力端子に直列接続され、第２のＰＷＭ信号によるスイッチング動作に基づいて前記第１の電圧から負荷用の第２の電圧を生成する第２の電源回路と、
   前記第２の電源回路の出力に基づいて前記第２の電圧が目標電圧に近づくようにパルス幅が制御された第２のＰＷＭ信号及び前記第２のＰＷＭ信号よりも低い分解能でパルス幅が制御された第１のＰＷＭ信号を生成するディジタルコントローラと、を備えるディジタル制御電源装置。
2. 前記ディジタルコントローラは、前記第２の電源回路の出力に基づいて得られる電圧をディジタル値に変換するＡＤ変換器と、
   前記ＡＤ変換器から出力されるディジタル値と前記目標電圧に対応する参照値とを比較する比較器と、
   前記第１のＰＷＭ信号を生成する第１のタイマカウンタ部と、
   前記第２のＰＷＭ信号を生成する第２のタイマカウンタ部と、
   前記入力電圧から第１の電圧を得るためのデューティー比を持つ第１のＰＷＭ信号を前記第１のタイマカウンタ部に生成させる制御を行うと共に、前記比較器の出力に基づいて第２の電圧を負帰還制御する第２のＰＷＭ信号を前記第２のタイマカウンタ部に生成させる制御を行う制御部とを備える、請求項１記載のディジタル制御電源装置。
3. 前記ＡＤ変換器のサンプリング周波数をｆとすると、
   第２のタイマカウンタ部は少なくとも前記周波数ｆのＮ倍のカウント動作周波数を持ち、
   前記Ｎは、前記第２の電圧の制御精度の電圧幅を複数倍して前記第１の電圧に等しくなるための倍数とされる、請求項２記載のディジタル制御電源装置。
4. 前記第１のタイマカウンタ部のカウント動作周波数は前記周波数ｆ以下の周波数である、請求項３記載のディジタル制御電源装置。
5. 前記制御部は、前記第1のＰＷＭ信号のデューティー比を一定に制御する、請求項３記載のディジタル制御電源装置。
6. 前記制御部は、前記第1のＰＷＭ信号のデューティー比を前記比較器の出力に基づいて可変に制御する、請求項３記載のディジタル制御電源装置。
7. 前記制御部は、前記負荷が重いときは前記第１の電圧を大きくする方向に前記第１のＰＷＭ信号のデューティー比を制御する、請求項６記載のディジタル制御電源装置。
8. 前記制御部は、前記負荷が重いときは前記第１のタイマカウンタ部のカウント動作周波数を高く制御する、請求項３記載のディジタル制御電源装置。
9. 前記第１の電源回路及び第２の電源回路はチョッパ型の降圧回路である、請求項１記載のディジタル制御電源装置。
10. 前記第１の電源回路及び第２の電源回路はチョッパ型の昇圧回路である、請求項１記載のディジタル制御電源装置。
11. 第１のＰＷＭ信号によるスイッチング動作に基づいて入力電圧からトランスを介して２次側の基準端子に対する第１の電圧を負荷用として生成する第１の電源回路と、
    第２のＰＷＭ信号によるスイッチング動作に基づいて前記入力電圧から前記基準端子に供給する第２の電圧を生成する第２の電源回路と、
    前記第１の電源回路の出力に基づいて前記第１の電圧が目標電圧に近づくようにパルス幅が制御された第１のＰＷＭ信号及び前記第１のＰＷＭ信号よりも低い分解能でパルス幅が制御された第２のＰＷＭ信号を生成するディジタルコントローラと、を備えるディジタル制御電源装置。
12. 前記ディジタルコントローラは、前記第１の電源回路の出力に基づいて得られる電圧をディジタル値に変換するＡＤ変換器と、
    前記ＡＤ変換器から得られるディジタル値と前記目標電圧に対応する参照値とを比較する比較器と、
    前記第１のＰＷＭ信号を生成する第１のタイマカウンタ部と、
    前記第２のＰＷＭ信号を生成する第２のタイマカウンタ部と、
    前記入力電圧から第２の電圧を得るためのデューティー比を持つ第２のＰＷＭ信号を前記第２のタイマカウンタ部に生成させる制御を行うと共に、前記比較器の出力に基づいて第１の電圧を負帰還制御する第１のＰＷＭ信号を前記第１のタイマカウンタ部に生成させる制御を行う制御部とを備える、請求項１１記載のディジタル制御電源装置。
13. 前記ＡＤ変換器のサンプリング周波数をｆ、前記トランスの巻数比をＭとすると、
    第１のタイマカウンタ部は少なくとも前記周波数ｆのＮ倍のカウント動作周波数を持ち、
    前記Ｎは、前記第１の電圧の制御精度の電圧幅を複数倍して前記入力電圧のＭ分の一の電圧に等しくなるための倍数とされる、請求項１２記載のディジタル制御電源装置。
14. 前記第２のタイマカウンタ部のカウント動作周波数は前記周波数ｆ以下の周波数である、請求項１３記載のディジタル制御電源装置。
15. 前記制御部は、前記第２のＰＷＭ信号のデューティーを一定に制御する、請求項１３記載のディジタル制御電源装置。
16. 前記制御部は、前記第２のＰＷＭ信号のデューティーを前記比較器の出力に基づいて可変に制御する、請求項１３記載のディジタル制御電源装置。
17. 前記制御部は、前記負荷が重いときは前記第２の電圧を大きくする方向に前記第２のＰＷＭ信号のデューティーを制御する、請求項１６記載のディジタル制御電源装置。
18. 前記制御部は、前記負荷が重いときは前記第２のタイマカウンタ部のカウント動作周波数を高く制御する、請求項１３記載のディジタル制御電源装置。
19. 前記第１の電源回路及び第２の電源回路はチョッパ型の降圧回路である、請求項１１記載のディジタル制御電源装置。
20. 前記第１の電源回路及び第２の電源回路はチョッパ型の昇圧回路である、請求項１１記載のディジタル制御電源装置。

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