JP2014229626A - Semiconductor light emitting element array - Google Patents
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Abstract
Description
本発明は、ビア構造を有する半導体発光素子を含む半導体発光素子アレイに関する。 The present invention relates to a semiconductor light emitting element array including a semiconductor light emitting element having a via structure.
GaN等の窒化物半導体を用いた半導体発光素子は、紫外光ないし青色光を発光することができ、さらに蛍光体を利用することにより白色光を発光することができる。このような半導体発光素子は、たとえば照明などに用いられる。 A semiconductor light emitting device using a nitride semiconductor such as GaN can emit ultraviolet light or blue light, and can emit white light by using a phosphor. Such a semiconductor light emitting element is used for illumination, for example.
半導体発光素子は、たとえば、n型GaN層、発光性を有するGaN系活性層およびp型GaN層が積層する光半導体積層と、n型およびp型GaN層に接触して、光半導体積層に電圧を印加することができる電極と、から構成される。半導体発光素子は、電極の構造や配置位置に応じて、対向電極タイプやフリップチップタイプ、ジャンクションダウンタイプ、ビアタイプ等に分類される。 The semiconductor light-emitting element includes, for example, an n-type GaN layer, a photo-semiconductor laminate in which a light-emitting GaN-based active layer and a p-type GaN layer are laminated, and a voltage applied to the photo-semiconductor laminate in contact with the n-type and p-type GaN layers. And an electrode to which can be applied. Semiconductor light emitting devices are classified into a counter electrode type, a flip chip type, a junction down type, a via type, and the like according to the structure and arrangement position of the electrodes.
GaN系光半導体積層を成長させるための基板として、一般的にサファイア基板が用いられる。しかし、サファイア基板は、熱伝導率が比較的低く放熱性が劣るため、大電流が投入されるデバイスの支持基板には相応しくない。そこで、近年は、サファイア基板にGaN系光半導体積層を成長させた後、当該光半導体積層を放熱性に有利なシリコン基板などに接着して、サファイア基板をレーザリフトオフや研磨などにより除去する方法が開発されている(たとえば、特許文献1)。 A sapphire substrate is generally used as a substrate for growing a GaN-based optical semiconductor stack. However, since the sapphire substrate has a relatively low thermal conductivity and poor heat dissipation, it is not suitable as a support substrate for a device to which a large current is input. Therefore, in recent years, after growing a GaN-based optical semiconductor stack on a sapphire substrate, the optical semiconductor stack is bonded to a silicon substrate that is advantageous for heat dissipation, and the sapphire substrate is removed by laser lift-off or polishing. It has been developed (for example, Patent Document 1).
高い光出力が求められる照明、たとえば車両用灯具に半導体発光素子を用いる場合、一般的に、複数の半導体発光素子を電気的に直列ないし並列に接続して用いる(半導体発光素子アレイ)。この場合、半導体発光素子が配置される領域が発光領域となり、半導体発光素子の間隙に画定される領域が非発光領域となる。発光領域と非発光領域との間には、著しい光強度分布(輝度ムラ)が生じる可能性がある。 When a semiconductor light emitting element is used for illumination that requires high light output, for example, a vehicular lamp, a plurality of semiconductor light emitting elements are generally used connected in series or in parallel (semiconductor light emitting element array). In this case, a region where the semiconductor light emitting element is disposed is a light emitting region, and a region defined by a gap between the semiconductor light emitting elements is a non-light emitting region. There may be a significant light intensity distribution (brightness unevenness) between the light emitting region and the non-light emitting region.
本発明の目的は、複数のビアタイプ半導体発光素子を含む半導体発光素子アレイに生じうる輝度ムラを抑制することにある。また、当該半導体発光素子アレイの信頼性を向上させることにある。 An object of the present invention is to suppress luminance unevenness that may occur in a semiconductor light emitting element array including a plurality of via type semiconductor light emitting elements. Another object is to improve the reliability of the semiconductor light emitting element array.
本発明の主な観点によれば、支持基板と、前記支持基板上に配置され、相互に分離して一方向に順に配列する、光反射性および電気伝導性を有する第1〜第3光反射導電層と、前記第1および第2光反射導電層上に配置される第1半導体発光素子であって、該第1および第2光反射導電層上方に配置され、第1導電型を有する第1下側半導体層、発光性を有する第1活性層、および、該第1導電型とは異なる導電型を有する第1上側半導体層が順に積層し、該第1上側半導体層が該第1光反射導電層に電気的に接続する第1光半導体積層と、該第2光反射導電層と該第1光半導体積層との間に配置され、該第2光反射導電層と該第1下側半導体層とを電気的に接続する第1導電部材と、を含む第1半導体発光素子と、前記第2および第3光反射導電層上に、前記第1半導体発光素子と間隙を空けて、前記第2光反射光反射導電層が露出するように配置される第2半導体発光素子であって、該第2および第3光反射導電層上方に配置され、第2導電型を有する第2下側半導体層、発光性を有する第2活性層、および、該第2導電型とは異なる導電型を有する第2上側半導体層が順に積層し、該第2上側半導体層が該第2光反射導電層と電気的に接続する第2光半導体積層と、該第3光反射導電層と該第2光半導体積層との間に配置され、該第3光反射導電層と該第2下側半導体層とを電気的に接続する第2導電部材と、を含む第2半導体発光素子と、を備え、前記第1および第2光反射導電層の間隙、ならびに、前記第2および第3光反射導電層の間隙に画定される間隙領域は、平面視において、少なくとも1つの屈曲部を有する半導体発光素子アレイ、が提供される。 According to a main aspect of the present invention, a support substrate and first to third light reflections disposed on the support substrate and separated from each other and sequentially arranged in one direction and having light reflectivity and electrical conductivity. A first semiconductor light emitting element disposed on the conductive layer and the first and second light-reflective conductive layers, the first light-emitting conductive layer disposed above the first and second light-reflective conductive layers, and having a first conductivity type A lower semiconductor layer, a first active layer having a light emitting property, and a first upper semiconductor layer having a conductivity type different from the first conductivity type, and the first upper semiconductor layer is stacked on the first light; A first optical semiconductor stack electrically connected to the reflective conductive layer; and disposed between the second optical reflective conductive layer and the first optical semiconductor stack, the second light reflective conductive layer and the first lower side. A first conductive light-emitting element including a first conductive member that electrically connects the semiconductor layer; and the second and third optical reflectors. A second semiconductor light emitting element disposed on the conductive layer so as to expose the second light reflected light reflecting conductive layer with a gap from the first semiconductor light emitting element, wherein the second and third lights A second lower semiconductor layer disposed above the reflective conductive layer and having a second conductivity type; a second active layer having light emission properties; and a second upper semiconductor layer having a conductivity type different from the second conductivity type. A second optical semiconductor stack in which the second upper semiconductor layer is electrically connected to the second light-reflecting conductive layer, and disposed between the third light-reflecting conductive layer and the second photo-semiconductor stack. And a second semiconductor light emitting element including a second conductive member electrically connecting the third light reflective conductive layer and the second lower semiconductor layer, the first and second light reflective elements The gap between the conductive layers, and the gap region defined by the gap between the second and third light-reflecting conductive layers are planar. In the semiconductor light-emitting element array having at least one bend, it is provided.
複数のビアタイプ半導体発光素子を含む半導体発光素子アレイに生じうる輝度ムラを抑制することができる。また、当該半導体発光素子アレイの信頼性を向上させることができる。 Luminance unevenness that can occur in a semiconductor light emitting element array including a plurality of via type semiconductor light emitting elements can be suppressed. In addition, the reliability of the semiconductor light emitting element array can be improved.
以下、図1A〜図1Fを参照して、本発明の実施例による半導体発光素子アレイ(LEDアレイ)の構成を説明する。なお、図中に示す各構成の相対的なサイズは、実際のものと異なっている。 Hereinafter, a configuration of a semiconductor light emitting element array (LED array) according to an embodiment of the present invention will be described with reference to FIGS. 1A to 1F. The relative sizes of the components shown in the figure are different from the actual ones.
図1Aは、実施例によるLEDアレイ100を全体的に示す平面図である。LEDアレイ100は、たとえば電気的に直列に接続される複数の半導体発光素子(LED素子)101と、複数のLED素子101を覆う蛍光層90と、を含む。このようなLEDアレイ100は、たとえば車両用灯具に用いられる。
FIG. 1A is a plan view generally showing an
複数のLED素子101は、光反射性および電気伝導性を有する融着層(光反射導電層)70を介して、支持基板12に支持されている。支持基板12の両端には、直列接続された複数のLED素子101に電力を供給するための給電パッド70pが載置されている。
The plurality of
なお、支持基板12は、放熱性に優れた(熱伝導率が高い)部材から構成され、たとえばSiから構成される。支持基板12表面には、SiO2などを含む絶縁膜12aが形成されている。また、蛍光層90は、たとえば蛍光体微粒子を含む封止樹脂から構成される。
In addition, the
図1Bは、LEDアレイ100を構成するいずれか1つのLED素子101を示す断面図である。図1Bは、たとえば図1AにおけるIB−IB断面に対応する。なお、LEDアレイ100を構成する複数のLED素子101は、いずれも同様の構成を有するものとする。LED素子101は、主に、光半導体積層20と、p側電極30と、絶縁層40と、n側電極50と、導電層60と、を含む構成である。
FIG. 1B is a cross-sectional view showing any one
光半導体積層20は、少なくともp型半導体層(下側半導体層)24、発光性を有する活性層(発光層)23およびn型半導体層(上側半導体層)22が順に積層する多層構造を有する。光半導体積層20において、p型半導体層24側の表面を第1の面とし、n型半導体層22側の表面を第2の面と呼ぶこととする。このとき、光半導体積層20の第1の面は、p型半導体層24と活性層23とが除去(エッチング)されてn型半導体層22が表出する凹領域(ビア領域)20n、および、p型半導体層24が表出する凸領域(平坦領域)20pを含む。なお、図1Bでは、便宜的に、光半導体積層20の第1の面に1つのビア領域20nが形成されている様子を示すが、実際には、ビア領域20nは複数設けられていることとする(図1D参照)。
The
光半導体積層20の各層は、AlxInyGazN(x+y+z=1)で表されるGaN系半導体から構成される。p型半導体層24およびn型半導体層22は、たとえばそれぞれp型GaNおよびn型GaNから構成される。活性層24は、たとえばGaNを含む障壁層およびInGaNを含む井戸層からなる多重量子井戸構造を有する。
Each layer of the
なお、光半導体積層20は、このような構成に限らず、n型半導体層23上面に、いわゆるマイクロコーン構造層(微細凹凸層)22aを形成してもかまわない。また、たとえば、p型半導体層24と活性層23との間に、AlGaNからなるクラッド層(電子ブロック層)を含む構成としてもよい。さらに、たとえば、活性層23とn型半導体層22との間に、GaNおよびInGaNが積層する超格子構造層(歪緩和層)を含む構成としてもよい。
The
また、光半導体積層20の第2の面(n型半導体層22表面,マイクロコーン構造層22a表面)には、SiO2などからなる、電気絶縁性を有する表面保護膜80が設けられている。
Further, on the second surface (the surface of the n-
n側電極50は、光半導体積層20の第1の面側に、ビア領域20n内のn型半導体層22と接して配置される。n側電極50には、たとえばAgやAlなどの光反射率が高い部材を用いることが好ましい。
The n-
p側電極30は、光半導体積層20の第1の面側に、n側電極50(ないしビア領域20n)を避けるように、光半導体積層20のp型半導体層24と接して配置される。p側電極30は、少なくとも光反射率が高いAgなど含む部材から構成される。
The p-
絶縁層40は、p側電極30とn側電極50とが電気的に接続しないように、p側電極30とn側電極50との間に配置されるとともに、p側電極30を覆うように配置される。また、ビア領域20nの内側面におけるp型半導体層24および活性層23とn側電極50とが電気的に接続しないように、ビア領域20nの内側面を覆うように配置されている。絶縁層40は、たとえばSiO2やSiNなどから構成される。
The insulating
導電層60は、絶縁層40を覆うように配置され、n側電極50と電気的に接続する第1導電領域60aと、絶縁層40を貫通してp側電極30と電気的に接続する第2導電領域60bと、を含む。第1および第2導電領域60a,60bは、間隙60zを空けて配置されており、相互に電気的に分離されている。導電層60は、たとえば光反射率が高いAgなど含む部材から構成される。
The
導電層60(第1および第2導電領域60a,60b)を介して、p側電極30およびn側電極50から光半導体積層20に電力が供給される、つまり、光半導体積層20のp型半導体層24およびn型半導体層22の間に電流が注入されることにより、活性層23に発光が生じる。活性層24から放出された光において、一部は直接n型半導体層22表面(光半導体積層20第2の面)から出射され、その他の一部は、p側電極30に反射された後、n型半導体層22表面から出射される。
Power is supplied to the
図1Cは、相互に隣接するLED素子101の電気的接続構造を示す断面図である。ここで、LEDアレイ100を構成する複数のLED素子101のうちいずれか1つのLED素子101(図中右側のLED素子)を第1LED素子101aと呼び、第1LED素子101aに隣接するLED素子101(図中左側のLED素子)を第2LED素子101bと呼ぶこととする。
FIG. 1C is a cross-sectional view showing an electrical connection structure of
第1および第2LED素子101a,101bは、支持基板12上方に、間隙101zを空けて配置されており、第1・第2接合層71,72を含む融着層70を介して、表面に絶縁膜12aが形成された支持基板12と物理的に結合する。融着層70は、光反射性および導電性を有する部材、たとえばAuを含んで構成され、間隙70zを空けて相互に物理的および電気的に分離する複数の融着領域(図中右側から左側に向かって配列する第1〜第3融着領域70a〜70c)を含む。
The first and
第1LED素子101aは、融着層70の第1および第2融着領域70a,70b上に、導電層60の間隙60z(図1B)と融着層70の間隙70zとが重なるように配置される。そして、光半導体積層20のビア領域20nは第1融着領域70a上方に配置されており、n側電極50と導通する導電層60の第1導電領域60aが、融着層70の第1融着領域70aと電気的に接続する。また、p側電極30と導通する導電層60の第2導電領域60bが、融着層70の第2融着領域70bと電気的に接続する。
The
また、第2LED素子101bは、融着層70の第2および第3融着領域70b,70c上に、導電層60の間隙60z(図1B)と融着層70の間隙70zとが重なるように配置される。そして、光半導体積層20のビア領域20nは第2融着領域上方に配置されており、n側電極50と導通する導電層60の第1導電領域60aが、融着層70の第2融着領域70bと電気的に接続する。また、p側電極30と導通する導電層60の第2導電領域60bが、融着層70の第3融着領域70cと電気的に接続する。
Further, in the
第1LED素子101aのn側電極50に導通する第1融着領域70aは、第2LED素子101bとは反対側に配置されるLED素子のp側電極に導通する融着領域、ないし、給電パッド70p(図1A参照)と連続的に形成されている。また、第2LED素子101bのp側電極30に導通する第3融着領域70cは、第1LED素子101aとは反対側に配置されるLED素子のn側電極に導通する融着領域、ないし、給電パッド70pと連続的に形成されている。これにより、LEDアレイ100を構成する複数のLED素子101は電気的に直列に接続されることになる。
The
なお、第1および第2LED素子101a,101bの間隙101zからは、融着層70の第2融着領域70bを覗くことができる。
Note that the
給電パッド70p(図1A参照)から電力を供給することにより、電気的に直列に接続された複数のLED素子101各々の光半導体積層20(特にその活性層)に電流が注入され、光半導体積層20(特にそのn型半導体層)から光が放出される。実施例の場合、光半導体積層20はGaN系半導体により構成されているため、青色光ないし紫外光が放出される。このとき、複数のLED素子101上、および、それらの間隙101zに、黄色光を放出する蛍光層90(図1A参照)を配置することにより、LEDアレイ100(図1参照)から白色光が出射される。
By supplying electric power from the power supply pad 70p (see FIG. 1A), current is injected into the optical semiconductor stack 20 (in particular, the active layer) of each of the plurality of
図1D〜図1Fは、相互に隣接するLED素子101(第1および第2LED素子101a,101b)を示す平面図である。図1Dは、第1および第2LED素子101a,101bにおける光半導体積層20の全体的平面形状を主に示す。図1Eは、第1および第2LED素子101a,101bにおけるp側電極30、および、n側電極50の全体的平面形状を主に示す。図1Fは、第1および第2LED素子101a,101bにおける導電層60の第1および第2導電領域60a,60b、ならびに、融着層70の第1〜第3融着領域70a〜70cの全体的平面形状を主に示す。なお、図1Eおよび図1Fにおいて、光半導体積層20は破線によって示されている。
1D to 1F are plan views showing LED elements 101 (first and
図1Dに示すように、第1および第2LED素子101a,101bは、間隙101zを空けて配置される。第1および第2LED素子101a,101bの間隙101zからは、融着層70の第2融着領域70bを覗くことができる。
As shown in FIG. 1D, the first and
ここで、第1および第2LED素子101a,101bの間隙101zから露出する融着層70(第2融着領域70b)は、第1および第2LED素子101a,101bの間に画定される間隙領域102の大部分を占有する。たとえば、第1および第2LED素子101a,101bの間隙101zから露出する融着層70(第2融着領域70b)の面積は、間隙領域102の面積の80%以上である。
Here, the fusion layer 70 (
給電パッド70p(図1A参照)から電力を供給することにより、電気的に直列に接続された複数のLED素子101各々の光半導体積層20から光が放出される。このとき、LEDアレイ100(図1A参照)面内において、LED素子101が配置されている領域が発光領域となり、LED素子101の間隙に画定される領域(間隙領域102)が非発光領域となる。
By supplying power from the power supply pad 70p (see FIG. 1A), light is emitted from the
融着層70が、間隙領域102の大部分を占有していない場合、光半導体積層20から間隙領域102の支持基板12方向に放出される光の大部分は、Siなどから構成される支持基板12に吸収されてしまい、LEDアレイ100の光出射面側には反射されない。このため、発光領域と非発光領域との間には、著しい輝度ムラが生じうる。また、LEDアレイ100が発光層90(図1A参照)を具備する場合には、光半導体積層20からの発光(たとえば青色光)と蛍光層90による蛍光(たとえば黄色光)とのバランスが、発光領域と非発光領域とで異なってしまい、著しい色ムラが生じる可能性がある。
When the
融着層70が、間隙領域102の大部分を占有している場合、光半導体積層20から間隙領域102の支持基板12方向に放出される光の大部分は、光反射性を有する融着層70によりLEDアレイ100の光出射面側に反射される。このため、発光領域と非発光領域との間に生じうる輝度ムラが緩和される。また、LEDアレイ100が発光層90(図1A参照)を具備する場合には、発光領域と非発光領域との間に生じうる色ムラも緩和することができる。
When the
このように、相互に隣接するLED素子の間隙から露出する、光反射性を有する融着層70が、間隙領域102の大部分を占有する構成にすることにより、LEDアレイの光出射面内に生じうる輝度ムラ(ないし色ムラ)を抑制することができる。ただし、光反射性を有する融着層70が間隙領域102の大部分を占有している場合であっても、相互に隣接するLED素子101の間隔が著しく広い場合には、発光領域と非発光領域との間に著しい輝度ムラが生じうる。したがって、相互に隣接するLED素子101の間隔は、80μm以下であることが好ましいであろう。
As described above, the light-reflecting
なお、図1Dに示すように、第1および第2LED素子101a,101b各々における光半導体積層20のビア領域20n(図中、破線で囲う領域)は、たとえば円形状であり、それぞれ光半導体積層20の平坦領域20pに囲まれるように形成されている。また、たとえば5つのビア領域20nが光半導体積層20面内に一様に分布するように設けられている。なお、ビア領域20nの平面形状は、円形状に限らず、楕円状や矩形状であってもかまわない。また、ビア領域20nの配設数も5つに限らず、より多く設けても構わない。
As shown in FIG. 1D, via
ビア領域20n(ないし平坦領域20p)のサイズや形状、分布密度などは、LEDアレイ(ないしLED素子)の発光強度ないし輝度ムラ・色ムラなどに影響する。ビア領域20n(ないし平坦領域20p)のサイズや形状、分布密度などは、LEDアレイ(ないしLED素子)の用途に応じて適宜調整することが望ましい。
The size, shape, distribution density, and the like of the via
図1Eに示すように、n側電極50(図中、ピッチが相対的に狭い斜線模様で示す領域)は、たとえば円形状であり、それぞれ光半導体積層20のビア領域20n(図1D参照)に対応する位置に配置される。
As shown in FIG. 1E, the n-side electrode 50 (the region indicated by the hatched pattern having a relatively narrow pitch in the drawing) is, for example, circular, and is formed in each via
p側電極30(図中、ピッチが相対的に広い斜線模様で示す領域)は、光半導体積層20の平坦領域20p(図1D参照)に対応する位置に、n側電極50(ないしビア領域20n)を覗くことができる円形状の開口部30hを含んでパターニングされている。なお、開口部30hの平面形状は、円形状に限らず楕円状や矩形状であってもかまわない。
A p-side electrode 30 (a region indicated by a hatched pattern with a relatively wide pitch in the drawing) is located at a position corresponding to the
図1Fに示すように、融着層70は、間隙70zを空けて相互に物理的および電気的に分離する第1〜第3融着領域70a〜70cが一方向に配列する構成を有する。融着層70の第1融着領域70a上には、第1LED素子101aにおける導電層60の第1導電領域60a(図中、ピッチが相対的に狭い斜線模様で示す領域)が配置される。融着層70の第2融着領域70b上には、第1LED素子101aにおける導電層60の第2導電領域60b(図中、ピッチが相対的に広い斜線模様で示す領域)、および、第2LED素子101bにおける導電層60の第1導電領域60a(図中、ピッチが相対的に狭い斜線模様で示す領域)が配置される。融着層70の第3融着領域70c上には、第2LED素子101bにおける導電層60の第2導電領域60b(図中、ピッチが相対的に広い斜線模様で示す領域)が配置される。
As shown in FIG. 1F, the
なお、第1LED素子101aのn側電極50に導通する第1融着領域70aは、第2LED素子101bとは反対側に配置されるLED素子のp側電極に導通する融着領域(ないし給電パッド70p,図1A参照)と連続的に形成されている。また、第2LED素子101bのp側電極30に導通する第3融着領域70cは、第1LED素子101aとは反対側に配置されるLED素子のn側電極に導通する融着領域(ないし給電パッド70p)と連続的に形成されている。
The
本発明者らの更なる検討によれば、図1Fに示すように、融着層70における間隙70zの平面形状が全体的に一方向に伸長する帯状である場合、光半導体積層20の間隙70z上方に位置する部分が割れやすくなることがわかった。これは、間隙70zが空洞になっており(図1C参照)、光半導体積層20の間隙70z上方に位置する部分が支持されていないため、当該部分に間隙70zに沿う一定方向のストレスがかかってしまうためだと考えられる。本発明者らは、光半導体積層20の割れを抑制することができる間隙70zの平面形状について検討を行った。
According to further studies by the present inventors, as shown in FIG. 1F, when the planar shape of the
図2A〜図2Dは、融着層70における第1〜第3融着領域70a〜70cの全体的平面形状を主に示す平面図である。なお、図2A〜図2Dにおいて、光半導体積層20は破線によって示されている。また、図2Cおよび図2Dに示す矢印aおよび矢印mは、結晶構造が六方晶構造であるGaN系半導体から構成される光半導体積層20のa結晶面(a面)およびm結晶面(m面)に沿う方向をそれぞれ示す。
2A to 2D are plan views mainly showing an overall planar shape of the first to
図2Aおよび図2Bに示すように、間隙70zの平面形状を、一方向に伸長する帯状ではなく、大きく湾曲した弓状、ないし、複数の湾曲した部分を有する水面波状にすることにより、光半導体積層20の割れを抑制することができる。これは、光半導体積層20にかかるストレスが多方向に分散されるためだと考えられる。
As shown in FIG. 2A and FIG. 2B, the planar shape of the
また、図2Cに示すように、間隙70zの平面形状を、複数の屈折した部分を有する三角波状ないし鋸状にしても、光半導体積層20にかかるストレスを緩和し、光半導体積層20の割れを抑制することができる。なお、融着層70における間隙70zの平面形状が、一方向に伸長する部分(伸長部70za,70zb)を含む場合には、当該伸長部は、光半導体積層20のa面およびm面に沿う方向と平行しない(交差する)ことが好ましい。これは、光半導体積層がa面およびm面に沿う方向に特に割れやすい(へき開しやすい)ためである。
Further, as shown in FIG. 2C, even if the planar shape of the
さらに、図2Dに示すように、間隙70zの平面形状を、複数の屈折した部分を有する矩形波状ないし台形波状にしても、光半導体積層20にかかるストレスを緩和し、光半導体積層20の割れを抑制することができる。なお、融着層70における間隙70zの平面形状が、矩形波状ないし台形波状である場合にも、三角波状ないし鋸状である場合と同様に、一方向に伸長する部分(伸長部70za,70zb)は、光半導体積層20のa面およびm面に沿う方向と平行しない(交差する)ことが好ましい。ただし、伸長部が光半導体積層のa面およびm面に沿う方向と平行する場合であっても、伸長部の長さDが50μm程度以下であれば、光半導体積層の割れを抑制することが可能である。なお、このような伸長部の長さにかかる条件は、融着層における間隙の平面形状が三角波状ないし鋸状である場合も同様である。
Furthermore, as shown in FIG. 2D, even when the planar shape of the
以上のように、融着層70における間隙70zが、平面視において、少なくとも1つの屈曲した部分を有するように、融着層70(第1〜第3融着領域70a〜70c)を成形することにより、光半導体積層20の割れを抑制することができる。なお、間隙70zが屈曲する部分を有する場合であっても、間隙70zの幅W、つまり、相互に分離する融着領域の間隔(第1および第2融着領域70a,70bの間隔、ならびに、第2および第2融着領域70b,70cの間隔)が広い場合には、光半導体積層20の割れを抑制する効果は低減する。このため、間隙70zの幅Wは、20μm以下であることが好ましく、製造にかかる精度を加味すると5μm以上であることが好ましい。
As described above, the fusion layer 70 (first to
図2Eおよび図2Fは、融着層70における間隙70zに、光半導体積層20を支持する支持体73を配置した構成を示す平面図および断面図である。このように、少なくとも1つの屈曲部を有する間隙70zに、光半導体積層20を支持する支持体73を配置することにより、さらに光半導体積層20にかかるストレスを緩和し、光半導体積層20の割れを抑制することができるであろう。支持体73は、相互に分離する融着領域(第1〜第3融着領域70a〜70c)が電気的に接続しないように、電気絶縁性を有する部材、たとえばシリコン酸化物やポリイミドなどにより構成することが適当であろう
以下、図3A〜図3Lを参照して、実施例によるLEDアレイ100の製造方法を、特にそれを構成するLED素子101のうち相互に隣接する2つのLED素子101に注目して説明する。図3A〜図3Lは、LEDアレイ100を製造する一部の様子を示す断面図である。
2E and 2F are a plan view and a cross-sectional view showing a configuration in which a
最初に、図3Aに示すように、C面サファイア基板からなる成長基板11を準備し、有機金属化学気相成長(MOCVD)法を用いてGaN系半導体からなる光半導体積層20を形成する。具体的には、まず、成長基板11をサーマルクリーニングして、GaNからなるバッファ層21を成長する。続いて、Si等をドープしたn型GaNからなるn型半導体層22、井戸層(InGaN)および障壁層(GaN)を含む多重量子井戸構造からなる活性層(発光層)23、および、Mg等をドープしたp型GaNからなるp型半導体層24を順次成長して光半導体積層20を形成する。
First, as shown in FIG. 3A, a
なお、成長基板11は、GaN結晶と整合する格子定数を有する単結晶基板であり、後段のレーザリフトオフ工程(図3J参照)において成長基板を剥離できるように、GaN結晶の吸収端波長である362nmの光に対して透明なものから選択される。サファイア以外に、スピネル、ZnO等を用いることができる。
The
また、光半導体積層20において、n型半導体層22と活性層23との間に、InGaN層およびGaN層を含む超格子構造からなる歪緩和層を成長してもかまわない。さらに,活性層23とp型半導体層24との間に、p型AlGaNからなるクラッド層を成長してもかまわない。
In the optical semiconductor stacked
次に、図3Bに示すように、光半導体積層20表面(p型半導体層24表面)に、電子ビーム蒸着法やスパッタ法などにより、たとえば、インジウム錫酸化物(10nm)/Ag(100nm)/TiW(250nm)/Ti(50nm)/Pt(100nm)/Au(1000nm)/Ti(30nm)からなる多層膜を成膜し、フォトリソグラフィ法やリフトオフ法などによりパターニングして、所定形状のp側電極30を形成する。このとき、p側電極30は、後工程(図3C)において、光半導体積層20にビア20dを形成するための開口部30hを含んでパターニングされる。
Next, as shown in FIG. 3B, on the surface of the optical semiconductor stack 20 (the surface of the p-type semiconductor layer 24), for example, indium tin oxide (10 nm) / Ag (100 nm) / A multilayer film composed of TiW (250 nm) / Ti (50 nm) / Pt (100 nm) / Au (1000 nm) / Ti (30 nm) is formed and patterned by a photolithography method, a lift-off method, etc. The
次に、図3Cに示すように、レジストマスク及び塩素ガスを用いたドライエッチング法により、光半導体積層20の、p側電極30の開口部30hに対応する領域をエッチングし、ビア20dを形成する。ビア20dはp型半導体層24および活性層23を貫通して形成されており、ビア20dの底面にはn型半導体層22が露出する。これにより、光半導体積層20に、ビア20dに対応するビア領域20nと、ビア領域20n以外の領域である平坦領域20pと、が画定される(図1Bおよび図1D参照)。
Next, as shown in FIG. 3C, a region corresponding to the
次に、図3Dに示すように、p側電極30およびビア20d(ビア領域20n)の内側面を覆う絶縁層40を形成する。まず、p側電極30上および光半導体積層20のビア20d内に、スパッタ法などにより、膜厚300nmのSiO2膜を成膜する。続いて、レジストマスクおよびCF4/Ar混合ガスを用いたドライエッチング法により、p側電極30の上面一部およびビア20dの底面部に位置するSiO2膜をエッチングし、絶縁層40を形成する。なお、このとき、ビア20dの底面には、n型半導体層23が露出している。また、p側電極30の一部も露出している。絶縁層40としては、SiO2のほかに、SiNを用いることができる。
Next, as shown in FIG. 3D, an insulating
次に、図3Eに示すように、光半導体積層20のビア20d内に、n型半導体層22に接触するn側電極50を形成する。まず、絶縁層40上およびビア20d内のn型半導体層22が露出する領域に、電子ビーム蒸着法やスパッタ法などにより、Ti(1nm)/Ag(200nm)/Ti(100nm)/Pt(200nm)/Au(200nm)からなる金属多層膜を成膜する。続いて、当該金属多層膜を、リフトオフ法などによりパターニングして、柱状のn側電極50を形成する。n側電極50に用いられる部材は、接触抵抗が低い、たとえば1×10−4Ωcm2以下であることが望ましく、また、光反射性を有することが好ましい。なお、n側電極50は、図3Fに示す工程において、導電層60と一体的に形成してもかまない。
Next, as illustrated in FIG. 3E, an n-
次に、図3Fに示すように、絶縁層40上およびn側電極50上に、導電層60および第1接合層71を形成する。
Next, as illustrated in FIG. 3F, the
まず、絶縁層40上およびn側電極50上に、電子ビーム蒸着法やスパッタ法などにより、Ti(1nm)/Ag(200nm)/Ti(100nm)/Pt(200nm)/Au(200nm)/Ti(50nm)/Pt(100nm)からなる金属多層膜(導電層に相当)、および、Au(100nm)からなる金属膜(第1接合層に相当)を成膜する。続いて、金属多層膜および金属膜を、リフトオフ法などによりパターニングして、間隙60zを含む導電層60および第1接合層71を形成する。導電層60は、間隙60zにより第1および第2導電領域60a,60bに区分される。また、第1接合層71は、導電層60の第1および第2導電領域60a,60bに対応する領域に区分される。
First, Ti (1 nm) / Ag (200 nm) / Ti (100 nm) / Pt (200 nm) / Au (200 nm) / Ti are formed on the insulating
次に、図3Gに示すように、レジストマスク及び塩素ガスを用いたドライエッチング法により、光半導体積層20の一部をエッチングして、光半導体積層20を所望のサイズに分割する。分割される光半導体積層20各々は、LEDアレイ100を構成する個々のLED素子101の光半導体積層に対応する(図1A参照)。また、光半導体積層20の除去された領域は、相互に隣接するLED素子101の間隙101zに対応する(図1D参照)。以下、便宜的に、成長基板11上に光半導体積層20から第1接合層71までが形成された構造体を、デバイス構造体103と呼ぶこととする。
Next, as shown in FIG. 3G, a part of the
次に、図3Hに示すように、表面に第2接合層72が形成された支持基板12を準備する。支持基板12には、熱膨張係数がサファイア(7.5×10−6/K)やGaN(5.6×10−6/K)に近く、熱伝導率が高い部材を用いることが好ましい。例えば、Si、Ge、Mo、CuW、AlN等を用いることができる。支持基板12にSi基板を用いた場合、たとえば、当該Si基板の表面を熱酸化させることにより、SiO2からなる絶縁膜12aを形成する。
Next, as shown in FIG. 3H, a
その後、支持基板12(絶縁膜12a)上に、スパッタ法などによりTi/Ni/Au/Pt/AuSn(Sn:20wt%)からなる金属多層膜を成膜し、フォトリソグラフィ法やリフトオフ法などによりパターニングして、間隙70zにより区分される複数の融着領域(ここでは第1〜第3融着領域70a〜70c)を含む第2接合層72を形成する。なお、第2接合層72(金属多層膜の最上膜)と、それに接合する第1接合層71に用いられる部材は、融着接合が可能な、Au−Sn、Au−In、Pd−In、Cu−In、Cu−Sn、Ag−Sn、Ag−In、Ni−Sn等を含む金属や、拡散接合が可能なAuを含む金属を用いることができる。
After that, a metal multilayer film made of Ti / Ni / Au / Pt / AuSn (Sn: 20 wt%) is formed on the support substrate 12 (insulating
次に、図3Iに示すように、既に作製したデバイス構造体103と準備した支持基板12とを、第1・第2接合層71,72が対向するように配置し、3MPaで加圧しながら300℃に加熱した状態で、10分間保持する。なお、デバイス構造体103と支持基板12とは、導電層60の間隙60zと第2接合層72の間隙70zとが重なるように対抗配置される。続いて、室温まで冷却して、第1・第2接着層71,72を融着接合する(融着層70)。なお、融着層70における間隙70z(および導電層60における間隙60z)の平面形状は、たとえば図2A〜図2Dに示す形状である。
Next, as shown in FIG. 3I, the
次に、図3Jに示すように、レーザリフトオフ法により、光半導体積層20と成長基板11とを分離する。具体的には、成長基板11側から光半導体積層20にKrFエキシマレーザ光(波長:248nm,照射エネルギ密度:800〜900mJ/cm2)を照射し、バッファ層21の一部を熱分解する。これにより、成長基板11と光半導体積層20とが分離する。
Next, as shown in FIG. 3J, the
その後、バッファ層21(GaN結晶)の熱分解で発生したGaを熱水などで除去し、塩酸や水酸化ナトリウムなどで光半導体積層20表面(バッファ層21およびn型半導体層22の一部)をエッチングする。これにより、光半導体積層20のn型半導体層22が露出する。
Thereafter, Ga generated by thermal decomposition of the buffer layer 21 (GaN crystal) is removed with hot water or the like, and the surface of the
次に、図3Kに示すように、光半導体積層20のn型半導体層23表面に、いわゆるマイクロコーン構造層22aを形成する。具体的には、n型半導体層22表面を、TMAH(水酸化フェニルトリメチルアンモニウム)水溶液(温度約70℃,濃度約25%)などによりウエットエッチングする。続いて、n型半導体層22(マイクロコーン構造層22a)上に、化学気相堆積(CVD)法などにより、SiO2などからなる表面保護膜80を形成する。以上により、LEDアレイ100を構成する個々のLED素子101が完成する。
Next, as shown in FIG. 3K, a so-called
その後、たとえば、LED素子101が一方向に4つ配列するサイズで、支持基板12をレーザスクライブ又は、ダイシングにより分割する(図1A参照)。
Thereafter, for example, the
続いて、図3Lに示すように、たとえば、黄色光を放出する蛍光体微粒子91を含む樹脂を、支持基板12全面に、複数のLED素子101を覆うように滴下し、硬化させて、蛍光層90を形成する。以上により、LEDアレイ100が完成する。
Subsequently, as shown in FIG. 3L, for example, a resin containing phosphor
なお、融着層における間隙に、光半導体積層を支持する支持体(図2F参照)を形成する場合には、図3Fおよび図3Hに示す工程において、間隙60zおよび間隙70zに、スパッタ法およびリフトオフ法などを用いて、SiO2などの絶縁部材を形成すればよい。
When a support (see FIG. 2F) that supports the optical semiconductor stack is formed in the gap in the fusion layer, sputtering and lift-off are applied to the
以上、実施例および変形例に沿って本発明を説明したが、本発明はこれらに限定されるものではない。たとえば、LEDアレイを構成するLED素子は、ビア構造でなくてもかまわない。つまり、光半導体積層にビアを形成して、当該ビア内に露出するn型半導体層と融着層とを電気的に接続する構造ではなく、n型半導体層表面(上面)にn側電極が形成され、n側電極と融着層とを、光半導体積層の側面を通って、電気的に接続する部材が設けられた構造(対向電極構造)であってもよい。その他、種々の変更、改良、組み合わせ等が可能なことは当業者には自明であろう。 As mentioned above, although this invention was demonstrated along the Example and the modification, this invention is not limited to these. For example, the LED elements constituting the LED array may not have a via structure. That is, it is not a structure in which a via is formed in the optical semiconductor stack and the n-type semiconductor layer and the fusion layer exposed in the via are electrically connected, but the n-side electrode is formed on the surface (upper surface) of the n-type semiconductor layer. It may be a structure (counter electrode structure) formed and provided with a member that electrically connects the n-side electrode and the fusion layer through the side surface of the optical semiconductor stack. It will be apparent to those skilled in the art that other various modifications, improvements, combinations, and the like are possible.
11…成長基板、12…支持基板、12a…絶縁膜、20…光半導体積層、20p…平坦領域(凸領域,p型半導体層表出領域)、20n…ビア領域(凹領域,n型半導体層表出領域)、21…バッファ層、22…n型半導体層、22a…マイクロコーン構造層、23…活性層(発光層)、24…p型半導体層、30…p側電極、40…絶縁層、50…n側電極、60…導電層、60a…第1導電領域、60b…第2導電領域、60z…間隙、70…融着層、70a…第1融着領域、70b…第2融着領域、70c…第3融着領域、70z…間隙、71…第1接合層、72…第2接合層、73…支持体、80…表面保護膜、90…蛍光層、91…蛍光体微粒子、100…LEDアレイ、101…LED素子、102…間隙領域、103…デバイス構造体。
DESCRIPTION OF
Claims (5)
前記支持基板上に配置され、相互に分離して一方向に順に配列する、光反射性および電気伝導性を有する第1〜第3光反射導電層と、
前記第1および第2光反射導電層上に配置される第1半導体発光素子であって、
該第1および第2光反射導電層上方に配置され、第1導電型を有する第1下側半導体層、発光性を有する第1活性層、および、該第1導電型とは異なる導電型を有する第1上側半導体層が順に積層し、該第1上側半導体層が該第1光反射導電層に電気的に接続する第1光半導体積層と、
該第2光反射導電層と該第1光半導体積層との間に配置され、該第2光反射導電層と該第1下側半導体層とを電気的に接続する第1導電部材と、
を含む第1半導体発光素子と、
前記第2および第3光反射導電層上に、前記第1半導体発光素子と間隙を空けて、前記第2光反射光反射導電層が露出するように配置される第2半導体発光素子であって、
該第2および第3光反射導電層上方に配置され、第2導電型を有する第2下側半導体層、発光性を有する第2活性層、および、該第2導電型とは異なる導電型を有する第2上側半導体層が順に積層し、該第2上側半導体層が該第2光反射導電層と電気的に接続する第2光半導体積層と、
該第3光反射導電層と該第2光半導体積層との間に配置され、該第3光反射導電層と該第2下側半導体層とを電気的に接続する第2導電部材と、
を含む第2半導体発光素子と、
を備え、
前記第1および第2光反射導電層の間隙、ならびに、前記第2および第3光反射導電層の間隙に画定される間隙領域は、平面視において、少なくとも1つの屈曲部を有する半導体発光素子アレイ。 A support substrate;
First to third light-reflective conductive layers having light reflectivity and electrical conductivity, disposed on the support substrate and arranged in order in one direction separated from each other;
A first semiconductor light emitting device disposed on the first and second light-reflecting conductive layers,
A first lower semiconductor layer having a first conductivity type, a first active layer having light emission properties, and a conductivity type different from the first conductivity type are disposed above the first and second light reflecting conductive layers. A first optical semiconductor stack having a first upper semiconductor layer sequentially stacked, and the first upper semiconductor layer electrically connected to the first light-reflecting conductive layer;
A first conductive member disposed between the second light-reflective conductive layer and the first photo-semiconductor stack and electrically connecting the second light-reflective conductive layer and the first lower semiconductor layer;
A first semiconductor light emitting device comprising:
A second semiconductor light-emitting element disposed on the second and third light-reflecting conductive layers with a gap from the first semiconductor light-emitting element so that the second light-reflected light reflecting conductive layer is exposed; ,
A second lower semiconductor layer having a second conductivity type, a second active layer having a light emitting property, and a conductivity type different from the second conductivity type, disposed above the second and third light-reflecting conductive layers; A second optical semiconductor stack having a second upper semiconductor layer sequentially stacked, and the second upper semiconductor layer electrically connected to the second light-reflecting conductive layer;
A second conductive member disposed between the third light-reflecting conductive layer and the second photo-semiconductor stack and electrically connecting the third light-reflecting conductive layer and the second lower semiconductor layer;
A second semiconductor light emitting device comprising:
With
The gap between the first and second light-reflecting conductive layers and the gap region defined by the gap between the second and third light-reflecting conductive layers have at least one bent portion in plan view. .
前記第1および第2の伸長部は、前記第1および第2光半導体積層のa面およびm面と交差する方向に延在する請求項3記載の半導体発光素子アレイ。 The first and second optical semiconductor stacks have a hexagonal crystal structure including an a-plane and an m-plane,
4. The semiconductor light emitting element array according to claim 3, wherein the first and second extending portions extend in a direction intersecting with a-plane and m-plane of the first and second optical semiconductor stacks.
前記第1および第2の伸長部は、前記第1および第2光半導体積層のa面およびm面と平行する方向に延在し、それぞれの長さが50μm以下である請求項3記載の半導体発光素子アレイ。
The first and second optical semiconductor stacks have a hexagonal crystal structure including an a-plane and an m-plane,
4. The semiconductor according to claim 3, wherein the first and second elongated portions extend in directions parallel to the a-plane and the m-plane of the first and second optical semiconductor stacks, and each length is 50 μm or less. Light emitting element array.
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