JP2014225296A - ホスト機器 - Google Patents
ホスト機器 Download PDFInfo
- Publication number
- JP2014225296A JP2014225296A JP2014164882A JP2014164882A JP2014225296A JP 2014225296 A JP2014225296 A JP 2014225296A JP 2014164882 A JP2014164882 A JP 2014164882A JP 2014164882 A JP2014164882 A JP 2014164882A JP 2014225296 A JP2014225296 A JP 2014225296A
- Authority
- JP
- Japan
- Prior art keywords
- symbol
- data
- host device
- random number
- symbols
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
【解決手段】ホスト機器2との間で通信可能な半導体装置12であって、疑似乱数発生回路32を備え、前記疑似乱数発生回路で生成された疑似乱数に応じてシンボルLIDL0, LIDL1, SYN0, SYN1を生成するシンボル生成部24と、前記シンボルについて8b/10b変換を行う変換部25と、前記8b/10b変換部で変換された前記シンボルを、前記ホスト機器に送信する送信部26とを具備する。
【選択図】図3
Description
この発明の第1の実施形態に係る半導体装置及びメモリシステムにつき、SDメモリカード(以下、単にメモリカードと呼ぶ)を例に挙げて説明する。
まず、メモリカードの全体構成について、図1を用いて説明する。図1は、本実施形態に係るメモリカードのブロック図である。
メモリコントローラ12は、NAND型フラッシュメモリ11内部の物理状態(例えば、何処の物理ブロックアドレスに、何番目の論理セクタアドレスデータが含まれているか、あるいは、何処のブロックが消去状態であるか)を管理する。そしてメモリコントローラ12は全体として、ホスト機器2の要求に従って、NAND型フラッシュメモリ11からデータを読み出し、これをホスト機器2へ転送し、またホスト機器2から与えられる書き込みデータをNAND型フラッシュメモリ11に書き込むための動作を実行する。なお以下では説明の簡単化のため、メモリコントローラ12からホスト機器2に対して通信を行うための構成にのみ着目して説明する。
次に、上記シンボル生成部24の生成するシンボルの一部について、図4を用いて説明する。図4は、シンボル生成部24に生成されるシンボルのシンボル名、その機能、及び8b/10b変換によって得られるコードを示す表である。
次に、上記メモリカード1とホスト機器2との間の通信の詳細について、図5を用いて説明する。図5は、メモリカード1からホスト機器2に送信される信号のタイミングチャートである。
次に、上記図5で説明した時刻t2〜t3におけるシンボル生成部24の動作について、図6を用いて説明する。図6はシンボル生成部24の動作を示すフローチャートである。
以上のように、この発明の第1の実施形態に係るメモリカード1であると、通信時におけるノイズを低減出来る。本効果につき、以下説明する。
次に、この発明の第2の実施形態に係る半導体装置及びメモリシステムについて説明する。本実施形態は、上記第1の実施形態において、アイドルシンボルとして複数の種類のシンボルを用いる代わりに、シンボルセットに乱数データを含めたものである。以下では、上記第1の実施形態と異なる点についてのみ説明する。
図11は、本実施形態に係るメモリコントローラ12のブロック図である。図示するように本実施形態に係るメモリコントローラ12は、第1の実施形態で説明した図3の構成において、スクランブルデータ生成部33を更に備えた構成を有している。
次に、上記メモリカード1とホスト機器2との間の通信の詳細について、図12を用いて説明する。図12は、メモリカード1からホスト機器2に送信される信号のタイミングチャートであり、第1の実施形態における図5と対応するものであるが、ホスト機器2との同期確立の動作は第1の実施形態と同様であるので、その様子は図示を省略している。また以下では、第1の実施形態と異なる時刻t2〜t3における動作についてのみ説明する。
次に、上記図12で説明した時刻t2〜t3におけるシンボル生成部24及びスクランブルデータ生成部33の動作について、図13を用いて説明する。図13はシンボル生成部24及びスクランブルデータ生成部33の動作を示すフローチャートである。
以上のように、この発明の第2の実施形態に係るメモリカード1であっても、第1の実施形態と同様の効果が得られる。
次に、この発明の第3の実施形態に係る半導体装置及びメモリシステムについて説明する。本実施形態は、上記第1の実施形態をシンボルSYN(以下、同期シンボルと呼ぶ)に適用したものである。すなわち本実施形態は、上記第1の実施形態においてLIDLを2種類生成するのでは無く、2種類のSYN(SYN0、SYN1)を生成するものである。その他は第1の実施形態と同様であるので、以下では簡単に説明する。
図16は、メモリカード1からホスト機器2に送信される信号のタイミングチャートである。図示するように、ホスト機器2との同期を図るためのシンボルセットSYNCは、COM+SYN0、またはCOM+SYN1のいずれかが選択される。SYN0、SYN1のいずれが生成されるかは、第1の実施形態で説明したLIDL0、LIDL1と同様、シンボル生成部24において疑似乱数発生回路32が生成した疑似乱数に基づいて決定される。
本実施形態に係る構成であっても、第1の実施形態と同様の効果が得られる。ホスト機器2との同期を図る際には、シンボルセットSYNCが繰り返し送信される。従ってこの期間においても、あるパターンで“0”/“1”が連続する信号が繰り返される可能性があり得る。しかし、本実施形態のようにシンボルSYNを2種類(SYNx、x=0または1)用意し、そのうちのいずれかをランダムに選択することで、あるパターンで“0”/“1”が連続する信号が繰り返されることを防止し、ノイズを低減出来る。またSYNxは第1の実施形態と同様に、RDが±0となるシンボルであることが望ましい。
次に、この発明の第4の実施形態に係る半導体装置及びメモリシステムについて説明する。本実施形態は、上記第2の実施形態をシンボルSYN(以下、同期シンボルと呼ぶ)に適用したものである。すなわち本実施形態は、上記第2の実施形態においてシンボルセットIDLにスクランブルデータSRDiを含めるのでは無く、シンボルセットSYNCに含めるものである。その他は第2の実施形態と同様であるので、以下では簡単に説明する。
図17は、メモリカード1からホスト機器2に送信される信号のタイミングチャートである。図示するように、ホスト機器2との同期を図るためのシンボルセットSYNCは、COM+SYN+SRDiである。勿論、1つのシンボルセットSYNCに含まれるスクランブルデータは2バイト以上であっても良い。
本実施形態に係る構成であっても、第2の実施形態と同様の効果が得られる。
Claims (10)
- ホスト機器との間で通信可能な半導体装置であって、
疑似乱数発生回路を備え、前記疑似乱数発生回路で生成された疑似乱数に応じてシンボルを生成するシンボル生成部と、
前記シンボルについて8b/10b変換を行う変換部と、
前記8b/10b変換部で変換された前記シンボルを、前記ホスト機器に送信する送信部と
を具備することを特徴とする半導体装置。 - ホスト機器との間で通信可能な半導体装置であって、
シンボルを生成可能なシンボル生成部と、
スクランブルデータを生成可能なスクランブルデータ生成部と、
前記シンボル及び前記スクランブルデータについて8b/10b変換を行う変換部と、
前記8b/10b変換部で変換された前記シンボル及び前記スクランブルデータを1つのシンボルセットとして、前記ホスト機器に送信する送信部と
を具備することを特徴とする半導体装置。 - 前記シンボルは、データの非通信時であるアイドル状態を示すシンボルである
ことを特徴とする請求項1または2記載の半導体装置。 - 前記シンボルは、前記ホスト機器との間の同期を確立するためのシンボルである
ことを特徴とする請求項1または2記載の半導体装置。 - 前記シンボル生成部は、データの非通信時においてアイドル状態であることを示すシンボルとして、前記疑似乱数に応じて第1シンボルと第2シンボルのいずれかを生成し、
前記第1、第2シンボルのいずれかは、ランニング・ディスパリティが±0となるシンボルである
ことを特徴とする請求項1記載の半導体装置。 - 前記スクランブルデータ生成部は、2nバイト(nは1以上の自然数)のスクランブルデータを生成し、前記シンボル及び前記2nバイトのスクランブルデータが前記1つの信号セットとなる
ことを特徴とする請求項2記載の半導体装置。 - データを保持可能な不揮発性の半導体記憶装置と、
ホスト機器から受信した書き込みデータを前記半導体記憶装置へ書き込み、前記半導体記憶装置から読み出した読み出しデータをホスト機器へ送信可能なメモリコントローラと
を具備し、前記メモリコントローラは、
疑似乱数発生回路を備え、前記疑似乱数発生回路で生成された疑似乱数に応じてシンボルを生成するシンボル生成部と、
前記シンボルについて8b/10b変換を行う変換部と、
前記8b/10b変換部で変換された前記シンボルを、前記ホスト機器に送信する送信部と
を備えることを特徴とするメモリシステム。 - データを保持可能な不揮発性の半導体記憶装置と、
ホスト機器から受信した書き込みデータを前記半導体記憶装置へ書き込み、前記半導体記憶装置から読み出した読み出しデータをホスト機器へ送信可能なメモリコントローラと
を具備し、前記メモリコントローラは、
シンボルを生成可能なシンボル生成部と、
スクランブルデータを生成可能なスクランブルデータ生成部と、
前記シンボル及び前記スクランブルデータについて8b/10b変換を行う変換部と、
前記8b/10b変換部で変換された前記シンボル及び前記スクランブルデータを1つのシンボルセットとして、前記ホスト機器に送信する送信部と
を具備することを特徴とするメモリシステム。 - 前記シンボルは、データの非通信時であるアイドル状態を示すシンボルである
ことを特徴とする請求項7または8記載のメモリシステム。 - 前記シンボルは、前記ホスト機器との間の同期を確立するためのシンボルである
ことを特徴とする請求項7または8記載のメモリシステム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014164882A JP5784197B2 (ja) | 2014-08-13 | 2014-08-13 | ホスト機器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014164882A JP5784197B2 (ja) | 2014-08-13 | 2014-08-13 | ホスト機器 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009279719A Division JP5657242B2 (ja) | 2009-12-09 | 2009-12-09 | 半導体装置及びメモリシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014225296A true JP2014225296A (ja) | 2014-12-04 |
JP5784197B2 JP5784197B2 (ja) | 2015-09-24 |
Family
ID=52123862
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014164882A Active JP5784197B2 (ja) | 2014-08-13 | 2014-08-13 | ホスト機器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5784197B2 (ja) |
Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5910056A (ja) * | 1982-06-30 | 1984-01-19 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | コ−ド生成方法 |
JP2002084247A (ja) * | 2000-06-19 | 2002-03-22 | Sharp Corp | 伝送方法および伝送システム並びに通信装置 |
JP2003204363A (ja) * | 2002-01-04 | 2003-07-18 | Hitachi Ltd | シリアル伝送方式 |
JP2004171561A (ja) * | 2002-11-15 | 2004-06-17 | Hewlett-Packard Development Co Lp | メモリ構成要素内でデータを管理するメモリ・コントローラ |
JP2004248172A (ja) * | 2003-02-17 | 2004-09-02 | Fujitsu Ltd | Osiレイヤ1通信データモニタ装置 |
JP2004266524A (ja) * | 2003-02-28 | 2004-09-24 | Nippon Telegr & Teleph Corp <Ntt> | フレーム同期方法 |
JP2004357248A (ja) * | 2003-05-30 | 2004-12-16 | Sharp Corp | 光空間通信装置およびその制御方法 |
JP2006014227A (ja) * | 2004-06-29 | 2006-01-12 | Mitsubishi Electric Corp | 通信方法および通信方式 |
JP2007019648A (ja) * | 2005-07-05 | 2007-01-25 | Seiko Epson Corp | データ転送制御装置及び電子機器 |
JP2007175206A (ja) * | 2005-12-27 | 2007-07-12 | Toshiba Corp | X線ct装置 |
JP2008084477A (ja) * | 2006-09-28 | 2008-04-10 | Fujitsu Ltd | データ書込装置及びデータ書込方法 |
JP2009135767A (ja) * | 2007-11-30 | 2009-06-18 | Nec Access Technica Ltd | 管理機能付き伝送装置、状態管理システム、状態管理方法及び状態管理プログラム |
-
2014
- 2014-08-13 JP JP2014164882A patent/JP5784197B2/ja active Active
Patent Citations (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5910056A (ja) * | 1982-06-30 | 1984-01-19 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | コ−ド生成方法 |
US4486739A (en) * | 1982-06-30 | 1984-12-04 | International Business Machines Corporation | Byte oriented DC balanced (0,4) 8B/10B partitioned block transmission code |
JP2002084247A (ja) * | 2000-06-19 | 2002-03-22 | Sharp Corp | 伝送方法および伝送システム並びに通信装置 |
JP2003204363A (ja) * | 2002-01-04 | 2003-07-18 | Hitachi Ltd | シリアル伝送方式 |
JP2004171561A (ja) * | 2002-11-15 | 2004-06-17 | Hewlett-Packard Development Co Lp | メモリ構成要素内でデータを管理するメモリ・コントローラ |
JP2004248172A (ja) * | 2003-02-17 | 2004-09-02 | Fujitsu Ltd | Osiレイヤ1通信データモニタ装置 |
JP2004266524A (ja) * | 2003-02-28 | 2004-09-24 | Nippon Telegr & Teleph Corp <Ntt> | フレーム同期方法 |
JP2004357248A (ja) * | 2003-05-30 | 2004-12-16 | Sharp Corp | 光空間通信装置およびその制御方法 |
JP2006014227A (ja) * | 2004-06-29 | 2006-01-12 | Mitsubishi Electric Corp | 通信方法および通信方式 |
JP2007019648A (ja) * | 2005-07-05 | 2007-01-25 | Seiko Epson Corp | データ転送制御装置及び電子機器 |
JP2007175206A (ja) * | 2005-12-27 | 2007-07-12 | Toshiba Corp | X線ct装置 |
JP2008084477A (ja) * | 2006-09-28 | 2008-04-10 | Fujitsu Ltd | データ書込装置及びデータ書込方法 |
JP2009135767A (ja) * | 2007-11-30 | 2009-06-18 | Nec Access Technica Ltd | 管理機能付き伝送装置、状態管理システム、状態管理方法及び状態管理プログラム |
Also Published As
Publication number | Publication date |
---|---|
JP5784197B2 (ja) | 2015-09-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5657242B2 (ja) | 半導体装置及びメモリシステム | |
US9048855B2 (en) | Method and apparatus for parallel data interfacing using combined coding and recording medium therefor | |
US20110032932A2 (en) | Apparatus and method for producing device identifiers for serially interconnected devices of mixed type | |
US8145935B2 (en) | Clock signal generator for generating stable clock signal, semiconductor memory device including the same, and methods of operating | |
JP2007011788A (ja) | メモリカード及びそのホスト機器 | |
US20190362107A1 (en) | Advanced peripheral bus based inter-integrated circuit communication device | |
JP5784197B2 (ja) | ホスト機器 | |
CN109101448B (zh) | 地址扩展电路和具有该电路的i2c通信接口芯片 | |
US9665506B2 (en) | Apparatus and method for processing data | |
CN107222218B (zh) | 一种并行数据的产生电路、方法及电子设备 | |
KR101185550B1 (ko) | 칩들을 포함하는 시스템, 집적회로 칩 및 데이터 패킷의 전송방법 | |
JP2013219601A (ja) | シリアルデータ送信システム | |
US20230006750A1 (en) | Multiplexer and serializer including the same | |
KR20080094382A (ko) | 반도체 메모리 장치 및 그의 구동 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140912 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140912 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150611 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150623 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150721 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 5784197 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |