JP2014225066A - 回路のシミュレーション方法 - Google Patents
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Abstract
【課題】精度を向上するとともに作業量を軽減する回路のシミュレーション方法を提供する。【解決手段】ゲート電極EGから半導体層SCに所定の電圧を印加することによりソース電極ESとドレイン電極EDとが半導体層SCを介して導通するスイッチング素子SWの電流Idモデルを用いた回路のシミュレーション方法であって、スイッチング素子SWの電流Idと、ゲート電極EGとソース電極ESとの間の電圧Vgsと、ソース電極ESとドレイン電極EDとの間の電圧Vdsとの値を複数組測定し、モデル式をパラメータDについての式に変換し、測定した電流Id、電圧Vgsと、電圧Vdsとの値を用いて、前記パラメータDのBスプライン関数を求め、Bスプライン関数をモデル式に適用して、他のパラメータを調整して前記スイッチング素子の電流のモデルを作成する。【選択図】図5
Description
本発明の実施形態は、回路のシミュレーション方法に関する。
電子機器には、様々な素子を含む回路が組み込まれている。このような電子機器の製造において、その性能を確認するために回路のシミュレーションを行うことが多くある。このとき、回路を構成する様々な素子について予め求めた特性モデルを組み合わせて回路のモデルを形成する。そのため、各素子の特性モデルと実際の素子特性との誤差が小さいほど正確なシミュレーションを行うことができる。
しかしながら、各素子の特性モデルの精度を向上するためには複数のパラメータを最適化する必要があり、さらに複数のパラメータが互いに依存していることがあるため、パラメータの調整に多くの労力と時間が必要であった。
本発明の実施形態は、精度を向上するとともに作業量を軽減する回路のシミュレーション方法を提供することを目的とする。
実施形態によれば、ゲート電極と、ソース電極と、ドレイン電極と、半導体層と、を備え、前記ゲート電極から前記半導体層に所定の電圧を印加することにより、前記ソース電極と前記ドレイン電極とが前記半導体層を介して導通するスイッチング素子の電流Idのモデルを用いた回路のシミュレーション方法であって、前記スイッチング素子の電流Idのモデル式は、
前記スイッチング素子の電流Idと、前記ゲート電極と前記ソース電極との間の電圧Vgsと、前記ソース電極と前記ドレイン電極との間の電圧Vdsとの値を複数組測定し、前記モデル式をパラメータDについての式に変換し、測定した電流Id、前記電圧Vgsと、前記電圧Vdsとの値を用いて、前記パラメータDのBスプライン関数を求め、前記Bスプライン関数を前記モデル式に適用して、他のパラメータを調整して前記スイッチング素子の電流のモデルを作成する、回路のシミュレーション方法が提供される。
以下、実施形態の回路のシミュレーション方法の一例について、図面を参照して説明する。なお、以下の実施形態では、一例として液晶表示装置の回路シミュレーションについて説明する。
図1は、本実施形態の回路のシミュレーション方法を適用する液晶表示装置の構成及び等価回路の一例を示す図である。
すなわち、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルLPNを備えている。液晶表示パネルLPNは、第1基板であるアレイ基板ARと、アレイ基板ARに対向して配置された第2基板である対向基板CTと、これらのアレイ基板ARと対向基板CTとの間に保持された液晶層LQと、を備えている。このような液晶表示パネルLPNは、画像を表示するアクティブエリアACTを備えている。このアクティブエリアACTは、m×n個のマトリクス状に配置された複数の画素PXによって構成されている(但し、m及びnは正の整数である)。
液晶表示パネルLPNは、アクティブエリアACTにおいて、n本のゲート配線G(G1〜Gn)、n本の補助容量線C(C1〜Cn)、m本のソース配線S(S1〜Sm)などを備えている。ゲート配線G及び補助容量線Cは、例えば、第1方向Xに沿って略直線的に延出している。これらのゲート配線G及び補助容量線Cは、第1方向Xに交差する第2方向Yに沿って交互に並列配置されている。ここでは、第1方向Xと第2方向Yとは互いに略直交している。ソース配線Sは、ゲート配線G及び補助容量線Cと交差している。ソース配線Sは、第2方向Yに沿って略直線的に延出している。なお、ゲート配線G、補助容量線C、及び、ソース配線Sは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。
各ゲート配線Gは、アクティブエリアACTの外側に引き出され、ゲートドライバGDに接続されている。各ソース配線Sは、アクティブエリアACTの外側に引き出され、ソースドライバSDに接続されている。これらのゲートドライバGD及びソースドライバSDの少なくとも一部は、例えば、アレイ基板ARに形成され、コントローラを内蔵した駆動ICチップ2と接続されている。
各画素PXは、スイッチング素子SW、画素電極PE、共通電極CEなどを備えている。保持容量Csは、例えば補助容量線Cと画素電極PEとの間に形成される。補助容量線Cは、補助容量電圧が印加される電圧印加部VCSと電気的に接続されている。
なお、本実施形態においては、液晶表示パネルLPNは、画素電極PEがアレイ基板ARに形成される一方で共通電極CEの少なくとも一部が対向基板CTに形成された構成であり、これらの画素電極PEと共通電極CEとの間に形成される電界を主に利用して液晶層LQの液晶分子をスイッチングする。画素電極PEと共通電極CEとの間に形成される電界は、第1方向Xと第2方向Yとで規定されるX−Y平面あるいは基板主面に対してわずかに傾いた斜め電界(あるいは、基板主面にほぼ平行な横電界)である。
スイッチング素子SWは、例えば、nチャネル薄膜トランジスタ(TFT)によって構成されている。このスイッチング素子SWは、ゲート配線G及びソース配線Sと電気的に接続されている。このようなスイッチング素子SWは、トップゲート型あるいはボトムゲート型のいずれであっても良い。また、スイッチング素子SWの半導体層は、例えば、ポリシリコンによって形成されているが、アモルファスシリコンによって形成されていても良い。
画素電極PEは、各画素PXに配置され、スイッチング素子SWに電気的に接続されている。共通電極CEは、液晶層LQを介して複数の画素PXの画素電極PEに対して共通に配置されている。このような画素電極PE及び共通電極CEは、例えば、インジウム・ティン・オキサイド(ITO)やインジウム・ジンク・オキサイド(IZO)などの光透過性を有する導電材料によって形成されているが、アルミニウムなどの他の金属材料によって形成されても良い。
アレイ基板ARは、共通電極CEに電圧を印加するための給電部(図示せず)を備えている。この給電部は、例えば、アクティブエリアACTの外側に形成されている。共通電極CEは、アクティブエリアACTの外側において、図示しない導電部材を介して、給電部と電気的に接続されている。
図2は、図1に示した液晶表示パネルLPNに配置されたスイッチング素子の構成例を説明する断面図である。アレイ基板ARは、光透過性を有する第1絶縁基板10を用いて形成されている。
スイッチング素子SWのゲート電極EGは、ゲート配線Gと電気的に接続している(あるいは一体に形成されている)。ゲート電極EGは、第1絶縁基板10上に形成され、第1層間絶縁膜11によって覆われている。半導体層SCは、第1層間絶縁膜11の上に形成され、第2層間絶縁膜12によって覆われている。
スイッチング素子SWのソース電極ESは、ソース配線Sと電気的に接続している(あるいは一体に形成されている)。ソース電極ESは、第2層間絶縁膜12の上に形成され、第3層間絶縁膜13によって覆われている。
スイッチング素子SWのドレイン電極EDは、画素電極PEと電気的に接続している(あるいは一体に形成されている)。図示した例では、ドレイン電極EDは、ソース電極ESと同層に配置され、第2層間絶縁膜12の上に形成され、第3層間絶縁膜13によって覆われている。画素電極PEは、第3層間絶縁膜13の上に形成され、配向膜AL1に覆われている。画素電極PEは、第3層間絶縁膜13に設けられたコンタクトホールにおいてドレイン電極EDと電気的に接続している。
配向膜AL1は、アレイ基板ARの対向基板CTと対向する面に配置され、アクティブエリアACTの略全体に亘って延在している。この配向膜AL1は、画素電極PEなどを覆っており、第3層間絶縁膜13の上にも配置されている。
対向基板CTは、光透過性を有する第2絶縁基板(図示せず)を用いて形成されている。この対向基板CTは、ブラックマトリクス(図示せず)、カラーフィルタ(図示せず)、オーバーコート層(図示せず)、共通電極(図示せず)、配向膜(図示せず)などを備えている。
対向基板CTの配向膜(図示せず)は、対向基板CTのアレイ基板ARと対向する面に配置され、アクティブエリアACTの略全体に亘って延在している。この配向膜は、共通電極及びオーバーコート層などを覆っている。
上述したようなアレイ基板ARと対向基板CTとは、それぞれの第1配向膜AL1及び第2配向膜AL2が対向するように配置されている。このとき、アレイ基板ARの第1配向膜AL1と対向基板CTの第2配向膜AL2との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサ(図示せず)が配置され、これにより、所定のセルギャップ、例えば2〜7μmのセルギャップが形成される。アレイ基板ARと対向基板CTとは、所定のセルギャップが形成された状態で、アクティブエリアACTの外側のシール材(図示せず)によって貼り合わせられている。
液晶層LQは、アレイ基板ARと対向基板CTとの間に形成されたセルギャップに保持され、第1配向膜AL1と第2配向膜AL2との間に配置されている。このような液晶層LQは、例えば、誘電率異方性が正(ポジ型)の液晶材料によって構成されている。
上記の液晶表示装置の動作についてシミュレーションを行う際には、スイッチング素子SWや、ゲートドライバGDやソースドライバSDに含まれるスイッチング素子のI−V特性をモデル化する。
図3は、スイッチング素子のI−V特性の一例を示す図である。
ここでは、ドレイン電極とソース電極との電圧Vdsの異なる複数のスイッチング素子について、ゲート電極とソース電極との間の電圧Vgsに対するドレイン電極における電流値Idを示している。
ここでは、ドレイン電極とソース電極との電圧Vdsの異なる複数のスイッチング素子について、ゲート電極とソース電極との間の電圧Vgsに対するドレイン電極における電流値Idを示している。
スイッチング素子のゲート電極とソース電極との間の電圧Vgsが大きくなると、電流Idは徐々に小さくなる。ここでは、電流Idがその最小値Idminとなるまでの特性をオフ領域における特性とする。
電流が最小値Idminを超えると、電圧Vgsが閾値Vthに近付くにつれて電流Idの特性は非線形に増加する。電流Idが最小値Idminとなってから、電圧Vgsが閾値Vthとなるまでの特性をサブ領域における特性とする。
スイッチング素子のゲート電極とソース電極との電圧Vgsが閾値Vthよりも大きくなると、電流Idは所定の値に収束していく。ここでは、電圧Vgsが閾値Vthを超えてからの特性をオン領域における特性とする。
上記のようなスイッチング素子の電流Idのモデルは、例えば、オフ領域と、サブ領域と、オン領域とのそれぞれの特性について作成される。その場合、電圧Vgsに対して電流Idが非線形に変化するサブ領域における特性のモデルについては、互いに依存する複数のパラメータを最適に設定しなければならず、パラメータの調整に多くの労力を要していた。
そこで、本実施形態では、Bスプライン関数(2次元)を用いて非線形関数のパラメータを抽出し、モデルの作成を容易にしている。
この式において、Idは電流式、Wはデバイスチャネル幅、Vthは閾値電圧、Vdsはドレイン−ソース間電圧、Vgsはゲート−ソース間電圧、Aは電流のスケール因子、Bはサブ領域(曲線領域)のVds依存を表すパラメータ、CはVgsが大きい領域の漸近値、DはSファクタの逆数に関係するパラメータである。
上記式において、特に、サブ領域における電流Idの傾きに関係するパラメータDは、定数項として扱うことができず、電圧Vdsに対する依存は単調増加でないとともに電圧Vgsにも依存しているため、調整が困難であった。
そこで、本実施形態では、スイッチング素子の実測値を用いて、この実測値を通る滑らかな曲線を作成するBスプライン関数により、パラメータD(Vgs,Vds)を調整している。
具体的には、最初に、上記式(1)のパラメータD以外のパラメータA〜Cを大まかに設定する。続いて、上記式(1)から、求めたいパラメータの式に変換する。
D=Id・X
Id:実測電流
X:式(1)の残りの項
そして、電流Id、電圧Vgs、および、電圧Vdsの複数組の実測値から、パラメータDについて、変数を電圧Vgsおよび電圧Vdsとした下記の2次元のBスプライン関数を生成する。
D=Id・X
Id:実測電流
X:式(1)の残りの項
そして、電流Id、電圧Vgs、および、電圧Vdsの複数組の実測値から、パラメータDについて、変数を電圧Vgsおよび電圧Vdsとした下記の2次元のBスプライン関数を生成する。
図4は、Bスプライン関数により演算したパラメータD(Vgs,Vds)について、電圧Vgsおよび電圧Vdsとの依存関係の一例を説明するための図である。
パラメータD(Vgs,Vds)は、電圧Vgsの値に応じてさまざまな値に変化するとともに、同じ電圧Vgsについて複数の値が存在することから、電圧Vgsおよび電圧Vdsに対する依存があると考えられる。
上記式(2)において、wi(wj)はデータ重みであってゼロ以上1以下の値に設定される。データの信頼度が高い場合にはwi(wj)は1となる。((x1,x1),y1,1)、((x1,x2),y1,2)、…((xn,xn),yn,n)はデータ点座標である。gは平滑化パラメータであってゼロ以上に設定される。gの値が大きいほど平滑化曲線f(xi,xj)が滑らかになる。f(m)(xi,xj)はf(xi,xj)のm階微分曲線である。
上記の式(2)により求めた平滑化曲線f(xi,xj)がパラメータD(Vgs,Vds)の曲線に相当する。上記パラメータD(Vgs,Vds)を式(1)に適用して、他のパラメータを調整してスイッチング素子の電流Idのモデルを作成する。なお、他のパラメータについてもパラメータDと同様の方法で演算することが可能である。この場合には、パラメータが依存する要素の実測値を用いてBスプライン関数を生成する。全てのパラメータの調整が終了したら、式(1)を用いてスイッチング素子を含む回路のシミュレーションを行うことができる。
図5は、電圧Vgsと電流Idとの関係について、実測値とシミュレーション値との一例を示す図である。ここでは、電圧Vdsが1.0Vである場合の電圧Vgsと電流Idとの関係の一例を示している。
上記のように、スイッチング素子の電流IdのパラメータDをBスプライン関数で表した場合、電圧Vgsに対する電流Idの実測値とシミュレーション値とが略同一となった。すなわち、上記のようにパラメータDをBスプライン関数で表すことにより、パラメータDの調整が容易になるとともに、高い精度でシミュレーションすることができた。
すなわち、精度を向上するとともに作業量を軽減する回路のシミュレーション方法を提供することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
Id…電流、Vgs…ゲート―ソース間電圧、Vds…ソース―ドレイン間電圧、D…パラメータ、LPN…液晶表示パネル、AR…アレイ基板、CT…対向基板、LQ…液晶層、ACT…アクティブエリア、PX…画素、G…ゲート配線、C…補助容量線、S…ソース配線、SW…スイッチング素子、PE…画素電極、CE…共通電極、Cs…保持容量、EG…ゲート電極、SC…半導体層、ES…ソース電極、ED…ドレイン電極、Vth…閾値。
Claims (2)
- ゲート電極と、ソース電極と、ドレイン電極と、半導体層と、を備え、前記ゲート電極から前記半導体層に所定の電圧を印加することにより、前記ソース電極と前記ドレイン電極とが前記半導体層を介して導通するスイッチング素子の電流Idのモデルを用いた回路のシミュレーション方法であって、
前記スイッチング素子の電流Idのモデル式は、
前記モデル式をパラメータDについての式に変換し、
測定した電流Id、前記電圧Vgsと、前記電圧Vdsとの値を用いて、前記パラメータDのBスプライン関数を求め、
前記Bスプライン関数を前記モデル式に適用して、他のパラメータを調整して前記スイッチング素子の電流のモデルを作成する、回路のシミュレーション方法。 - 前記スイッチング素子のI−V特性は、電流Idがその最小値となるまでの特性をオフ領域と、電流Idが最小値となってから電圧Vgsが閾値Vthとなるまでのサブ領域と、電圧Vgsが閾値Vthを超えてからオン領域とを備え、
前記サブ領域における前記スイッチング素子の電流Idと、前記電圧Vgsと、前記電圧Vdsとの値を複数組測定し、少なくとも前記サブ領域の前記スイッチング素子の電流のモデルを作成する請求項1記載の回路のシミュレーション方法。
Priority Applications (1)
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---|---|---|---|
JP2013102906A JP2014225066A (ja) | 2013-05-15 | 2013-05-15 | 回路のシミュレーション方法 |
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JP2014225066A true JP2014225066A (ja) | 2014-12-04 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2022088008A1 (zh) * | 2020-10-30 | 2022-05-05 | 中国科学院微电子研究所 | 薄膜晶体管的设计方法 |
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2013
- 2013-05-15 JP JP2013102906A patent/JP2014225066A/ja active Pending
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