JP2014225066A - 回路のシミュレーション方法 - Google Patents

Abstract

【課題】精度を向上するとともに作業量を軽減する回路のシミュレーション方法を提供する。【解決手段】ゲート電極ＥＧから半導体層ＳＣに所定の電圧を印加することによりソース電極ＥＳとドレイン電極ＥＤとが半導体層ＳＣを介して導通するスイッチング素子ＳＷの電流Ｉｄモデルを用いた回路のシミュレーション方法であって、スイッチング素子ＳＷの電流Ｉｄと、ゲート電極ＥＧとソース電極ＥＳとの間の電圧Ｖｇｓと、ソース電極ＥＳとドレイン電極ＥＤとの間の電圧Ｖｄｓとの値を複数組測定し、モデル式をパラメータＤについての式に変換し、測定した電流Ｉｄ、電圧Ｖｇｓと、電圧Ｖｄｓとの値を用いて、前記パラメータＤのＢスプライン関数を求め、Ｂスプライン関数をモデル式に適用して、他のパラメータを調整して前記スイッチング素子の電流のモデルを作成する。【選択図】図５

Description

本発明の実施形態は、回路のシミュレーション方法に関する。

電子機器には、様々な素子を含む回路が組み込まれている。このような電子機器の製造において、その性能を確認するために回路のシミュレーションを行うことが多くある。このとき、回路を構成する様々な素子について予め求めた特性モデルを組み合わせて回路のモデルを形成する。そのため、各素子の特性モデルと実際の素子特性との誤差が小さいほど正確なシミュレーションを行うことができる。

特開２００４−６７５５号公報

しかしながら、各素子の特性モデルの精度を向上するためには複数のパラメータを最適化する必要があり、さらに複数のパラメータが互いに依存していることがあるため、パラメータの調整に多くの労力と時間が必要であった。

本発明の実施形態は、精度を向上するとともに作業量を軽減する回路のシミュレーション方法を提供することを目的とする。

実施形態によれば、ゲート電極と、ソース電極と、ドレイン電極と、半導体層と、を備え、前記ゲート電極から前記半導体層に所定の電圧を印加することにより、前記ソース電極と前記ドレイン電極とが前記半導体層を介して導通するスイッチング素子の電流Ｉｄのモデルを用いた回路のシミュレーション方法であって、前記スイッチング素子の電流Ｉｄのモデル式は、

前記スイッチング素子の電流Ｉｄと、前記ゲート電極と前記ソース電極との間の電圧Ｖｇｓと、前記ソース電極と前記ドレイン電極との間の電圧Ｖｄｓとの値を複数組測定し、前記モデル式をパラメータＤについての式に変換し、測定した電流Ｉｄ、前記電圧Ｖｇｓと、前記電圧Ｖｄｓとの値を用いて、前記パラメータＤのＢスプライン関数を求め、前記Ｂスプライン関数を前記モデル式に適用して、他のパラメータを調整して前記スイッチング素子の電流のモデルを作成する、回路のシミュレーション方法が提供される。

実施形態の回路のシミュレーション方法を適用する液晶表示装置の構成及び等価回路の一例を示す図である。 図２は、図１に示した液晶表示パネルに配置されたスイッチング素子の構成例を説明する断面図である。 図３は、スイッチング素子のＩ−Ｖ特性の一例を示す図である。 図４は、Ｂスプライン関数により演算したパラメータＤ（Ｖｇｓ，Ｖｄｓ）について、電圧Ｖｇｓ、Ｖｄｓとの依存関係の一例を説明するための図である。 図５は、電圧Ｖｇｓと電流Ｉｄとの関係について、実測値とシミュレーション値との一例を示す図である。

以下、実施形態の回路のシミュレーション方法の一例について、図面を参照して説明する。なお、以下の実施形態では、一例として液晶表示装置の回路シミュレーションについて説明する。

図１は、本実施形態の回路のシミュレーション方法を適用する液晶表示装置の構成及び等価回路の一例を示す図である。

すなわち、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された第２基板である対向基板ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。このような液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。このアクティブエリアＡＣＴは、ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸによって構成されている（但し、ｍ及びｎは正の整数である）。

液晶表示パネルＬＰＮは、アクティブエリアＡＣＴにおいて、ｎ本のゲート配線Ｇ（Ｇ１〜Ｇｎ）、ｎ本の補助容量線Ｃ（Ｃ１〜Ｃｎ）、ｍ本のソース配線Ｓ（Ｓ１〜Ｓｍ）などを備えている。ゲート配線Ｇ及び補助容量線Ｃは、例えば、第１方向Ｘに沿って略直線的に延出している。これらのゲート配線Ｇ及び補助容量線Ｃは、第１方向Ｘに交差する第２方向Ｙに沿って交互に並列配置されている。ここでは、第１方向Ｘと第２方向Ｙとは互いに略直交している。ソース配線Ｓは、ゲート配線Ｇ及び補助容量線Ｃと交差している。ソース配線Ｓは、第２方向Ｙに沿って略直線的に延出している。なお、ゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。

各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。これらのゲートドライバＧＤ及びソースドライバＳＤの少なくとも一部は、例えば、アレイ基板ＡＲに形成され、コントローラを内蔵した駆動ＩＣチップ２と接続されている。

各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。保持容量Ｃｓは、例えば補助容量線Ｃと画素電極ＰＥとの間に形成される。補助容量線Ｃは、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。

なお、本実施形態においては、液晶表示パネルＬＰＮは、画素電極ＰＥがアレイ基板ＡＲに形成される一方で共通電極ＣＥの少なくとも一部が対向基板ＣＴに形成された構成であり、これらの画素電極ＰＥと共通電極ＣＥとの間に形成される電界を主に利用して液晶層ＬＱの液晶分子をスイッチングする。画素電極ＰＥと共通電極ＣＥとの間に形成される電界は、第１方向Ｘと第２方向Ｙとで規定されるＸ−Ｙ平面あるいは基板主面に対してわずかに傾いた斜め電界（あるいは、基板主面にほぼ平行な横電界）である。

スイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成されている。このスイッチング素子ＳＷは、ゲート配線Ｇ及びソース配線Ｓと電気的に接続されている。このようなスイッチング素子ＳＷは、トップゲート型あるいはボトムゲート型のいずれであっても良い。また、スイッチング素子ＳＷの半導体層は、例えば、ポリシリコンによって形成されているが、アモルファスシリコンによって形成されていても良い。

画素電極ＰＥは、各画素ＰＸに配置され、スイッチング素子ＳＷに電気的に接続されている。共通電極ＣＥは、液晶層ＬＱを介して複数の画素ＰＸの画素電極ＰＥに対して共通に配置されている。このような画素電極ＰＥ及び共通電極ＣＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの光透過性を有する導電材料によって形成されているが、アルミニウムなどの他の金属材料によって形成されても良い。

アレイ基板ＡＲは、共通電極ＣＥに電圧を印加するための給電部（図示せず）を備えている。この給電部は、例えば、アクティブエリアＡＣＴの外側に形成されている。共通電極ＣＥは、アクティブエリアＡＣＴの外側において、図示しない導電部材を介して、給電部と電気的に接続されている。

図２は、図１に示した液晶表示パネルＬＰＮに配置されたスイッチング素子の構成例を説明する断面図である。アレイ基板ＡＲは、光透過性を有する第１絶縁基板１０を用いて形成されている。

スイッチング素子ＳＷのゲート電極ＥＧは、ゲート配線Ｇと電気的に接続している（あるいは一体に形成されている）。ゲート電極ＥＧは、第１絶縁基板１０上に形成され、第１層間絶縁膜１１によって覆われている。半導体層ＳＣは、第１層間絶縁膜１１の上に形成され、第２層間絶縁膜１２によって覆われている。

スイッチング素子ＳＷのソース電極ＥＳは、ソース配線Ｓと電気的に接続している（あるいは一体に形成されている）。ソース電極ＥＳは、第２層間絶縁膜１２の上に形成され、第３層間絶縁膜１３によって覆われている。

スイッチング素子ＳＷのドレイン電極ＥＤは、画素電極ＰＥと電気的に接続している（あるいは一体に形成されている）。図示した例では、ドレイン電極ＥＤは、ソース電極ＥＳと同層に配置され、第２層間絶縁膜１２の上に形成され、第３層間絶縁膜１３によって覆われている。画素電極ＰＥは、第３層間絶縁膜１３の上に形成され、配向膜ＡＬ１に覆われている。画素電極ＰＥは、第３層間絶縁膜１３に設けられたコンタクトホールにおいてドレイン電極ＥＤと電気的に接続している。

配向膜ＡＬ１は、アレイ基板ＡＲの対向基板ＣＴと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この配向膜ＡＬ１は、画素電極ＰＥなどを覆っており、第３層間絶縁膜１３の上にも配置されている。

対向基板ＣＴは、光透過性を有する第２絶縁基板（図示せず）を用いて形成されている。この対向基板ＣＴは、ブラックマトリクス（図示せず）、カラーフィルタ（図示せず）、オーバーコート層（図示せず）、共通電極（図示せず）、配向膜（図示せず）などを備えている。

対向基板ＣＴの配向膜（図示せず）は、対向基板ＣＴのアレイ基板ＡＲと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この配向膜は、共通電極及びオーバーコート層などを覆っている。

上述したようなアレイ基板ＡＲと対向基板ＣＴとは、それぞれの第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向するように配置されている。このとき、アレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサ（図示せず）が配置され、これにより、所定のセルギャップ、例えば２〜７μｍのセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、所定のセルギャップが形成された状態で、アクティブエリアＡＣＴの外側のシール材（図示せず）によって貼り合わせられている。

液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間に形成されたセルギャップに保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に配置されている。このような液晶層ＬＱは、例えば、誘電率異方性が正（ポジ型）の液晶材料によって構成されている。

上記の液晶表示装置の動作についてシミュレーションを行う際には、スイッチング素子ＳＷや、ゲートドライバＧＤやソースドライバＳＤに含まれるスイッチング素子のＩ−Ｖ特性をモデル化する。

図３は、スイッチング素子のＩ−Ｖ特性の一例を示す図である。
ここでは、ドレイン電極とソース電極との電圧Ｖｄｓの異なる複数のスイッチング素子について、ゲート電極とソース電極との間の電圧Ｖｇｓに対するドレイン電極における電流値Ｉｄを示している。

スイッチング素子のゲート電極とソース電極との間の電圧Ｖｇｓが大きくなると、電流Ｉｄは徐々に小さくなる。ここでは、電流Ｉｄがその最小値Ｉｄｍｉｎとなるまでの特性をオフ領域における特性とする。

電流が最小値Ｉｄｍｉｎを超えると、電圧Ｖｇｓが閾値Ｖｔｈに近付くにつれて電流Ｉｄの特性は非線形に増加する。電流Ｉｄが最小値Ｉｄｍｉｎとなってから、電圧Ｖｇｓが閾値Ｖｔｈとなるまでの特性をサブ領域における特性とする。

スイッチング素子のゲート電極とソース電極との電圧Ｖｇｓが閾値Ｖｔｈよりも大きくなると、電流Ｉｄは所定の値に収束していく。ここでは、電圧Ｖｇｓが閾値Ｖｔｈを超えてからの特性をオン領域における特性とする。

上記のようなスイッチング素子の電流Ｉｄのモデルは、例えば、オフ領域と、サブ領域と、オン領域とのそれぞれの特性について作成される。その場合、電圧Ｖｇｓに対して電流Ｉｄが非線形に変化するサブ領域における特性のモデルについては、互いに依存する複数のパラメータを最適に設定しなければならず、パラメータの調整に多くの労力を要していた。

そこで、本実施形態では、Ｂスプライン関数（２次元）を用いて非線形関数のパラメータを抽出し、モデルの作成を容易にしている。

例えば、従来はスイッチング素子のＩ−Ｖ特性の曲線部分については下記式（１）により表していた。

この式において、Ｉｄは電流式、Ｗはデバイスチャネル幅、Ｖｔｈは閾値電圧、Ｖｄｓはドレイン−ソース間電圧、Ｖｇｓはゲート−ソース間電圧、Ａは電流のスケール因子、Ｂはサブ領域（曲線領域）のＶｄｓ依存を表すパラメータ、ＣはＶｇｓが大きい領域の漸近値、ＤはＳファクタの逆数に関係するパラメータである。

上記式において、特に、サブ領域における電流Ｉｄの傾きに関係するパラメータＤは、定数項として扱うことができず、電圧Ｖｄｓに対する依存は単調増加でないとともに電圧Ｖｇｓにも依存しているため、調整が困難であった。

そこで、本実施形態では、スイッチング素子の実測値を用いて、この実測値を通る滑らかな曲線を作成するＢスプライン関数により、パラメータＤ（Ｖｇｓ，Ｖｄｓ）を調整している。

具体的には、最初に、上記式（１）のパラメータＤ以外のパラメータＡ〜Ｃを大まかに設定する。続いて、上記式（１）から、求めたいパラメータの式に変換する。
Ｄ＝Ｉｄ・Ｘ
Ｉｄ：実測電流
Ｘ：式（１）の残りの項
そして、電流Ｉｄ、電圧Ｖｇｓ、および、電圧Ｖｄｓの複数組の実測値から、パラメータＤについて、変数を電圧Ｖｇｓおよび電圧Ｖｄｓとした下記の２次元のＢスプライン関数を生成する。

図４は、Ｂスプライン関数により演算したパラメータＤ（Ｖｇｓ，Ｖｄｓ）について、電圧Ｖｇｓおよび電圧Ｖｄｓとの依存関係の一例を説明するための図である。

パラメータＤ（Ｖｇｓ，Ｖｄｓ）は、電圧Ｖｇｓの値に応じてさまざまな値に変化するとともに、同じ電圧Ｖｇｓについて複数の値が存在することから、電圧Ｖｇｓおよび電圧Ｖｄｓに対する依存があると考えられる。

なお、上記Ｂスプライン関数を求める際には、下記式（２）においてσが小さくなるように平滑化曲線ｆ（ｘ_i，ｘ_j）を求める。ここでは2次元だが１次元でも構わない。

上記式（２）において、ｗ_ｉ(ｗ_j)はデータ重みであってゼロ以上１以下の値に設定される。データの信頼度が高い場合にはｗ_ｉ(ｗ_j)は１となる。（（ｘ₁，ｘ₁），ｙ_1,1）、（（ｘ₁，ｘ₂），ｙ_1,2）、…（（ｘ_ｎ，ｘ_ｎ），ｙ_n,n）はデータ点座標である。ｇは平滑化パラメータであってゼロ以上に設定される。ｇの値が大きいほど平滑化曲線ｆ（ｘ_i，ｘ_j）が滑らかになる。ｆ^（ｍ）（ｘ_i，ｘ_j）はｆ（ｘ_i，ｘ_j）のｍ階微分曲線である。

上記の式（２）により求めた平滑化曲線ｆ（ｘ_i，ｘ_j）がパラメータＤ（Ｖｇｓ，Ｖｄｓ）の曲線に相当する。上記パラメータＤ（Ｖｇｓ，Ｖｄｓ）を式（１）に適用して、他のパラメータを調整してスイッチング素子の電流Ｉｄのモデルを作成する。なお、他のパラメータについてもパラメータＤと同様の方法で演算することが可能である。この場合には、パラメータが依存する要素の実測値を用いてＢスプライン関数を生成する。全てのパラメータの調整が終了したら、式（１）を用いてスイッチング素子を含む回路のシミュレーションを行うことができる。

図５は、電圧Ｖｇｓと電流Ｉｄとの関係について、実測値とシミュレーション値との一例を示す図である。ここでは、電圧Ｖｄｓが１．０Ｖである場合の電圧Ｖｇｓと電流Ｉｄとの関係の一例を示している。

上記のように、スイッチング素子の電流ＩｄのパラメータＤをＢスプライン関数で表した場合、電圧Ｖｇｓに対する電流Ｉｄの実測値とシミュレーション値とが略同一となった。すなわち、上記のようにパラメータＤをＢスプライン関数で表すことにより、パラメータＤの調整が容易になるとともに、高い精度でシミュレーションすることができた。

すなわち、精度を向上するとともに作業量を軽減する回路のシミュレーション方法を提供することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

Ｉｄ…電流、Ｖｇｓ…ゲート―ソース間電圧、Ｖｄｓ…ソース―ドレイン間電圧、Ｄ…パラメータ、ＬＰＮ…液晶表示パネル、ＡＲ…アレイ基板、ＣＴ…対向基板、ＬＱ…液晶層、ＡＣＴ…アクティブエリア、ＰＸ…画素、Ｇ…ゲート配線、Ｃ…補助容量線、Ｓ…ソース配線、ＳＷ…スイッチング素子、ＰＥ…画素電極、ＣＥ…共通電極、Ｃｓ…保持容量、ＥＧ…ゲート電極、ＳＣ…半導体層、ＥＳ…ソース電極、ＥＤ…ドレイン電極、Ｖｔｈ…閾値。

Claims (2)

1. ゲート電極と、ソース電極と、ドレイン電極と、半導体層と、を備え、前記ゲート電極から前記半導体層に所定の電圧を印加することにより、前記ソース電極と前記ドレイン電極とが前記半導体層を介して導通するスイッチング素子の電流Ｉｄのモデルを用いた回路のシミュレーション方法であって、
   前記スイッチング素子の電流Ｉｄのモデル式は、
   

   

   前記スイッチング素子の電流Ｉｄと、前記ゲート電極と前記ソース電極との間の電圧Ｖｇｓと、前記ソース電極と前記ドレイン電極との間の電圧Ｖｄｓとの値を複数組測定し、
   前記モデル式をパラメータＤについての式に変換し、
   測定した電流Ｉｄ、前記電圧Ｖｇｓと、前記電圧Ｖｄｓとの値を用いて、前記パラメータＤのＢスプライン関数を求め、
   前記Ｂスプライン関数を前記モデル式に適用して、他のパラメータを調整して前記スイッチング素子の電流のモデルを作成する、回路のシミュレーション方法。
2. 前記スイッチング素子のＩ−Ｖ特性は、電流Ｉｄがその最小値となるまでの特性をオフ領域と、電流Ｉｄが最小値となってから電圧Ｖｇｓが閾値Ｖｔｈとなるまでのサブ領域と、電圧Ｖｇｓが閾値Ｖｔｈを超えてからオン領域とを備え、
   前記サブ領域における前記スイッチング素子の電流Ｉｄと、前記電圧Ｖｇｓと、前記電圧Ｖｄｓとの値を複数組測定し、少なくとも前記サブ領域の前記スイッチング素子の電流のモデルを作成する請求項１記載の回路のシミュレーション方法。

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