JP2014222217A

JP2014222217A - 磁気抵抗ブリッジ回路、磁気センサ及び磁気検出方法

Info

Publication number: JP2014222217A
Application number: JP2013102457A
Authority: JP
Inventors: 遊土谷; Yu Tsuchiya
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2013-05-14
Filing date: 2013-05-14
Publication date: 2014-11-27

Abstract

【課題】単一の磁気センサによって全方位の磁界が検出できる磁気抵抗ブリッジ回路を提供する。【解決手段】磁気抵抗ブリッジ回路は、第１のＭＲ素子と第２のＭＲ素子は直列接続され、第３のＭＲ素子と第４のＭＲ素子は直列接続され、直列接続された第１のＭＲ素子及び第２のＭＲ素子と第３のＭＲ素子及び第４のＭＲ素子とが並列接続され、第１のＭＲ素子、第２のＭＲ素子、第３のＭＲ素子及び第４のＭＲ素子はそれぞれ、直線形状が順次折り返されたつづら折り状の磁気抵抗部を備え、第１のＭＲ素子の最大磁界検出方向と第２のＭＲ素子の最大磁界検出方向とが実質的に直交し、第３のＭＲ素子の最大磁界検出方向と第４のＭＲ素子の最大磁界検出方向とが実質的に直交し、かつ第３のＭＲ素子及び第４のＭＲ素子は、第１のＭＲ素子の最大磁界検出方向及び第２のＭＲ素子の最大磁界検出方向とは実質的に垂直でも実質的に平行でもない方向に配置している。【選択図】図１

Description

本発明は、磁気抵抗ブリッジ回路、磁気センサ及び磁気検出方法に関し、特に単品でより広い角度範囲の磁界を検出する磁気抵抗ブリッジ回路、磁気センサ及び磁気検出方法に関する。

Ｎｉ、ＦｅやＣｏ及びそれらの合金のような強磁性の遷移金属から成る層では、電気抵抗が材料を貫く磁界の大きさ及び方向に関係して変化する。このような層において生ずる効果は、異方性の磁気抵抗効果と呼ばれる。このような特性を備える４つの磁気抵抗素子でブリッジ回路を構成し、ブリッジ回路の接続点の電位差から磁界方向を検出する磁気センサが知られている（例えば、特許文献１、２参照）。本件明細書では、磁気抵抗素子をＭＲ素子とも称することとする。

ところで、ガス・水道メーターの流量検出には、羽根車型磁石の回転数を磁気センサで読み取る方式がある。昨今、メーターの外部から強力な磁石を近づけて磁気センサを誤動作させることで、流量のカウントを偽る案件が増えている。このような本来の流量検出目的以外の外部から加えられる不正な磁界は、磁石の配置や極性の向きが定められていないため、あらゆる方向から磁界が印加されることを想定する必要がある。複数の磁気センサをメーター内に配置することで、このような不正磁界を検出することが可能だが、実装領域及びバッテリーの制約から、単品でより広い範囲の磁界を検出することのできる磁気センサが望まれている。

特開平１１−９４５１２号公報特開２０１１−１８０００１号公報

上述した背景技術の磁気センサには、以下のような課題がある。まず、背景技術の磁気センサについて説明する。

背景技術の異方性磁気抵抗素子を用いた磁気センサは、４つの磁気抵抗素子ＭＲ１〜ＭＲ４からなるブリッジ構造からなり、各素子を対向して配置した抵抗回路と、一定検出レベルを持つコンパレータ回路とで構成される。ブリッジ構造の抵抗回路は、任意の磁気抵抗素子ＭＲ１〜ＭＲ４の調整により、コンパレータ回路の検出レベルより低くなるようにオフセット電圧が設定されている。

磁気センサは、磁界が印加されると磁気抵抗素子ＭＲ１〜ＭＲ４の抵抗値変化により、差動入力電圧が、コンパレータ回路の検出レベルを超える。これにより、磁気センサは信号を出力する。

背景技術の磁気センサの等価回路を図８に、素子形状を図９に示す。背景技術の磁気センサの異方性磁気抵抗素子は、折り返し形状のパターン構造である。磁界印加時の抵抗変化量（ΔＲ）は、素子の長さ方向に対して垂直の磁界（９０°）が印加された時に最大となり、平行な磁界（０°）が印加された時に最小となる特性を持つ。したがって、磁気抵抗素子の抵抗Ｒは、以下の（式１）に従う。

ここで、Ｒ０は無磁界中の磁気抵抗素子の抵抗値であり、ΔＲは抵抗変化量であり、θは磁界方向を示す角度である。（式１）から、印加電圧がＶの時の中点電位差Ｖ_ａｂは以下の（式２）に従う。

（式２）によるコンパレータの差動電圧は、図１０に示すようになる。図１０は、図８の磁気センサの入力電圧と検出磁界角度との関係を示すグラフである。図１０に示す検出磁界角度によるＶ_ａｂの曲線から理解されるように、４５°＜θ＜１３５°方向の磁界範囲のときのみ、４つの磁気抵抗素子ＭＲ１〜ＭＲ４からなるブリッジ構造の抵抗回路は一定検出レベル以上の中点電位差を出力する。

このため、図８に示される磁気センサを用いて、磁気抵抗素子と同平面上の０°＜θ＜３６０°の磁界検出を実現するには、少なくとも３個以上の磁気センサを配置する必要がある。

また、特許文献１は磁界センサ素子を用いた角度センサに関するものであり、２個の測定ブリッジ回路を用意して、これらが相互に４５°回転した位置に配置することを提案している。これにより、０°乃至３６０°の間で測定対象の角度位置を一義的に決定することが提案されている。

特許文献２は磁気抵抗素子を用いた回転角度を検出する回転センサに関するものであり、第１及び第２のブリッジ回路を、各ブリッジ回路を構成する磁気抵抗素子が同心円状に交互に配置されるように、配置することを提案している。このような複数のブリッジ回路の配置により、回転角度の検出精度を高めながら小型化することが提案されている。

しかしながら、特許文献１の角度センサ及び特許文献２の回転センサでも、４個の磁気抵抗素子からなるブリッジ構造の磁気センサを２個必要とするという課題がある。

このように関連する磁気センサにおいては、全方位の磁界を検出するためには複数個の磁気センサが必要である、という課題があった。

したがって、本発明の目的は、上述した課題である、全方位の磁界を検出するためには複数個の磁気センサが必要である、という課題を解決する磁気抵抗ブリッジ回路、磁気センサ及び磁気検出方法を提供することにある。

前記目的を達成するため、本発明に係る磁気抵抗ブリッジ回路は、第１のＭＲ素子と、第２のＭＲ素子と、第３のＭＲ素子と、第４のＭＲ素子とを有し、
第１のＭＲ素子と第２のＭＲ素子は直列接続され、
第３のＭＲ素子と第４のＭＲ素子は直列接続され、
直列接続された第１のＭＲ素子及び第２のＭＲ素子と第３のＭＲ素子及び第４のＭＲ素子とが並列接続され、
第１のＭＲ素子、第２のＭＲ素子、第３のＭＲ素子及び第４のＭＲ素子はそれぞれ、直線形状が順次折り返されたつづら折り状の磁気抵抗部を備え、
第１のＭＲ素子の最大磁界検出方向と第２のＭＲ素子の最大磁界検出方向とが実質的に直交し、
第３のＭＲ素子の最大磁界検出方向と第４のＭＲ素子の最大磁界検出方向とが実質的に直交し、
かつ第３のＭＲ素子及び第４のＭＲ素子は、第１のＭＲ素子の最大磁界検出方向及び第２のＭＲ素子の最大磁界検出方向とは実質的に垂直でも実質的に平行でもない方向に配置している。

本発明に係る磁気センサは、第１のＭＲ素子と第２のＭＲ素子の直列接続体と、第３のＭＲ素子と第４のＭＲ素子の直列接続体とが並列接続されたブリッジ回路と、
直列接続された第１の抵抗素子、第２の抵抗素子及び第３の抵抗素子と、
第１の抵抗素子と第２の抵抗素子との接続点における電位と、第１のＭＲ素子と第２のＭＲ素子との接続点における電位をそれぞれ入力し、接続点間の電位差に応じた電圧を出力する第１のコンパレータと、
第２の抵抗素子と第３の抵抗素子との接続点における電位と、第１のＭＲ素子と第２のＭＲ素子との接続点における電位をそれぞれ入力し、両接続点間の電位差に応じた電圧を出力する第２のコンパレータと、
第１の抵抗素子と第２の抵抗素子との接続点における電位と、第３のＭＲ素子と第４のＭＲ素子との接続点における電位をそれぞれ入力し、両接続点間の電位差に応じた電圧を出力する第３のコンパレータと、
第２の抵抗素子と第３の抵抗素子との接続点における電位と、第３のＭＲ素子と第４のＭＲ素子との接続点における電位をそれぞれ入力し、両接続点間の電位差に応じた電圧を出力する第４のコンパレータと、を有する。

本発明に係る磁気検出方法は、第１のＭＲ素子と第２のＭＲ素子と第３のＭＲ素子と第４のＭＲ素子からなる磁気抵抗ブリッジ回路の直列接続された第１のＭＲ素子と第２のＭＲ素子の接続点の電位である第１の接続点電位を検出し、
磁気抵抗ブリッジ回路の直列接続された第３のＭＲ素子と第４のＭＲ素子の接続点の電位である第１の接続点電位を検出し、
第１の接続点電位と第１の基準電位との比較結果を取得し、
第１の接続点電位と第２の基準電位との比較結果を取得し、
第２の接続点電位と第１の基準電位との比較結果を取得し、
第２の接続点電位と第２の基準電位との比較結果を取得する。

本発明の磁気抵抗ブリッジ回路、磁気センサ及び磁気検出方法によれば、単一の磁気センサによって全方位の磁界を検出することができる。

本発明の第１実施形態による磁気センサの等価回路図である。図１の磁気センサを構成する磁気抵抗素子のレイアウトを示す平面図である。図１の磁気センサの入力電圧と検出磁界角度との関係を示すグラフである。検出磁界角度と磁気センサ出力との関係を示すチャート図である。印加電界と電圧変動量との関係を示すグラフである。本発明の第２実施形態による磁気センサの等価回路図である。本発明の第３実施形態による磁気センサの等価回路図である。背景技術の磁気センサの等価回路図である。図８の磁気センサを構成する磁気抵抗素子のレイアウトを示す平面図である。図８の磁気センサの入力電圧と検出磁界角度との関係を示すグラフである。

本発明の好ましい実施形態について、図面を参照しながら詳細に説明する。本発明は、異方性磁気抵抗素子（ＡＭＲ）を用いた磁気センサに関するものであり、一例として、同一チップ上に形成される磁気抵抗素子と半導体集積回路との組み合わせにより、磁気抵抗素子と同一平面上のあらゆる方向の磁界検出を特徴とするものである。

〔第１実施形態〕
初めに、本発明の第１実施形態による磁気センサについて、説明する。図１は、本発明の第１実施形態による磁気センサの等価回路図である。図２は、図１の磁気センサを構成する磁気抵抗素子のレイアウトを示す平面図である。図３は、図１の磁気センサの入力電圧と検出磁界角度との関係を示すグラフである。図４は、検出磁界角度と磁気センサ出力との関係を示すチャート図である。図５は、印加電界と電圧変動量との関係を示すグラフである。

本実施形態による磁気センサは、図１に示すように、第１の磁気抵抗素子ＭＲ１と第２の磁気抵抗素子ＭＲ２の直列接続体と、第３の磁気抵抗素子ＭＲ３と第４の磁気抵抗素子ＭＲ４の直列接続体とが、第１電源端子Ｖｃｃと第２電源端子ＧＮＤ間に並列接続されたブリッジ回路を備える。

さらに、本実施形態による磁気センサは、第１電源端子Ｖｃｃと第２電源端子ＧＮＤ間に直列接続された第１の抵抗素子Ｒ５、第２の抵抗素子Ｒ７及び第３の抵抗素子Ｒ６を備える。本実施形態の第１の抵抗素子Ｒ５、第２の抵抗素子Ｒ７及び第３の抵抗素子Ｒ６はブリッジ回路を構成する磁気抵抗素子とは異なり、異方性の磁気抵抗効果を持たない抵抗素子である。異方性の磁気抵抗効果を持たない抵抗素子は、例えば半導体抵抗で構成される。

さらに、本実施形態による磁気センサは、第１のコンパレータＡ、第２のコンパレータＢ、第３のコンパレータＣ及び第４のコンパレータＤを備える。第１のコンパレータＡは、第１の抵抗素子Ｒ５と第２の抵抗素子Ｒ７との接続点における電位と、第１の磁気抵抗素子ＭＲ１と第２の磁気抵抗素子ＭＲ２との接続点における電位をそれぞれ入力し、接続点間の電位差ＶＡに応じた電圧を出力する。第２のコンパレータＢは、第２の抵抗素子Ｒ７と第３の抵抗素子Ｒ６との接続点における電位と、第１の磁気抵抗素子ＭＲ１と前記第２の磁気抵抗素子ＭＲ２との接続点における電位をそれぞれ入力し、接続点間の電位差ＶＢに応じた電圧を出力する。第３のコンパレータＣは、第１の抵抗素子Ｒ５と第２の抵抗素子Ｒ７との接続点における電位と、第３の磁気抵抗素子ＭＲ３と第４の磁気抵抗素子ＭＲ４との接続点における電位をそれぞれ入力し、接続点間の電位差ＶＣに応じた電圧を出力する。さらに、第４のコンパレータＤは、第２の抵抗素子Ｒ７と第３の抵抗素子Ｒ６との接続点における電位と、第３の磁気抵抗素子ＭＲ３と第４の磁気抵抗素子ＭＲ４との接続点の電位を入力して、接続点間の電位差ＶＤに応じた電圧を出力する。

そして本実施形態による磁気センサを用いた磁気検出方法は、第１の磁気抵抗素子ＭＲ１と第２の磁気抵抗素子ＭＲ２と第３の磁気抵抗素子ＭＲ３と第４の磁気抵抗素子ＭＲ４からなる磁気抵抗ブリッジ回路の直列接続された第１の磁気抵抗素子ＭＲ１と第２の磁気抵抗素子ＭＲ２の接続点の電位である第１の接続点電位を検出し、磁気抵抗ブリッジ回路の直列接続された第３の磁気抵抗素子ＭＲ３と第４の磁気抵抗素子ＭＲ４の接続点の電位である第１の接続点電位を検出するものである。

さらに、上記第１の接続点電位と、第２の基準電位の一例としての、第２の抵抗素子Ｒ７と第３の抵抗素子Ｒ６との接続点における電位との比較結果を取得し、上記第２の接続点電位と、第１の基準電位の一例としての、第１の抵抗素子Ｒ５と第２の抵抗素子Ｒ７との接続点における電位との比較結果を取得し、上記第２の接続点電位と上記第１の基準電位との比較結果を取得し、上記第２の接続点電位と上記第２の基準電位との比較結果を取得するものである。

図１のブリッジ回路を構成する第１の磁気抵抗素子ＭＲ１、第２の磁気抵抗素子ＭＲ２、第３の磁気抵抗素子ＭＲ３及び第４の磁気抵抗素子ＭＲ４の構成やレイアウトについて説明する。図２に示すように、第１の磁気抵抗素子ＭＲ１、第２の磁気抵抗素子ＭＲ２、第３の磁気抵抗素子ＭＲ３及び第４の磁気抵抗素子ＭＲ４はそれぞれ、直線形状が順次折り返されたつづら折り状の磁気抵抗部を備えている。ここで、各磁気抵抗素子の最大磁界検出方向は、素子の長手方向と垂直な方向である。

さらに、第１の磁気抵抗素子ＭＲ１の最大磁界検出方向と第２の磁気抵抗素子ＭＲ２の最大磁界検出方向とが実質的に直交するように、第１の磁気抵抗素子ＭＲ１及び第２の磁気抵抗素子ＭＲ２は配置されている。さらに、第３の磁気抵抗素子ＭＲ３の最大磁界検出方向と第４の磁気抵抗素子ＭＲ４の最大磁界検出方向とが実質的に直交し、かつ第１の磁気抵抗素子ＭＲ１の最大磁界検出方向及び第２の磁気抵抗素子ＭＲ２の最大磁界検出方向とは実質的に垂直でも実質的に平行でもない方向となるように、第３の磁気抵抗素子ＭＲ３及び第４の磁気抵抗素子ＭＲ４が配置されている。図２では、実質的に垂直でも実質的に平行でもない方向の一例として、第１の磁気抵抗素子ＭＲ１の最大磁界検出方向及び第２の磁気抵抗素子ＭＲ２の最大磁界検出方向と略４５°をなすように、第３の磁気抵抗素子ＭＲ３及び第４の磁気抵抗素子ＭＲ４を配置している。すなわち、第１の磁気抵抗素子ＭＲ１に対して９０°回転させたものが第２の磁気抵抗素子ＭＲ２、４５°回転させたものが第３の磁気抵抗素子ＭＲ３、１３５°回転させたものが第４の磁気抵抗素子ＭＲ４である。

第１の磁気抵抗素子ＭＲ１〜第４の磁気抵抗素子ＭＲ４は、それぞれ同じ特性を持つ。第１の磁気抵抗素子ＭＲ１と第２の磁気抵抗素子ＭＲ２の中点電位をＶ_１２、第３の磁気抵抗素子ＭＲ３と第４の磁気抵抗素子ＭＲ４の中点電位をＶ_３４とし、抵抗値をＲ１＝Ｒ２＝Ｒ３＝Ｒ４＝ａと置くと、磁界印加時の中点電位は以下の（式３）及び（式４）に従う。

また、半導体抵抗である第１の抵抗素子Ｒ５と第２の抵抗素子Ｒ７の分圧電位をＶ_５７、第３の抵抗素子Ｒ６と第２の抵抗素子Ｒ７の分圧電位をＶ_６７とし、第１の抵抗素子Ｒ５と第３の抵抗素子Ｒ６の抵抗値は同じであり、Ｒ５＝Ｒ６＝ｂと置くとＶ_５７とＶ_６７は、以下の（式５）及び（式６）に従う。

（式２）〜（式６）より、図４のコンパレータＡ〜Ｄの差動入力電圧は、以下の（式７）〜（式１０）に従う。
コンパレータＡの差動入力電圧ＶＡ

コンパレータＢの差動入力電圧ＶＢ

コンパレータＣの差動入力電圧ＶＣ

コンパレータＤの差動入力電圧ＶＤ

（式７）〜（式１０）より、差動入力電圧ＶＡ〜ＶＤの磁界角度による曲線は、図３で示される。半導体抵抗である第２の抵抗素子Ｒ７の定数変更によるオフセット電圧の調整により、検出レベルの設定可能な回路となっている。

ただし、第２の抵抗素子Ｒ７の定数変更によって検出レベルを調整するには、第１の抵抗素子Ｒ５、第２の抵抗素子Ｒ７及び第３の抵抗素子Ｒ６の抵抗値の比率を高精度で設定する必要がある。これを実現するため、集積回路（ＩＣ）上に複数連続してレイアウトした相対精度の高い半導体抵抗から第１の抵抗素子Ｒ５、第２の抵抗素子Ｒ７及び第３の抵抗素子Ｒ６を作成するのが望ましい。

図３から、磁界角度が２２．５°の奇数倍の時に、差動入力電圧ＶＡ〜ＶＤのいずれかが重なり差動入力電圧が最も小さくなる。そのため、コンパレータＡ〜Ｄの何れかの出力が最小となる最悪条件となることが分かる。図４に、コンパレータＡ〜Ｄの動作に必要な磁界角度の模式図を示す。図５に、Ｖ_１２＝Ｖ_３４となる最悪条件でのＶ_１２とＶ_３４の印加磁界に対する中点電位変動量の絶対値を示す。図５から、最悪条件である磁界角度においても、コンパレータを動作させるのに十分は電圧変動量が得られることが分かる。

これにより、本実施形態によれば、磁気抵抗素子と同平面上のあらゆる磁界方向を４つのコンパレータＡ〜Ｄの何れかが検出可能な磁気センサを実現できる。すなわち、背景技術の磁気センサでは３個のブリッジ回路或いは２個のブリッジ回路を必要とするのに対し、本発明の本実施形態の磁気センサによれば、単一のブリッジ回路で平面上のあらゆる磁界方向を検出可能な磁気センサを実現できる。よって、本発明を用いることにより部品点数・製造工数の削減することができる。副次的に、省スペース化に伴い、磁気センサ実装面のレイアウト自由度も増している。

〔第２実施形態〕
次に、本発明の第２実施形態による磁気センサについて、説明する。上述した第１実施形態と同様な内容については、その詳細な説明は省略することとする。図６は、本発明の第２実施形態による磁気センサの等価回路図である。

本実施形態による磁気センサは図６に示すように、第１実施形態の磁気センサと同様に、第１の磁気抵抗素子ＭＲ１と第２の磁気抵抗素子ＭＲ２の直列接続体と、第３の磁気抵抗素子ＭＲ３と第４の磁気抵抗素子ＭＲ４の直列接続体とが第１電源端子Ｖｃｃと第２電源端子ＧＮＤ間に並列接続されたブリッジ回路と、第１電源端子Ｖｃｃと第２電源端子ＧＮＤ間に直列接続された第１の抵抗素子Ｒ５と第２の抵抗素子Ｒ７と第３の抵抗素子Ｒ６と、第１のコンパレータＡ、第２のコンパレータＢ、第３のコンパレータＣ及び第４のコンパレータＤとを備える。さらに、本実施形態では、第１のコンパレータＡ、第２のコンパレータＢ、第３のコンパレータＣ及び第４のコンパレータＤの各出力を入力とする論理和回路（ＯＲ回路）をさらに備える。

本実施形態の磁気センサでは、磁気抵抗素子と同平面上の磁界が印加された時に、コンパレータＡ〜Ｄの何れかの出力を論理和回路によって一つの信号として出力する。

本実施形態の磁気センサによれば、第１実施形態と同様に、磁気抵抗素子と同平面上のあらゆる磁界方向を検出可能な磁気センサを実現できる。よって、本実施形態によれば部品点数・製造工数の削減をすることができる。第１実施形態と同様に、省スペース化に伴い、磁気センサ実装面のレイアウト自由度も増している。

さらに、本実施形態の磁気センサによれば、第１のコンパレータＡ、第２のコンパレータＢ、第３のコンパレータＣ及び第４のコンパレータＤの出力が論理和回路に入力されるので、コンパレータＡ〜Ｄの何れかの出力を論理和回路によって一つの信号として出力することができる。これにより、取り扱いが容易な磁気センサを実現できる。

〔第３実施形態〕
次に、本発明の第３実施形態による磁気センサについて、説明する。上述した第１実施形態や第２実施形態と同様な内容については、その詳細な説明は省略することとする。図７は、本発明の第３実施形態による磁気センサの等価回路図である。

本実施形態による磁気センサは、第１実施形態の磁気センサを構成する第２の抵抗素子Ｒ７を磁気抵抗素子としたものである。

本実施形態による磁気センサは図７に示すように、第１実施形態や第２実施形態の磁気センサと同様に、第１の磁気抵抗素子ＭＲ１と第２の磁気抵抗素子ＭＲ２の直列接続体と、第３の磁気抵抗素子ＭＲ３と第４の磁気抵抗素子ＭＲ４の直列接続体とが第１電源端子Ｖｃｃと第２電源端子ＧＮＤ間に並列接続されたブリッジ回路と、第１のコンパレータＡ、第２のコンパレータＢ、第３のコンパレータＣ及び第４のコンパレータＤとを備える。さらに、本実施形態では、第１電源端子Ｖｃｃと第２電源端子ＧＮＤ間に直列接続された第１の抵抗素子Ｒ５、磁気抵抗素子ＭＲ７及び第３の抵抗素子Ｒ６を備える。

本実施形態では、コンパレータの差動入力電圧の検出レベルの調整は例えば抵抗素子Ｒ７で行われる。抵抗素子Ｒ７が第１実施形態や第２実施形態のように半導体抵抗である場合、ＩＣの拡散工程で抵抗素子Ｒ７の調整する必要がある。このため、微少な感度調節には手間と時間が必要になる。

これに対し本実施形態のように、磁気抵抗素子ＭＲ７を採用すると、ＩＣの拡散工程に比べて磁気抵抗素子の成膜工程は短時間で済む。また、マスク１枚の変更で抵抗素子Ｒ７の微調整が可能である。これにより、半導体抵抗である場合に比べ、磁気センサの感度調節が容易となる。

ただし、磁気抵抗素子は磁界によって抵抗値が変動する為、磁界による検出レベルへの影響を考慮する必要がある。磁気センサの感度微調整領域における、上記（式７）〜（式１０）の第２項で与えられる検出レベル調整値の磁界による変動割合は、半導体抵抗からなる第１の抵抗素子Ｒ５、第２の抵抗素子Ｒ６に比べて、磁気抵抗素子ＭＲ７は十分微小である。このため、抵抗素子Ｒ７の抵抗変化率とほぼ等しくなる。一般的に、異方性磁気抵抗素子の磁界による抵抗変化率の飽和値は３％程度である。このため、検出レベルの変動割合も最大で３％程度となり、磁気センサの感度に与える影響は微小である。

以上、本発明の好ましい実施形態を説明したが、本発明はこれに限定されるものではない。例えば、第１の抵抗素子Ｒ５、第２の抵抗素子Ｒ６及び第３の抵抗素子Ｒ７は、例えばＩＣの拡散工程とは異なる製造プロセスで製造される半導体抵抗を用いることができる。

本発明は上記実施形態に限定されることなく、特許請求の範囲に記載した発明の範囲内で、種々の変形が可能であり、それらも本発明の範囲に含まれることはいうまでもない。

ＭＲ１〜ＭＲ４、ＭＲ７磁気抵抗素子（ＭＲ素子）
Ｒ５〜Ｒ７抵抗素子
Ａ〜Ｄコンパレータ

Claims

第１のＭＲ素子と、第２のＭＲ素子と、第３のＭＲ素子と、第４のＭＲ素子とを有し、
前記第１のＭＲ素子と前記第２のＭＲ素子は直列接続され、
前記第３のＭＲ素子と前記第４のＭＲ素子は直列接続され、
前記直列接続された前記第１のＭＲ素子及び前記第２のＭＲ素子と前記第３のＭＲ素子及び前記第４のＭＲ素子とが並列接続され、
前記第１のＭＲ素子、前記第２のＭＲ素子、前記第３のＭＲ素子及び前記第４のＭＲ素子はそれぞれ、直線形状が順次折り返されたつづら折り状の磁気抵抗部を備え、
前記第１のＭＲ素子の最大磁界検出方向と前記第２のＭＲ素子の最大磁界検出方向とが実質的に直交し、
前記第３のＭＲ素子の最大磁界検出方向と前記第４のＭＲ素子の最大磁界検出方向とが実質的に直交し、
かつ前記第３のＭＲ素子及び前記第４のＭＲ素子は、前記第１のＭＲ素子の最大磁界検出方向及び前記第２のＭＲ素子の最大磁界検出方向とは実質的に垂直でも実質的に平行でもない方向に配置している、磁気抵抗ブリッジ回路。
前記第３のＭＲ素子及び前記第４のＭＲ素子のいずれか一方の最大磁界検出方向が、前記第１のＭＲ素子及び前記第２のＭＲ素子のいずれか一方の最大磁界検出方向と略４５度をなしている、請求項１に記載の磁気抵抗ブリッジ回路。
第１のＭＲ素子と第２のＭＲ素子の直列接続体と、第３のＭＲ素子と第４のＭＲ素子の直列接続体とが並列接続されたブリッジ回路と、
直列接続された第１の抵抗素子、第２の抵抗素子及び第３の抵抗素子と、
前記第１の抵抗素子と前記第２の抵抗素子との接続点における電位と、前記第１のＭＲ素子と前記第２のＭＲ素子との接続点における電位をそれぞれ入力し、前記接続点間の電位差に応じた電圧を出力する第１のコンパレータと、
前記第２の抵抗素子と前記第３の抵抗素子との接続点における電位と、前記第１のＭＲ素子と前記第２のＭＲ素子との接続点における電位をそれぞれ入力し、両接続点間の電位差に応じた電圧を出力する第２のコンパレータと、
前記第１の抵抗素子と前記第２の抵抗素子との接続点における電位と、前記第３のＭＲ素子と前記第４のＭＲ素子との接続点における電位をそれぞれ入力し、両接続点間の電位差に応じた電圧を出力する第３のコンパレータと、
前記第２の抵抗素子と前記第３の抵抗素子との接続点における電位と、前記第３のＭＲ素子と前記第４のＭＲ素子との接続点における電位をそれぞれ入力し、両接続点間の電位差に応じた電圧を出力する第４のコンパレータと、を有する磁気センサ。
前記第１乃至前記第４のコンパレータの出力をそれぞれ入力する論理和回路をさらに有する、請求項３に記載の磁気センサ。
前記第２の抵抗素子が磁気抵抗素子である、請求項３又は請求項４に記載の磁気センサ。
前記第１の抵抗素子及び前記第３の抵抗素子が半導体抵抗素子である、請求項５に記載の磁気センサ。
前記第１のＭＲ素子の最大磁界検出方向と前記第２のＭＲ素子の最大磁界検出方向とが実質的に直交し、
前記第３のＭＲ素子の最大磁界検出方向と前記第４のＭＲ素子の最大磁界検出方向とが実質的に直交し、
かつ前記第３のＭＲ素子及び前記第４のＭＲ素子は、前記第１のＭＲ素子の最大磁界検出方向及び前記第２のＭＲ素子の最大磁界検出方向とは実質的に垂直でも実質的に平行でもない方向に配置している、
請求項３乃至請求項６のいずれか一項に記載の磁気センサ。
前記第３のＭＲ素子の最大磁界検出方向が、前記第１のＭＲ素子又は前記第２のＭＲ素子のいずれか一方の最大磁界検出方向と略４５度をなしている、請求項７に記載の磁気センサ。
前記第４のＭＲ素子の最大磁界検出方向が、前記第１のＭＲ素子又は前記第２のＭＲ素子のいずれか一方の最大磁界検出方向と略４５度をなしている、請求項７に記載の磁気センサ。
第１のＭＲ素子と第２のＭＲ素子と第３のＭＲ素子と第４のＭＲ素子からなる磁気抵抗ブリッジ回路の直列接続された前記第１のＭＲ素子と前記第２のＭＲ素子の接続点の電位である第１の接続点電位を検出し、
前記磁気抵抗ブリッジ回路の直列接続された前記第３のＭＲ素子と前記第４のＭＲ素子の接続点の電位である第１の接続点電位を検出し、
前記第１の接続点電位と前記第１の基準電位との比較結果を取得し、
前記第１の接続点電位と前記第２の基準電位との比較結果を取得し、
前記第２の接続点電位と前記第１の基準電位との比較結果を取得し、
前記第２の接続点電位と前記第２の基準電位との比較結果を取得する、
磁気検出方法。