JP2014195354A - Three-phase rectifier - Google Patents
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Abstract
Description
本発明は、デジタル発振器及びデジタルPLL回路に関する。 The present invention relates to a digital oscillator and a digital PLL circuit.
特許文献1には、3相整流器において、3相交流電源から全波整流回路への各相の入力をON/OFFする双方向スイッチを所定のスイッチング周期のスイッチングパターンに基づいてスイッチング制御することが記載されている。これにより、特許文献1によれば、入力される交流電流を高調波が低減された正弦波にでき、出力される直流電圧を一定にできるとされている。
In
特許文献1に記載の技術では、相電圧の周期を6つの区間に区分し、各区間ごとにスイッチング制御の内容を切り換えている。そのため、仮に、スイッチング制御に用いるキャリアの周期と6つの区間の各周期とが非同期になると、入力側の相電圧の波形が歪む可能性がある。
In the technique described in
しかし、特許文献1には、キャリアの周期をどのように制御するのかについて一切記載がなく、キャリアの周期と6つの区間の各周期とをどのように同期させるのかについても一切記載がない。
However,
また、特許文献1に記載の技術では、キャリアの周期を制御するためにクロックの周波数をどのように制御するのかについても一切記載がない。
In the technique described in
仮に、クロックの周波数を制御するために3相整流器にPLL回路を導入することを考えた場合、PLL回路の候補として、アナログPLL回路及びデジタルPLL回路が考えられる。アナログPLL回路は、ディスクリートの部品を組み合わせて構成するため、コストが高くなりやすく、集積化も困難である。 If it is considered to introduce a PLL circuit into a three-phase rectifier in order to control the clock frequency, analog PLL circuits and digital PLL circuits can be considered as PLL circuit candidates. Since the analog PLL circuit is configured by combining discrete parts, the cost is likely to increase and integration is also difficult.
一方、デジタルPLL回路は、DCO(デジタル制御発振器)を用いるものが一般的である。DCOは、構成要素であるコイル、コンデンサ、抵抗が、LSIの微細加工技術で生成される。そのため、DCOを用いたデジタルPLL回路は、多額の費用を使って開発する必要があり、製造コストが増大しやすい。 On the other hand, a digital PLL circuit generally uses a DCO (digitally controlled oscillator). In the DCO, constituent elements such as a coil, a capacitor, and a resistor are generated by a fine processing technique of LSI. Therefore, a digital PLL circuit using a DCO needs to be developed with a large amount of cost, and the manufacturing cost is likely to increase.
本発明は、上記に鑑みてなされたものであって、キャリアの周期と6つの区間の各周期とを同期させることができるとともに、低コストで製造できる3相整流器を得ることを目的とする。 The present invention has been made in view of the above, and an object of the present invention is to obtain a three-phase rectifier that can synchronize the period of the carrier and each period of the six sections and can be manufactured at low cost.
上述した課題を解決し、目的を達成するために、本発明の第1の側面にかかる3相整流器は、3相交流電源から入力される3相交流電力を直流電力に変換する3相整流器であって、前記3相交流電源からの各相の入力をON/OFFする双方向スイッチ回路と、前記3相交流電力における各相の電圧の大小関係に応じて相電圧の周期が区分された6つの区間に応じて、前記双方向スイッチ回路をスイッチング制御する制御部とを備え、前記制御部は、前記3相交流電力に対応した基準信号に応じて、相電圧の周波数に6の整数倍をかけた周波数を有するキャリア用クロックを発生させるPLL回路と、前記発生されたキャリア用クロックに同期して、キャリアを発生するキャリア発生部と、前記発生されたキャリアを用いて、前記双方向スイッチ回路のスイッチングパターンを発生するスイッチングパターン発生部とを有し、前記PLL回路は、前記基準信号に応じた周波数で発振して、前記キャリア用クロックを生成する発振部を有し、前記発振部は、原発振クロックを生成する原発振器と、前記生成された原発振クロックを互いに重ならない複数の分別クロックに分別するクロック分別器と、前記分別された複数の分別クロックのうち複数の分別クロックを選択し、選択された複数の分別クロックを合成して内部クロックを生成するクロック合成器とを有することを特徴とする。 In order to solve the above-described problems and achieve the object, the three-phase rectifier according to the first aspect of the present invention is a three-phase rectifier that converts three-phase AC power input from a three-phase AC power source into DC power. The cycle of the phase voltage is divided according to the magnitude relationship between the bidirectional switch circuit for turning on / off the input of each phase from the three-phase AC power source and the voltage of each phase in the three-phase AC power. A control unit that performs switching control of the bidirectional switch circuit according to one section, and the control unit sets an integer multiple of 6 to the frequency of the phase voltage according to a reference signal corresponding to the three-phase AC power. A PLL circuit that generates a carrier clock having an applied frequency, a carrier generation unit that generates a carrier in synchronization with the generated carrier clock, and the bidirectional switch that uses the generated carrier. A switching pattern generator for generating a switching pattern of the circuit, and the PLL circuit includes an oscillating unit that oscillates at a frequency corresponding to the reference signal and generates the carrier clock. An original oscillator that generates an original oscillation clock, a clock separator that separates the generated original oscillation clock into a plurality of separated clocks that do not overlap each other, and a plurality of separated clocks among the plurality of separated clocks that are separated And a clock synthesizer that generates an internal clock by synthesizing a plurality of selected divided clocks.
また、本発明の第2の側面にかかる3相整流器は、本発明の第1の側面にかかる3相整流器において、前記クロック分別器は、前記生成された原発振クロックの周波数をf0とするとき、前記生成された原発振クロックを、f0/2n(n=1,2,・・・,k)の周波数を有する前記複数の分別クロックに分別することを特徴とする。 Further, the three-phase rectifier according to the second aspect of the present invention is the three-phase rectifier according to the first aspect of the present invention, wherein the clock separator sets the frequency of the generated original oscillation clock to f0. The generated original oscillation clock is classified into the plurality of classification clocks having a frequency of f0 / 2 n (n = 1, 2,..., K).
また、本発明の第3の側面にかかる3相整流器は、本発明の第1の側面又は第2の側面のいずれかにかかる3相整流器において、前記PLL回路は、前記生成された内部クロックを分周し、追従信号を生成する分周部と、前記基準信号の位相と前記追従信号の位相とを比較し、比較結果に応じた位相誤差信号を出力する位相比較部と、前記位相誤差信号に応じて、発振制御信号を生成する生成部とをさらに有し、前記生成部は、前記追従信号が前記基準信号に比べて進み位相であることが前記位相誤差信号により示される場合、前記内部クロックの時間平均した周波数が高くなるように前記発振制御信号を生成し、前記追従信号が前記基準信号に比べて遅れ位相であることが前記位相誤差信号により示される場合、前記内部クロックの時間平均した周波数が低くなるように前記発振制御信号を生成し、前記発振部は、前記発振制御信号に応じて前記内部クロックを生成する際に、前記内部クロックの時間平均した周波数を、前記発振制御信号のレベルに応じて線形的に変えることを特徴とする。 Further, the three-phase rectifier according to the third aspect of the present invention is the three-phase rectifier according to either the first aspect or the second aspect of the present invention, in which the PLL circuit receives the generated internal clock. A frequency divider that divides and generates a tracking signal, a phase comparator that compares the phase of the reference signal with the phase of the tracking signal, and outputs a phase error signal according to the comparison result, and the phase error signal And a generator for generating an oscillation control signal, wherein the generator is configured to generate the internal signal when the phase error signal indicates that the follow-up signal is an advanced phase compared to the reference signal. When the oscillation control signal is generated so that the time averaged frequency of the clock becomes higher, and the phase error signal indicates that the follow-up signal is a delayed phase compared to the reference signal, the time average of the internal clock is The oscillation control signal is generated so that the frequency is reduced, and the oscillation unit generates the internal clock according to the oscillation control signal, and the time averaged frequency of the internal clock is used as the oscillation control signal. It is characterized in that it varies linearly according to the level of.
また、本発明の第4の側面にかかる3相整流器は、本発明の第3の側面にかかる3相整流器において、前記生成部は、積分動作のゲインに応じたI用クロックと比例動作のゲインに応じたP用クロックとをそれぞれ生成し、前記位相誤差信号に応じて、前記生成されたI用クロック及び前記生成されたP用クロックを用いて前記発振制御信号を生成することを特徴とする。 Further, the three-phase rectifier according to the fourth aspect of the present invention is the three-phase rectifier according to the third aspect of the present invention, wherein the generating unit includes an I clock and a proportional operation gain according to the gain of the integral operation. And generating the oscillation control signal using the generated I clock and the generated P clock according to the phase error signal. .
また、本発明の第5の側面にかかる3相整流器は、本発明の第1の側面から第4の側面のいずれかにかかる3相整流器において、前記生成された原発振クロックの周波数をf0とし、前記発生されたキャリアの周波数をfcとするとき、f0/fc>100を満たすことを特徴とする。 The three-phase rectifier according to the fifth aspect of the present invention is the three-phase rectifier according to any one of the first to fourth aspects of the present invention, wherein the frequency of the generated original oscillation clock is f0. When the generated carrier frequency is fc, f0 / fc> 100 is satisfied.
本発明によれば、例えば、6つの区間の各周期は相電圧の1周期を6等分したものであるので、キャリア用クロックの周波数を相電圧の周波数に6の整数倍をかけたものにすることで、6つの区間の各周期が、キャリア用クロックに同期して発生されるキャリアの周期の整数倍になるようにすることができる。これにより、6つの区間のそれぞれに整数個のキャリア波形が収まるようにすることができる。すなわち、キャリアの周期と6つの区間I〜VIの各周期とを同期させることができる。 According to the present invention, for example, each period of the six sections is obtained by dividing one period of the phase voltage into six equal parts, so that the frequency of the carrier clock is multiplied by an integer multiple of 6 to the frequency of the phase voltage. By doing so, each period of the six sections can be an integral multiple of the period of the carrier generated in synchronization with the carrier clock. Thereby, an integer number of carrier waveforms can be accommodated in each of the six sections. That is, the carrier period and the respective periods of the six sections I to VI can be synchronized.
また、本発明によれば、DCO(デジタル制御発振器)を用いることなく、発振制御信号のレベルに応じて線形的に内部クロックの時間平均した周波数を変えることができる発振部(デジタル発振器)を得ることができる。これにより、発振部(デジタル発振器)を含む3相整流器を低コストで製造できる。 In addition, according to the present invention, an oscillating unit (digital oscillator) that can change the time-averaged frequency of the internal clock linearly according to the level of the oscillation control signal without using a DCO (digitally controlled oscillator) is obtained. be able to. Thereby, a three-phase rectifier including an oscillation unit (digital oscillator) can be manufactured at low cost.
以下に、本発明にかかる3相整流器の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。 Embodiments of a three-phase rectifier according to the present invention will be described below in detail with reference to the drawings. Note that the present invention is not limited to the embodiments.
実施の形態.
実施の形態にかかる3相整流器1について図1を用いて説明する。図1は、3相整流器1の構成を示す図である。
Embodiment.
A three-
3相整流器1は、3相交流電源PSから入力端子IT−r〜IT−tを介して入力される3相交流電力を直流電力に変換して出力端子OT−p,OT−nから負荷LDに出力する。3相交流電力は、例えば、R相の交流電力、S相の交流電力、及びT相の交流電力を含む。
The three-
具体的には、3相整流器1は、3相リアクトル8、入力コンデンサ9、全波整流回路4、双方向スイッチ回路3、直流リアクトル2、コンデンサ10、及び制御部11を備える。
Specifically, the three-
3相リアクトル8は、入力端子IT−r〜IT−tと双方向スイッチ回路3との間に接続されている。入力コンデンサ9は、入力端子IT−r〜IT−tと双方向スイッチ回路3との間に接続されている。
The three-
全波整流回路4は、双方向スイッチ回路3と出力端子OT−p,OT−nとの間に接続されている。全波整流回路4は、例えば、ブリッジ接続された6つのダイオードを有し、6つのダイオードを用いて、双方向スイッチ回路3を介して供給された3相交流電力を全波整流して直流電力を生成する。
The full-
双方向スイッチ回路3は、入力端子IT−r〜IT−t側と全波整流回路4の各相の入力ノードとの接続をON/OFFする。すなわち、双方向スイッチ回路3は、3相交流電源PSから全波整流回路4への各相の交流電力の供給をON/OFFする複数のスイッチング素子SW−r,SW−s,SW−tを有する。
The
直流リアクトル2は、全波整流回路4と出力端子OT−pとの間に接続されている。直流リアクトル2は、例えば、全波整流回路4と出力端子OT−pとの間のPラインに直列に挿入されている。
The
コンデンサ10は、全波整流回路4と出力端子OT−p,OT−nとの間に接続されている。コンデンサ10は、例えば、一端の電極が全波整流回路4と出力端子OT−pとの間のPラインに接続され、他端の電極が全波整流回路4と出力端子OT−nとの間のNラインとに接続されている。
The
制御部11は、3相交流電源PSから入力される3相交流電力に対応した各相の電圧に基づいて、双方向スイッチ回路3をスイッチング制御する。
The
具体的には、制御部11は、スイッチングパターン発生器5、及び駆動回路6を有する。スイッチングパターン発生器5は、各相(例えば、R相、S相、T相)の電圧に基づいて、双方向スイッチ回路3のスイッチングパターンを生成する。駆動回路6は、スイッチングパターン発生器5で生成されたスイッチングパターンに基づいて、双方向スイッチ回路3のスイッチング素子SW−r,SW−s,SW−tをそれぞれスイッチング制御する。このとき、スイッチングパターン発生器5は、3相交流電力における各相の電圧の大小関係に応じて相電圧の1周期が区分された6つの区間I〜VIに応じて、双方向スイッチ回路3のスイッチングパターンを生成する(図6〜図8参照)。
Specifically, the
次に、6つの区間I〜VIについて図5を用いて説明する。図5は、6つの区間I〜VIを示す図である。 Next, the six sections I to VI will be described with reference to FIG. FIG. 5 is a diagram illustrating six sections I to VI.
制御部11は、各相(R相、S相、T相)の交流電圧の大小関係に応じて、例えば図5に示すような6つの区間I〜VIを認識する。
The
区間Iでは、R相が最大電圧相であり、S相が最小電圧相であり、T相が中間電圧相である。例えば、制御部11は、R相が最大電圧相であり、S相が最小電圧相であり、T相が中間電圧相であることを認識した場合、現在のモードが区間Iであると認識する。
In section I, the R phase is the maximum voltage phase, the S phase is the minimum voltage phase, and the T phase is the intermediate voltage phase. For example, when the
区間IIでは、R相が最大電圧相であり、T相が最小電圧相であり、S相が中間電圧相である。例えば、制御部11は、R相が最大電圧相であり、T相が最小電圧相であり、S相が中間電圧相であることを認識した場合、現在のモードが区間IIであると認識する。
In section II, the R phase is the maximum voltage phase, the T phase is the minimum voltage phase, and the S phase is the intermediate voltage phase. For example, when the
区間IIIでは、S相が最大電圧相であり、T相が最小電圧相であり、R相が中間電圧相である。例えば、制御部11は、S相が最大電圧相であり、T相が最小電圧相であり、R相が中間電圧相であることを認識した場合、現在のモードが区間IIIであると認識する。
In section III, the S phase is the maximum voltage phase, the T phase is the minimum voltage phase, and the R phase is the intermediate voltage phase. For example, when the
区間IVでは、S相が最大電圧相であり、R相が最小電圧相であり、T相が中間電圧相である。例えば、制御部11は、S相が最大電圧相であり、R相が最小電圧相であり、T相が中間電圧相であることを認識した場合、現在のモードが区間IVであると認識する。
In section IV, the S phase is the maximum voltage phase, the R phase is the minimum voltage phase, and the T phase is the intermediate voltage phase. For example, when the
区間Vでは、T相が最大電圧相であり、R相が最小電圧相であり、S相が中間電圧相である。例えば、制御部11は、T相が最大電圧相であり、R相が最小電圧相であり、S相が中間電圧相であることを認識した場合、現在のモードが区間Vであると認識する。
In section V, the T phase is the maximum voltage phase, the R phase is the minimum voltage phase, and the S phase is the intermediate voltage phase. For example, when the
区間VIでは、T相が最大電圧相であり、S相が最小電圧相であり、R相が中間電圧相である。例えば、制御部11は、T相が最大電圧相であり、S相が最小電圧相であり、R相が中間電圧相であることを認識した場合、現在のモードが区間VIであると認識する。
In the section VI, the T phase is the maximum voltage phase, the S phase is the minimum voltage phase, and the R phase is the intermediate voltage phase. For example, when the
次に、スイッチングパターン発生器5の構成例について図2〜図4を用いて説明する。図2は、図1のスイッチングパターン発生器5の一例を示すブロック図である。図3は、スイッチングパターン発生器5の相電圧判別器52の構成例を示す図である。図4は、スイッチングパターン発生器5のパターン信号発生器51の構成例を示す回路図である。
Next, a configuration example of the switching pattern generator 5 will be described with reference to FIGS. FIG. 2 is a block diagram showing an example of the switching pattern generator 5 of FIG. FIG. 3 is a diagram illustrating a configuration example of the
スイッチングパターン発生器5は、現在の区間が6つの区間I〜VIのいずれであるかに応じて、例えば図6〜図8に示すようなスイッチングパターン(R,S,T相パルス)を生成する。スイッチングパターン発生器5は、スイッチング周期の立ち上がり等の所定のタイミングで3相交流電源PSからの3相交流電力のどの相が中間電位相かを検出し、検出結果に応じて発生させた変調波形と鋸歯状波によってスイッチングパターンのON/OFFのタイミングを得て、スイッチングパターンを生成する。 The switching pattern generator 5 generates switching patterns (R, S, T phase pulses) as shown in FIGS. 6 to 8, for example, depending on which of the six sections I to VI is present. . The switching pattern generator 5 detects which phase of the three-phase AC power from the three-phase AC power source PS is an intermediate potential phase at a predetermined timing such as the rise of the switching cycle, and generates a modulation waveform according to the detection result. The switching pattern is generated by obtaining the ON / OFF timing of the switching pattern by the sawtooth wave.
例えば、スイッチングパターン発生器5は、図2に示すように、キャリア発生部5b及びスイッチングパターン発生部5aを有する。キャリア発生部5bは、キャリア用クロックに同期して、キャリアを発生する。スイッチングパターン発生部5aは、発生されたキャリアを用いて、双方向スイッチ回路3のスイッチングパターンを発生する。
For example, the switching pattern generator 5 includes a
キャリア発生部5bは、直流電圧設定器53及び鋸歯状波発生器54を有する。スイッチングパターン発生部5aは、パターン信号発生器51、相電圧判別器52、コンパレータ55−1〜55−3、NOT回路56−1,56−2、OR回路57−1,57−2、NOT回路58−1,58−2、AND回路59−1,59−2、AND回路60R、60T、OR回路60S、NAND回路61R〜61T、AND回路62R〜62T、OR回路63R〜63T、及びAND回路64を有する。
The
パターン信号発生器51は、全区間I〜VIでの区間電圧のパルス順序を規則的にするため、入力相電圧のピーク値を「1」に規格化したR相電圧規格化信号a、S相電圧規格化信号b、T相電圧規格化信号cを演算して、変調波形1、変調波形2A、変調波形2B、変調波形3を出力する。
The
直流電圧設定器53は、鋸歯状波発生器54に、直流電圧設定ゲインk(但し、k≦1)を設定する。鋸歯状波発生器54は、鋸歯状波1および鋸歯状波2を出力する。相電圧判別器52は、入力されるR相電圧規格化信号a、S相電圧規格化信号b、およびT相電圧規格化信号cの電位を比較し、R相中間、S相中間、T相中間を判別して、中間判定信号(中間の場合「1」、中間でない場合「0」)をそれぞれ出力する。具体的には、S相中間の場合、変調波形1、3を出力し、鋸歯状波1、2を出力する(図6参照)。T相中間の場合、変調波形1、2Aを出力し、鋸歯状波1を出力する(図7参照)。R相中間の場合、変調波形3、2Bを出力し、鋸歯状波2を出力する(図8参照)。このように、スイッチングパターン発生器5では、中間相がどの相かに応じてスイッチングパターンの生成方法を変える。これにより、全モードで同一の相のスイッチングパターンに同一の規則性を持たせる。
The DC
コンパレータ55−1で変調波形1と鋸歯状波1とが比較された比較信号と、R相中間信号をNOT回路58−1でNOT演算された出力とが、AND回路60RでAND演算され、R相非中間時パルスとして出力される。
The comparison signal obtained by comparing the
コンパレータ55−3で変調波形3と鋸歯状波2とが比較された比較信号と、T相中間信号をNOT回路58−2でNOT演算された出力とが、AND回路60TでAND演算され、T相非中間時パルスとして出力される。
The comparison signal obtained by comparing the
コンパレータ55−2Aで変調波形2Aと鋸歯状波1を比較された比較信号と、コンパレータ55−1の比較信号をNOT回路56−1でNOT演算された出力とが、OR回路57−1でOR演算される。コンパレータ55−2Bで変調波形2Bと鋸歯状波2を比較した比較信号と、コンパレータ55−3の比較出力をNOT回路56−2でNOT演算した出力とが、OR回路57−2でOR演算される。
The comparison signal obtained by comparing the modulation waveform 2A and the
OR回路57−1のOR演算した出力とT相中間信号とをAND回路59−1でAND演算した出力と、OR回路57−2のOR演算した出力とR相中間信号とをAND回路59−2でAND演算した出力とが、OR回路60SでOR演算され、S相非中間時パルスが出力される。 An AND circuit 59-1 performs an AND operation on the OR circuit 57-1 and an T-phase intermediate signal, and an OR circuit 57-2 performs an OR operation on the R-phase intermediate signal. The output of the AND operation in 2 is ORed by the OR circuit 60S, and an S-phase non-intermediate pulse is output.
NAND回路61RでS相非中間時パルスとT相非中間時パルスとをNAND演算した出力と、R相中間信号とが、AND回路62RでAND演算され、R相中間時パルスが出力される。 The NAND circuit 61R performs an NAND operation on the S-phase non-intermediate time pulse and the T-phase non-intermediate time pulse and the R-phase intermediate signal, and the AND circuit 62R performs an AND operation to output an R-phase intermediate time pulse.
NAND回路61SでR相非中間時パルスとT相非中間時パルスがNAND演算された出力と、S相中間信号とが、AND回路62SでAND演算され、S相中間時パルスとして出力される。 The NAND circuit 61S performs an NAND operation on the R-phase non-intermediate pulse and the T-phase non-intermediate pulse, and the S-phase intermediate signal is AND-operated by the AND circuit 62S, and is output as an S-phase intermediate pulse.
NAND回路61TでR相非中間時パルスとS相非中間時パルスがNAND演算された出力と、T相中間信号とが、AND回路62TでAND演算され、T相中間時パルスとして出力される。
The
コンパレータ65では、鋸歯状波1と「0」入力が比較され、比較信号が0電圧挿入ロック信号として出力される。
The
OR回路63RでR相非中間時パルスとR相中間時パルスとがOR演算された出力と、0電圧挿入信号とが、AND回路64でAND演算され、R相パルスとして出力される。これにより、R相パルスに、双方向スイッチをOFFするスイッチングパターン(各区間I〜VIにおける区間4)が導入される。
The OR
OR回路63Tでは、T相非中間時パルスとT相中間時パルスがOR演算され、T相パルスとして出力される。かかるT相パルスは、OR回路63Tの出力が、0電圧挿入信号期間時に「0」であるため、0電圧挿入信号との演算は行わない。
In the
OR回路63Sでは、S相非中間時パルスとS相中間時パルスがOR演算され、S相パルスが出力される。R相パルスとT相パルスが、0電圧挿入信号期間時に「0」となり、S相パルスがONでも直流電圧は発生しない。T相のスイッチング回数を増加させないことを目的に、0電圧挿入信号との演算を行わないことにしている。
In the
鋸歯状波発生器54は、直流電圧発生器53の直流電圧設定ゲインkに基づき、周期Tとした時、(時間軸kT、ゲイン軸0)と(時間軸0、ゲイン軸1)を結ぶ直線で鋸歯状波1を出力する。また、鋸歯状波発生器54は、直流電圧設定ゲインkに基づき、(時間軸0、ゲイン軸0)と(時間軸kT、ゲイン軸1)を結ぶ直線で鋸歯状波2を出力する。
The
相電圧判別器52は、図3に示すように、コンパレータ70R,70S,70Tと、AND回路71R,71S,71Tと、AND回路72R,72S,72Tと、NOR回路73R,73S,73Tとを備えている。
As shown in FIG. 3, the
コンパレータ70Rは、R相電圧規格化信号aとS相電圧規格化信号bとを比較して、比較信号(R相電圧規格化信号a>S相電圧規格化信号bの場合に「1」、R相電圧規格化信号a≦S相電圧規格化信号bの場合に「0」)をAND回路71R,72S,71T,72Tに出力する。コンパレータ70Sは、S相電圧規格化信号bとT相電圧規格化信号cとを比較して、比較信号(S相電圧規格化信号b>T相電圧規格化信号cの場合に「1」、S相電圧規格化信号b≦T相電圧規格化信号cの場合に「0」)をAND回路71R、72R、71S、72Tに出力する。コンパレータ70Tは、T相電圧規格化信号cとR相電圧規格化信号aとを比較して、比較信号(T相電圧規格化信号c>R相電圧規格化信号aの場合に「1」、T相電圧規格化信号c≦R相電圧規格化信号aの場合に「0」)をAND回路72R、71S、72S、71Tに出力する。
The
AND回路71Rは、コンパレータ70Rの比較信号とコンパレータ70Sの比較信号とのAND演算結果を出力する。AND回路72Rは、コンパレータ70Sの比較信号とコンパレータ70Tの比較信号とのAND演算結果を出力する。AND回路71Sは、コンパレータ70Sの比較信号とコンパレータ70Tの比較信号とのAND演算結果を出力する。AND回路72Sは、コンパレータ70Tの比較信号とコンパレータ70Rの比較信号とのAND演算結果を出力する。AND回路71Tは、コンパレータ70Tの比較信号とコンパレータ70Rの比較信号とのAND演算結果を出力する。AND回路72Tは、コンパレータ70Rの比較信号とコンパレータ70Sの比較信号とのAND演算結果を出力する。
The AND
NOR回路73Rは、AND回路71Rの出力とAND回路72Rの出力とのNOR演算結果(中間の場合「1」、中間でない場合「0」)をR相中間信号として出力する。NOR回路73Sは、AND回路71Sの出力とAND回路72Sの出力とのNOR演算結果(中間の場合「1」、中間でない場合「0」)をS相中間信号として出力する。NOR回路73Tは、AND回路71Tの出力とAND回路72Tの出力とのNOR演算結果(中間の場合「1」、中間でない場合「0」)をT相中間信号として出力する。
The NOR
各変調波形を形成するパターン信号発生器51は、図4に示すように、絶対値回路80R、80S、80Tと、3入力加算器81−1,81−2とを備えている。絶対値回路80Rは、R相電圧規格化信号aの絶対値|a|を演算し、変調波形1を出力する。絶対値回路80Sは、S相電圧規格化信号bの絶対値|b|を演算して出力する。絶対値回路80Tは、T相電圧規格化信号cの絶対値|c|を演算して変調波形3を出力する。
As shown in FIG. 4, the
3入力加算器81−1は、変調波形1と、絶対値回路80Sの出力と、定数−1とを加算して、変調波形2Aを出力する。3入力加算器81−2は、変調波長3と、絶対値回路80Sの出力と、定数−1とを加算して、変調波形2Bを出力する。
The 3-input adder 81-1 adds the
次に、スイッチングパターン発生器5の各区間I〜VIにおける動作について図6〜図8を用いて説明する。 Next, the operation in each section I to VI of the switching pattern generator 5 will be described with reference to FIGS.
図6〜図8を参照して、各区間I〜VIでのスイッチング動作による直流電圧・各相の電流を説明する。区間Iと区間IVでは共にT相が中間相となり、区間IIと区間Vでは共にS相が中間相となり、区間IIIと区間VIでは共にR相が中間相となるので、以下、区間I、II、IIIについて説明する。図6は、区間II、Vにおける、変調波形と、鋸歯状波と、R,S,T相パルスの一例を示す図である。図7は、区間I、IVにおける、変調波形と、鋸歯状波と、R,S,T相パルスの一例を示す図である。図8は、区間III、VIにおける、変調波形と、鋸歯状波と、R,S,T相パルスの一例を示す図である。 With reference to FIGS. 6-8, the direct-current voltage and the electric current of each phase by switching operation in each area I-VI are demonstrated. In sections I and IV, the T phase is an intermediate phase, in sections II and V, the S phase is an intermediate phase, and in sections III and VI, the R phase is an intermediate phase. , III will be described. FIG. 6 is a diagram illustrating an example of a modulation waveform, a sawtooth wave, and R, S, and T phase pulses in sections II and V. FIG. 7 is a diagram illustrating an example of a modulation waveform, a sawtooth wave, and R, S, and T phase pulses in sections I and IV. FIG. 8 is a diagram illustrating an example of a modulation waveform, a sawtooth wave, and R, S, and T phase pulses in sections III and VI.
図6〜図8に示すように、全区間I〜VIにおいて、R相パルスは、OFF→ON→OFF、S相パルスは、ON→OFF→ON、T相パルスは、ON→OFFとなっており、全区間I〜VIで同一の相は、ONとOFFの変化が規則的である同一の規則性のあるパターンとなっている。また、全区間I〜VIでR相パルスには、0電圧挿入信号が挿入される期間(区間4)が設けられており、この0電圧挿入信号が挿入された期間は、R相パルスに双方向スイッチ回路3をOFFするスイッチングパターンが挿入される。したがって、区間4では、3相のうち2相(R相とT相)がOFFするので、全相で電流が流れないことになる。
As shown in FIGS. 6 to 8, in all the sections I to VI, the R-phase pulse is OFF → ON → OFF, the S-phase pulse is ON → OFF → ON, and the T-phase pulse is ON → OFF. In addition, the same phase in all the sections I to VI has the same regular pattern in which the ON and OFF changes are regular. In all the sections I to VI, the R phase pulse has a period (section 4) in which the zero voltage insertion signal is inserted. The period in which this zero voltage insertion signal is inserted is A switching pattern for turning off the
(1)区間II
まず、直流電圧について説明する。図6において、区間1、2、3、4の直流電圧は、それぞれST間電圧=b−c、RT間電圧=a−c、RS間電圧=a−b、整流器出力短絡電圧=0となる。次に、各相パルスについて説明する。区間IIでは、R相が最大相、T相が最小相、S相が中間相となる。最大相と最小相では、パルスはそれぞれの電位に比例する時間ONとなる。したがって、R相のパルス幅x=kT|a|、T相のパルス幅z=kT|c|となる。ここで、R相パルスがONとなるタイミング(区間2+区間3)は、R相電圧|a|と鋸歯状波1との交点から求められる。また、R相パルスがOFFとなるタイミング(区間1+区間4)は、鋸歯状波1とゲイン軸0との交点から求められる。これにより、R相パルスが得られる。一方、T相パルスがOFFとなるタイミング(区間3+区間4)は、T相電圧|c|と鋸歯状波2との交点から求められる。これにより、T相パルスが得られる。中間相パルスは、最大相又は最小相のパルスのどちらかがOFFのときにONする。したがって、S相パルスは、R相電圧|a|と鋸歯状波1との交点、およびT相電圧|c|と鋸歯状波2との交点から求められる。また、区間1、2、3、4の幅は、それぞれkT×(1−|a|)、kT×(|a|+|c|−1)、kT×(1−|c|)、T×(1−k)となる。スイッチング周期Tの直流電圧の平均は、それぞれの区間ごとに直流電圧を積算しそれぞれを加算してスイッチング周期Tで除して、以下のように表すことができる。スイッチング周期Tの直流電圧の平均={(b−c)×kT×(1−a)+(a−c)×kT×(a−c−1)+(a−b)×kT×(1+c)+0×T×(1−k)}/T
=k{a2+c2−b(a+c)}
ここで、a+b+c=0(3相条件)を考慮すると、
=k(a2+b2+c2)
(1) Section II
First, the DC voltage will be described. In FIG. 6, the DC voltages in
= K {a 2 + c 2 −b (a + c)}
Here, considering a + b + c = 0 (three-phase condition),
= K (a 2 + b 2 + c 2 )
さらに、交流理論から、a2+b2+c2=3/2より、
=k×3/2
このように、kに比例する一定電圧となる。
Furthermore, from AC theory, from a 2 + b 2 + c 2 = 3/2,
= K x 3/2
Thus, it becomes a constant voltage proportional to k.
つぎに、入力電流について説明する。R相の入力電流は、R相電圧aの時間に比例する正の電流が流れる。T相の入力電流は、T相の電圧の大きさ|c|に比例する負の電流が流れる。S相の入力電流は、区間1で正の電流が流れ、区間3で負の電流が流れる。したがって、流れる電流は、kT×(1−a)−kT×(1+c)−kT(−a−c)=kTbとなり、スイッチング周期Tのうち、0電圧挿入信号が挿入される区間4を除いた期間kTで除すると、S相電圧bとなる。したがって、R相、S相、T相には、R相電圧a、S相電圧b、T相電圧cに比例する電流が流れることになり、正弦波電流となる。
Next, the input current will be described. As the R-phase input current, a positive current proportional to the time of the R-phase voltage a flows. As the T-phase input current, a negative current proportional to the magnitude of the T-phase voltage | c | flows. As for the S-phase input current, a positive current flows in
(2)区間I
図7において、区間1、2、3、4の直流電圧は、それぞれST間電圧=c−b、RT間電圧=a−c、RS間電圧=a−b、整流器出力短絡電圧=0となる。次に各相のパルスについて説明する。区間Iでは、R相が最大相、S相が最小相、T相が中間相となる。R,S,T相のパルスのON、OFF順序を変えずに、最大相と最小相でそれぞれの電位に比例する時間ONとするため、区間Iでは、変調波形1,2Aと鋸波状波1を用いて、図7に示す各パルスのON,OFFタイミングを得る。また、区間1、2、3、4の幅は、それぞれkT×(1−|a|)、kT(1−|b|)、kT×(|a|−|b|−1)、T×(1−k)となる。スイッチング周期Tの直流電圧の平均は、以下のように表すことができる。
(2) Section I
In FIG. 7, DC voltages in
スイッチング周期Tの直流電圧の平均={(c−b)×kT×(1−a)+(a−c)×kT×(b+1)+(a−b)×kT×(a−b−1)+0×kT×(1−k)}/T
=k{a2+b2−c(a+b)}
Average of DC voltage of switching period T = {(c−b) × kT × (1−a) + (ac) × kT × (b + 1) + (ab) × kT × (ab−1) ) + 0 * kT * (1-k)} / T
= K {a 2 + b 2 −c (a + b)}
ここで、a+b+c=0(3相条件)を考慮すると、
=k(a2+b2+c2)
Here, considering a + b + c = 0 (three-phase condition),
= K (a 2 + b 2 + c 2 )
さらに、交流理論から、a2+b2+c2=3/2より、
=k×3/2
このように、kに比例する一定電圧となる。
Furthermore, from AC theory, from a 2 + b 2 + c 2 = 3/2,
= K x 3/2
Thus, it becomes a constant voltage proportional to k.
つぎに、入力電流について説明する。区間IIの場合と同様に、最大相のR相には、R相電圧aの時間に比例する正の電流が流れる。最小相のS相には、S相電圧bの時間に比例する負の電流が流れる。T相は、区間1で負の電流が流れ、区間2で正の電流が流れる。このため、流れる電流は、kT×(1−a)−kT×(1+b)=kTcとなり、kTで除するとcとなる。従って、電圧に比例する電流が、各相に流れ、正弦波電流となる。
Next, the input current will be described. As in the case of the section II, a positive current proportional to the time of the R phase voltage a flows in the R phase of the maximum phase. A negative current proportional to the time of the S phase voltage b flows in the S phase of the minimum phase. In the T phase, a negative current flows in
(3)区間III
図8において、区間1、2、3、4の直流電圧は、それぞれST間電圧=b−c、RT間電圧=a−c、RS間電圧=b−a、整流器出力短絡電圧=0となる。次に、各相のパルスについて説明する。区間IIIでは、S相が最大相、T相が最小相、R相が中間相となる。区間Iと同じく、R,S,T相のパルスのON,OFF順序を変えずに、最大相と最小相でそれぞれの電位に比例する時間をONとするため、区間IIIでは、変調波形3、2Bと鋸歯状波2を用いて、図8に示す各相パルスのON,OFFタイミングを得る。また、区間1、2、3、4の幅は、それぞれ、kT×(|b|+|c|−1)、kT×(1−|b|)、kT×(1−|c|)、T×(1−k)となる。スイッチング周期Tの直流電圧の平均は、以下のように表すことができる。
(3) Section III
In FIG. 8, the DC voltages in
スイッチング周期Tの直流電圧の平均={(b−c)×kT×(−c+b−1)+(a−c)×kT×(−b+1)+(b−a)×kT×(1+c)+0×kT×(1−k)}/T
=k{b2+c2−a(b+c)}
Average of DC voltage of switching period T = {(b−c) × kT × (−c + b−1) + (ac) × kT × (−b + 1) + (b−a) × kT × (1 + c) +0 * KT * (1-k)} / T
= K {b 2 + c 2 -a (b + c)}
ここで、a+b+c=0(3相条件)を考慮すると、
=k(a2+b2+c2)
Here, considering a + b + c = 0 (three-phase condition),
= K (a 2 + b 2 + c 2 )
さらに、交流理論から、a2+b2+c2=3/2より、
=k×3/2
このように、kに比例する一定電圧となる。
Furthermore, from AC theory, from a 2 + b 2 + c 2 = 3/2,
= K x 3/2
Thus, it becomes a constant voltage proportional to k.
つぎに、入力電流について説明する。区間IIIでは、S相が最大相で、T相が最小相なので、S相はS相電圧bの時間に比例する正の電流が流れ、T相は、T相電圧cの時間に比例する負の電流が流れる。R相は区間2で負の電流が流れ、区間3で正の電流が流れる。このため、流れる電流は、kT×(1−b)−kT×(1+c)=kTaとなり、RTで除するとaとなる。従って、電圧に比例する電流が、各相に流れ、正弦波電流となる。
Next, the input current will be described. In section III, since the S phase is the maximum phase and the T phase is the minimum phase, a positive current that is proportional to the time of the S phase voltage b flows in the S phase, and the T phase is a negative that is proportional to the time of the T phase voltage c. Current flows. In the R phase, a negative current flows in
このように、スイッチングパターン発生器5では、相電圧の1周期を6つの区間I〜VIに区分し、各区間I〜VIごとにスイッチング制御の内容を切り換えている。そのため、仮に、スイッチング制御に用いるキャリアの周期と6つの区間I〜VIの各周期とが非同期になると、入力側の相電圧の波形が歪む可能性がある。 Thus, in the switching pattern generator 5, one cycle of the phase voltage is divided into six sections I to VI, and the contents of the switching control are switched for each section I to VI. For this reason, if the carrier period used for switching control and the periods of the six sections I to VI become asynchronous, the waveform of the phase voltage on the input side may be distorted.
すなわち、スイッチングパターン発生器5では、R、S、T相の相電圧を1に規格化し、キャリア信号と比較を行い、パルス信号を生成する。そのパルスは、R、S、T相の大小関係の判定に従って演算され、駆動回路6で駆動信号を生成し、双方向スイッチ回路3のスイッチング素子SW−r,SW−s,SW−tを駆動する。これにより、直流電圧を一定にできるとともに入力電流を正弦波にできる。
That is, the switching pattern generator 5 normalizes the phase voltages of the R, S, and T phases to 1, compares them with the carrier signal, and generates a pulse signal. The pulse is calculated according to the determination of the magnitude relationship between the R, S, and T phases, the drive circuit 6 generates a drive signal, and the switching elements SW-r, SW-s, and SW-t of the
このとき、R、S、T相の相電圧は、系統のノイズのために、一般的に歪があり、3相交流電源PSからの3相交流電力をそのまま使用すると、理論通りの成果を得ることが困難である。従って、スイッチング制御に用いる各相の相電圧は、理想的な正弦波が望ましい。 At this time, the phase voltages of the R, S, and T phases are generally distorted due to system noise, and if the three-phase AC power from the three-phase AC power source PS is used as it is, a theoretical result is obtained. Is difficult. Therefore, the phase voltage of each phase used for switching control is preferably an ideal sine wave.
また、変調は、図5の各区間I〜VIの初めと終わりは、キャリア波形の初めと終わりに一致させておく必要がある。そうでない場合、すなわちキャリアの周期の途中のタイミングで次のキャリアが始まる場合、理想的なパルス信号を得ることが困難になり、理論通りの波形を得ることが困難になる。 In addition, in the modulation, it is necessary that the beginning and end of each section I to VI in FIG. 5 coincide with the beginning and end of the carrier waveform. If this is not the case, that is, if the next carrier starts at the middle of the carrier cycle, it becomes difficult to obtain an ideal pulse signal, and it becomes difficult to obtain a theoretical waveform.
すなわち、6つの区間I〜VIの各周期と非同期のキャリアを使用すると、入力電流波形、直流電圧波形は歪む傾向にある。 That is, when an asynchronous carrier is used for each period of the six sections I to VI, the input current waveform and the DC voltage waveform tend to be distorted.
そこで、本実施の形態では、制御部11が、スイッチング制御に用いるキャリアの周期と6つの区間I〜VIの各周期とを同期させるような制御を行う。
Therefore, in the present embodiment, the
具体的には、制御部11は、図1に示すように、ゼロクロス検出部12、PLL回路13、及び推定部14をさらに有する。
Specifically, the
ゼロクロス検出部12は、3相交流電力における相電圧のゼロクロスのタイミングを検出する。例えば、図1に示す場合、ゼロクロス検出部12は、R相の電圧がゼロクロスするタイミングを検出する。例えば、ゼロクロス検出部12は、コンパレータを有し、相電圧の極性の反転をコンパレータ等で検出することにより、相電圧のゼロクロスのタイミングを検出する。ゼロクロス検出部12は、検出結果をPLL回路13へ出力する。以下では、この検出結果を、相電圧のゼロクロス信号と呼ぶことにする。すなわち、相電圧のゼロクロス信号は、例えば、相電圧が立ち上がり方向にゼロクロスするタイミングを示す信号であり、例えば、相電圧の周波数を有するパルス状の信号である。
The zero
なお、ゼロクロス検出部12は、相電圧のゼロクロスのタイミングを検出する代わりに、線間電圧のゼロクロスのタイミングを検出してもよい。例えば、図示しないが、ゼロクロス検出部12は、R相及びS相の線間電圧がゼロクロスするタイミングを検出してもよい。この場合、ゼロクロス検出部12は、検出結果として線間電圧のゼロクロス信号を生成する。線間電圧のゼロクロス信号は、例えば、線間電圧が立ち上がり方向にゼロクロスするタイミングを示す信号であり、例えば、相電圧の周波数を有するパルス状の信号である。このとき、ゼロクロス検出部12は、線間電圧のゼロクロス信号が相電圧のゼロクロス信号に比べて略30°進み位相となることを考慮し、生成された線間電圧のゼロクロス信号を略30°で位相遅延させ、位相遅延された信号を線間電圧のゼロクロス信号に応じた信号としてPLL回路13へ出力する。すなわち、ゼロクロス検出部12は、生成された線間電圧のゼロクロス信号に応じて、相電圧のゼロクロス信号に相当する信号を生成してPLL回路13へ出力する。
The zero
PLL回路13は、ゼロクロス信号を、3相交流電源PSからの3相交流電力に対応した基準信号として受ける。PLL回路13は、3相交流電力に対応した基準信号(例えば、ゼロクロス信号)に応じて相電圧の周波数を把握する。例えば、ゼロクロス信号は相電圧の周波数を有するので、PLL回路13は、ゼロクロス信号の周波数から相電圧の周波数を把握することができる。PLL回路13は、把握された相電圧の周波数に6の整数倍をかけた周波数を有するキャリア用クロックを発生させる。PLL回路13は、発生されたキャリア用クロックをキャリア発生部5b(図2参照)へ出力する。これにより、キャリア発生部5bは、相電圧の周波数に6の整数倍をかけた周波数を有するキャリア用クロックに同期して、キャリアを発生する。
The
例えば、6つの区間I〜VIの各周期は相電圧の1周期を6等分したものであるので、キャリア用クロックの周波数を相電圧の周波数に6の整数倍をかけたものにすることで、6つの区間I〜VIの各周期が、キャリア用クロックに同期して発生されるキャリアの周期(スイッチング周期T)の整数倍になるようにすることができる。これにより、6つの区間I〜VIのそれぞれに整数個のキャリア波形が収まるようにすることができる(図11参照)。すなわち、キャリアの周期(スイッチング周期T)と6つの区間I〜VIの各周期とを同期させることができる。 For example, since each period of the six sections I to VI is obtained by dividing one period of the phase voltage into six equal parts, the frequency of the carrier clock is obtained by multiplying the frequency of the phase voltage by an integer multiple of 6. Each period of the six sections I to VI can be an integral multiple of the period of the carrier (switching period T) generated in synchronization with the carrier clock. As a result, an integer number of carrier waveforms can be accommodated in each of the six sections I to VI (see FIG. 11). That is, the carrier period (switching period T) can be synchronized with the periods of the six sections I to VI.
また、PLL回路13は、3相交流電力に対応した基準信号(例えば、ゼロクロス信号)に応じて、6つの区間I〜VIの各周期に均等な周期を有する区間周期クロックを発生させる。すなわち、PLL回路13は、キャリア用クロックを複数分周してキャリア周期クロックを生成し、キャリア周期クロックを複数分周して区間周期クロックを生成する。PLL回路13は、発生されたキャリア周期クロック、区間周期クロック、及びキャリア周期クロックから区間周期クロックまでの途中段階における分周クロック(以下、途中分周クロックとする)を推定部14へ出力する。なお、途中分周クロックは、キャリア周期クロックを繰り返し2分周して区間周期クロックを生成する際における複数の途中段階の分周クロックを含んでもよい。
In addition, the
さらに、PLL回路13は、区間周期クロックを2分周して、第1の分周クロック(図12参照)を生成する。PLL回路13は、第1の分周クロックを2分周して、第2の分周クロック(図12参照)を生成する。PLL回路13は、第2の分周クロックを2分周した第3の分周クロック(追従信号とも呼ぶ、図12参照)を生成する。
Further, the
推定部14は、キャリア周期クロック、途中分周クロック、区間周期クロック、第1の分周クロック、第2の分周クロック、及び第3の分周クロックを、PLL回路13から受ける。推定部14は、第1の分周クロック、第2の分周クロック、及び第3の分周クロックの組み合わせに応じて、現在の区間が6つの区間I〜VIのいずれであるかを推定する(図12参照)。さらに、推定部14は、キャリア周期クロック、及び途中分周クロック、及び区間周期クロックの組み合わせに応じて、現在のタイミングが現在の区間におけるどの時間位置(すなわち、図5の横軸における位置)にあるのかを推定する。そして、推定部14は、推定結果に応じて、各相の電圧を図5に示すように推定して、推定された各相の電圧(例えば、R相電圧a、S相電圧b、T相電圧c)をスイッチングパターン発生器5へ出力する。
The
具体的には、推定部14は、ROM14a及び制御信号生成器14b(図9参照)を有する。ROM14aには、ピーク値が「1」に規格化された正弦波における時間位置データと規格化振幅とが対応付けられた正弦波データ(例えば、テーブルデータ)が格納されている。制御信号生成器14bは、上記のように、現在の区間I〜VI及び現在の区間I〜VIにおける時間位置を推定している。
Specifically, the
例えば、制御信号生成器14bは、第1の分周クロック、第2の分周クロック、及び第3の分周クロックの各ビット値をまとめて現在の区間を示す第1のデータを生成する。制御信号生成器14bは、キャリア用クロック、途中分周クロック、及び区間周期クロックの各ビット値をまとめて現在のタイミングを示す第2のデータを生成する。制御信号生成器14bは、第1のデータ及び第2のデータをまとめて、時間位置データを生成する。そして、制御信号生成器14bは、ROM14aに格納された正弦波データを参照し、生成された時間位置データに対応する各相の規格化振幅を特定し、特定された各相の規格化振幅を各相の電圧の推定結果とする。これにより、3相交流電源PSからの3相交流電力における各相の相電圧をそのまま使用する場合に比べて、理想的な正弦波に近い各相(R相、S相、T相)の相電圧を得ることができる。
For example, the
このように、スイッチング制御に使用する各相の相電圧は、R、S、T相の検出された相電圧を使用する代わりに、R、S、T相の相電圧のいずれかのゼロクロス信号、および位相から、理想的な正弦波をROM14aに格納したデータより得る事で、理想的な正弦波に近いものとして得ることができる。
In this way, the phase voltage of each phase used for switching control is zero cross signal of any of the phase voltages of R, S, T phase, instead of using the detected phase voltage of R, S, T phase, And by obtaining an ideal sine wave from the data stored in the
また、キャリアの初めと終わりとをゼロクロス信号に同期させる機能が必要である。直流分が残らないためには、正弦波波形の正側のキャリア数と負側のキャリア数とを同じにするため、キャリア用クロックの周波数は、相電圧の周波数に対して2の倍数をかけたものとすることが必要である。次に、120°ずつ遅れてくる他の2相と対称にするためには、相電圧の周波数に対して3の倍数をかけたものである必要がある。このように、各区間I〜VIの周期に収まるキャリアの数を一定にすることが必要である。 In addition, a function for synchronizing the beginning and end of the carrier with the zero cross signal is required. In order not to leave a DC component, the number of carriers on the positive side of the sine wave waveform and the number of carriers on the negative side are made the same. Therefore, the frequency of the carrier clock is multiplied by a multiple of 2 to the frequency of the phase voltage. It is necessary to make it. Next, in order to make it symmetrical with the other two phases delayed by 120 °, it is necessary to multiply the frequency of the phase voltage by a multiple of 3. Thus, it is necessary to make the number of carriers that fit in the period of each section I to VI constant.
仮に、キャリア用クロックが一定の周波数を有するクロックである場合、キャリア用クロックに同期して発生されるキャリアも一定の周波数を有するものとなる。この場合、3相交流電源PSからの3相交流電力の周波数が変動したときに、その変動に追従することが困難であり、結果として、スイッチング制御に用いるキャリアの周期と6つの区間I〜VIの各周期とが非同期になりやすい。 If the carrier clock is a clock having a constant frequency, the carrier generated in synchronization with the carrier clock also has a constant frequency. In this case, when the frequency of the three-phase AC power from the three-phase AC power source PS changes, it is difficult to follow the change. As a result, the carrier period used for the switching control and the six sections I to VI It is easy for each period to become asynchronous.
それに対して、本実施の形態では、PLL回路13が、3相交流電源PSからの3相交流電力に対応した基準信号(例えば、ゼロクロス信号)の位相と、キャリア用クロックに対応して内部的に生成した追従信号とを同期させる。例えば、PLL回路13において、分周段を6の倍数にし、ゼロクロス信号に同期させるように構成する。これにより、3相交流電源PSからの3相交流電力の周波数が変動したときに、その変動に追従することができる。すなわち、入力波形の変動に対して対応でき、入力波形の周期に応じて追従できる。
On the other hand, in the present embodiment, the
次に、デジタル発振器200(図19参照)が適用されるPLL回路13内の概略構成について図9を用いて説明する。図9は、PLL回路13の構成を示す図である。
Next, a schematic configuration in the
PLL回路13は、発振部13a、第1の分周部13b、第2の分周部13c、位相比較部13d、及び生成部13eを有する。
The
発振部13aは、基準信号(例えば、ゼロクロス信号)に応じた周波数で発振して、キャリア用クロックを生成する。発振部13aは、生成したキャリア用クロックを、第1の分周部13bに出力するとともに、キャリア発生部5bの鋸歯状波発生器54へ出力する。
The
これにより、図10に示すように、キャリア発生部5bの鋸歯状波発生器54において、ダウンカウンタ54aは、キャリア用クロックに同期して、初期値からカウント値をディクリメントしていき、キャリーオーバーが発生した時点でカウント値を初期値に戻すようなカウント動作を行う。ダウンカウンタ54aは、キャリア用クロックに同期して、このようなカウント動作を繰り返すことで、図11に示すような鋸歯状波1を生成する。すなわち、鋸歯状波1の周期をダウンカウンタ54aのカウント値の上限に対応した一定の値(すなわち、図11に示すスイッチング周期T)にすることができる。
As a result, as shown in FIG. 10, in the
同様に、キャリア発生部5bの鋸歯状波発生器54において、アップカウンタ54bは、キャリア用クロックに同期して、初期値からカウント値をインクリメントしていき、キャリーオーバーが発生した時点でカウント値を初期値に戻すようなカウント動作を行う。アップカウンタ54bは、キャリア用クロックに同期して、このようなカウント動作を繰り返すことで、図11に示すような鋸歯状波2を生成する。すなわち、鋸歯状波2の周期をアップカウンタ54bのカウント値の上限に対応した一定の値(すなわち、図11に示すスイッチング周期T)にすることができる。
Similarly, in the
図9に示す第1の分周部13bは、Mを正の整数とするとき、キャリア用クロックをM(例えば、M=2N、Nは正の整数)分周して、6つの区間I〜VIに対応した(例えば、6つの区間I〜VIのそれぞれの周期と均等な周期を有する)区間周期クロックを生成する。例えば、第1の分周部13bは、分周器13b1及び分周器13b2を有する。
The first
例えば、P,Qを正の整数とし、N=P+Qとするとき、分周器13b1は、キャリア用クロックを2P分周して、キャリアの周期(すなわち、図11に示すスイッチング周期T)に対応した(例えば、キャリアの周期と均等な周期を有する)キャリア周期クロックを生成する。分周器13b2は、キャリア周期クロックを2Q分周して、6つの区間I〜VIに対応した(例えば、6つの区間I〜VIのそれぞれの周期と均等な周期を有する)区間周期クロックを生成する。 For example, P, and Q is a positive integer, when the N = P + Q, the frequency divider 13b1 is the carrier clock by 2 P division, the period of the carrier (i.e., the switching period T shown in FIG. 11) A corresponding carrier cycle clock (for example, having a cycle equal to the carrier cycle) is generated. Divider 13b2 is a carrier cycle clock by 2 Q divider, corresponding to the six sections I through Vl (e.g., six sections with each period and equal cycle of I through Vl) interval period clock Generate.
すなわち、整数Pは、ダウンカウンタ54a(図10参照)におけるディクリメント回数及びアップカウンタ54b(図10参照)におけるインクリメント回数に対応したものである。整数Qは、6つの区間I〜VIのそれぞれに収まるキャリアの数(図11参照)に対応したものである。
That is, the integer P corresponds to the decrement count in the
第1の分周部13bの分周器13b2は、生成された区間周期クロックを第2の分周部13cへ出力する。それとともに、第1の分周部13bの分周器13b2は、キャリア周期クロック、途中分周クロック、及び区間周期クロックを推定部14の制御信号生成器14bへ出力する。途中分周クロックは、キャリア周期クロックを繰り返し2分周して区間周期クロックを生成する際における複数の段階における分周クロックを含んでもよい。例えば、R,SをQより小さい正の整数とするとき、途中分周クロックは、キャリア周期クロックを2Q−R分周した分周クロックと、キャリア周期クロックを2Q−S分周した分周クロックとを含んでいてもよい。
The frequency divider 13b2 of the
第2の分周部13cは、区間周期クロックを6分周して、3相交流電源PSからの3相交流電力の周期に対応した(例えば、3相交流電力の周期と均等な周期を有する)追従信号を生成する。例えば、第2の分周部13cは、6分周器13c1を有する。6分周器13c1は、区間周期クロックを6分周して、追従信号を生成する。例えば、6つの区間I〜VIの各周期は相電圧の1周期を6等分したものであるので、区間周期クロックを6分周することで、追従信号の周期を、相交流電源PSからの3相交流電力における相電圧の周期に対応したものとすることができる。
The
例えば、図12に示すように、6分周器13c1は、区間周期クロックを2分周した第1の分周クロックと、第1の分周クロックを2分周した第2の分周クロックと、第2の分周クロックを2分周した第3の分周クロック(追従信号)とを生成する。 For example, as shown in FIG. 12, the 6-frequency divider 13c1 includes a first frequency-divided clock obtained by dividing the interval cycle clock by 2, and a second frequency-divided clock obtained by dividing the first frequency-divided clock by 2. Then, a third divided clock (following signal) obtained by dividing the second divided clock by two is generated.
例えば、図9に示す6分周器13c1は、区間周期クロックを分周器13b2から受ける。6分周器13c1は、区間周期クロックを2分周して、第1の分周クロックを発生させる。6分周器13c1は、発生させた第1の分周クロックをさらに2分周して、第2の分周クロックを発生させる。6分周器13c1は、発生させた第2の分周クロックをさらに2分周して、第3の分周クロックを発生させる。このとき、6分周器13c1は、第2の分周クロックの立ち上がりタイミングなどにより、区間VIから区間Iに戻るタイミングtcを認識できる。すなわち、6分周器13c1は、図12に示すタイミングtcにおいて、第1の分周クロック、第2の分周クロック、及び第3の分周クロックの各レベルをリセットする。例えば、タイミングtcにおいて、図12に示す破線のレベルを実線のレベルにリセットする。これにより、第3の分周クロックの周期が区間周期クロックの6クロック分となるので、第3の分周クロックを、区間周期クロックが6分周された追従信号とすることができる。 For example, the 6-frequency divider 13c1 shown in FIG. 9 receives the interval cycle clock from the frequency divider 13b2. The 6-frequency divider 13c1 divides the interval cycle clock by 2 to generate a first divided clock. The 6-frequency divider 13c1 further divides the generated first frequency-divided clock by 2 to generate a second frequency-divided clock. The 6-frequency divider 13c1 further divides the generated second divided clock by two to generate a third divided clock. At this time, the 6-frequency divider 13c1 can recognize the timing tc for returning from the section VI to the section I based on the rising timing of the second frequency-divided clock. That is, the 6-frequency divider 13c1 resets the levels of the first frequency-divided clock, the second frequency-divided clock, and the third frequency-divided clock at the timing tc shown in FIG. For example, at the timing tc, the broken line level shown in FIG. 12 is reset to the solid line level. Thereby, since the period of the third frequency-divided clock is 6 clocks of the section cycle clock, the third frequency-divided clock can be a follow-up signal obtained by dividing the section-cycle clock by 6.
第2の分周部13cの6分周器13c1は、生成された第3の分周クロック(追従信号)を位相比較部13dへ出力する。それとともに、第2の分周部13cの6分周器13c1は、第1の分周クロック、第2の分周クロック、及び第3の分周クロック(追従信号)を推定部14の制御信号生成器14bへ出力する。
The sixth frequency divider 13c1 of the
推定部14の制御信号生成器14bは、キャリア周期クロック、途中分周クロック、及び区間周期クロックを第1の分周部13bの分周器13b2から受け、第1の分周クロック、第2の分周クロック、及び第3の分周クロック(追従信号)を第2の分周部13cの6分周器13c1から受ける。制御信号生成器14bは、第1の分周クロック、第2の分周クロック、及び第3の分周クロックの組み合わせに応じて、現在の区間が6つの区間I〜VIのいずれであるかを推定する。さらに、制御信号生成器14bは、キャリア周期クロック、途中分周クロック、及び区間周期クロックの組み合わせに応じて、現在のタイミングが現在の区間におけるどの時間位置(すなわち、図5の横軸における位置)にあるのかを推定する。そして、制御信号生成器14bは、推定結果に応じて、各相の電圧を図5に示すように推定する。
The
例えば、制御信号生成器14bは、第1の分周クロック、第2の分周クロック、及び第3の分周クロックの各ビット値をまとめて現在の区間を示す第1のデータを生成する。制御信号生成器14bは、キャリア用クロック、途中分周クロック、及び区間周期クロックの各ビット値をまとめて現在のタイミングを示す第2のデータを生成する。制御信号生成器14bは、第1のデータ及び第2のデータをまとめて、時間位置データを生成する。そして、制御信号生成器14bは、ROM14aに格納された正弦波データを参照し、生成された時間位置データに対応する各相の規格化振幅を特定し、特定された各相の規格化振幅を各相の電圧の推定結果とする。
For example, the
位相比較部13dは、基準信号(例えば、ゼロクロス信号)をゼロクロス検出部12から受け、追従信号を第2の分周部13cから受ける。位相比較部13dは、基準信号の位相と追従信号の位相とを比較し、比較結果に応じた位相誤差信号を生成する。位相比較部13dは、例えば、位相差検出器13d1を有する。位相差検出器13d1は、基準信号の位相と追従信号の位相との位相差を検出し、検出された位相差に応じて位相誤差信号を生成する。位相比較部13dは、生成された位相誤差信号を生成部13eへ出力する。
The
生成部13eは、位相誤差信号を位相比較部13dから受ける。生成部13eは、位相誤差信号に応じて、発振制御信号を生成する。例えば、生成部13eは、追従信号が基準信号に比べて進み位相であることが位相誤差信号により示される場合、キャリア用クロックの周波数が高くなるように発振制御信号を生成する。例えば、生成部13eは、追従信号が基準信号に比べて遅れ位相であることが位相誤差信号により示される場合、キャリア用クロックの周波数が低くなるように発振制御信号を生成する。例えば、生成部13eは、フィルタ13e1を有する。フィルタ13e1は、例えば、位相誤差信号にローパスフィルタ処理を施すことで、発振制御信号を生成する。生成部13eは、生成された発振制御信号を発振部13aへ出力する。
The
これにより、発振部13aは、発振制御信号に基づいて、基準信号に応じた周波数で発振する。例えば、発振部13aは、発振器13a1及び分周器13a2を有する。発振器13a1は、発振制御信号に応じた周波数で発振して、内部クロックを生成する。発振器13a1は、生成された内部クロックを分周器13a2へ出力する。分周器13a2は、内部クロックを分周して(例えば、2分周して)キャリア用クロックを生成する。なお、発振器13a1は、デジタル発振器200(図19)として実装される。デジタル発振器200の詳細については後述する。
Thereby, the
PLL回路13では、位相差検出器13d1、フィルタ13e1、発振器13a1、分周器13a2、分周器13b1、分周器13b2、及び6分周器13c1を含む位相同期ループが形成されており、基準信号の位相と追従信号の位相とが一致した際に両者の位相関係がロック状態になる。すなわち、3相交流電源PSからの3相交流電力に対応した基準信号(ゼロクロス信号)の位相と、キャリア用クロックに対応して内部的に生成した追従信号とを同期させる。これにより、3相交流電源PSからの3相交流電力の周波数が変動したときに、その変動に追従することができる。すなわち、入力波形の変動に対して対応でき、入力波形の周期に応じて追従できる。
In the
これに応じて、PLL回路13は、相電圧の周波数に6の整数倍をかけた周波数を有するキャリア用クロックを発生させる。すなわち、PLL回路13を構成することで、歪の無い正弦波の相電圧を用いながら、スイッチング制御に用いるキャリアの周期と6つの区間I〜VIの各周期とを同期させることができる(図11参照)。
次に、PLL回路13の実装形態について検討する。
In response to this, the
Next, the mounting form of the
本実施の形態では、上記の問題の解決策として制御部11へのPLL回路13の導入を提案するが、PLL回路13の候補として、例えば、図24に示すようなアナログPLL回路が考えられる。図24に示すアナログPLL回路では、基準信号に対して、PLL回路で生成する追従信号との位相差を位相差検出器で検出し、アナログフィルタでローパスフィルタ処理を行った後、VCO(電圧制御発振器)に入力し、そのクロック出力を分周し追従信号としてフィードバックする回路である。追従信号は、常に、基準信号に同期するよう動作する。アナログPLL回路は、ディスクリートの部品を組み合わせて構成するため、コストが高くなりやすく、集積化も困難である。
In the present embodiment, the introduction of the
一方、PLL回路13の他の候補として、例えば、図25に示すようなADPLL(完全デジタルPLL回路)も考えられる。図25に示すADPLL回路では、図24に示すアナログPLL回路に比べて、アナログフィルタ、VCOは、それぞれ、デジタルフィルタ、DCO(デジタル制御発振器)に置き換えられ位相差検出器もデジタル回路で構成される。ADPLL(完全デジタルPLL回路)回路は、集積化、高周波での精度改善が可能である。
On the other hand, as another candidate for the
しかし、ADPLL回路は、発振器としてDCOを使用するが、発振の構成要素であるコイル、コンデンサ、抵抗は、LSIの微細加工技術で生成される。従って、図25に示すようなADPLL回路は、目的の決まった回路(無線発振回路等)に専用に多額の費用を使って開発する用途に限定されるという課題がある。 However, although the ADPLL circuit uses a DCO as an oscillator, coils, capacitors, and resistors, which are components of oscillation, are generated by LSI microfabrication technology. Therefore, the ADPLL circuit as shown in FIG. 25 has a problem that the ADPLL circuit is limited to an application that is developed for a circuit with a predetermined purpose (such as a radio oscillation circuit) at a large cost.
そこで、本実施の形態では、3相整流器の方式を提案し、その実現技術としてのADPLL回路を非常に低コストで作成でき、汎用LSI(FPGA,ゲートアレイ等)で構成できるPLL回路13を提供するものである。
Therefore, in the present embodiment, a three-phase rectifier method is proposed, and an ADPLL circuit as an implementation technology thereof can be created at a very low cost, and a
次に、PLL回路13を完全デジタルPLL回路13’(図19参照)として実装する場合の実装形態について説明する。
Next, a mounting form in the case where the
図9に示す発振器13a1として、任意の周波数のクロックが発生できるような発振器が必要になる。すなわち、完全デジタルPLL回路13’を構成するためには、周波数の制御可能な発振器(すなわち、図19に示すデジタル発振器200)が必要になる。通常のデバイスでは、単一の高周波クロックが得られるデジタル型のデバイスは多いが、周波数の制御可能な発振器を利用できるデジタル型のデバイスは無い。通常のデバイスで得られる単一の周波数のクロック(原発振クロック)が得られるデジタル型のデバイスを使用して原発振器30(図15参照)とするものとする。
As the oscillator 13a1 shown in FIG. 9, an oscillator capable of generating a clock having an arbitrary frequency is required. That is, in order to construct the complete digital PLL circuit 13 ', an oscillator capable of controlling the frequency (that is, the
このクロック(原発振クロック)を後に述べるクロック分別器37(図15参照)により、原周波数の1/2、1/22、1/23、・・・・1/2k、の周波数を有する複数の分別クロックに分別する(図13参照)。また、この複数の分別クロックは、タイミングが互いに重ならないという特徴がある(図14参照)。このことにより、互いに違った周波数を有する分別クロックは、(例えば、図18に示すクロック合成器26において)OR回路での加算により得ることができる。従って、発振制御信号のレベルによってこれに比例する周波数の分別クロックを得ることが可能になる(図20参照)。すなわち、予め決められた(発振制御信号のレベルを示す)データに応じて、複数の分別クロックを合成することで得られる内部クロックの時間平均した周波数を変化させることも可能となる。なお、予め決められたデータではなく、例えば入力電流や出力電圧などのプロセス量によってこれに比例する周波数のクロックを得ることも可能である。
The Clock Clock fractionator 37 to be described later (oscillation clock) (see FIG. 15), 1 / 2,1 / 2 2 of the original frequency, 1/2 3, · · · · 1/2 k, the frequency of Sorting into a plurality of sorting clocks (see FIG. 13). Further, the plurality of classification clocks has a feature that the timings do not overlap each other (see FIG. 14). As a result, separate clocks having different frequencies can be obtained by addition in the OR circuit (for example, in the
図9に示す位相差検出器13d1として、簡単なゲート回路で次の信号を生成するように構成する。例えば、位相差検出器13d1は、基準信号と追従信号との位相不一致発生の検出の信号、基準信号と追従信号との位相遅れ及び位相進みの判定の信号、基準信号と追従信号と位相不一致の信号などを生成するように構成する。 The phase difference detector 13d1 shown in FIG. 9 is configured to generate the next signal with a simple gate circuit. For example, the phase difference detector 13d1 is a signal for detecting the occurrence of phase mismatch between the reference signal and the tracking signal, a signal for determining the phase lag and phase advance between the reference signal and the tracking signal, and the phase mismatch between the reference signal and the tracking signal. It is configured to generate a signal or the like.
図9に示すフィルタ13e1は、ローパスフィルタの特性を必要とし、例えば、次の(1)式で示される特性を有するように構成する。
K(1+ST)/ST=K/ST + K・・・(1)
The filter 13e1 shown in FIG. 9 requires the characteristics of a low-pass filter and is configured to have the characteristics represented by the following equation (1), for example.
K (1 + ST) / ST = K / ST + K (1)
(1)式において、Tは積分定数であり、Kは比例定数である。(1)式の第1項は、積分動作、第2項は、比例動作を意味する。積分動作は、リセットなしのアップダウンカウンタ、比例動作は、サンプル毎にリセットするアップダウンカウンタで実現できる。位相の遅れ、進みは、カウンタのアップ動作、ダウンの動作に対応させる。位相不一致の期間、カウンタにクロックを入力する。カウンタへの入力クロックの周波数が積分時間、比例定数を決めるが、この方法については、後述する。(1)式は、両方の出力を加算することで得られる。 In equation (1), T is an integral constant, and K is a proportionality constant. The first term in equation (1) means an integral operation, and the second term means a proportional operation. The integration operation can be realized by an up / down counter without resetting, and the proportional operation can be realized by an up / down counter that resets every sample. The phase delay and advance correspond to the counter up and down operations. A clock is input to the counter during the phase mismatch period. The frequency of the input clock to the counter determines the integration time and the proportionality constant. This method will be described later. Equation (1) is obtained by adding both outputs.
このように構成されたフィルタ13e1の出力は、周波数調節データ(発振制御信号)となる。例えば、周波数調節データのデータ内容は、発振制御信号のレベルを示す。これを発振器13a1におけるクロック合成器に入力すると時間平均した周波数の調節された内部クロックが得られる。 The output of the filter 13e1 configured in this way becomes frequency adjustment data (oscillation control signal). For example, the data content of the frequency adjustment data indicates the level of the oscillation control signal. When this is input to the clock synthesizer in the oscillator 13a1, an internal clock whose frequency is averaged over time is adjusted.
図9に示す分周器13a2,13b1,13b2は、例えば、カウンタで構成することができる。また、6分周器13c1は、例えば、カウンタで構成することができる。 The frequency dividers 13a2, 13b1, and 13b2 shown in FIG. 9 can be configured with counters, for example. Further, the 6-frequency divider 13c1 can be configured with a counter, for example.
このように、完全デジタルPLL回路を汎用のデジタルLSI(FPGA,ゲートアレー等)で構成でき、安価で集積化された完全デジタルPLL回路を得る事ができる。 As described above, the complete digital PLL circuit can be constituted by a general-purpose digital LSI (FPGA, gate array, etc.), and an inexpensive and integrated complete digital PLL circuit can be obtained.
次に、PLL回路13を完全デジタルPLL回路13’として実装する場合の実装形態について図15〜図18を用いてより具体的に説明する。図15〜図18は、それぞれ、デジタル発振器200の構成を部分的に示す図である。
Next, a mounting form in the case where the
図15に示すクロック分別器37は、原発振器30から原発振クロック31を受ける。クロック分別器37は、原発振クロック31を、原周波数f0に対して1/2、1/22、1/23、・・・・1/2k倍となっている複数の分別クロック36−1〜36−kに分別する。
The
例えば、クロック分別器37において、カウンタ32で原発振クロック31に同期してカウント動作を行い、カウンタ32でカウンタの出力をDFF33−1〜33−kのデータ入力とし、NOT回路35によって原発振クロック31と逆相となったクロックで各DFF33−1〜33−kにおいてラッチさせると、各DFF33−1〜33−kの出力は、カウンタ32の入力に対して半サイクルシフトしたクロックとなる。AND回路34−1〜34−kでカウンタ32の出力とDFF33−1〜33−kの反転出力とのAND演算をすると、カウンタ32の出力の立ち上がりに同期して原発振クロック31から複数の分別クロックを抜き出す事ができる(図13参照)。カウンタ32の出力は原発振クロック31の周波数f0に対して周波数を1/2n(n=1,2,・・・,k)倍にした出力であるため、パルスは、f0/2n(n=1,2,・・・,k)の周波数を有する複数のパルス群(複数の分別クロック)36−1〜36−kを得る事ができる(図14参照)。例として図14に4ビットカウンタの場合を示す。その簡略図を図16で表す事にする。
For example, in the
図17に示すクロック合成器26は、クロック分別器37により分別された複数のパルス36−1〜36−kのうち、発振制御信号22−1〜22−kに応じたものを選択し、選択されたパルスを合成して、内部クロック25を生成する。
The
例えば、クロック合成器26において、クロック分別器37から出力された複数のパルス群(複数の分別クロック)36−1〜36−kと選択したいパルスを指定する発振制御信号(周波数指定データ)22−1〜22−kをAND回路23−1〜23−kでAND演算をした後、OR回路24でOR演算をすることにより、指定した周波数の出力、すなわち内部クロック25を得る事ができる(図14参照)。複数のパルス群36−1〜36−kを4ビットとし、指定データを10(2進数で1010)としたときの例を図14に示す。その簡略図を図18に示す。
For example, in the
次に、PLL回路13を完全デジタルPLL回路13’として実装する場合の回路構成例について図19を用いて説明する。図19は、PLL回路13を完全デジタルPLL回路として実装する場合の回路構成例を示す図である。
Next, a circuit configuration example when the
完全デジタルPLL回路13’は、デジタル発振器200、分周部210、位相比較部220、及び生成部230を備える。
The fully
デジタル発振器200は、発振制御信号に応じて、内部クロック183を生成する。デジタル発振器200は、上記の発振部13aの発振器13a1(図9参照)に対応したものである。
The
例えば、デジタル発振器200は、原発振器190、クロック分別器192、及びクロック合成器182を有する。原発振器190は、原発振器30(図15参照)に対応したものである。原発振器190は、例えば単一の周波数f0で原発振クロック191を生成する。原発振器190は、生成された原発振クロック191をクロック分別器192へ出力する。
For example, the
クロック分別器192は、クロック分別器37(図15参照)に対応したものである。クロック分別器192は、原発振クロック191を原発振器190から受ける。クロック分別器192は、原発振クロック191を、互いに重ならない複数の分別クロック181−1〜181−kに分別する。
The
例えば、クロック分別器192は、原発振クロック191から互いに重ならない複数のパルス群193−1〜193−kを互いに個別に抜き出し(図13参照)、抜き出された複数のパルス群193−1〜193−kを複数の分別クロック181−1〜181−kとする。例えば、クロック分別器192は、原発振クロック31の周波数をf0とするとき、原発振クロック31を、f0/2n(n=1,2,・・・,k)の周波数を有する複数の分別クロック181−1〜181−kに分別する。
For example, the
例えば、クロック分別器192は、図14に示すように、原発振クロック31からf0/2,f0/4,f0/8,f0/16の周波数を有する4つのパルス群を抜き出し、抜き出された4つのパルス群を4つの分別クロックとする。
For example, as shown in FIG. 14, the
クロック分別器192は、分別された複数の分別クロック181−1〜181−kをクロック合成器182へ出力する。
The
クロック合成器182は、クロック合成器26(図17参照)に対応したものである。クロック合成器182は、複数の分別クロック181−1〜181−kをクロック分別器192から受ける。クロック合成器182は、複数の分別クロック181−1〜181−kのうち周波数制御データ(発振制御信号)164に応じた複数の分別クロックを選択し、選択された複数の分別クロックを合成して内部クロック183を生成する。
The
例えば、図17に示すクロック合成器26において、k=4であり、図14に示す動作を行う場合を考える。周波数制御データ22−1〜22−4のうち周波数制御データ22−1,22−3がハイレベルであり残りの周波数制御データ22−2,22−4がローレベルである場合、AND回路23−1,23−3がアクティブになりAND回路23−2,23−4がノンアクティブになるので、分別クロック36−1,36−3が選択され、分別クロック36−2,36−4が非選択になる。すなわち、クロック合成器26は、f0/2,f0/4,f0/8,f0/16の周波数を有する4つの分別クロックのうち、周波数制御データ(周波数制御信号)22−1〜22−4のレベル「1010」に応じて、f0/2,f0/8の周波数を有する2つの分別クロックを選択し、選択された2つの分別クロックを合成して内部クロックとする。
For example, consider the case where k = 4 and the operation shown in FIG. 14 is performed in the
図14に示すように、合成された内部クロックは、その周期が必ずしも一定でないが、時間平均した周波数として、図20に示すように、周波数制御データ(周波数制御信号)22−1〜22−4のレベルに比例したものとなっている。なお、時間平均する場合の時間は、例えば、原発振クロックのN周期(N>1)とすることができる。 As shown in FIG. 14, the cycle of the synthesized internal clock is not necessarily constant. However, as shown in FIG. 20, frequency control data (frequency control signals) 22-1 to 22-4 are obtained as time averaged frequencies. It is proportional to the level of. Note that the time for time averaging can be, for example, N cycles (N> 1) of the original oscillation clock.
クロック合成器182は、生成された内部クロック183を分周部210へ出力する。
The
このように、デジタル発振器200は、発振制御信号のレベルに応じて、その時間平均した発振周波数を線形的に変えることができ(図20参照)、生成すべき内部クロックの時間平均した周波数を、発振制御信号のレベルに応じて線形的に変えることができる。
As described above, the
分周部210は、内部クロック183を分周し、追従信号142を生成する。デジタル発振器200は、上記の発振部13aの分周器13a2、第1の分周部13b、第2の分周部13c(図9参照)に対応したものである。
The frequency divider 210 divides the
例えば、分周部210は、分周器195を有する。分周器195は、例えば、所定数のカウンタを用いて構成することができる。
For example, the frequency divider 210 includes a
位相比較部220は、基準信号141の位相と追従信号142の位相とを比較し、比較結果に応じた位相誤差信号を出力する。位相比較部220は、上記の位相比較部13dに対応したものである。
The
例えば、位相比較部220は、位相差検出器153を有する。例えば、位相差検出器153において、基準信号141と追従信号142とをOR回路143でOR演算を行いその立上りをモノステ144で位相不一致発生(位相差演算開始)のパルスとする。一方、遅れ、進みの判定として、DFF146のデータ入力に追従信号142を、また、基準信号141をクロック入力とすると、DFF146の出力がHの時、追従信号の進み、DFF146の出力がLの時、追従信号の遅れと判定できる。
For example, the
位相の不一致期間の信号として、追従信号が進みの時は、基準信号141と、追従信号142をNOT回路147で反転したものと、DFF146の正側出力信号とのANDをAND回路149で演算する。また、追従信号遅れの時は、基準信号141をNOT回路148で反転したものと、追従信号142と、DFF146の負側出力信号とのANDをAND回路150で演算する。AND回路149の出力とAND回路150の出力とをOR回路151でOR演算し、OR回路151から位相不一致期間中信号(位相誤差信号)152を出力する。
When the follow-up signal is advanced as the signal of the phase mismatch period, the AND
生成部230は、位相誤差信号を位相比較部220から受ける。生成部230は、位相誤差信号に応じて、発振制御信号を生成する。例えば、生成部230は、追従信号142が基準信号141に比べて進み位相であることが位相誤差信号により示される場合、内部クロック183の時間平均した周波数が高くなるように発振制御信号を生成する。例えば、生成部230は、追従信号142が基準信号141に比べて遅れ位相であることが位相誤差信号により示される場合、内部クロック183の時間平均した周波数が低くなるように発振制御信号を生成する。生成部230は、上記の生成部13e(図9参照)に対応したものである。
The
例えば、生成部230は、フィルタ173を有する。例えば、フィルタ173において、アップダウンカウンタ(P用カウンタ)161は、上記の(1)式の第2項演算用のリセット機能付きアップダウンカウンタである。アップダウンカウンタ161では、位相差検出器153のモノステ144の出力パルスがCL端子に入力されリセットされる。アップダウンカウンタ161では、DFF146の進み・遅れ出力信号がU/D端子に入力され、カウント動作の極性(インクリメント及びディクリメントのいずれを行うか)を決める。アップダウンカウンタ161では、位相不一致期間中信号152がCE端子に入力される。
For example, the
(1)式のKの分解能とゲインは、リセット付きアップダウンカウンタ161の段数と入力するクロックの周波数により変わる。原発振の分別クロック群169(193)の出力と予め設定された周波数指定データ170からP用クロック合成器171により合成周波数信号172を得てアップダウンカウンタ161のクロック入力とする。P用クロック合成器171は、クロック合成器26(図17参照)に対応したものである。入力信号の1周期毎に位相差に比例する演算結果をリセット付きアップダウンタ161の出力は演算することになる。また、そのゲインは、周波数指定データ170によって調節できる。
The resolution and gain of K in equation (1) vary depending on the number of stages of the up / down counter 161 with reset and the frequency of the input clock. The synthesized
アップダウンカウンタ(I用カウンタ)162は、上記の(1)式の第1項演算用のアップダウンカウンタである。アップダウンカウンタ162では、位相差検出器153の進み・遅れ出力信号146がU/D端子に入力され、カウント動作の極性(インクリメント及びディクリメントのいずれを行うか)を決める。アップダウンカウンタ162では、位相不一致信号152がCE端子に入力される。
The up / down counter (I counter) 162 is an up / down counter for the first term calculation of the above equation (1). In the up / down
(1)式の第1項のK/Tの分解能とゲインは、アップダウンカウンタ162の段数と入力するクロックの周波数により変わる。原発振の分別クロック群165(193)の出力と予め設定された周波数指定データ166からI用クロック合成器167により合成周波数信号168を得てアップダウンカウンタ162のクロック入力とする。I用クロック合成器167は、クロック合成器26(図17参照)に対応したものである。入力信号の1周期毎にリセットせず加算するので、積分の演算結果をアップダウンカウンタ162は演算することになる。また、そのゲインは、周波数指定データ166によって調節できる。加算器163の演算結果が、周波数制御データ(発振制御信号)164となる。
The resolution and gain of K / T in the first term of equation (1) vary depending on the number of stages of the up / down
発振器184において、原発振の分別クロック群181(193)とフィルタ173からの周波数制御データ164が、クロック合成器182に入力され、周波数制御データ164に比例する周波数出力(内部クロック)183を得る。
In the
周波数出力183を分周器195で分周し、追従信号142を生成する。
The
次に、図19に示す完全デジタルPLL回路13’の動作を説明する。 Next, the operation of the complete digital PLL circuit 13 'shown in FIG. 19 will be described.
完全デジタルPLL回路13’では、基準信号141と追従信号142から、位相差検出器153で位相不一致発生パルス、進み、遅れ判定、位相不一致継続信号を演算する。
In the complete
フィルタ173は、アップダウンカウンタ161で、位相一致発生パルスによって、カウンタ内部データをリセットし、位相不一致期間中だけ、進み、遅れ信号に対応してアップ動作、ダウン動作を行い(1)式の第2項を演算する。ゲインは、周波数指定データによって調節できる。
The
アップダウンカウンタ162で、位相不一致期間中だけ、進み・遅れ信号に対応してアップ動作、ダウン動作を行い(1)式の第1項を演算する。この動作は途中でのリセット動作を含まない為、積分動作として機能する。積分定数ゲインは、周波数指定データによって調節できる。
The up / down
アップダウンカウンタ161の出力とアップダウンカウンタ162の出力とを加算器163で加算して、(1)式の演算ができる。
The output of the up / down
発振器184は、(1)式の演算出力である周波数制御データ164と分別クロック群のデータ181とをクロック合成器182で演算し、周波数出力183を得る。
The
分周器195で周波数出力(内部クロック)183を分周し追従信号142を生成する。
A
この系では、通常のPLL回路と同様に、追従信号の遅れ、進みに応じて、周波数がアップ、ダウンする機能を有する事から、追従信号と基準信号との位相を同期させることができる。 Since this system has a function of increasing or decreasing the frequency in accordance with the delay or advance of the tracking signal, as in a normal PLL circuit, the phases of the tracking signal and the reference signal can be synchronized.
このように、3相整流器1へPLL回路13を導入する事で、3相整流器1の制御としてR、S、T相の相電圧を使用せず歪の無い正弦波を使用でき、キャリアの周期と6つの区間の各周期とを同期させることができる。これにより、厳密に理論通りの変調ができ、精度よく、また、安定した波形を得ることができる。
In this way, by introducing the
また、PLL回路13を完全デジタルPLL回路13’として、上記のように構成することで、DCOとして微細加工技術を使用することなく、可変周波数の取得が可能である。従って、専用でLSIを開発しなくても、汎用FPGAやゲートアレーが使用可能の為、安価に機能の達成ができる。また、アナログ部品が無い為、集積化が容易である。さらに、ゲインの設定が容易である。また、掛算器が無い事により、ロジック回路規模を容易に小さくできる。以上より、安価で、小型のPLL回路を得る事ができる。
Further, by configuring the
なお、本文説明では、発振器の構成を周波数を汎用的に作り出せるように、クロック分別器とクロック合成器との構成としたが、一般のレートマルチプライヤは、一体となっている。この一体となった、レートマルチを必要な周波数の数だけ使用しても同じ効果が得られる為、この方式も発明の範囲とする。 In the description of the text, the configuration of the oscillator is a configuration of a clock discriminator and a clock synthesizer so that the frequency can be generated for general purposes, but a general rate multiplier is integrated. Since the same effect can be obtained even if the number of required multi-rate mulch integrated is used, this method is also within the scope of the invention.
次に、デジタル発振器200の特性について図20を用いて説明する。例えば、図20に示す場合、発振制御信号のレベルがCS1→CS2→CS3と変わるに従って、デジタル発振器200は、発振制御信号のレベルに比例して、時間平均した発振周波数をF1→F2→F3と変化させる。これにより、デジタル発振器200は、生成すべき内部クロックの時間平均した周波数を、発振制御信号のレベルに応じて線形的に変える。
Next, the characteristics of the
以上のように、実施の形態では、3相整流器1の制御部11において、PLL回路13が、3相交流電源からの3相交流電力に対応した基準信号に応じて、相電圧の周波数に6の整数倍をかけた周波数を有するキャリア用クロックを発生させる。キャリア発生部5bは、発生されたキャリア用クロックに同期して、キャリアを発生する。スイッチングパターン発生部5aは、発生されたキャリアを用いて、双方向スイッチ回路3のスイッチングパターンを発生する。例えば、6つの区間I〜VIの各周期は相電圧の1周期を6等分したものであるので、キャリア用クロックの周波数を相電圧の周波数に6の整数倍をかけたものにすることで、6つの区間I〜VIの各周期が、キャリア用クロックに同期して発生されるキャリアの周期(スイッチング周期T)の整数倍になるようにすることができる。これにより、6つの区間I〜VIのそれぞれに整数個のキャリア波形が収まるようにすることができる(図11参照)。すなわち、キャリアの周期(スイッチング周期T)と6つの区間I〜VIの各周期とを同期させることができる。したがって、相電圧の各区間I〜VIの周期とキャリアの周期とを同期させることができるため、入力電流波形や直流電圧波形の歪みを小さくできる。
As described above, in the embodiment, in the
また、実施の形態では、PLL回路13の発振部13aの発振器13a1(デジタル発振器200)において、原発振器190が、原発振クロック191を生成する。クロック分別器192は、生成された原発振クロック191を互いに重ならない複数の分別クロック181−1〜181−kに分別する。クロック合成器182は、分別された複数の分別クロック181−1〜181−kのうち発振制御信号(周波数制御データ164)に応じた複数の分別クロックを選択し、選択された複数の分別クロックを合成して内部クロック183を生成する。これにより、DCO(デジタル制御発振器)を用いることなく、発振制御信号のレベルに応じて線形的に内部クロックの時間平均した周波数を変えることができるデジタル発振器を得ることができる。すなわち、DCO(デジタル制御発振器)を用いることなく、汎用FPGAやゲートアレーを使用して所望の特性を有するデジタル発振器200を製造することができる。これにより、デジタル発振器200を低コストで製造できる。
In the embodiment, in the oscillator 13a1 (digital oscillator 200) of the
また、実施の形態では、PLL回路13の発振部13aの発振器13a1(デジタル発振器200)において、クロック分別器192が、生成された原発振クロック191から互いに重ならない複数のパルス群193−1〜193−kを互いに個別に抜き出し、抜き出された複数のパルス群193−1〜193−kを複数の分別クロック181−1〜181−kとする。これにより、内部クロックとして合成されるべき候補となる複数の分別クロックを、簡易な処理及び構成で生成することができる。
In the embodiment, in the oscillator 13a1 (digital oscillator 200) of the
また、実施の形態では、PLL回路13の発振部13aの発振器13a1(デジタル発振器200)において、クロック分別器192が、生成された原発振クロック191の周波数をf0とするとき、生成された原発振クロック191を、f0/2n(n=1,2,・・・,k)の周波数を有する複数の分別クロック181−1〜181−kに分別する。これにより、発振制御信号のレベルに応じて線形的に内部クロックの時間平均した周波数を変えるように、分別クロック181−1〜181−kのうち選択された複数の分別クロックを合成することができる。
In the embodiment, in the oscillator 13a1 (digital oscillator 200) of the
また、実施の形態では、PLL回路13(完全デジタルPLL回路13’)において、分周部210が、内部クロック183を分周し、追従信号142を生成する。位相比較部220は、基準信号141の位相と追従信号142の位相とを比較し、比較結果に応じた位相誤差信号を出力する。生成部230は、位相誤差信号に応じて、発振制御信号を生成する。デジタル発振器200は、発振制御信号に応じて、内部クロックを生成する。これにより、完全デジタルPLL回路13’は、基準信号141の位相と追従信号142の位相とが同期するように、内部クロックを生成することができる。
In the embodiment, in the PLL circuit 13 (fully
また、実施の形態では、PLL回路13(完全デジタルPLL回路13’)において、生成部230は、追従信号が基準信号に比べて進み位相であることが位相誤差信号により示される場合、内部クロック183の時間平均した周波数が高くなるように発振制御信号を生成し、追従信号が基準信号に比べて遅れ位相であることが位相誤差信号により示される場合、内部クロック183の時間平均した周波数が低くなるように発振制御信号を生成する。デジタル発振器200は、内部クロックの時間平均した周波数を、発振制御信号のレベルに応じて線形的に変える。これにより、基準信号141の位相と追従信号142の位相とを容易に同期させることができる。
In the embodiment, in the PLL circuit 13 (fully
また、実施の形態では、PLL回路13(完全デジタルPLL回路13’)において、生成部230は、積分動作のゲインに応じたI用クロック(合成周波数信号168)と比例動作のゲインに応じたP用クロック(合成周波数信号172)とをそれぞれ生成し、位相誤差信号(位相不一致期間中信号152)に応じて、生成されたI用クロック及び生成されたP用クロックを用いて発振制御信号(周波数制御データ164)を生成する。これにより、積分動作に適したゲイン及び比例動作に適したゲインをそれぞれ用いながら位相誤差信号に応じた発振制御信号を生成でき、発振制御信号を精度よく生成することができる。
In the embodiment, in the PLL circuit 13 (fully
また、実施の形態では、PLL回路13(完全デジタルPLL回路13’)の生成部230において、I用クロック合成器167が、クロック分別器192で分別された複数の分別クロックのうち複数の分別クロックを選択し、選択された複数の分別クロックを合成してI用クロック(合成周波数信号168)を生成する。P用クロック合成器171は、クロック分別器192で分別された複数の分別クロックのうち複数の分別クロックを選択し、選択された複数の分別クロックを合成してP用クロック(合成周波数信号172)を生成する。アップダウンカウンタ(I用カウンタ)162は、位相誤差信号(位相不一致期間中信号152)に応じて、I用クロック(合成周波数信号168)を用いて積分演算を行い、その演算結果を加算器163へ供給する。アップダウンカウンタ(P用カウンタ)161は、位相誤差信号(位相不一致期間中信号152)に応じて、P用クロック(位相不一致期間中信号152)を用いて比例演算を行い、その演算結果を加算器163へ供給する。加算器163は、アップダウンカウンタ(I用カウンタ)162の演算結果とアップダウンカウンタ(P用カウンタ)161の演算結果とを加算して周波数制御データ164を発振制御信号として生成する。これにより、積分動作のゲインに応じたI用クロック及び比例動作のゲインに応じたP用クロックを用いて位相誤差信号に応じた発振制御信号を生成できる。
In the embodiment, in the
なお、キャリア発生部5b(図2参照)により発生されたキャリアの周波数をfcとするとき、PLL回路13(完全デジタルPLL回路13’)における原発振器190により生成される原発振クロックの周波数をf0は、次の(2)式を満たしていることが好ましい。
f0/fc>100・・・(2)
When the frequency of the carrier generated by the
f0 / fc> 100 (2)
仮に、3相整流器1が(2)式を満たしていない場合、キャリア用クロック(図9参照)に対する内部クロックの揺らぎ(例えば、図14に示す合成出力のパルス間の間隔の揺らぎ)の影響が許容範囲を超える可能性があり、キャリアの周期と6つの区間の各周期との同期ずれが要求レベルを超えて大きくなる可能性がある。
If the three-
それに対して、3相整流器1が(2)式を満たしている場合、キャリア用クロック(図9参照)に対する内部クロックの揺らぎ(例えば、図14に示す合成出力のパルス間の間隔の揺らぎ)の影響を許容範囲内(例えば、振幅比で1%未満)に収めることができ、キャリアの周期と6つの区間の各周期との同期ずれを要求レベル以下に低減できる。
On the other hand, when the three-
あるいは、制御部11において、ゼロクロス検出部12が、3相交流電力における2つ以上の相電圧のゼロクロスのタイミングを検出してもよい。
Alternatively, in the
あるいは、制御部11において、ゼロクロス検出部12は、3相交流電力における線間電圧のゼロクロスのタイミングを検出し、検出された線間電圧のゼロクロスのタイミングを示すゼロクロス信号を生成して位相遅延させてもよい。この場合、PLL回路13は、生成されたゼロクロス信号に応じた信号(例えば、ゼロクロス信号が位相遅延された信号)を基準信号として受ける。これによっても、PLL回路13は、基準信号に基づいて、相電圧の周波数を把握できるので、相電圧の周波数に6の整数倍をかけた周波数を有するキャリア用クロックを発生させることができる。
Alternatively, in the
あるいは、図21に示すように、制御部11において、相電圧判別器52iは、推定された各相の電圧を比較することでR相中間、S相中間、T相中間を判別する代わりに、現在の区間がどの区間であるのかの推定結果を推定部14から受け、その推定結果に応じてR相中間、S相中間、T相中間を判別してもよい。この場合、例えば、図5に対応するような、区間I〜VIを識別する区間識別情報と中間相がどの相であるのかを示す中間相情報とが対応付けられたテーブルを相電圧判別器52iに設定しておく。相電圧判別器52iは、推定結果を受けた際に、テーブルを参照し推定結果に示される区間に対応した中間相を特定することで、R相中間、S相中間、T相中間を判別できる。
Alternatively, as shown in FIG. 21, in the
あるいは、図22及び図23に示すように、キャリア発生部5bの鋸歯状波発生器54jにおけるカウンタは、リセット機能を有していてもよい。この場合、例えば、図22に示すように、キャリア発生部5bは、リセット信号発生器55jをさらに有する。リセット信号発生器55jは、例えば、キャリア用クロックのクロック数をカウントし、クロック数が、図11に示すスイッチング周期Tに対応した閾値クロック数になった時点でアクティブレベルのリセット信号を発生させる。鋸歯状波発生器54jにおいて、図23に示すように、ダウンカウンタ54ja及びアップカウンタ54jbは、アクティブレベルのリセット信号が入力されたことに応じて、そのカウント値をリセットする。これにより、鋸歯状波1の周期を閾値クロック数に対応した一定の値(すなわち、図11に示すスイッチング周期T)にすることができ、鋸歯状波2の周期を閾値クロック数に対応した一定の値(すなわち、図11に示すスイッチング周期T)にすることができる。
Or as shown in FIG.22 and FIG.23, the counter in the
以上のように、本発明にかかる3相整流器は、3相交流電力からの直流電圧の生成に有用である。 As described above, the three-phase rectifier according to the present invention is useful for generating a DC voltage from three-phase AC power.
1 3相整流器
3 双方向スイッチ回路
4 全波整流回路
5 スイッチングパターン発生器
5a スイッチングパターン発生部
5b キャリア発生部
6 駆動回路
8 3相リアクトル
9 入力コンデンサ
10 コンデンサ
11 制御部
12 ゼロクロス検出部
13 PLL回路
13’ 完全デジタルPLL回路
13a 発振部
13b 第1の分周部
13c 第2の分周部
13d 位相比較部
13e 生成部
14 推定部
14a ROM
14b 制御信号生成器
200 デジタル発振器
210 分周部
220 位相比較部
230 生成部
DESCRIPTION OF
14b
Claims (5)
前記3相交流電源からの各相の入力をON/OFFする双方向スイッチ回路と、
前記3相交流電力における各相の電圧の大小関係に応じて相電圧の周期が区分された6つの区間に応じて、前記双方向スイッチ回路をスイッチング制御する制御部と、
を備え、
前記制御部は、
前記3相交流電力に対応した基準信号に応じて、相電圧の周波数に6の整数倍をかけた周波数を有するキャリア用クロックを発生させるPLL回路と、
前記発生されたキャリア用クロックに同期して、キャリアを発生するキャリア発生部と、
前記発生されたキャリアを用いて、前記双方向スイッチ回路のスイッチングパターンを発生するスイッチングパターン発生部と、
を有し、
前記PLL回路は、
前記基準信号に応じた周波数で発振して、前記キャリア用クロックを生成する発振部を有し、
前記発振部は、
原発振クロックを生成する原発振器と、
前記生成された原発振クロックを互いに重ならない複数の分別クロックに分別するクロック分別器と、
前記分別された複数の分別クロックのうち複数の分別クロックを選択し、選択された複数の分別クロックを合成して内部クロックを生成するクロック合成器と、
を有する
ことを特徴とする3相整流器。 A three-phase rectifier that converts three-phase AC power input from a three-phase AC power source into DC power,
A bidirectional switch circuit for turning ON / OFF the input of each phase from the three-phase AC power source;
A control unit that performs switching control of the bidirectional switch circuit according to six sections in which the period of the phase voltage is divided according to the magnitude relationship between the voltages of the phases in the three-phase AC power;
With
The controller is
A PLL circuit for generating a carrier clock having a frequency obtained by multiplying the frequency of the phase voltage by an integer multiple of 6 according to a reference signal corresponding to the three-phase AC power;
A carrier generating section for generating a carrier in synchronization with the generated carrier clock;
A switching pattern generator for generating a switching pattern of the bidirectional switch circuit using the generated carrier;
Have
The PLL circuit includes:
An oscillation unit that oscillates at a frequency according to the reference signal and generates the carrier clock;
The oscillation unit is
An original oscillator for generating an original oscillation clock; and
A clock separator for separating the generated original oscillation clock into a plurality of separate clocks that do not overlap each other;
A clock synthesizer that selects a plurality of classified clocks from the plurality of classified clocks, and synthesizes the selected plurality of separated clocks to generate an internal clock;
A three-phase rectifier characterized by comprising:
ことを特徴とする請求項1に記載の3相整流器。 When the frequency of the generated original oscillation clock is set to f0, the clock classifier converts the generated original oscillation clock to a frequency of f0 / 2 n (n = 1, 2,..., K). The three-phase rectifier according to claim 1, wherein the three-phase rectifier is divided into the plurality of separation clocks.
前記生成された内部クロックを分周し、追従信号を生成する分周部と、
前記基準信号の位相と前記追従信号の位相とを比較し、比較結果に応じた位相誤差信号を出力する位相比較部と、
前記位相誤差信号に応じて、発振制御信号を生成する生成部と、
をさらに有し、
前記生成部は、前記追従信号が前記基準信号に比べて進み位相であることが前記位相誤差信号により示される場合、前記内部クロックの時間平均した周波数が高くなるように前記発振制御信号を生成し、前記追従信号が前記基準信号に比べて遅れ位相であることが前記位相誤差信号により示される場合、前記内部クロックの時間平均した周波数が低くなるように前記発振制御信号を生成し、
前記発振部は、前記発振制御信号に応じて前記内部クロックを生成する際に、前記内部クロックの時間平均した周波数を、前記発振制御信号のレベルに応じて線形的に変える
ことを特徴とする1又は2に記載の3相整流器。 The PLL circuit includes:
A frequency divider that divides the generated internal clock and generates a tracking signal;
A phase comparator that compares the phase of the reference signal with the phase of the tracking signal and outputs a phase error signal according to the comparison result;
A generator for generating an oscillation control signal in response to the phase error signal;
Further comprising
The generation unit generates the oscillation control signal so that the time averaged frequency of the internal clock is higher when the phase error signal indicates that the follow-up signal has a leading phase compared to the reference signal. When the phase error signal indicates that the follow-up signal has a delayed phase compared to the reference signal, the oscillation control signal is generated so that the time-averaged frequency of the internal clock is reduced,
When the oscillation unit generates the internal clock according to the oscillation control signal, the oscillation unit linearly changes the time-averaged frequency of the internal clock according to the level of the oscillation control signal. Or the three-phase rectifier of 2.
ことを特徴とする請求項3に記載の3相整流器。 The generation unit generates an I clock corresponding to the gain of the integration operation and a P clock corresponding to the gain of the proportional operation, and generates the generated I clock and the generation according to the phase error signal. The three-phase rectifier according to claim 3, wherein the oscillation control signal is generated using the clock for P that has been set.
f0/fc>100
を満たす
ことを特徴とする請求項1から4のいずれか1項に記載の3相整流器。
When the frequency of the generated original oscillation clock is f0 and the frequency of the generated carrier is fc,
f0 / fc> 100
The three-phase rectifier according to any one of claims 1 to 4, wherein:
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