JP2014187483A

JP2014187483A - Load drive circuit

Info

Publication number: JP2014187483A
Application number: JP2013060090A
Authority: JP
Inventors: Noritaka Murata; 典隆村田
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2013-03-22
Filing date: 2013-03-22
Publication date: 2014-10-02
Anticipated expiration: 2033-03-22
Also published as: JP6102394B2

Abstract

PROBLEM TO BE SOLVED: To provide a load drive circuit that reduces switching noise in a simple configuration.SOLUTION: The load drive circuit includes: a pair of transistors connected in parallel with each other; a load connected in series with the pair of transistors; and a control circuit for controlling on/off the pair of transistors by supplying control currents to control terminals of the transistors, respectively, via at least a pair of current paths presenting different circuit characteristics from each other in accordance with an operating condition.

Description

本発明は、トランジスタにより負荷を駆動する負荷駆動回路に関する。 The present invention relates to a load driving circuit that drives a load with a transistor.

負荷を駆動するトランジスタをオンオフスイッチするときに、スイッチングノイズが生じることが知られている。このような課題を解決するための制御回路が例えば特許文献１に開示されている。当該制御回路においては、副駆動トランジスタを主駆動トランジスタに並列接続し、オン時には副駆動トランジスタを先にオンさせ、オフ時には副駆動トランジスタを後にオフさせることにより、スイッチングノイズを低減している。 It is known that switching noise occurs when a transistor that drives a load is switched on and off. A control circuit for solving such a problem is disclosed in Patent Document 1, for example. In the control circuit, the sub driving transistor is connected in parallel to the main driving transistor, and the switching noise is reduced by turning on the sub driving transistor first when turned on and turning off the sub driving transistor later when turned off.

特開２０１０−２８４２７号公報JP 2010-28427 A

上記特許文献１の制御回路には以下の問題点がある。第１に、当該制御回路は、３つの半導体スイッチの他に比較的高価な部品であるＩＣ（特許文献１の図１の符号９）をも含む計１１点の部品からなり、更にＩＣを駆動するための電源回路も具備する必要があることから、回路が複雑化すると共に高価格化及び実装面積増大化の弊害を招くという問題がある。第２に、主及び副トランジスタのオンオフ時に共通に使用する部品（特許文献１の図１の符号６）があるので、各々のトランジスタの入力容量を考慮しながら設計をしなければならず、設計が容易でないという問題もある。 The control circuit disclosed in Patent Document 1 has the following problems. First, the control circuit is composed of a total of 11 components including three semiconductor switches and a relatively expensive IC (symbol 9 in FIG. 1 of Patent Document 1), and further drives the IC. Therefore, there is a problem in that the circuit becomes complicated and the cost is increased and the mounting area is increased. Secondly, since there is a component (reference numeral 6 in FIG. 1 of Patent Document 1) that is used in common when the main and sub transistors are turned on and off, the design must be made in consideration of the input capacitance of each transistor. There is also a problem that is not easy.

本発明は上記した如き問題点に鑑みてなされたものであって、簡単な構成でスイッチングノイズを低減できる負荷駆動回路を提供することを目的とする。 The present invention has been made in view of the above-described problems, and an object thereof is to provide a load driving circuit capable of reducing switching noise with a simple configuration.

本発明による負荷駆動回路は、互いに並列接続された一対の被制御電流路チャネルを形成する一対のトランジスタと、前記一対の被制御電流路チャネルに対して直列接続された負荷と、前記トランジスタをその制御端子を介してオンオフ制御する制御回路と、を含む負荷駆動回路であって、前記制御回路は、動作条件に応じて互いに異なる回路特性を呈する少なくとも一対の電流路を介して前記制御端子の各々に制御電流を供給することを特徴とする。 A load driving circuit according to the present invention includes a pair of transistors forming a pair of controlled current path channels connected in parallel to each other, a load connected in series to the pair of controlled current path channels, and the transistor Each of the control terminals via at least a pair of current paths exhibiting different circuit characteristics depending on operating conditions. A control current is supplied to the circuit.

本発明による負荷駆動回路によれば、簡単な構成でスイッチングノイズを低減することができる。 According to the load driving circuit of the present invention, switching noise can be reduced with a simple configuration.

本発明の第１の実施例である負荷駆動回路の構成を示す回路図である。1 is a circuit diagram showing a configuration of a load drive circuit according to a first embodiment of the present invention. 図１の制御回路の動作波形を示すタイムチャートである。It is a time chart which shows the operation | movement waveform of the control circuit of FIG. 本発明の第２の実施例である負荷駆動回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the load drive circuit which is the 2nd Example of this invention. 図３の制御回路の動作波形を示すタイムチャートである。It is a time chart which shows the operation | movement waveform of the control circuit of FIG. 本発明の第３の実施例である負荷駆動回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the load drive circuit which is the 3rd Example of this invention. 図５の制御回路の通常負荷時における動作波形を示すタイムチャートである。6 is a time chart showing operation waveforms of the control circuit of FIG. 5 at normal load. 図５の制御回路の軽負荷時における動作波形を示すタイムチャートである。It is a time chart which shows the operation waveform at the time of light load of the control circuit of FIG. 本発明の第４の実施例である負荷駆動回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the load drive circuit which is the 4th Example of this invention. 図８の制御回路の通常温度時における動作波形を示すタイムチャートである。It is a time chart which shows the operation waveform at the time of normal temperature of the control circuit of FIG. 図８の制御回路の温度上昇時における動作波形を示すタイムチャートである。It is a time chart which shows the operation waveform at the time of the temperature rise of the control circuit of FIG.

以下、本発明に係る実施例について添付の図面を参照しつつ詳細に説明する。
＜第１の実施例＞
図１には、本実施例の負荷駆動回路１１の構成が示されている。 Hereinafter, embodiments according to the present invention will be described in detail with reference to the accompanying drawings.
<First embodiment>
FIG. 1 shows the configuration of the load drive circuit 11 of this embodiment.

負荷２０の一端は直流電源３０の正極に接続されている。負荷２０の他端は、Ｎ型チャネル電界効果トランジスタ（以下、ＮＭＯＳと称する）４１及びＮＭＯＳ４２の各々のドレイン端子に接続されている。ＮＭＯＳ４１及び４２の各々のソース端子は接地電位ＧＮＤに接続されている。直流電源３０の負極も接地電位ＧＮＤに接続されている。 One end of the load 20 is connected to the positive electrode of the DC power supply 30. The other end of the load 20 is connected to the drain terminals of an N-type channel field effect transistor (hereinafter referred to as NMOS) 41 and NMOS 42. The source terminals of the NMOSs 41 and 42 are connected to the ground potential GND. The negative electrode of the DC power supply 30 is also connected to the ground potential GND.

信号源５０の一端は、ダイオード６１及び６４の各々のカソード端子と、ダイオード６２及び６３の各々のアノード端子とに接続されている。信号源５０の他端は、接地電位ＧＮＤに接続されている。 One end of the signal source 50 is connected to the cathode terminals of the diodes 61 and 64 and the anode terminals of the diodes 62 and 63. The other end of the signal source 50 is connected to the ground potential GND.

ダイオード６１のアノード端子は、ＮＭＯＳ４１のゲート端子と、抵抗７１の一端とに接続されている。当該接続点をノードｎＡと称する。抵抗７１の他端は、ダイオード６２のカソード端子に接続されている。 The anode terminal of the diode 61 is connected to the gate terminal of the NMOS 41 and one end of the resistor 71. This connection point is referred to as a node nA. The other end of the resistor 71 is connected to the cathode terminal of the diode 62.

ダイオード６３のカソード端子は、ＮＭＯＳ４２のゲート端子と、抵抗７２の一端とに接続されている。当該接続点をノードｎＢと称する。抵抗７２の一端はＮＭＯＳ４２のゲート端子にも接続されている。抵抗７２の他端はダイオード６４のアノード端子に接続されている。以下、ダイオード６１〜６４と、抵抗７１及び７２とからなる回路を制御回路７０Ａと称する。 The cathode terminal of the diode 63 is connected to the gate terminal of the NMOS 42 and one end of the resistor 72. This connection point is referred to as a node nB. One end of the resistor 72 is also connected to the gate terminal of the NMOS 42. The other end of the resistor 72 is connected to the anode terminal of the diode 64. Hereinafter, a circuit including the diodes 61 to 64 and the resistors 71 and 72 is referred to as a control circuit 70A.

ＮＭＯＳ４１及び４２の各々のソース−ドレインに形成されるチャネルを被制御電流路チャネルと称する。一対のＮＭＯＳ４１及び４２は、互いに並列接続された一対の被制御電流路チャネルを形成しており、当該チャネルは負荷２０に対して直列接続されている。ＮＭＯＳ４１のサイズはＮＭＯＳ４２のサイズよりも大きい。また、ＮＭＯＳ４１の抵抗値はＮＭＯＳ４２の抵抗値よりも小さい。 A channel formed in the source-drain of each of the NMOSs 41 and 42 is referred to as a controlled current path channel. The pair of NMOS 41 and 42 forms a pair of controlled current path channels connected in parallel to each other, and the channels are connected in series to the load 20. The size of the NMOS 41 is larger than the size of the NMOS 42. Further, the resistance value of the NMOS 41 is smaller than the resistance value of the NMOS 42.

ダイオード６１及び６２は、トランジスタ４１のゲート端子に対して互いに反対方向においてのみ導通する第１の一対の電流路を形成している。また、ダイオード６３及び６４は、トランジスタ４２のゲート端子に対して互いに反対方向においてのみ導通する第２の一対の電流路を形成している。また、第１の一対の電流路と第２の一対の電流路とは、各制御端子に対する同方向において互いに異なるインピーダンスを有する。 The diodes 61 and 62 form a first pair of current paths that conduct only in opposite directions to the gate terminal of the transistor 41. The diodes 63 and 64 form a second pair of current paths that are conductive only in directions opposite to each other with respect to the gate terminal of the transistor 42. Further, the first pair of current paths and the second pair of current paths have different impedances in the same direction with respect to the respective control terminals.

以下、図１及び図２を参照しつつ、負荷駆動回路１１の動作について説明する。図２においては、トランジスタ４１及び４２の各々のドレイン−ソース間電位をＶＤＳ（Ｑ１）及びＶＤＳ（Ｑ２）として示している。 Hereinafter, the operation of the load driving circuit 11 will be described with reference to FIGS. 1 and 2. In FIG. 2, the drain-source potentials of the transistors 41 and 42 are shown as VDS (Q1) and VDS (Q2).

先ず、時刻Ｔ１において、信号源５０の出力電位Ｖ２がローレベルからハイレベルに変化する。このとき、ノードｎＢの電位ＶＢもダイオード６３を介して直ぐにハイレベルとなる。電位ＶＢは、時刻Ｔ１の時点でトランジスタ４２がオン状態に遷移するための閾値電圧以上の電位となる。その結果、トランジスタ４２は、時刻Ｔ１の時点でオンして導通状態となる。 First, at time T1, the output potential V2 of the signal source 50 changes from the low level to the high level. At this time, the potential VB of the node nB also immediately becomes high level via the diode 63. The potential VB is equal to or higher than a threshold voltage for the transistor 42 to be turned on at the time T1. As a result, the transistor 42 is turned on and becomes conductive at time T1.

一方、ノードｎＡの電位ＶＡはダイオード６２を介して、トランジスタ４１の入力容量と抵抗７１の抵抗値との積である時定数に応じて徐々に上昇する。電位ＶＡが、トランジスタ４１がオン状態に遷移するための閾値電圧ＶＧＳ（ｔｈ）１に達するのは時刻Ｔ２の時点となる。その結果、トランジスタ４１は、トランジスタ４２のオン時点Ｔ１よりもΔｔ１だけ経過した時刻Ｔ２の時点でオンして導通状態となる。 On the other hand, the potential VA of the node nA gradually increases via the diode 62 according to a time constant that is the product of the input capacitance of the transistor 41 and the resistance value of the resistor 71. The potential VA reaches the threshold voltage VGS (th) 1 for the transistor 41 to be turned on at time T2. As a result, the transistor 41 is turned on and becomes conductive at time T2 when Δt1 has elapsed from the time T1 when the transistor 42 is turned on.

次に、時刻Ｔ３において、信号源５０の出力電位Ｖ２がハイレベルからローレベルに変化する。このとき、ノードｎＡの電位ＶＡもダイオード６１を介して直ぐにローレベルとなる。電位ＶＡは、時刻Ｔ３の時点でトランジスタ４１がオフ状態に遷移するための閾値電圧以下の電位となる。その結果、トランジスタ４１は、時刻Ｔ３の時点でオフして非導通状態となる。 Next, at time T3, the output potential V2 of the signal source 50 changes from the high level to the low level. At this time, the potential VA of the node nA also immediately becomes low level via the diode 61. The potential VA is equal to or lower than a threshold voltage for the transistor 41 to transition to the off state at time T3. As a result, the transistor 41 is turned off and becomes non-conductive at time T3.

一方、ノードｎＢの電位ＶＢはダイオード６４を介して、トランジスタ４２の入力容量と抵抗７２の抵抗値との積である時定数に応じて徐々に降下する。電位ＶＢが、トランジスタ４２がオフ状態に遷移するための閾値電圧ＶＧＳ（ｔｈ）２に達するのは、時刻Ｔ４の時点となる。その結果、トランジスタ４２は、トランジスタ４１のオフ時点Ｔ３よりもΔｔ２だけ経過した時刻Ｔ４の時点でオフして非導通状態となる。 On the other hand, the potential VB of the node nB gradually drops via the diode 64 according to a time constant that is the product of the input capacitance of the transistor 42 and the resistance value of the resistor 72. The potential VB reaches the threshold voltage VGS (th) 2 for the transistor 42 to transition to the off state at time T4. As a result, the transistor 42 is turned off and becomes non-conductive at a time T4 when Δt2 has elapsed from the off time T3 of the transistor 41.

上記したように、本実施例の負荷駆動回路１１においては、負荷２０と接地電位ＧＮＤとの間に、互いに並列接続された２つのトランジスタ４１及び４２が設けられている。更に、負荷駆動回路１１は、トランジスタ４１及び４２のオンオフスイッチタイミングを制御する制御回路７０Ａを備える。オンスイッチ時には、抵抗値の小さいトランジスタ４１よりも先に抵抗値の大きいトランジスタ４２をオンさせる。オフスイッチ時には、トランジスタ４１よりも後にトランジスタ４２をオフさせる。かかる動作により、トランジスタ４１が単独でオン／オフする場合に比較して、オン／オフ時に負荷２０に流れる電流の変化量を減らし、スイッチングノイズ量を減らすことができる。 As described above, in the load driving circuit 11 of the present embodiment, the two transistors 41 and 42 connected in parallel to each other are provided between the load 20 and the ground potential GND. Furthermore, the load drive circuit 11 includes a control circuit 70A that controls the on / off switch timing of the transistors 41 and 42. At the on-switch time, the transistor 42 having a large resistance value is turned on before the transistor 41 having a small resistance value. At the time of the off switch, the transistor 42 is turned off after the transistor 41. With this operation, the amount of change in the current flowing through the load 20 at the time of on / off can be reduced and the amount of switching noise can be reduced as compared with the case where the transistor 41 is turned on / off alone.

特に、負荷駆動回路１１においては、制御回路７０Ａのみでオンオフスイッチタイミングを制御でき、従来技術のように高価なＩＣ及びＩＣ用の駆動回路を設ける必要がない。制御回路７０Ａは、ダイオード６１〜６４と抵抗７１及び７２のみからなる。それ故、回路構成が簡単であり、価格が安く且つ実装面積が小さい回路を実現することができる。また、本実施例の負荷駆動回路１１には、遅延時間Δｔ１及びΔｔ２を設定するための共用部品は存在せず、トランジスタ４１及び４２の各々の特性に合わせて部品定数（例えば抵抗値７１及び７２の各々の抵抗値）を自由に設定できる。それ故、設計の自由度を向上させることができると共に、負荷駆動回路１１全体の特性の最適化を図ることも容易になる。
＜第２の実施例＞
図３には、本実施例の負荷駆動回路１２の構成が示されている。 In particular, in the load drive circuit 11, the on / off switch timing can be controlled only by the control circuit 70A, and there is no need to provide an expensive IC and a drive circuit for the IC as in the prior art. The control circuit 70A includes only diodes 61 to 64 and resistors 71 and 72. Therefore, a circuit with a simple circuit configuration, low cost, and a small mounting area can be realized. Further, in the load driving circuit 11 of this embodiment, there are no shared components for setting the delay times Δt1 and Δt2, and component constants (for example, resistance values 71 and 72, for example) are matched to the characteristics of the transistors 41 and 42. Each resistance value can be freely set. Therefore, the degree of freedom in design can be improved, and the characteristics of the entire load drive circuit 11 can be easily optimized.
<Second embodiment>
FIG. 3 shows the configuration of the load drive circuit 12 of this embodiment.

負荷２０の一端は直流電源３０の正極に接続されている。負荷２０の他端は、ＮＭＯＳ４１及びＮＭＯＳ４２の各々のドレイン端子に接続されている。ＮＭＯＳ４１及び４２の各々のソース端子は接地電位ＧＮＤに接続されている。直流電源３０の負極も接地電位ＧＮＤに接続されている。 One end of the load 20 is connected to the positive electrode of the DC power supply 30. The other end of the load 20 is connected to the drain terminals of the NMOS 41 and NMOS 42. The source terminals of the NMOSs 41 and 42 are connected to the ground potential GND. The negative electrode of the DC power supply 30 is also connected to the ground potential GND.

信号源５０の一端は、ダイオード６１のカソード端子と、ダイオード６２のアノード端子とに接続されている。信号源５０の他端は、接地電位ＧＮＤに接続されている。 One end of the signal source 50 is connected to the cathode terminal of the diode 61 and the anode terminal of the diode 62. The other end of the signal source 50 is connected to the ground potential GND.

ダイオード６１のアノード端子は、ＮＭＯＳ４１のゲート端子と、抵抗７１の一端とに接続されている。当該接続点をノードｎＡと称する。抵抗７１の他端は、ダイオード６２のカソード端子と、トランジスタ４２のゲート端子とに接続されている。当該接続点をノードｎＢと称する。以下、ダイオード６１及び６２と、抵抗７１とからなる回路を制御回路７０Ｂと称する。 The anode terminal of the diode 61 is connected to the gate terminal of the NMOS 41 and one end of the resistor 71. This connection point is referred to as a node nA. The other end of the resistor 71 is connected to the cathode terminal of the diode 62 and the gate terminal of the transistor 42. This connection point is referred to as a node nB. Hereinafter, a circuit including the diodes 61 and 62 and the resistor 71 is referred to as a control circuit 70B.

ダイオード６１及び６２とは、トランジスタ４１及び４２の各々のゲート端子に対して互いに反対方向においてのみ導通する一対の電流路を形成している。抵抗７１は、所定のインピーダンスを呈し、ゲート端子同士を繋ぐ中継路を形成している。 The diodes 61 and 62 form a pair of current paths that conduct only in opposite directions to the gate terminals of the transistors 41 and 42. The resistor 71 has a predetermined impedance and forms a relay path that connects the gate terminals.

以下、図３及び図４を参照しつつ、負荷駆動回路１２の動作について説明する。図４においては、トランジスタ４１及び４２の各々のドレイン−ソース間電位をＶＤＳ（Ｑ１）及びＶＤＳ（Ｑ２）として示している。 Hereinafter, the operation of the load driving circuit 12 will be described with reference to FIGS. 3 and 4. In FIG. 4, the drain-source potentials of the transistors 41 and 42 are shown as VDS (Q1) and VDS (Q2).

先ず、時刻Ｔ１において、信号源５０の出力電位Ｖ２がローレベルからハイレベルに変化する。このとき、ノードｎＢの電位ＶＢもダイオード６２を介して直ぐにハイレベルとなる。電位ＶＢは、時刻Ｔ１の時点でトランジスタ４２がオン状態に遷移するための閾値電圧以上の電位となる。その結果、トランジスタ４２は、時刻Ｔ１の時点でオンして導通状態となる。 First, at time T1, the output potential V2 of the signal source 50 changes from the low level to the high level. At this time, the potential VB of the node nB also immediately becomes high level via the diode 62. The potential VB is equal to or higher than a threshold voltage for the transistor 42 to be turned on at the time T1. As a result, the transistor 42 is turned on and becomes conductive at time T1.

一方、ノードｎＡの電位ＶＡはダイオード６２を介して、トランジスタ４１の入力容量と抵抗７１の抵抗値との積である時定数に応じて徐々に上昇する。電位ＶＡが、トランジスタ４１がオン状態に遷移するための閾値電圧ＶＧＳ（ｔｈ）１に達するのは、時刻Ｔ２の時点となる。その結果、トランジスタ４１は、トランジスタ４２のオン時点Ｔ１よりもΔｔ１だけ経過した時刻Ｔ２の時点でオンして導通状態となる。 On the other hand, the potential VA of the node nA gradually increases via the diode 62 according to a time constant that is the product of the input capacitance of the transistor 41 and the resistance value of the resistor 71. The potential VA reaches the threshold voltage VGS (th) 1 for the transistor 41 to be turned on at time T2. As a result, the transistor 41 is turned on and becomes conductive at time T2 when Δt1 has elapsed from the time T1 when the transistor 42 is turned on.

一方、ノードｎＢの電位ＶＢはダイオード６１を介して、トランジスタ４２の入力容量と抵抗７１の抵抗値との積である時定数に応じて徐々に降下する。電位ＶＢが、トランジスタ４２がオフ状態に遷移するための閾値電圧ＶＧＳ（ｔｈ）２に達するのは、時刻Ｔ４の時点となる。その結果、トランジスタ４２は、トランジスタ４１のオフ時点Ｔ３よりもΔｔ２だけ経過した時刻Ｔ４の時点でオフして非導通状態となる。 On the other hand, the potential VB of the node nB gradually drops via the diode 61 according to a time constant that is the product of the input capacitance of the transistor 42 and the resistance value of the resistor 71. The potential VB reaches the threshold voltage VGS (th) 2 for the transistor 42 to transition to the off state at time T4. As a result, the transistor 42 is turned off and becomes non-conductive at a time T4 when Δt2 has elapsed from the off time T3 of the transistor 41.

このように、本実施例の負荷駆動回路１２は、第１の実施例の制御回路７０Ａに比較してより簡単な構成の制御回路７０Ｂを備えている。制御回路７０Ｂは、わずか３つの部品すなわちダイオード６１及び６２と抵抗７１のみで構成されている。非常に安価な部品であるダイオードと抵抗を計３つだけ用いて第１の実施例と同様の効果を奏することができるので、回路の簡単化、低価格化、実装面積の極小化をより高いレベルで実現できる。
＜第３の実施例＞
図５には、本実施例の負荷駆動回路１３の構成が示されている。 As described above, the load driving circuit 12 of this embodiment includes the control circuit 70B having a simpler configuration than the control circuit 70A of the first embodiment. The control circuit 70B is composed of only three components, that is, diodes 61 and 62 and a resistor 71. Since it is possible to achieve the same effect as the first embodiment by using only three diodes and resistors which are very inexpensive parts, the circuit can be simplified, the cost can be reduced, and the mounting area can be minimized. Can be realized at the level.
<Third embodiment>
FIG. 5 shows the configuration of the load drive circuit 13 of this embodiment.

負荷２０の一端は直流電源３０の正極に接続されている。負荷２０の他端は、ＮＭＯＳ４１及びＮＭＯＳ４２の各々のドレイン端子に接続されている。ＮＭＯＳ４１及び４２の各々のソース端子は抵抗７５の一端に接続されている。抵抗７５の他端は接地電位に接続されている。直流電源３０の負極も接地電位ＧＮＤに接続されている。 One end of the load 20 is connected to the positive electrode of the DC power supply 30. The other end of the load 20 is connected to the drain terminals of the NMOS 41 and NMOS 42. The source terminals of the NMOSs 41 and 42 are connected to one end of the resistor 75. The other end of the resistor 75 is connected to the ground potential. The negative electrode of the DC power supply 30 is also connected to the ground potential GND.

信号源５０の一端は、ＮＭＯＳ４２のゲート端子、Ｐ型チャネル電界効果トランジスタ（以下、ＰＭＯＳと称する）４３のソース端子、及び抵抗７３の一端に接続されている。当該接続点をノードｎＢと称する。信号源５０の他端は、接地電位ＧＮＤに接続されている。 One end of the signal source 50 is connected to the gate terminal of the NMOS 42, the source terminal of the P-type channel field effect transistor (hereinafter referred to as PMOS) 43, and one end of the resistor 73. This connection point is referred to as a node nB. The other end of the signal source 50 is connected to the ground potential GND.

ＰＭＯＳ４３のゲート端子は、抵抗７３の他端、及びバイポーラトランジスタ４４のコレクタ端子に接続されている。ＰＭＯＳ４３のドレイン端子は、ＮＭＯＳ４１のゲート端子、及び抵抗７４の一端に接続されている。当該接続点をノードｎＡと称する。 The gate terminal of the PMOS 43 is connected to the other end of the resistor 73 and the collector terminal of the bipolar transistor 44. The drain terminal of the PMOS 43 is connected to the gate terminal of the NMOS 41 and one end of the resistor 74. This connection point is referred to as a node nA.

抵抗７４の他端、及びバイポーラトランジスタ４４のエミッタ端子は接地電位ＧＮＤに接続されている。抵抗７４は、ＰＭＯＳ４３がオフ状態のときにＮＭＯＳ４１が誤動作することを防止するために設けられている。以下、ＰＭＯＳ４３と、バイポーラトランジスタ４４と、抵抗７３〜７５とからなる回路を制御回路７０Ｃと称する。 The other end of the resistor 74 and the emitter terminal of the bipolar transistor 44 are connected to the ground potential GND. The resistor 74 is provided to prevent the NMOS 41 from malfunctioning when the PMOS 43 is off. Hereinafter, a circuit including the PMOS 43, the bipolar transistor 44, and the resistors 73 to 75 is referred to as a control circuit 70C.

以下、図５及び図６を参照しつつ、負荷駆動回路１３の通常負荷時の動作について説明する。図６においては、トランジスタ４１〜４４の各々のドレイン−ソース間電位をＶＤＳ（Ｑ１）〜ＶＤＳ（Ｑ４）として示している。 Hereinafter, the operation of the load drive circuit 13 during normal load will be described with reference to FIGS. 5 and 6. In FIG. 6, the drain-source potentials of the transistors 41 to 44 are indicated as VDS (Q1) to VDS (Q4).

先ず、時刻Ｔ１において、信号源５０の出力電位Ｖ２がローレベルからハイレベルに変化する。このとき、ノードｎＢの電位ＶＢも直ぐにハイレベルとなり、トランジスタ４２がオン状態に遷移するための閾値ＶＧＳ（ｔｈ）２を超える。その結果、トランジスタ４２がオンし、負荷電流Ｉｏが流れる。負荷電流Ｉｏによって抵抗７５の端子間に生じる電圧が、バイポーラトランジスタ４４のベース−エミッタ間電圧を超えたときにバイポーラトランジスタ４４がオンする。バイポーラトランジスタ４４のオンにより、ＰＭＯＳ４３のゲート電位が接地電位ＧＮＤまで低下してＰＭＯＳ４３がオンする。ＰＭＯＳ４３のオンにより、ノードｎＡの電位ＶＡがハイレベルとなり、トランジスタ４１がオン状態に遷移するための閾値ＶＧＳ（ｔｈ）１を超える。その結果、ＮＭＯＳ４１がオンする。 First, at time T1, the output potential V2 of the signal source 50 changes from the low level to the high level. At this time, the potential VB of the node nB also immediately becomes high level, and exceeds the threshold value VGS (th) 2 for the transistor 42 to transition to the on state. As a result, the transistor 42 is turned on and the load current Io flows. The bipolar transistor 44 is turned on when the voltage generated between the terminals of the resistor 75 by the load current Io exceeds the base-emitter voltage of the bipolar transistor 44. When the bipolar transistor 44 is turned on, the gate potential of the PMOS 43 is lowered to the ground potential GND and the PMOS 43 is turned on. When the PMOS 43 is turned on, the potential VA of the node nA becomes a high level, and exceeds the threshold value VGS (th) 1 for the transistor 41 to be turned on. As a result, the NMOS 41 is turned on.

次に、時刻Ｔ２において、信号源５０の出力電位Ｖ２がハイレベルからローレベルに変化する。このとき、ノードｎＢの電位ＶＢも直ぐにローレベルとなり、トランジスタ４２がオフする。トランジスタ４２のオフによって負荷電流Ｉｏが流れなくなり、抵抗７５の端子間に生じていた電圧が低下する。その結果、バイポーラトランジスタ４４がオフする。バイポーラトランジスタ４４のオフにより、トランジスタ４３のゲート電荷が抵抗７３を介して放電され、トランジスタ４３はオフする。また、トランジスタ４３の寄生ダイオードを介してノードｎＡの電位ＶＡがローレベルになるので、トランジスタ４１もオフする。 Next, at time T2, the output potential V2 of the signal source 50 changes from the high level to the low level. At this time, the potential VB of the node nB also immediately becomes low level, and the transistor 42 is turned off. When the transistor 42 is turned off, the load current Io does not flow, and the voltage generated between the terminals of the resistor 75 decreases. As a result, the bipolar transistor 44 is turned off. When the bipolar transistor 44 is turned off, the gate charge of the transistor 43 is discharged through the resistor 73, and the transistor 43 is turned off. Further, since the potential VA of the node nA becomes low level via the parasitic diode of the transistor 43, the transistor 41 is also turned off.

以下、図５及び図７を参照しつつ、負荷駆動回路１３の軽負荷時の動作について説明する。「軽負荷」は、負荷２０のインピーダンスが通常動作時よりも大きいことを意味する。図７においては、トランジスタ４１〜４４の各々のドレイン−ソース間電位をＶＤＳ（Ｑ１）〜ＶＤＳ（Ｑ４）として示している。 Hereinafter, the operation of the load driving circuit 13 at a light load will be described with reference to FIGS. 5 and 7. “Light load” means that the impedance of the load 20 is larger than that during normal operation. In FIG. 7, the drain-source potentials of the transistors 41 to 44 are shown as VDS (Q1) to VDS (Q4).

先ず、時刻Ｔ１において、信号源５０の出力電位Ｖ２がローレベルからハイレベルに変化する。このとき、ノードｎＢの電位ＶＢも直ぐにハイレベルとなり、トランジスタ４２がオンする。トランジスタ４２のオンによって負荷電流Ｉｏが流れ、抵抗７５の端子間に電圧が生じる。しかし、負荷２０のインピーダンスが大きいので負荷電流Ｉｏの電流値は小さく、抵抗７５の端子間に生じる電圧はバイポーラトランジスタ４４のベース−エミッタ間電圧を超えない。それ故、バイポーラトランジスタ４４はオフ状態のままである。その結果、ノードｎＡの電位ＶＡは、トランジスタ４１をオン状態に遷移させるための閾値電圧ＶＧＳ（ｔｈ）１を超えずにローレベルのままであり、トランジスタ４１もオフ状態を継続する。 First, at time T1, the output potential V2 of the signal source 50 changes from the low level to the high level. At this time, the potential VB of the node nB also immediately becomes high level, and the transistor 42 is turned on. When the transistor 42 is turned on, a load current Io flows and a voltage is generated between the terminals of the resistor 75. However, since the impedance of the load 20 is large, the current value of the load current Io is small, and the voltage generated between the terminals of the resistor 75 does not exceed the base-emitter voltage of the bipolar transistor 44. Therefore, the bipolar transistor 44 remains off. As a result, the potential VA of the node nA remains at a low level without exceeding the threshold voltage VGS (th) 1 for causing the transistor 41 to transition to the on state, and the transistor 41 continues to be in the off state.

次に、時刻Ｔ２において、信号源５０の出力電位Ｖ２がハイレベルからローレベルに変化する。このとき、ノードｎＢの電位ＶＢも直ぐにローレベルとなり、トランジスタ４２がオフする。トランジスタ４２のオフによって負荷電流Ｉｏが流れなくなるが、もともとオフ状態であるバイポーラトランジスタ４４はオフ状態のままである。その結果、トランジスタ４３及びランジスタ４１もオフ状態のままである。 Next, at time T2, the output potential V2 of the signal source 50 changes from the high level to the low level. At this time, the potential VB of the node nB also immediately becomes low level, and the transistor 42 is turned off. Although the load current Io does not flow when the transistor 42 is turned off, the bipolar transistor 44 that is originally in the off state remains in the off state. As a result, the transistor 43 and the transistor 41 also remain off.

このように、本実施例の負荷駆動回路１３においては、制御回路７０Ｃが、負荷電流Ｉｏの大きさに応じて抵抗７５の端子間に生じる電圧が閾値（すなわちバイポーラトランジスタ４４のベース−エミッタ間電圧）を超えたか否かに応じてトランジスタ４１及び４２のオンオフ動作態様を異ならせる。換言すれば、負荷電流Ｉｏの大きさが閾値を超えたか否かに応じてトランジスタ４１及び４２のオンオフ動作態様を異ならせる。通常負荷時すなわち負荷電流Ｉｏの大きさが閾値を超えている場合には、トランジスタ４１及び４２の両方をオンオフ駆動する。並列接続されているトランジスタ４１及び４２の各々のオン抵抗の合成抵抗値はトランジスタ４２の単独のオン抵抗値よりも小さくなるので、トランジスタ４１及び４２の両方を駆動することにより導通損失を減らすことができる。 As described above, in the load drive circuit 13 of this embodiment, the control circuit 70C determines that the voltage generated between the terminals of the resistor 75 according to the magnitude of the load current Io is the threshold value (that is, the base-emitter voltage of the bipolar transistor 44). ), The on / off operation modes of the transistors 41 and 42 are made different. In other words, the on / off operation modes of the transistors 41 and 42 are made different depending on whether or not the magnitude of the load current Io exceeds the threshold value. During normal load, that is, when the magnitude of the load current Io exceeds the threshold value, both the transistors 41 and 42 are driven on and off. Since the combined resistance value of the on-resistances of the transistors 41 and 42 connected in parallel is smaller than the single on-resistance value of the transistor 42, the conduction loss can be reduced by driving both the transistors 41 and 42. it can.

一方、軽負荷時すなわち負荷電流Ｉｏの大きさが閾値より小さい場合には、トランジスタ４２のみをオンオフ駆動する。トランジスタ４２のみを駆動することにより、トランジスタ４１及び４２の両方を駆動する場合に比較して駆動損失を減らすことができる。これに対して、軽負荷時の負荷電流Ｉｏは小さいので、トランジスタ４２を単独で駆動することによる導通損失は小さい。それ故、トランジスタ４２のみを駆動することにより、導通損失と駆動損失のトータル損失量を減らすことができる。このように、本実施例の負荷駆動回路１３によれば、負荷２０のインピーダンスの大きさに応じてトータルの損失量を最小化することができる。
＜第４の実施例＞
図８には、本実施例の負荷駆動回路１４の構成が示されている。 On the other hand, when the load is light, that is, when the magnitude of the load current Io is smaller than the threshold value, only the transistor 42 is driven on and off. Driving only the transistor 42 can reduce drive loss compared to driving both the transistors 41 and 42. On the other hand, since the load current Io at a light load is small, the conduction loss caused by driving the transistor 42 alone is small. Therefore, driving only the transistor 42 can reduce the total loss of conduction loss and drive loss. Thus, according to the load drive circuit 13 of the present embodiment, the total loss amount can be minimized according to the magnitude of the impedance of the load 20.
<Fourth embodiment>
FIG. 8 shows the configuration of the load driving circuit 14 of this embodiment.

負荷２０の一端は直流電源３０の正極に接続されている。負荷２０の他端は、ＮＭＯＳ４１及びＮＭＯＳ４２の各々のドレイン端子に接続されている。ＮＭＯＳ４１及び４２の各々のソース端子、及び直流電源３０の負極は、接地電位ＧＮＤに接続されている。 One end of the load 20 is connected to the positive electrode of the DC power supply 30. The other end of the load 20 is connected to the drain terminals of the NMOS 41 and NMOS 42. The source terminals of the NMOSs 41 and 42 and the negative electrode of the DC power supply 30 are connected to the ground potential GND.

信号源５０の一端は、ＮＭＯＳ４１のゲート端子、ダイオード６５のカソード端子、及びサーミスタ８０の一端に接続されている。当該接続点をノードｎＡと称する。信号源５０の他端は、接地電位ＧＮＤに接続されている。 One end of the signal source 50 is connected to the gate terminal of the NMOS 41, the cathode terminal of the diode 65, and one end of the thermistor 80. This connection point is referred to as a node nA. The other end of the signal source 50 is connected to the ground potential GND.

ダイオード６５のアノード端子は、サーミスタ８０の他端、抵抗７６の一端、及びトランジスタ４２のゲート端子に接続されている。当該接続点をノードｎＢと称する。抵抗７６の他端は接地電位ＧＮＤに接続されている。サーミスタ８０はトランジスタ４１の温度を検出できるように設けられている。以下、ダイオード６５と、抵抗７６と、サーミスタ８０とからなる回路を制御回路７０Ｄと称する。 The anode terminal of the diode 65 is connected to the other end of the thermistor 80, one end of the resistor 76, and the gate terminal of the transistor 42. This connection point is referred to as a node nB. The other end of the resistor 76 is connected to the ground potential GND. The thermistor 80 is provided so that the temperature of the transistor 41 can be detected. Hereinafter, a circuit including the diode 65, the resistor 76, and the thermistor 80 is referred to as a control circuit 70D.

以下、図８及び図９を参照しつつ、負荷駆動回路１４の通常温度時の動作について説明する。図９においては、トランジスタ４１及び４２の各々のドレイン−ソース間電位をＶＤＳ（Ｑ１）及びＶＤＳ（Ｑ２）として示している。通常温度時におけるサーミスタ８０は、比較的高い抵抗値を示す。 Hereinafter, the operation at the normal temperature of the load driving circuit 14 will be described with reference to FIGS. 8 and 9. In FIG. 9, the drain-source potentials of the transistors 41 and 42 are shown as VDS (Q1) and VDS (Q2). The thermistor 80 at the normal temperature exhibits a relatively high resistance value.

先ず、時刻Ｔ１において、信号源５０の出力電位Ｖ２がローレベルからハイレベルに変化する。このとき、ノードｎＡの電位ＶＡも直ぐにハイレベルとなり、トランジスタ４１がオン状態に遷移するための閾値ＶＧＳ（ｔｈ）１を超える。その結果、トランジスタ４１がオンし、負荷電流Ｉｏが流れる。ノードｎＢの電位はサーミスタ８０と抵抗７６との分圧によって定まるが、通常動作時におけるサーミスタ８０は高抵抗であるので、電位ＶＢは低電位となる。ノードｎＢの電位ＶＢは、トランジスタ４２をオン状態に遷移させるための閾値ＶＧＳ（ｔｈ）２に達しないので、トランジスタ４２はオフ状態のままである。 First, at time T1, the output potential V2 of the signal source 50 changes from the low level to the high level. At this time, the potential VA of the node nA immediately becomes a high level, and exceeds the threshold value VGS (th) 1 for the transistor 41 to transition to the on state. As a result, the transistor 41 is turned on and the load current Io flows. Although the potential of the node nB is determined by the partial pressure of the thermistor 80 and the resistor 76, the potential VB is low because the thermistor 80 has a high resistance during normal operation. Since the potential VB of the node nB does not reach the threshold value VGS (th) 2 for causing the transistor 42 to transition to the on state, the transistor 42 remains in the off state.

次に、時刻Ｔ２において、信号源５０の出力電位Ｖ２がハイレベルからローレベルに変化する。このとき、ノードｎＡの電位ＶＡも直ぐにローレベルとなり、トランジスタ４１がオフする。一方、ノードｎＢの電位はダイオード６５によってローレベルに維持されるので、トランジスタ４２はオフ状態のままである。 Next, at time T2, the output potential V2 of the signal source 50 changes from the high level to the low level. At this time, the potential VA of the node nA also immediately becomes low level, and the transistor 41 is turned off. On the other hand, since the potential of the node nB is maintained at a low level by the diode 65, the transistor 42 remains off.

以下、図８及び図１０を参照しつつ、負荷駆動回路１４の温度上昇時の動作について説明する。図１０においては、トランジスタ４１及び４２の各々のドレイン−ソース間電位をＶＤＳ（Ｑ１）及びＶＤＳ（Ｑ２）として示している。温度上昇時におけるサーミスタ８０は、比較的低い抵抗値を示す。例えば周囲温度の上昇や負荷電流Ｉｏの増大に伴う発熱によってトランジスタ４１の温度が上昇したときに、当該温度を検出するように設けられているサーミスタ８０の抵抗値が下がる。 Hereinafter, the operation of the load drive circuit 14 when the temperature rises will be described with reference to FIGS. 8 and 10. In FIG. 10, the drain-source potentials of the transistors 41 and 42 are shown as VDS (Q1) and VDS (Q2). The thermistor 80 at the time of temperature rise exhibits a relatively low resistance value. For example, when the temperature of the transistor 41 rises due to heat generation due to an increase in ambient temperature or an increase in load current Io, the resistance value of the thermistor 80 provided to detect the temperature decreases.

先ず、時刻Ｔ１において、信号源５０の出力電位Ｖ２がローレベルからハイレベルに変化する。このとき、ノードｎＡの電位ＶＡも直ぐにハイレベルとなり、トランジスタ４１がオンする。ノードｎＢの電位はサーミスタ８０と抵抗７６との分圧によって定まるが、温度上昇時におけるサーミスタ８０は低抵抗であるので、ノードｎＢの電位ＶＢは高電位となる。電位ＶＢは、トランジスタ４２をオン状態に遷移させるための閾値ＶＧＳ（ｔｈ）２よりも大きくなり、トランジスタ４２はオンする。 First, at time T1, the output potential V2 of the signal source 50 changes from the low level to the high level. At this time, the potential VA of the node nA also immediately becomes high level, and the transistor 41 is turned on. Although the potential of the node nB is determined by the partial pressure of the thermistor 80 and the resistor 76, the potential VB of the node nB is high because the thermistor 80 has a low resistance when the temperature rises. The potential VB becomes larger than the threshold value VGS (th) 2 for causing the transistor 42 to transition to the on state, and the transistor 42 is turned on.

次に、時刻Ｔ２において、信号源５０の出力電位Ｖ２がハイレベルからローレベルに変化する。このとき、ノードｎＡの電位ＶＡも直ぐにローレベルとなり、トランジスタ４１がオフする。ノードｎＢの電位はダイオード６５を介してローレベルとなるので、トランジスタ４２もオフする。 Next, at time T2, the output potential V2 of the signal source 50 changes from the high level to the low level. At this time, the potential VA of the node nA also immediately becomes low level, and the transistor 41 is turned off. Since the potential of the node nB becomes low level via the diode 65, the transistor 42 is also turned off.

このように、本実施例の負荷駆動回路１４においては、制御回路７０Ｄが、トランジスタ４１の温度の大きさに応じてトランジスタ４２の制御端子に生じる電圧が閾値（すなわちトランジスタ４２のオン電圧閾値ＶＧＳ（ｔｈ）２）を超えたか否かに応じてトランジスタ４１及び４２のオンオフ動作態様を異ならせる。換言すれば、トランジスタ４１の温度の大きさが閾値を超えたか否かに応じてトランジスタ４１及び４２のオンオフ動作態様を異ならせる。通常温度時すなわち当該温度が閾値よりも小さい場合には、並列接続されたトランジスタ４１及び４２のうちトランジスタ４１のみを駆動させることによって駆動損失を低減する。一方、温度上昇時すなわち当該温度が閾値よりも大きい場合には、トランジスタ４１及び４２の両方を駆動することによって導通損失を低減させると共に、熱を分散させることができる。すなわち、本実施例の負荷駆動回路１４によれば、無駄な電力消費を削減しつつ駆動回路の動作安定性を高めることができる。 Thus, in the load drive circuit 14 of this embodiment, the control circuit 70D determines that the voltage generated at the control terminal of the transistor 42 according to the temperature of the transistor 41 is a threshold value (that is, the on-voltage threshold value VGS ( th) The on / off operation modes of the transistors 41 and 42 are made different depending on whether or not 2) is exceeded. In other words, the on / off operation modes of the transistors 41 and 42 are made different depending on whether or not the temperature of the transistor 41 exceeds the threshold value. At normal temperature, that is, when the temperature is lower than the threshold value, driving loss is reduced by driving only the transistor 41 among the transistors 41 and 42 connected in parallel. On the other hand, when the temperature rises, that is, when the temperature is higher than the threshold, driving both the transistors 41 and 42 can reduce conduction loss and dissipate heat. That is, according to the load drive circuit 14 of the present embodiment, it is possible to improve the operation stability of the drive circuit while reducing wasteful power consumption.

なお、本明細書においては、電界効果トランジスタのソース端子及びドレイン端子の各々を動作端子、ゲート端子を制御端子とも称する。また、バイポーラトランジスタのエミッタ端子及びコレクタ端子の各々を動作端子、ベース端子を制御端子とも称する。 In this specification, each of the source terminal and the drain terminal of the field effect transistor is also referred to as an operation terminal, and the gate terminal is also referred to as a control terminal. Each of the emitter terminal and the collector terminal of the bipolar transistor is also called an operation terminal, and the base terminal is also called a control terminal.

また、上記各実施例はトランジスタ４１及び４２をＮＭＯＳとした場合の例であるが、ＰＭＯＳを用いることもできる。また、上記各実施例はトランジスタ４１及び４２をＭＯＳＦＥＴとした場合の例であるが、バイポーラトランジスタを用いることもできる。 In addition, each of the above embodiments is an example in which the transistors 41 and 42 are NMOS, but a PMOS can also be used. Each of the above embodiments is an example in which the transistors 41 and 42 are MOSFETs, but bipolar transistors can also be used.

また、第１及び第２の実施例において、トランジスタ４１及び／又は４２のゲート−ソース間にコンデンサを接続して、時間Δｔ１及び／又はΔｔ２の長さを調整することもできる。 In the first and second embodiments, a capacitor may be connected between the gate and the source of the transistors 41 and / or 42 to adjust the length of time Δt1 and / or Δt2.

１１〜１４負荷駆動回路
２０負荷
３０直流電源
４１〜４４トランジスタ
５０信号源
６１〜６５ダイオード
７１〜７６抵抗
８０サーミスタ 11-14 Load drive circuit 20 Load 30 DC power supply 41-44 Transistor 50 Signal source 61-65 Diode 71-76 Resistor 80 Thermistor

Claims

A pair of transistors forming a pair of controlled current path channels connected in parallel to each other, a load connected in series to the pair of controlled current path channels, and the transistors are on / off controlled via their control terminals A load driving circuit including a control circuit,
The control circuit supplies a control current to each of the control terminals via at least a pair of current paths exhibiting different circuit characteristics depending on operating conditions.

The control circuit includes:
A first pair of current paths that conduct only in opposite directions to one control terminal of the pair of transistors;
A second pair of current paths that conduct only in opposite directions to the other control terminals of the pair of transistors,
2. The load drive circuit according to claim 1, wherein the first pair of current paths and the second pair of current paths have different impedances in the same direction with respect to the control terminal.

The first pair of current paths is:
A first current path including a first diode having its anode terminal connected to one of said control terminals of said pair of transistors;
A second diode including a second diode having its anode terminal connected to the cathode terminal of the first diode and having its cathode terminal connected to one of the control terminals of the pair of transistors via a first resistance element; Current path,
The second pair of current paths is
A third current path including a third diode having its cathode terminal connected to the other control terminal of the pair of transistors;
A fourth diode including a fourth diode having its cathode terminal connected to the anode terminal of the third diode and having its anode terminal connected to one of the control terminals of the pair of transistors via a second resistance element; The load driving circuit according to claim 2, further comprising a current path.

The control circuit includes a pair of current paths that conduct only in opposite directions to each of the control terminals of the pair of transistors, and a relay path that connects the control terminals. The load drive circuit described in 1.

The pair of current paths includes a first current path including a first diode whose anode terminal is connected to one of the control terminals of the pair of transistors, and a cathode terminal of which is the other of the pair of transistors. A second current path including a second diode connected to the control terminal,
The load driving circuit according to claim 4, wherein the relay path includes a resistance element exhibiting a predetermined impedance.

2. The control circuit according to claim 1, wherein the control circuit adjusts the magnitude of the control current in accordance with the magnitude of the load current flowing through the load to vary the on / off operation mode of each of the pair of transistors. Load drive circuit.

The control circuit turns on / off each of the pair of transistors when the load current is larger than a threshold, and turns on / off one of the pair of transistors when the load current is smaller than the threshold. The load driving circuit according to claim 6, wherein the other of the transistors is maintained in an off state.

The control circuit adjusts the magnitude of the control current according to the temperature of one of the pair of transistors to change the on / off operation mode of each of the pair of transistors. The load drive circuit described in 1.

The control circuit turns on / off each of the transistors when the temperature is higher than a threshold, and turns off the other of the transistors while turning on / off one of the transistors when the temperature is lower than the threshold. The load driving circuit according to claim 8, wherein the load driving circuit is maintained in a state.