JP2014175039A - 抵抗メモリ要素の特性化パラメータの形成のための方法および装置 - Google Patents

抵抗メモリ要素の特性化パラメータの形成のための方法および装置 Download PDF

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Abstract

【課題】 抵抗メモリ要素の特性化パラメータを形成する。
【解決手段】 増分信号は、各抵抗メモリ要素の最小プログラミング時間あるいは最小プログラミング電圧ステップよりも少ない、持続時間およびピーク電圧のうちの少なくとも１つを含むように定義される。特性化手順は繰り返して実行され、それは少なくとも、信号をメモリ要素に適用し、この信号が各々のその後の適用中に増分信号だけ増分されることと、信号に応答してメモリ要素の第１の抵抗を測定することと、ｃ）プログラミング信号が適用されることなく第１の抵抗の測定からある期間が経過した後に、メモリ要素の第２の抵抗を測定することと、を含む。特性化手順の第１および第２の抵抗測定に応答して、メモリ要素の特性化パラメータが形成される。
【選択図】図１１

Description

本発明は、抵抗メモリ要素の特性化パラメータの形成のための方法および装置に関する。
本開示は、抵抗メモリ要素の特性化パラメータを形成することに関する。一例では、コンピュータ可読媒体上に記憶される方法、装置、および命令が、抵抗メモリ要素の各最小プログラミング時間あるいは最小プログラミング電圧ステップよりも少ない持続時間およびピーク電圧のうちの少なくとも１つを含む増分信号を定義することを容易化する。特性化手順は繰り返し実行される。特性化手順は、ａ）信号を抵抗メモリ要素に適用することであって、信号は各々のその後の適用中に増分信号によって増分される、適用することと、ｂ）信号に応答して抵抗メモリ要素の第１の抵抗を測定することと、ｃ）プログラミング信号の適用なしに第１の抵抗を測定からある期間経過した後に抵抗メモリ要素の第２の抵抗を測定することと、を少なくとも１つ伴う。特性化手順の第１および第２の抵抗測定に応答して、抵抗メモリ要素の特性化パラメータが形成される。抵抗メモリ要素に影響するデータアクセス動作は、特性化パラメータを用いて修正される。
別の実施形態では、コンピュータ可読媒体上に記憶された方法、装置、および命令は、特性化手順を繰り返し実行することを容易化する。特性化手順は、信号を複数の抵抗メモリ要素の選択された要素に適用することを伴う。信号のピーク電圧は、選択された要素の最小プログラミング電圧ステップより低い増分電圧が増分される。特性化手順は、適用される信号に応答して選択される要素の第１の抵抗を測定することと、および、プログラミング信号の適用なく、第１の抵抗の測定からある期間経過した後に選択された要素の第２の抵抗を測定することと、をさらに伴う。選択された要素に影響するデータアクセス動作は、特性化手順の第１および第２の抵抗測定に応答して修正される。
これらおよびさまざまな実施形態の他の特徴および態様は、以下の詳細な論議および付随図面を考慮して理解され得るであろう。
以下の図においては、複数の図中で類似／同一構成要素を識別するために同一参照番号が使用される。
実施形態例に従う装置の構成図である。 実施形態例に従う特性化テストの段階を図解する構成図である。 実施形態例に従う特性化パラメータを取得するために使用されるプログラミング信号応答を図解するグラフである。 実施形態例に従う増分プログラミング信号をメモリセルに適用することを図解する構成図である。 実施形態例に従うメモリセルの抵抗測定を図解する構成図である。 実施形態例に従う各メモリセル特性化順序を図解する構成図である。 実施形態例に従い、どのようにセルの個体数がテストに基づいて特性化されるかの例を図解するヒストグラムである。 実施形態例に従い、どのようにセルの個体数がテストに基づいて特性化されるかの例を図解するヒストグラムである。 実施形態例に従い、どのようにセルの個体数がテストに基づいて特性化されるかの例を図解するヒストグラムである。 実施形態例に従い、どのようにセルの個体数がテストに基づいて特性化されるかの例を図解するヒストグラムである。 実施形態例に従う方法を図解するフローチャートである。 実施形態例に従う方法を図解するフローチャートである。
さまざまな実施形態例の以下の記述において、本明細書の一部を形成する付随図に対して参照が行われ、さまざまな実施形態例が図解によって示されている。本明細書中の請求項の範囲から逸脱することなく構造上および動作上の変更をなしうるために他の実施形態も利用可能であることが理解されるであろう。
本開示は、抵抗メモリ記憶装置を用いる装置等の永続的データ記憶装置に概して関する。抵抗メモリは、データを記憶するためにメモリセルの抵抗の永続的変化を使用する任意のメモリを含み得る。抵抗メモリは、これらに限られないが、抵抗ランダムアクセスメモリ（ＲＲＡＭ（登録商標）、ＲｅＲＡＭ、あるいはメモリスタ）ならびに相変化メモリ（ＰＣＭ）を含み得る。これらのメモリタイプのそれぞれは異なる特性および長所を有し得るが、異なるメモリタイプを用いるメモリ装置の効果的使用は、媒体の経年劣化に応答して、および／または媒体の作業負荷に基づいて媒体の物理的変化を効果的に管理することを伴い得る。
本開示は、時間の経過による抵抗ベースのメモリの抵抗のシフトを補償することに関する。この補償は、適応性エラー訂正コード（ＥＣＣ）の使用、プログラムおよび読み取り挙動の修正、特定データ記憶形式の使用、および媒体の能動的管理の任意の組み合わせを伴い得る。これらの補償技法は組み合わせて使用でき、それぞれが以下により詳細に論じられる。これらの技法は、図１に示される記憶装置１００等のデータ記憶装置において使用され得る。
図１において、構成図が実施形態例に従うデータ記憶装置１００を図解する。この装置１００はソリッドステートメモリの任意の組み合わせを利用するソリッドステートドライブ（ＳＳＤ）（あるいはその副構成要素）として構成し得る。装置１００の特徴は、ソリッドステートメモリおよび磁気ディスクの組み合わせを使用するハイブリッドドライブ等のハードドライブ装置の他のタイプに適応し得る。装置１００の特徴は、標準ハードドライブデータインターフェースを利用しない特殊用途ソリッドステートおよび／またはディスクデータ記憶装置（あるいはその副構成要素）にも適用し得る。
装置１００は、装置１００の不揮発性メモリの一部あるいはすべてを含む１つ以上のメモリユニット１０２、１０３を含み得る。メモリユニット１０２、１０３は、例えば、メモリチップ、ダイ、パッケージ、プレーン等の１つ以上の各分散物理ユニット１０４、１０５、あるいは論理ユニットあるいはそのグループを含み得る。この例では、メモリユニット１０２、１０３は非階層的ユニットであり、各物理ユニット１０４、１０５のそれぞれは他とは異なるタイプの不揮発性メモリ記憶媒体を含む。物理ユニット１０４、１０５のそれぞれの中で、メモリはより小さいブロック１０６、１０７にグループ化される。物理ユニット１０４、１０５の基底媒体は異なるため、ブロック１０６、１０７のメモリサイズも異なり得る。この例では２つのメモリユニット１０２、１０３が示されているが、本明細書中で記述される概念は、異なる媒体タイプのより多くのユニットを有する、あるいは単一記憶媒体タイプの単一メモリユニットを有する装置において採用し得る。
装置１００は、ホストインターフェース１１３を介してホスト１１４から受信される要求に対するサービスを容易化する１つ以上のシステムコントローラ１１０を含み得る。システムコントローラ１１０は、論理アドレスを参照するホスト１１４からの読み取りあるいは書き込み要求を概して受信する。システムコントローラ１１０は論理アドレスを物理アドレスに翻訳し、メモリユニット１０２、１０３の適切な物理アドレスでそれぞれの読み取りあるいは書き込み動作を実施する。システムコントローラ１１０は、メモリユニット１０２、１０３に影響する動作を実行するために記憶コントローラ１１２を向け得る。いくつかの代替実施形態において、いくつかのＰＣＩｅ−接続データ記憶装置等では、システムコントローラが物理的存在としてではなく、コンピュータデバイスドライバ内の論理的存在として存在することに注目されたい。
記憶コントローラ１１２は、１つ以上のメモリユニット１０２、１０３に対して読み取りおよび書き込みを実行するための信号を適用する特殊化コントローラである。記憶コントローラ１１２はエンコーダおよびデコーダを含み得、あるいは暗号化／復号化を別ユニット（図示されない）によって実施し得る。多重メモリユニット１０２、１０３が使用される場合は、特定メモリタイプに適切な読み取り／書き込み動作を実施するために、多重記憶コントローラ１１２を採用し得る。別個の記憶コントローラ１１２は、特定メモリ構造に適切な、異なる物理アドレス指定規約を利用し得る。その様なケースでは、主要システムコントローラ１１０は、論理ホストアドレスをメモリユニット１０２、１０３のそれぞれに関連する記憶コントローラ１１２によって使用可能な内部論理アドレスへ変化し得る。
装置１００は、就中、不揮発性メモリユニット１０２、１０３のための揮発性キャッシュ１１８のために使用され得る揮発性ランダムアクセスメモリ（ＲＡＭ）１１６を含み得る。概して、揮発性キャッシュ１１８は階層的メモリ構造であり、不揮発性メモリ１０２、１０３の各部分を反映するが、不揮発性メモリ１０２、１０３よりも迅速に読み取りおよび／または書き込み可能である。いくつかの状況については、例えば、短期間に読み取り／書き込み活動の反復に遭遇するデータについては、揮発性キャッシュ１１８は性能を上げる。
前述のように、メモリユニット１０２、１０３は異なるタイプのメモリ記憶媒体を含む非階層的ユニットとして構成し得る。例えば、メモリユニット１０２、１０３は、それぞれがフラッシュメモリ、抵抗ＲＡＭ（ＲｅＲＡＭ、ＲＲＡＭ、およびメモリスタとしても知られる）、スピントルクＲＡＭ（ＳＴＲＡＭ）あるいは相変化メモリ（ＰＣＭ）ユニットの異なるものであり得る。本開示の目的のために、メモリユニット１０２、１０３のうちの少なくとも１つは抵抗メモリユニット、例えば、ＲｅＲＡＭおよびＰＣＭである。
抵抗メモリは、電気信号のセルへの適用によってシフトされ得る所定の抵抗を概して示すメモリ要素（例えば、セル）を使用する。例えば、ＰＣＭセルは特定電圧の適用時に、アモルフォス、結晶、および中間状態と変化し（そして戻る）、そして抵抗はこれらの状態間で測定可能なように異なる。ＲＲＡＭセルは、適切な電圧の適用によって、導電性経路の形成／除去が可能な誘電体を含み、これは導電体を通して検出される可変抵抗に帰結する。
抵抗メモリセルは１ビット以上のデータを記憶し得る。１ビットが各セルに記憶された場合、記憶されたデータの値は、セルの抵抗レベルを測定し、それが定義済みしきい値より上であるか下であるかを判定することによって判定される。同様にして、多重ビットは、セルあたり２以上のしきい値を定義し、検出することによって記憶可能である。多重ビットセルはより大きな記憶密度に帰結し得るが、より細かく抵抗測定を見定める必要があるために、エラーをより生じやすい。抵抗メモリセルが１ビットあるいは２ビット以上を記憶するかは、特定のセルがプログラミング電圧、近隣活動、時間の経過、および他の使用／環境要因に対してどのように応対するかの敏感な違いになり得る。
抵抗メモリセルは、製造上の違いによるプログラミング電圧（あるいは電流）に応答して差異を示し得る。いくつかの相違は、対話プログラミングによるものと説明可能であり、例えば、第１レベルへのプログラミング、抵抗への読み返し、および目標抵抗が読み返されるまでその後のプログラミングレベルについて同じことを行うことである。しかしながら、例えば、熱影響により、プログラミング直後にセルがドリフトするいくつかのケースがあり得、そしてそのようなドリフトは各セル間で変化し得る。メモリセルの抵抗レベルはより長期にわたり数多くの要因によりシフトし得、例えば、温度、材料破壊、サイクル数、滞留時間、読み取り／書き込みかく乱、等である。
抵抗メモリセルの予測不能抵抗シフトは、性能減少を生じて、例えば追加のエラー訂正対策あるいは冗長性を必要とする。これらのシフトは耐久性および／または保持性にも影響し得、例えば長期間記憶されたデータは大きなビットエラー率（ＢＥＲ）を示し、および／または読み取り不能となり得る。これらのエラーは、メモリセルが２ビット以上記憶するように使用されたときにより一層著しくなり得る。抵抗のシフトを補償するための数多くの方法が存在し、適合エラー訂正コード、プログラムおよび読み取り挙動の修正、特定データ記憶形式の使用、および媒体の能動的管理を含む。しかしながら、その様な補償を適用するためには、特定メモリセルの性能を特性化するための一様な方法が必要となり得る。
したがって、データ記憶装置１００は、メモリユニット１０２、１０３のメモリセルを特性化するのを容易化する１つ以上の機能モジュール１２０を含む。機能モジュール１２０は、コンピュータ可読媒体内に記憶されるカスタム論理回路および／または命令を含み得る。特性化モジュール１２２は、メモリセルおよびドエル時間後のセルの読み返し抵抗に対して増分プログラミング信号を適用するため、システムコントローラ１１０および／または記憶コントローラ１１２を介して動作可能である。特性化モジュール１２２は特性化データをデータベースインターフェース１２６を介して永続的データストア１２４に記憶し得る。データストア１２４は、メモリユニット１０２あるいは１０３の別区画等の不揮発性メモリ内に優先的に記憶されるが、揮発性メモリあるいは一回限りプログラム可能メモリ（図示されない）内にも維持され得る。データベースインターフェース１２６は、メモリアドレスあるいはアドレス範囲に対して写像／索引付けが行われる簡潔形式でデータを記憶することを容易化し得る。補償モジュール１２８は、データベースインターフェース１２６を介して特性化データを検索するように、また通常動作中に、例えばホスト要求の読み取りおよび書き込み命令に応答して、補償を適用するように構成される。
ここで図２を参照すると、構成図は、実施形態例に従う補償の動作原理および特性化モジュールを図解する。概して、メモリ装置は、媒体の通常の製造仕様に従って、ベースラインレベル２００で動作するように構成し得る。非常に多数の製造されたメモリ装置は、ベースラインレベル構成２００を用いて受け入れ可能性能で動作可能であるが、しかしながら、いくつかの面、例えばＢＥＲ、に関して期待に沿って実行しないものであっても、他の分野（例えば、アドレス多重化および逆多重化）における試験を合格するであろう。さらに、性能劣化はベースライン構成２００に対する変更を介して訂正可能であり得る。
第２の製造あるいは製造後特性化テスト２０２を、サービスに供される前に（例えば、使用されるために出荷される他の構成要素と一体化され）、いくつかのあるいはすべてのメモリ装置上で実行し得る。この使用前テスト２０２はすべてのセルあるいはセルの選択されたサブセット上で実行され、出荷製品の一部であるデータベース２０３内に永続的に記憶されることが可能な特性化データに帰結する。使用前テスト２０２は、例えば、温度、適用電圧等における差異等の制御された条件の下で実行され得る。加熱要素を、温度制御するために記憶装置の下に配置し、テスト中は、加速されたおよび／またはより正確な特性化を実行し得る。温度測定能力は物理メモリ装置（例えば、ダイ）に組み込み得、温度ベースの変化をより正確に予測する。使用前テスト２０２からのデータは、もしも傾向が明白な場合には、製造中に多数の異なる装置間で集計し得る。
記憶された特性化データ２０３は使用中にアクセス可能で２０４、例えば、システムあるいは記憶コントローラによって、しきい値、読み取り／書き込み電圧レベル、読み取り／書き込みパルス持続時間、エラー訂正レベル等のさまざまなパラメータを調整する。特性化データはセルのサブセット／サンプルについて測定し得るが、サブセット、例えば、サブセットと同一の物理メモリブロック内の全セル、に関連する複数のセルに影響するアクセス動作を修正（あるいは他の管理動作を実行）するためにパラメータを使用し得る。装置は、初期特性化（例えば、クローズドループフィードバック）後の予測を再特性化および再較正し得る。個々の予測子機能の再較正および重み付け調整は、測定データに対する直前予測の正確性に基づいて実行し得る。
装置が一回以上使用中となった後、使用中テスト手順２０６を実行して記憶済み特性化データ２０３を更新し、年齢、環境条件、ホスト固有作業負荷あるいは特異性、等の要因を説明し得る。使用中テストが実行されたと同じときに、特定条件（例えば、温度）を測定し、条件が保証すれば、任意の結果を調整あるいは重み付け可能である。再特性化の起動は、しきい値数量あるいは規模を上回るエラーが生じた後、あるいは時間をかけて反復された後、電源投入ブートアップを含み得る。
図３において、グラフ３００は、実施形態例に従う、特性化パラメータを入手するために用いられるプログラミング信号応答を図解する。グラフの垂直軸は、セルの測定済み抵抗値を表し、水平軸は特定抵抗を一方向においてセルに与えるために使用されるプログラミングパルスを表す。パルス値はパルスの下のエリア（例えば、方形波のための電圧×持続時間）によってここでは表現される。実際の媒体により、パルスレベルあるいはパルス持続時間の１つのみをセルをプログラムするために変更し得、そして表示されたように抵抗変化を生じ得る。さらに、パルスの形は、パルスのＶ＊ｓｅｃエリアにより反映されない異なる性能特性を生じ得る。
グラフは図解目的のために提供されており、実際のセル性能を表すことは意図されていない。例えば、曲線３０２は特定セルの性能を表すことを意図されているが、いくつかの媒体に関しては、この曲線は反対の傾斜、形状を有し、および／またはキザキザあるいは不連続となり得る。この論議の目的のため、負のパルス（例えば、逆電圧極性）を、左手方向の曲線に沿って抵抗に変化を生じさせるために想定し得る。しかしながら、所与のセルタイプについては、反対方向の抵抗変化を生じる曲線は非常に異なる形状を有し得る。
グラフ３００においては、線３０４はセルの２つのビット値間を区別するために使用されるしきい値抵抗値を表し、線３０５、３０６はそれぞれセルの理論的最小および最大抵抗を表す。希望する抵抗を素早く設定するために、記憶コントローラは大きなプログラミングパルスステップを使用し得る。例えば、セルが最初に最小抵抗値３０５あるいはその近くである場合には、それはゼロとして読み取られ得る。セルを１にプログラムするには、水平軸上のパルス値３１０を使用して値を設定する。単一レベルセルに関しては、より大きな値を使用し得るが、これは、正しい値を記憶する限り、行き過ぎに関するペナルティは少しあるいは全然ないためである。しかしながら、プログラミング電圧が大きすぎる場合には、セルの追加消耗を生じ得、電力効率を減少させる。セルが多重ビット値を記憶する場合は、希望抵抗値を行き過ぎるとセル内に不正値が記憶されるということに帰結し得る。
行き過ぎを阻止するためには、ステップ３０８によって表示されるように、最小プログラミング電圧ステップおよび／または最小パルス持続時間を用いてパルスを徐々に提供してよい。概して、最小ステップ３０８のサイズは、行き過ぎなしに抵抗の大幅な変更を確保するために選択し得る。記憶コントローラは最小ステップ３０８よりも長い持続時間および／または大きい電圧ステップを用いてプログラムできるが、コントローラはプログラミングの指示にあたり、少なくとも１つの最小ステップを定義し得ると期待される。
最小プログラミングステップ３０８はプログラミングの速度あるいは有効性を最良化するために基底として選択され得るが、しかしながら、読み取り解像度に基づいておよび／またはより少ない電圧／持続時間が測定可能なほどセルに影響するかどうかに基づいて必ずしも選択される必要はない。最小ステップ例３０８内において破線によって表示されているように、コントローラは本明細書中で記述されるように、特性化テストを実行するために時間および／または電圧のより小さい値においてパルスパラメータを増分するように構成され得る。実施形態例に従って増分プログラミング信号をメモリセルに適用することは、図４の構成図に示されている。
図４では、１つ以上の増分変化プログラミング信号４００〜４０２がメモリセル４０４に適用される。増分信号４００〜４０２は最小プログラミング信号上に重ねられた各ブロック内に示されており、これは破線で示されている。信号４００は最小プログラミング信号より短い持続時間を有し、信号４０１は最小プログラミング信号のそれよりも低いピーク電圧を有し、そして信号４０２は最小プログラミング信号よりも低いピーク電圧ならびに短い持続時間を有する。
増分プログラミング信号が図４に示されるように適用された後、その後の抵抗の測定は図５に示されるように行われ得る。測定回路５００は少なくとも影響されるセル４０４の抵抗を判定し、任意選択で１つ以上の近隣セル５０２を判定する。その他に、非近隣セルも測定し得る。例えば、いくつかのあるいはすべての媒体を走査して高攪乱連結を判定可能である。測定回路５００は概して比較的小さい電圧（プログラミング電圧と比較して）を当該セルあるいはセル４０４、５０２に適用し、電流の流れを測定する。代替実施形態例においては、電流をセルに適用可能で、その両端電圧を測定可能である。両方の実施形態例において、セルの抵抗はＯｈｍ’ｓ Ｌａｗ、Ｒ＝Ｅ／Ｉで計算可能である。
概して、特性化テストは、図４および５にそれぞれ示されるように、最小プログラミング信号適用の多重反復ならびに測定を伴い得る。図６においては、グラフ６００はある実施例に従う抵抗メモリセル特性化順序を図解する。水平軸は時間を表し、左から右へ増加する。左側の垂直軸は、適用される信号（実線）のための電圧を表し、右側のそれは測定済み抵抗（破線）を表す。
プログラミング信号６０２〜６０７の順序は、選択された抵抗メモリ要素（例えば、セル）に対して繰り返して適用される。その後に適用される信号間差は、本明細書中では「増分信号」と呼ばれる。プログラミング信号６０２によって示されるように、各信号６０２〜６０７はピーク電圧Ｖｎおよび持続時間ｔｎと関連され得る。この例では、ｔｎは全信号６０２〜６０７について同一であり、Ｖｎは各々のその後のパルス６０２〜６０７について増加的に大きくなる。したがって、この例における増分プログラミング信号は、その後のＶｎ（この例では、時の経過につれて変化する）における差と等しい持続時間ｔｎおよびピーク電圧を有するであろう。
いくつかのあるいはすべてのＶｎの絶対値は最小プログラミングステップ値の下にあると予期されるが、各Ｖｎを修正するために使用される増分信号のピーク電圧は、最小プログラミング電圧ステップより下である。例えば、パルス６０５および６０６の１つあるいは両方は、最小プログラミング電圧ステップより大きい絶対ピーク電圧値を有し得るが、２つの間のピーク電圧差は最小プログラミング電圧ステップサイズの下である。増分信号はテスト全体中に一定である必要はない。いくつかの増分信号は信号６０６および６０７によって示されるようにゼロ変化を有し得、あるいは負の変化（図示されない）を有し得る。
信号６０２〜６０３が適用された後、選択されたメモリ要素の第１の抵抗６０８〜６１３が測定される。第１の抵抗６０８〜６１３の測定後、別の期間が経過した後、この期間プログラミング信号は適用されない（例えば、ドエルタイムｔｄ）、選択されたメモリ要素の第２の抵抗６１４〜６１９が測定される。１つの信号の適用およびそれに応答しての第１および第２の抵抗の測定は、本明細書中では「特性化手順」と呼ばれ、特性化テストは特性化手順の１つ以上の繰り返しを伴う。特性化手順は、所定のプログラミング状態に到達するまで、繰り返して実行され得る。例えば、最大あるいは最小プログラミング電圧あるいはセル抵抗が到達されてもよい。別の例では、繰り返しの所定の数が、プログラミング状態の考慮なく、実行され得る。
第１および第２の抵抗６０８〜６１３の任意の組み合わせ間の差を使用して、選択された抵抗メモリ要素の特性化パラメータを形成可能である。例えば、特性化手順の同一の繰り返し内の第１の抵抗と第２の抵抗間の抵抗差ΔＲ１を使用して、選択された要素を特性化し得る。例えば、ドエルタイムが過ぎた後に値が落ち着くかどうかである。多数のΔＲ１値（例えば、各繰り返しに付き１つ）を統計的に組み合わせ（例えば、平均、様式、中点、重み付け平均、抵抗の関数としての曲線適合）、特性化パラメータを形成し得る。
別の抵抗差ΔＲ２は、特性化手順（例えば、表６００中の第１の抵抗６１０および６１１、６１０および６１２、等、間の変化）の異なる繰り返し間の第１の抵抗の変化を表す。プログラミング信号の増分値とともに、ΔＲ２の値を使用し、図３に示されるように曲線の少なくとも一部を判定し得る。類似ΔＲ２（示されない）は、特性化手順（例えば、表６００における第２の抵抗６１４および６１５間の変化）の異なる繰り返し間の第２の抵抗の変化を判定することによって発見し得る。多数のΔＲ２値（例えば、各繰り返しにつき１つ）を統計的に組み合わせ（例えば、平均、様式、中点、重み付け平均、抵抗の関数としての曲線適合）、特性化パラメータを形成し得る。
図６に示される手順は、多数の形で変化し得る。例えば、異なる信号６０２〜６０７は本明細書中に図解されているものより可能であり、さまざまなｔｎ、異なるパルス形状、等を含む。増分時間値が定義される場合、適用される信号の形状は、ピーク電圧の変更なく（あるいはピーク電圧の変化に加えて）、より広くなり得る（より長い持続時間）。類似の漸進的変化をパルスの形状に適用し得、例えば、三角波、方形波へ、およびその反対に、低速度で遷移する。そのようなケースにおいては、信号６０２〜６０７の各適用に関してパルス形状の変化を示すその後の信号に帰結する信号に対して数学的に追加可能な増分信号を定義し得る。この増分信号は各最小プログラミング時間あるいは抵抗メモリ要素をプログラミングする際に通常使用される最小プログラミング電圧ステップよりも少ない持続時間およびピーク電圧のうちの少なくとも１つを有する。
他のバリエーションでは、近隣メモリセル／要素（例えば、メモリ選択要素に物理的に近似するセル）の第３の（および任意選択で第４の）抵抗を、選択されたメモリ要素に適用される信号６０２〜６０７に応答して測定し得る。第３および／または第４の抵抗は、選択されたメモリ要素の第１および第２の抵抗６０８〜６１３の１つあるいは両方として、例えば、選択されたメモリ要素に適用される信号６０２〜６０７に応答して、同一回数あるいは類似回数測定し得る。近隣メモリ要素のこれらの第３および／または第４の抵抗値を使用し、データのブロックが近隣セルにおける活動を理由として大きなかく乱を示すかどうかを判定し得る。
図６に示されるような手順を用いて発見される記憶済み特性化データは、反復し得るが訂正可能なエラーの指標となり得、そのケースの場合、プログラミング等のアクセス動作ならびに読み取り動作は、データエラーを最小化するために適合可能である。いくつかの要因、重要ΔＲ２等、はセル内の消耗あるいは欠陥の指標であり得るこのようなケースでは、特性化データを用いて抵抗メモリ要素の長期劣化を予測可能である。それらのデータを自己監視機能、ＳＭＡＲＴなど、と共に用いて、装置の障害および消耗を予測可能である、米国公開２０１０／００６１２０７に記載されているものなど。
例えば、ある応答矛盾はメモリセルの初期経年劣化の指標であり得る。呼応して、抵抗メモリ要素と共に使用されるエラー訂正コードおよび／または冗長性、メモリセルと共に使用されるある長さのエラー訂正コードの適合化による等。抵抗メモリ要素の消耗のセル内のコールドデータ（例えば、読み取り／書き込み活動にほとんど遭遇しないデータ）の記憶によって、セルが初期消耗／経年劣化を示す場合には、抵抗メモリ要素の消耗も管理し得る。サービス品質を、初期消耗／経年劣化を示す抵抗メモリ要素に対して割り当て得る。これは、信頼性が疑われる場合、および／またはセル内に記憶されたデータの読み取りが異常に長い時間を費やす場合は、重要データはセル上に記憶されていないことを確証し得る。
ここで図７〜１０を参照すると、ヒストグラムが本明細書中に記載されるテストに基づいて、セルの個数がどのように特性化され得るかの例を図解する。図７〜１０のすべてにおいて、水平軸は、図３における曲線３０２等の曲線上の少なくとも一点の傾斜を示す率である。このケースにおけるΔＲは、図６に示されるΔＲ１あるいはΔＲ２のいずれかであり得る。ΔＶ−ｓ／ΔＲの値は正規化され得、例えば曲線３０２の非直線性を説明する。図７〜１０のすべてにおいて、破線は値の許容範囲を表示する。図７のヒストグラムは値の正規（ガウシアン）分布をあらわす。図８においては、値は正規ではあるが、斜めである。図９および１０のヒストグラムは非正規分布である。
図７〜１０における値の分布は、抵抗メモリセルの長期劣化あるいは他の要因の指標であり得る。許容範囲外にあるセルは、許容範囲内にあるものと比較して、異なるプログラミングおよび／または適用される読み取り信号を有し得る。許容範囲外にあるセルは、適応性エラー訂正コードを用いて管理し得うるが、例えば冗長性の増加が提供され、多かれ少なかれ抵抗メモリ要素の消耗にさらされ、異なるサービス品質計量を割り当てられる。
ここで図１１を参照すると、フローチャートがある実施形態例に従う方法を図解する。増分信号（あるいは信号セット）は１１００と定義される。増分信号は、抵抗メモリ要素の最小プログラミング時間あるいは最初プログラミング電圧ステップより小さい持続時間およびピーク電圧のうちの少なくとも１つを有する。増分信号は、メモリ要素グループに適用される特性化手順内で使用される。特性化手順はループリミット１１０２の後に開始し、これは各要素にわたって反復する。
信号は、増分プログラミング信号によって増分される１１０４。初めて、信号は増分プログラミング信号と等しく設定され得る。その後の繰り返しについては、増分プログラミング信号の電圧、形状、および／または持続時間が、直前信号に加えられる。信号は現在選択されている抵抗メモリ要素に適用され１１０６、抵抗メモリ要素の第１の抵抗は信号に応答して測定される１１０８。
手順は、第１の抵抗が測定される１１０８時から始まる期間を待つ１１１０、この間はプログラミング信号は適用されない。その後、抵抗メモリ要素の第２の抵抗が測定される１１１２。ブロック１１１４では、標的状態が到達されたかどうか（例えば、標的抵抗、標的電圧、変化の標的率繰り返し数）が判定され、そうでない場合には、特性化手順が繰り返される。
標的状態が到達された場合には、特性化手順の抵抗測定が用いられて抵抗メモリ要素の特性化パラメータを形成する１１１６、そして結果はのちの使用のためにデータベース内に記憶される１１１８。分析するメモリ要素がさらに存在すると判定された場合１１２０、特性化手順を用いて追加要素のための特性化パラメータを判定する。
ここで図１２を参照すると、フローチャートが実施形態例に従う方法を図解する。この方法は係数を判定するための抵抗メモリの特性化１２００を伴う。特性化１２００は、例えば、抵抗メモリ要素に対する信号の適用を伴い得、その信号のピーク電圧は、最小プログラミング電圧ステップ未満の増分電圧だけ増分される。そのようなケースでは、選択された要素の第１の抵抗は適用される信号に応答して測定され、第２の抵抗は、プログラミング信号が適用されることなく、第１の抵抗の測定からある期間が経過した後に測定される。第１および第２の抵抗を使用し、とりわけ係数値を形成し得る。例えば、係数は、特性化手順の異なる繰り返し間の第２の抵抗における、特性化手順変化の異なる繰り返し間の第１の抵抗における変化に基づき得る。別の例では、係数は特性化手順の同一の繰り返しの第１の抵抗および第２の抵抗間の差に基づき得る。
この方法はさらにデータストア（例えば、図１におけるデータストア１２４）内の係数の更新１２０２をさらに伴う。その後、データストア内の係数は、性能を改善するためにメモリを動作させるときに利用１２０４し得る。例えば、抵抗メモリ要素の長期劣化を予測するため、抵抗メモリ要素と共に使用されるエラー訂正コードを管理するため、抵抗メモリ要素と共に使用される冗長性を管理するため、抵抗メモリ要素の消耗を管理するため、および／または抵抗メモリ要素に対してサービス品質を割り当てるため、に係数を使用し得る。時折、正能が現行係数で劣化するかどうか判定し得る１２０６。そのような場合、特性化１２００および更新１２０２を繰り返し得る。
上述のさまざまな実施形態は、特定結果を提供するために対話する回路および／またはソフトウェアモジュールを用いて実施され得る。演算技術における技能の１つは、当該技術において一般的に知られる知識を用いて、モジュールレベルにおいてあるいは全体として、記述されるそのような機能を容易に実装可能である。例えば、本明細書中に図解されるフローチャートは、プロセッサによる実行のために、コンピュータ可読命令／コードを創生するために使用し得る。そのような命令はコンピュータ可読媒体上に記憶可能で、従来技術で知られているように、実行のためにプロセッサへ転送し得る。上に示される構造および手順は、上述のように、データ記憶装置におけるキャッシング管理を容易化するために使用可能な実施形態例の代表に過ぎない。
実施形態例の上記記述は、図解および記述の目的のために提供されたものである。それらは排他的であったり、あるいは発明概念を開示される形式に精密に限定する意図はない。前述の教示に照らして、多数の修正および変種が可能である。開示された実施形態の任意のあるいはすべての特徴は、個々にあるいは任意の組み合わせによって適用可能であり、限定を意味するものではなく、純粋に図解である。範囲はこの詳細記述によって限定されるものではなく、本明細書付属の請求項によって判定されることが意図されている。

Claims (20)

  1. 方法であって、
    抵抗メモリ要素の各最小プログラミング時間あるいは最小プログラミング電圧ステップよりも少ない持続時間およびピーク電圧のうちの少なくとも１つを含む増分信号を定義することと、
    特性化手順を繰り返し実行することであって、
    信号を前記抵抗メモリ要素に適用することであって、前記信号は各々のその後の適用中に前記増分信号によって増分される、適用することと、
    前記信号に応答して前記抵抗メモリ要素の第１の抵抗を測定することと、
    プログラミング信号が適用されることなく前記第１の抵抗の前記測定からある期間が経過した後に前記抵抗メモリ要素の第２の抵抗を測定することと、
    を含む、繰り返し実行することと、
    前記特性化手順の前記第１および第２の抵抗測定に応答して前記抵抗メモリ要素の特性化パラメータを形成することと、
    前記特性化パラメータを用いて前記抵抗メモリ要素に影響するデータアクセス動作を修正することと、
    を含む、方法。
  2. 前記特性化パラメータは、
    前記特性化手順の異なる繰り返し間の前記第１の抵抗の変化、
    前記特性化手順の前記異なる繰り返し間の前記第２の抵抗の変化、
    のうちの少なくとも１つに基づく、請求項１に記載の方法。
  3. 前記特性化パラメータは、前記特性化手順の同一の繰り返し内で測定される前記第１の抵抗と前記第２の抵抗との間の少なくとも１つの差に基づく、請求項１に記載の方法。
  4. 前記方法は、装置がサービスに供される前に、前記抵抗メモリ要素を備える前記装置のテスト中に実行される、請求項１に記載の方法。
  5. 前記方法は、装置のユーザ動作中に実行され、前記装置は、前記抵抗メモリ要素を備える、請求項１に記載の方法。
  6. 前記特性化手順は、所定のプログラミング状態に到達するまで繰り返される、請求項１に記載の方法。
  7. 前記特性化パラメータを利用して、
    前記抵抗メモリ要素の長期劣化を予測することと、
    前記抵抗メモリ要素で使用されるエラー訂正コードを管理することと、
    前記抵抗メモリ要素で使用される冗長性を管理することと、
    前記抵抗メモリ要素の消耗を管理することと、
    前記抵抗メモリ要素に対してサービス品質を割り当てることと、
    のうちの少なくとも１つを実行することをさらに含む、請求項１に記載の方法。
  8. 前記抵抗メモリ要素は、複数のメモリセルの選択されたメモリセルを備え、前記特性化パラメータは、前記複数のメモリセルのすべてに影響する前記データアクセス動作を修正するために使用される、請求項７に記載の方法。
  9. 前記特性化手順は、異なる温度の下で繰り返される、請求項１に記載の方法。
  10. 前記特性化手順は、前記抵抗メモリ要素に適用される前記信号に応答して、近隣抵抗メモリ要素の第３の抵抗を測定することをさらに含み、前記特性化パラメータは、前記第３の抵抗にさらに基づいて形成される、請求項１に記載の方法。
  11. 前記抵抗メモリ要素および近隣抵抗要素は、メモリブロックの一部であり、前記方法は、前記特性化パラメータを利用して、
    前記メモリブロックの長期劣化を予測することと、
    前記メモリブロックに向けられる読み取りあるいは書き込み動作を修正することと、
    前記メモリブロックで使用されるエラー訂正コードを管理することと、
    前記メモリブロックで使用される冗長性を管理することと、
    前記メモリブロックの消耗を管理することと、
    前記メモリブロックにサービス品質を割り当てることと、
    のうちの少なくとも１つを実行することをさらに含む、請求項１０に記載の方法。
  12. 前記増分信号は、前記特性化手順の各繰り返しにつき、増分電圧だけ増加される、請求項１に記載の方法。
  13. 装置であって、
    コントローラであって、複数の抵抗メモリ要素に連結可能であり、
    前記複数の抵抗メモリ要素の選択された要素に信号を適用することであって、前記信号のピーク電圧は、前記選択された要素の最小プログラミング電圧ステップよりも少ない増分電圧を増分される、適用することと、
    適用されている前記信号に応答して、前記選択された要素の第１の抵抗を測定することと、
    プログラミング信号が適用されることなく前記第１の抵抗の前記測定からある期間が経過した後に、前記選択された要素の第２の抵抗を測定することと、
    を伴う特性化手順を繰り返し実行するように構成される、コントローラを備え、
    前記コントローラは、前記特性化手順の前記第１および第２の抵抗測定に応答して、前記選択された要素に影響するデータアクセス動作を修正するようにさらに構成される、装置。
  14. 前記データアクセス動作は、
    前記特性化手順の異なる繰り返し間の前記第１の抵抗の変化と、
    前記特性化手順の前記異なる繰り返し間の前記第２の抵抗の変化と、
    のうちの少なくとも１つを用いて修正される、請求項１３に記載の装置。
  15. 前記データアクセス動作は、前記特性化手順の同一の繰り返しの前記第１の抵抗と前記第２の抵抗との間の差を用いて修正される、請求項１３に記載の装置。
  16. 前記コントローラは、前記特性化手順の前記第１および第２の抵抗測定に応答して、
    前記抵抗メモリ要素の長期劣化を予測することと、
    前記抵抗メモリ要素で使用されるエラー訂正コードを管理することと、
    前記抵抗メモリ要素で使用される冗長性を管理することと、
    前記抵抗メモリ要素の消耗を管理することと、
    前記抵抗メモリ要素にサービス品質を割り当てることと、
    のうちの少なくとも１つを実行するようにさらに構成される、請求項１３に記載の装置。
  17. 前記特性化手順は、前記選択された要素に適用される前記信号に応答して、近隣要素の第３の抵抗を測定することをさらに伴い、前記コントローラは、前記特性化手順の前記第３の抵抗測定に応答して、前記選択された要素に影響する前記データアクセス動作を修正するようにさらに構成される、請求項１３に記載の装置。
  18. 前記特性化手順は、前記選択された要素の所定のプログラミング状態に到達するまで繰り返される、請求項１３に記載の装置。
  19. 装置であって、
    コントローラであって、複数の抵抗メモリ要素に連結可能であり、
    信号を前記複数の抵抗メモリ要素の選択された要素に適用することであって、前記信号の持続時間は、各々のその後の適用中に、前記選択された要素の最小プログラミング時間よりも少ない量だけ増分される、適用することと、
    適用される前記信号に応答して、前記選択された要素の第１の抵抗を測定することと、
    プログラミング信号が適用されることなく前記第１の抵抗の前記測定からある期間が経過した後に、前記選択された要素の第２の抵抗を測定することと、
    を伴う特性化手順を繰り返し実行するように構成される、コントローラを備え、
    前記コントローラは、前記特性化手順の前記第１および第２の抵抗測定に応答して、前記選択された要素に影響するデータアクセス動作の修正を実行するようにさらに構成される、装置。
  20. 前記信号は、前記特性化手順の各繰り返しにつき、増分電圧だけさらに増加され、前記増分電圧は、前記選択された要素の最小プログラミング電圧ステップよりも少ない、請求項１９に記載の装置。
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