JP2014158349A - Multilevel converter - Google Patents

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JP2014158349A JP2013027328A JP2013027328A JP2014158349A JP 2014158349 A JP2014158349 A JP 2014158349A JP 2013027328 A JP2013027328 A JP 2013027328A JP 2013027328 A JP2013027328 A JP 2013027328A JP 2014158349 A JP2014158349 A JP 2014158349A
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Abstract

PROBLEM TO BE SOLVED: To solve such problems that a distance between a capacitor and a semiconductor switching element is long, an assembling property is bad, a cost is high, a unit is enlarged, and an inductance of a conductor is increased.SOLUTION: Semiconductor switching elements S1 to S10 are arranged so as to be divided into two columns based on a distance between an output terminal A and terminals P and N of a DC power source on a circuit configuration. A plurality of conductors for connecting each of the semiconductor switching elements S1 to S10 have a connection portion connected to the terminals of the semiconductor switching elements S1 to S10, an extension portion extended to a space between the columns on the terminal side of the semiconductor switching elements S1 to S10 from the connection portion, and an erected portion erected in a direction opposite to the semiconductor switching elements S1 to S10 from the end of the extension portion. The erected portion is laminated between the columns on the terminal side of the semiconductor switching elements S1 to S10, and constitutes a laminated conductor.

Description

本発明は、直流電圧からマルチレベルの交流電圧への変換、またはマルチレベルの交流電圧から直流電圧への変換を行うためのマルチレベルコンバータに係り、特にこのマルチレベルコンバータの半導体スイッチング素子間の導体配置に関する。   The present invention relates to a multilevel converter for converting a DC voltage to a multilevel AC voltage or a multilevel AC voltage to a DC voltage, and more particularly to a conductor between semiconductor switching elements of the multilevel converter. Regarding placement.

１つの直流電圧源の正負極間における直流電圧をマルチレベルの交流電圧に変換するマルチレベルインバータが知られている。また、マルチレベルの交流電圧を直流電圧に変換するものも知られている。   A multi-level inverter that converts a DC voltage between positive and negative electrodes of one DC voltage source into a multi-level AC voltage is known. Also known is a device that converts a multi-level AC voltage into a DC voltage.

また、複数の半導体スイッチング素子を相互に接続するための導体配置として、以下の特許文献１〜４が開示されている。   Moreover, the following patent documents 1-4 are disclosed as a conductor arrangement for connecting a plurality of semiconductor switching elements to each other.

特開２０１０―２８８４１５号公報JP 2010-288415 A 特開２００６−２８０１９１号公報JP 2006-280191 A 特開２００５−２８７２６７号公報JP 2005-287267 A 特開平１１−４５８４号公報Japanese Patent Laid-Open No. 11-4584

しかしながら、特許文献１〜４に示されているような導体配置の場合、ユニットが大型化する，導体形状が複雑化しコストが上がる，組立性が悪い，コンデンサと半導体スイッチング素子間の距離が長い等の問題点がある。以下、それぞれの特許文献の問題点について説明する。（ただし、下記に示す導体配置はマルチレベルインバータやマルチレベルコンバータに適用されているものではない。）
図２１に示す特許文献１では、半導体スイッチング素子ＳとコンデンサＣが同一平面上に配置されているため、コンデンサＣの接続端子と半導体スイッチング素子Ｓの接続端子との接続導体４が長くなり、サージ電圧低減の効果が期待できない。 However, in the case of the conductor arrangement as shown in Patent Documents 1 to 4, the unit is enlarged, the conductor shape is complicated and the cost is increased, the assemblability is poor, the distance between the capacitor and the semiconductor switching element is long, etc. There are problems. Hereinafter, problems of each patent document will be described. (However, the conductor arrangement shown below is not applied to multilevel inverters and multilevel converters.)
In Patent Document 1 shown in FIG. 21, since the semiconductor switching element S and the capacitor C are arranged on the same plane, the connection conductor 4 between the connection terminal of the capacitor C and the connection terminal of the semiconductor switching element S becomes long, and surge The effect of voltage reduction cannot be expected.

図２２に示す特許文献２では、半導体スイッチング素子Ｓとコンデンサの配置からコンデンサの接続端子と半導体スイッチング素子Ｓの接続端子との接続導体４が長くなり、サージ電圧上昇の原因となる。また、半導体スイッチング素子Ｓの接続端子が縦横に広がりユニットが大型化してしまっていた。   In Patent Document 2 shown in FIG. 22, the connection conductor 4 between the connection terminal of the capacitor and the connection terminal of the semiconductor switching element S becomes longer due to the arrangement of the semiconductor switching element S and the capacitor, which causes an increase in surge voltage. In addition, the connection terminals of the semiconductor switching element S spread vertically and horizontally, and the unit has been enlarged.

図２３に示す特許文献３は、半導体スイッチング素子Ｓの端子面が向き合うように配置されているため、組立順序が複雑となり、組立性が悪い。また、構造上、寸法精度が低いと半導体スイッチング素子Ｓとヒートシンク５の接触状態が不良となることや、半導体スイッチング素子Ｓと導体との接続部に応力が掛かってしまう。そのため、構成する部品の寸法精度を高くしなければならず、コスト上昇の問題を引き起こす。   Since Patent Document 3 shown in FIG. 23 is arranged so that the terminal surfaces of the semiconductor switching element S face each other, the assembly order becomes complicated and the assemblability is poor. In addition, if the dimensional accuracy is low due to the structure, the contact state between the semiconductor switching element S and the heat sink 5 becomes poor, and stress is applied to the connection portion between the semiconductor switching element S and the conductor. Therefore, the dimensional accuracy of the components to be configured must be increased, causing a problem of cost increase.

図２４に示す特許文献４では、半導体スイッチング素子Ｓの接続端子が縦方向に並び、かつ、その列が横方向に複数存在し、さらに接続導体４同士を積層しているため、接続導体４の形状が複雑になりコストが上がる。また、コンデンサと半導体スイッチング素子Ｓとの距離が長いため、接続導体４が長くなり、サージ電圧を低減できない。   In Patent Document 4 shown in FIG. 24, since the connection terminals of the semiconductor switching elements S are arranged in the vertical direction, a plurality of rows are present in the horizontal direction, and the connection conductors 4 are stacked, The shape becomes complicated and the cost increases. Further, since the distance between the capacitor and the semiconductor switching element S is long, the connection conductor 4 becomes long, and the surge voltage cannot be reduced.

以上示したように、コンデンサと半導体スイッチング素子間の距離が長い，組立性が悪い，コストが高い，ユニットが大型化する，導体のインダクタンスが増大するという問題点を解消したマルチレベルコンバータを提供することが課題となる。   As described above, a multi-level converter is provided that solves the problems of a long distance between a capacitor and a semiconductor switching element, poor assembly, high cost, a large unit, and increased conductor inductance. Is a problem.

本発明は、前記従来の問題に鑑み、案出されたもので、その一態様は、複数の半導体スイッチング素子を選択的にＯＮ，ＯＦＦ制御することにより、１つの直流電圧源の正負極間における直流電圧を複数の電圧レベルに変換した交流電圧を出力する、または複数の電圧レベルを直流電圧に変換するマルチレベルコンバータであって、前記複数の半導体スイッチング素子は、回路構成上における２つの出力端子までの距離および直流電圧源の端子までの距離に基づいて２つの列に分けて配置し、前記各半導体スイッチング素子を接続するための複数の導体は、半導体スイッチング素子の端子と接続される接続部と、接続部から前記半導体スイッチング素子の端子側における前記２つの列の中央側まで延設された延設部と、延設部の前記中央側端部から半導体スイッチング素子と反対方向に立設した立設部と、を有し、前記立設部は、半導体スイッチング素子の端子側における２つの列の中央側で積層され積層導体を構成することを特徴とする。   The present invention has been devised in view of the above-described conventional problems. One aspect of the present invention is that a plurality of semiconductor switching elements are selectively turned on and off to control between the positive and negative electrodes of one DC voltage source. A multi-level converter that outputs an AC voltage obtained by converting a DC voltage into a plurality of voltage levels, or converts a plurality of voltage levels into a DC voltage, wherein the plurality of semiconductor switching elements have two output terminals on a circuit configuration And a plurality of conductors for connecting the semiconductor switching elements are connected to the terminals of the semiconductor switching elements, and are arranged in two rows based on the distance to the terminal and the distance to the terminal of the DC voltage source. And an extension part extending from the connection part to the center side of the two rows on the terminal side of the semiconductor switching element, and the center side end of the extension part And a standing portion erected in the opposite direction to the semiconductor switching element, and the standing portion is laminated on the center side of two rows on the terminal side of the semiconductor switching element to constitute a laminated conductor And

また、前記延設部は、複数の導体により積層されることを特徴とする。   In addition, the extending portion is laminated with a plurality of conductors.

さらに、前記マルチレベルコンバータ内のコンデンサを、半導体スイッチング素子の端子側に積層導体を挟んで対向して配置し、積層導体の立設部から突出した端子により接続したことを特徴とする。   Further, the capacitor in the multilevel converter is arranged to face the terminal side of the semiconductor switching element with the laminated conductor interposed therebetween, and is connected by a terminal protruding from the standing portion of the laminated conductor.

また、前記半導体スイッチング素子の一部または全てを、回路構成上において、直列数を２以上としてもよく並列数を２以上としてもよい。   Further, some or all of the semiconductor switching elements may have a series number of 2 or more and a parallel number of 2 or more in the circuit configuration.

本発明によれば、コンデンサと半導体スイッチング素子間の距離が長い，組立性が悪い，コストが高い，ユニットが大型化する，という問題点を解消し、かつ、サージ電圧を抑制できるマルチレベルコンバータを提供することが可能となる。   According to the present invention, there is provided a multilevel converter capable of solving the problems of a long distance between a capacitor and a semiconductor switching element, poor assembly, high cost, and a large unit, and suppressing a surge voltage. It becomes possible to provide.

実施形態１におけるマルチレベルコンバータを示す回路図である。FIG. 3 is a circuit diagram illustrating a multilevel converter in the first embodiment. 実施形態１におけるマルチレベルコンバータを示す斜視図である。1 is a perspective view showing a multilevel converter in Embodiment 1. FIG. 実施形態１におけるマルチレベルコンバータを示す平面図である。2 is a plan view showing a multilevel converter in Embodiment 1. FIG. 実施形態１におけるマルチレベルコンバータを示す側面図である。1 is a side view showing a multilevel converter in Embodiment 1. FIG. 実施形態１における積層導体を示す斜視図である。FIG. 2 is a perspective view showing a laminated conductor in the first embodiment. 実施形態１における各導体を示す斜視図である。FIG. 3 is a perspective view showing each conductor in the first embodiment. 実施形態１における各導体を示す斜視図である。FIG. 3 is a perspective view showing each conductor in the first embodiment. 実施形態１における各導体を示す斜視図である。FIG. 3 is a perspective view showing each conductor in the first embodiment. 実施形態１における各導体を示す斜視図である。FIG. 3 is a perspective view showing each conductor in the first embodiment. 実施形態１における導体の電流の流れを示す図である。FIG. 3 is a diagram illustrating a current flow of a conductor in the first embodiment. 実施形態２におけるマルチレベルコンバータを示す回路図である。6 is a circuit diagram showing a multilevel converter in Embodiment 2. FIG. 実施形態２におけるマルチレベルコンバータを示す斜視図である。It is a perspective view which shows the multilevel converter in Embodiment 2. FIG. 実施形態２における積層導体を示す斜視図である。10 is a perspective view showing a laminated conductor in Embodiment 2. FIG. 実施形態２におけるマルチレベルコンバータを示す平面図である。6 is a plan view showing a multilevel converter in Embodiment 2. FIG. 実施形態２におけるマルチレベルコンバータを示す側面図である。It is a side view which shows the multilevel converter in Embodiment 2. 実施形態２における積層導体を示す斜視図である。10 is a perspective view showing a laminated conductor in Embodiment 2. FIG. 実施形態２における導体を示す斜視図である。It is a perspective view which shows the conductor in Embodiment 2. FIG. 実施形態２における導体を示す斜視図である。It is a perspective view which shows the conductor in Embodiment 2. FIG. 実施形態２における導体を示す斜視図である。It is a perspective view which shows the conductor in Embodiment 2. FIG. 実施形態２における導体を示す斜視図である。It is a perspective view which shows the conductor in Embodiment 2. FIG. 特許文献１における電力変換装置を示す構成図である。It is a block diagram which shows the power converter device in patent document 1. 特許文献２における電力変換器を示す構成図である。It is a block diagram which shows the power converter in patent document 2. FIG. 特許文献３における電力変換装置を示す構成図である。It is a lineblock diagram showing the power converter in patent documents 3. 特許文献４におけるインバータ装置を示す構成図である。It is a block diagram which shows the inverter apparatus in patent document 4.

以下、本発明の実施形態１，２におけるマルチレベルコンバータを図面に基づいて詳細に説明する。   Hereinafter, multilevel converters according to Embodiments 1 and 2 of the present invention will be described in detail with reference to the drawings.

［実施形態１］
図１は、本実施形態１におけるマルチレベルコンバータ（本実施形態１では５レベルインバータ）を示す回路構成図である。なお、実施形態１，２では、半導体スイッチング素子にＩＧＢＴを用いた例で説明を行うが、半導体スイッチング素子の種類は限定しない。 [Embodiment 1]
FIG. 1 is a circuit configuration diagram showing a multilevel converter (a five-level inverter in the first embodiment) in the first embodiment. In the first and second embodiments, an example in which an IGBT is used as the semiconductor switching element will be described, but the type of the semiconductor switching element is not limited.

図１に示すように、第１〜第４の半導体スイッチング素子Ｓ１〜Ｓ４を直列接続して直列回路が構成されている。この直列回路の両端間には第１および第２のコンデンサＣ１，Ｃ２が直列に接続されている。   As shown in FIG. 1, a series circuit is configured by connecting first to fourth semiconductor switching elements S1 to S4 in series. First and second capacitors C1 and C2 are connected in series between both ends of the series circuit.

ＶDCは直流電圧源であり、この直流電圧源ＶDCの正極端Ｐ，負極端Ｎ間には、分圧コンデンサＣ３，Ｃ４が直列接続されている。直流電圧源ＶDCの正極端Ｐと、半導体スイッチング素子Ｓ１およびコンデンサＣ１との共通接続点との間には、第５の半導体スイッチング素子を構成する半導体スイッチング素子Ｓ５，Ｓ６が直列接続されている。半導体スイッチング素子Ｓ４およびコンデンサＣ２の共通接続点と、直流電圧源ＶDCの負極端Ｎとの間には、第６のスイッチング素子を構成する半導体スイッチング素子Ｓ７，Ｓ８が直列接続されている。前記第５，６のスイッチング素子は耐圧を考慮して２個の半導体スイッチング素子Ｓ５，Ｓ６およびＳ７，Ｓ８を用いているが、これに限らず２倍の耐圧を有する１個の半導体スイッチング素子で構成してもよい。 V DC is a DC voltage source, and voltage dividing capacitors C3 and C4 are connected in series between the positive terminal P and the negative terminal N of the DC voltage source V DC . Semiconductor switching elements S5 and S6 constituting the fifth semiconductor switching element are connected in series between the positive terminal P of the DC voltage source V DC and the common connection point of the semiconductor switching element S1 and the capacitor C1. . Semiconductor switching elements S7 and S8 constituting the sixth switching element are connected in series between the common connection point of the semiconductor switching element S4 and the capacitor C2 and the negative terminal N of the DC voltage source V DC . The fifth and sixth switching elements use two semiconductor switching elements S5, S6 and S7, S8 in consideration of withstand voltage. However, the present invention is not limited to this, and one semiconductor switching element having double withstand voltage is used. It may be configured.

半導体スイッチング素子Ｓ１およびＳ２の共通接続点と、半導体スイッチング素子Ｓ３，Ｓ４の共通接続点との間には、図示極性のダイオードＤ１，Ｄ２が直列に接続されている。   Between the common connection point of the semiconductor switching elements S1 and S2 and the common connection point of the semiconductor switching elements S3 and S4, diodes D1 and D2 having the polarities shown are connected in series.

ダイオードＤ１およびＤ２の共通接続点はコンデンサＣ１およびコンデンサＣ２の共通接続点ＮＰ’（Ｆｌｏａｔｉｎｇ Ｎｅｕｔｒａｌ Ｐｏｉｎｔ；浮動中点）に接続されている。この浮動中点ＮＰ’と、分圧コンデンサＣ３およびＣ４の共通接続点（中点ＮＰ）との間には、スイッチング手段としての半導体スイッチング素子Ｓ９およびＳ１０が互いに逆の耐圧方向に直列に接続されている。なお、このスイッチング手段は、半導体スイッチング素子Ｓ９，Ｓ１０に限らず、互いに逆の耐圧方向に制御可能な１個の双方向スイッチで構成してもよい。   A common connection point of the diodes D1 and D2 is connected to a common connection point NP '(Floating Neutral Point) of the capacitor C1 and the capacitor C2. Between the floating midpoint NP ′ and the common connection point (midpoint NP) of the voltage dividing capacitors C3 and C4, semiconductor switching elements S9 and S10 as switching means are connected in series in the reverse withstand voltage directions. ing. The switching means is not limited to the semiconductor switching elements S9 and S10, and may be constituted by a single bidirectional switch that can be controlled in the reverse withstand voltage directions.

前記半導体スイッチング素子Ｓ２およびＳ３の共通接続点を出力端子Ａとし、前記分圧コンデンサＣ３およびＣ４の共通接続点（中点ＮＰ）を出力端子Ｂとしている。なお、前記直流電圧源ＶDCの電源電圧は固定でも可変でもよい。 A common connection point of the semiconductor switching elements S2 and S3 is an output terminal A, and a common connection point (middle point NP) of the voltage dividing capacitors C3 and C4 is an output terminal B. The power supply voltage of the DC voltage source V DC may be fixed or variable.

前記半導体スイッチング素子Ｓ１〜Ｓ１０は、図示省略の制御手段によって、５レベルの電圧を出力するためのスイッチングパターンに従ってオン，オフ制御され、その結果、出力端子Ａ，出力端子Ｂ間に５レベルの電圧が出力されるものである。   The semiconductor switching elements S1 to S10 are on / off controlled by a control means (not shown) according to a switching pattern for outputting a 5-level voltage. As a result, a 5-level voltage is applied between the output terminal A and the output terminal B. Is output.

図２〜図４は、本実施形態１におけるマルチレベルコンバータの構成図である。図２（ａ）はマルチレベルコンバータの斜視図，図２（ｂ）は積層導体の斜視図，図３はマルチレベルコンバータの平面図，図４はマルチレベルコンバータの側面図を示している。   2 to 4 are configuration diagrams of the multilevel converter according to the first embodiment. 2A is a perspective view of the multilevel converter, FIG. 2B is a perspective view of the laminated conductor, FIG. 3 is a plan view of the multilevel converter, and FIG. 4 is a side view of the multilevel converter.

図２（ａ）に示すように、本実施形態１におけるマルチレベルコンバータは、ヒートシンク１と、そのヒートシンク１上に配置された半導体スイッチング素子Ｓ１〜Ｓ１０，ダイオードＤ１，Ｄ２と、前記半導体スイッチング素子Ｓ１〜Ｓ１０，ダイオードＤ１，Ｄ２を接続する積層導体２と、を備えている。導体を積層導体２で構成することにより、配線インダクタンスを小さくし、サージ電圧を抑える形状としている。   As shown in FIG. 2A, the multilevel converter according to Embodiment 1 includes a heat sink 1, semiconductor switching elements S1 to S10 disposed on the heat sink 1, diodes D1 and D2, and the semiconductor switching element S1. To S10, and the laminated conductor 2 connecting the diodes D1 and D2. By configuring the conductor with the laminated conductor 2, the wiring inductance is reduced and the surge voltage is suppressed.

前記半導体スイッチング素子Ｓ１〜Ｓ１０とダイオードＤ１，Ｄ２は、ヒートシンク１を長手方向に２列並べるように配置する。そして、回路構成上において出力端子Ａに近いスイッチング素子Ｓ１〜Ｓ４，ダイオードＤ１，Ｄ２を図３中の上側に配置し、回路構成上において直流電圧源ＶDC側に近いスイッチング素子Ｓ５〜Ｓ１０を図３中の下側に配置している。すなわち、素子の配置は、素子間に無駄な隙間を作らない様に配列して回路構成上における出力端子Ａ，直流電圧源ＶDC，正極端子Ｐ，負極端子Ｎとの接続距離の遠近距離で分けている。 The semiconductor switching elements S1 to S10 and the diodes D1 and D2 are arranged so that the heat sinks 1 are arranged in two rows in the longitudinal direction. Then, switching elements S1 to S4 and diodes D1 and D2 close to the output terminal A in the circuit configuration are arranged on the upper side in FIG. 3, and switching elements S5 to S10 close to the DC voltage source V DC side in the circuit configuration are illustrated. 3 is arranged on the lower side. In other words, the elements are arranged so as not to create a useless gap between the elements, and the distance between the output terminal A, the DC voltage source V DC , the positive terminal P, and the negative terminal N in the circuit configuration is short and close. It is divided.

また、図３において、ｅは半導体スイッチング素子のエミッタ端子，ｃはコレクタ端子，ａはダイオードのアノード端子，ｋはダイオードのカソード端子を示している。   In FIG. 3, e indicates the emitter terminal of the semiconductor switching element, c indicates the collector terminal, a indicates the anode terminal of the diode, and k indicates the cathode terminal of the diode.

図３（ａ）に示すように、半導体スイッチング素子Ｓ５のコレクタ端子ｃはＰ入力点として直流電圧源ＶDCの正極端子Ｐと接続し、半導体スイッチング素子Ｓ１０のコレクタ端子ｃは中点ＮＰの入力点としてコンデンサＣ３，Ｃ４の共通接続点に接続し、半導体スイッチング素子Ｓ８のエミッタ端子ｅはＮ入力点として直流電圧源ＶDCの負極端子Ｎと接続し、Ａ端子は出力端子Ａと接続する。 As shown in FIG. 3A, the collector terminal c of the semiconductor switching element S5 is connected to the positive terminal P of the DC voltage source V DC as the P input point, and the collector terminal c of the semiconductor switching element S10 is the input of the middle point NP. The point is connected to the common connection point of the capacitors C3 and C4, the emitter terminal e of the semiconductor switching element S8 is connected to the negative terminal N of the DC voltage source V DC as the N input point, and the A terminal is connected to the output terminal A.

図４の側面図に示すように、コンデンサＣ１，Ｃ２が半導体スイッチング素子の端子側に積層導体２を挟んで対向して配置されており、Ｄ端子，Ｅ端子，Ｆ端子（それぞれ、図１の接続点Ｄ，Ｅ，Ｆ（中点ＮＰ）に接続されている端子）によって接続されている。図４に示すように、半導体スイッチング素子の端子とコンデンサＣ１，Ｃ２の端子との距離を短くできるため、導体の長さを短くすることが可能となりサージ電圧を低減することができる。   As shown in the side view of FIG. 4, capacitors C1 and C2 are arranged on the terminal side of the semiconductor switching element so as to face each other with the laminated conductor 2 sandwiched therebetween, and the D terminal, E terminal, and F terminal (respectively in FIG. 1). Are connected by connection points D, E, and F (terminals connected to midpoint NP). As shown in FIG. 4, since the distance between the terminal of the semiconductor switching element and the terminals of the capacitors C1 and C2 can be shortened, the length of the conductor can be shortened and the surge voltage can be reduced.

図５に本実施形態１における積層導体２の斜視図を示し、図６（ａ）〜図９（ａ）に積層導体２を構成する各導体２１〜２９の斜視図を示し、図６（ａ）〜図９（ｂ）に前記各導体２１〜２９の回路構成上における位置を示す。なお、図５では積層導体２のみを表示、導体間の絶縁紙については省略している。   FIG. 5 is a perspective view of the laminated conductor 2 in the first embodiment, and FIGS. 6A to 9A are perspective views of the conductors 21 to 29 constituting the laminated conductor 2, and FIG. FIG. 9B shows the positions of the conductors 21 to 29 on the circuit configuration. In FIG. 5, only the laminated conductor 2 is shown, and the insulating paper between the conductors is omitted.

図６（ａ）（ｂ）に示すように、導体２１は半導体スイッチング素子Ｓ５のエミッタ端子と半導体スイッチング素子Ｓ６のコレクタ端子とを接続し、導体２２は半導体スイッチング素子Ｓ９のエミッタ端子と半導体スイッチング素子Ｓ１０のエミッタ端子を接続し、導体２３は半導体スイッチング素子Ｓ８のコレクタ端子と半導体スイッチング素子Ｓ７のエミッタ端子とを接続する。   As shown in FIGS. 6A and 6B, the conductor 21 connects the emitter terminal of the semiconductor switching element S5 and the collector terminal of the semiconductor switching element S6, and the conductor 22 connects the emitter terminal of the semiconductor switching element S9 and the semiconductor switching element. The emitter terminal of S10 is connected, and the conductor 23 connects the collector terminal of the semiconductor switching element S8 and the emitter terminal of the semiconductor switching element S7.

前記各導体２１〜２３は、半導体スイッチング素子の端子（エミッタ端子やコレクタ端子）と接続される接続部３ａ１〜３ａ６と、接続部３ａ１〜３ａ６からヒートシンク１と平行かつヒートシンク１の短手方向の素子配列中央側に延設された延設部３ｂ１〜３ｂ６と、延設部３ｂ１〜３ｂ６の前記素子配列中央側の端部からヒートシンク１と反対方向に垂直に立設した立設部３ｃ１〜３ｃ３と、を有している。   Each of the conductors 21 to 23 is a connection portion 3a1 to 3a6 connected to a terminal (emitter terminal or collector terminal) of a semiconductor switching element, and an element in the short direction of the heat sink 1 parallel to the heat sink 1 from the connection portions 3a1 to 3a6. Extending portions 3b1 to 3b6 extending toward the center of the array, and standing portions 3c1 to 3c3 extending vertically from the end portions of the extending portions 3b1 to 3b6 in the direction opposite to the heat sink 1 ,have.

図７（ａ）（ｂ）に示すように、導体２４は半導体スイッチング素子Ｓ１のコレクタ端子と半導体スイッチング素子Ｓ６のエミッタ端子とＤ端子とを接続し、導体２５は半導体スイッチング素子Ｓ９のコレクタ端子とダイオードＤ１のアノードとダイオードＤ２のカソードとＦ端子とを接続し、導体２６は半導体スイッチング素子Ｓ４のエミッタ端子と半導体スイッチング素子Ｓ７のコレクタ端子とＥ端子とを接続する。導体２４〜２６も導体２１〜２３と同様に接続部３ａ７〜３ａ１３と、延設部３ｂ７〜３ｂ１３と、立設部３ｃ４〜３ｃ６と、を有している。また、導体２４〜２６において、Ｄ端子，Ｅ端子，Ｆ端子は立設部３ｃ４〜３ｃ６からヒートシンク１と反対側に延設されて形成される。   As shown in FIGS. 7A and 7B, the conductor 24 connects the collector terminal of the semiconductor switching element S1, the emitter terminal of the semiconductor switching element S6, and the D terminal, and the conductor 25 is connected to the collector terminal of the semiconductor switching element S9. The anode of the diode D1, the cathode of the diode D2, and the F terminal are connected, and the conductor 26 connects the emitter terminal of the semiconductor switching element S4, the collector terminal of the semiconductor switching element S7, and the E terminal. Similarly to the conductors 21 to 23, the conductors 24 to 26 also have connection portions 3a7 to 3a13, extended portions 3b7 to 3b13, and standing portions 3c4 to 3c6. Further, in the conductors 24 to 26, the D terminal, the E terminal, and the F terminal are formed to extend from the standing portions 3c4 to 3c6 to the side opposite to the heat sink 1.

図８（ａ）（ｂ）に示すように、導体２７は半導体スイッチング素子Ｓ１のエミッタ端子と半導体スイッチング素子Ｓ２のコレクタ端子とダイオードＤ１のカソードとを接続し、導体２８は半導体スイッチング素子Ｓ３のエミッタ端子と半導体スイッチング素子Ｓ４のコレクタ端子とダイオードＤ２のアノードとを接続する。導体２７〜２８も同様に接続部３ａ１４〜３ａ１９と、延設部３ｂ１４〜３ｂ１９と、立設部３ｃ７，３ｃ８と、を有している。   As shown in FIGS. 8A and 8B, the conductor 27 connects the emitter terminal of the semiconductor switching element S1, the collector terminal of the semiconductor switching element S2, and the cathode of the diode D1, and the conductor 28 is the emitter of the semiconductor switching element S3. The terminal, the collector terminal of the semiconductor switching element S4, and the anode of the diode D2 are connected. Similarly, the conductors 27 to 28 have connection portions 3a14 to 3a19, extended portions 3b14 to 3b19, and standing portions 3c7 and 3c8.

図９（ａ）（ｂ）に示すように、導体２９は半導体スイッチング素子Ｓ２のエミッタ端子と半導体スイッチング素子Ｓ３のコレクタ端子と出力端子Ａとを接続する。導体２９も同様に、接続部３ａ２０，３ａ２１と、延設部３ｂ２０，３ｂ２１と、立設部３ｃ９と、を有している。また、導体２９において、出力端子Ａは立設部３ｃ９の他の素子や導体と絶縁できる位置からヒートシンク１と平行方向に延設している。   As shown in FIGS. 9A and 9B, the conductor 29 connects the emitter terminal of the semiconductor switching element S2, the collector terminal of the semiconductor switching element S3, and the output terminal A. Similarly, the conductor 29 has connection portions 3a20 and 3a21, extension portions 3b20 and 3b21, and a standing portion 3c9. In the conductor 29, the output terminal A extends in a direction parallel to the heat sink 1 from a position where it can be insulated from other elements and conductors of the standing portion 3c9.

ここで、図１０に基づいて、積層導体２に流れる電流について説明する。ここでは一例として、半導体スイッチング素子Ｓ３，Ｓ４，Ｓ７〜Ｓ９を各々オフ、半導体スイッチング素子Ｓ１，Ｓ２，Ｓ５，Ｓ６，Ｓ１０を各々オンとした場合のスイッチングパターンについて説明する。このスイッチングパターンでは、電流がＢ→ＮＰ→Ｃ３→Ｐ→Ｓ５→Ｓ６→Ｓ１→Ｓ２→Ａの経路で流れ、出力端子Ａ，Ｂ間の電位が２Ｅとなる。   Here, the current flowing through the laminated conductor 2 will be described with reference to FIG. Here, as an example, the switching pattern when the semiconductor switching elements S3, S4, S7 to S9 are turned off and the semiconductor switching elements S1, S2, S5, S6, and S10 are turned on will be described. In this switching pattern, the current flows along the path of B → NP → C3 → P → S5 → S6 → S1 → S2 → A, and the potential between the output terminals A and B becomes 2E.

図１０（ａ）では、前記電流の経路に含まれない導体２２，２３，２５，２６，２８については図示を省略し、電流の経路に含まれる導体２１，２４，２７，２９のみ表している。図１０（ｂ）は前記スイッチングパターンにおける電流経路を示す回路図である。   In FIG. 10A, the conductors 22, 23, 25, 26, and 28 not included in the current path are not shown, and only the conductors 21, 24, 27, and 29 included in the current path are shown. . FIG. 10B is a circuit diagram showing a current path in the switching pattern.

図１０（ａ）に示すように、電流は半導体スイッチング素子Ｓ５のエミッタ端子から導体２１の接続部３ａ２，延設部３ｂ２，立設部３ｃ１，延設部３ｂ１，接続部３ａ１の順に流れ、半導体スイッチング素子Ｓ６のコレクタ端子に入力される。次に、電流は半導体スイッチング素子Ｓ６のエミッタ端子から導体２４の接続部３ａ８，延設部３ｂ８，延設部３ｂ７，接続部３ａ７の順に流れ、半導体スイッチング素子Ｓ１のコレクタ端子に入力される。次に、電流は半導体スイッチング素子Ｓ１のエミッタ端子から導体２７の接続部３ａ１４，延設部３ｂ１４，立設部３ｃ７，延設部３ｂ１５，接続部３ａ１５の順に流れ、半導体スイッチング素子Ｓ２のコレクタ端子に入力される。次に、電流は半導体スイッチング素子Ｓ２のエミッタ端子から導体２９の接続部３ａ２０，延設部３ｂ２０，立設部３ｃ９，出力端子Ａの順に流れ、出力端子Ａから出力される。   As shown in FIG. 10A, the current flows from the emitter terminal of the semiconductor switching element S5 in the order of the connecting portion 3a2, the extending portion 3b2, the extending portion 3c1, the extending portion 3b1, and the connecting portion 3a1 of the conductor 21 Input to the collector terminal of the switching element S6. Next, the current flows from the emitter terminal of the semiconductor switching element S6 in the order of the connection part 3a8, the extension part 3b8, the extension part 3b7, and the connection part 3a7 of the conductor 24, and is input to the collector terminal of the semiconductor switching element S1. Next, the current flows from the emitter terminal of the semiconductor switching element S1 in the order of the connection part 3a14, the extension part 3b14, the standing part 3c7, the extension part 3b15, and the connection part 3a15 of the conductor 27 to the collector terminal of the semiconductor switching element S2. Entered. Next, the current flows from the emitter terminal of the semiconductor switching element S2 to the connecting portion 3a20 of the conductor 29, the extending portion 3b20, the standing portion 3c9, and the output terminal A in this order, and is output from the output terminal A.

この時、導体２１の延設部３ｂ１と導体２４の延設部３ｂ８，導体２４の延設部３ｂ７と導体２７の延設部３ｂ１４，導体２１の立設部３ｃ１と導体２７の立設部３ｃ７，導体２７の延設部３ｂ１５と導体２９の延設部３ｂ２０のそれぞれに逆向きの電流が流れる。このように、近接する導体に逆向きの電流が流れることにより、それぞれ電流によって発生する磁界が相殺される。また、本実施形態１では、特定のスイッチングパターンについてのみ説明したが、その他のスイッチングパターンでも近接する導体に逆向きの電流が流れることにより、磁界を相殺することができる。その結果、インダクタンスを抑制することが可能となる。   At this time, the extended portion 3b1 of the conductor 21, the extended portion 3b8 of the conductor 24, the extended portion 3b7 of the conductor 24, the extended portion 3b14 of the conductor 27, the raised portion 3c1 of the conductor 21, and the raised portion 3c7 of the conductor 27 are provided. , Currents flowing in opposite directions flow through the extended portion 3 b 15 of the conductor 27 and the extended portion 3 b 20 of the conductor 29. In this way, when a reverse current flows through adjacent conductors, the magnetic fields generated by the currents are canceled out. Further, in the first embodiment, only a specific switching pattern has been described. However, even in other switching patterns, a magnetic field can be canceled by a reverse current flowing through a nearby conductor. As a result, inductance can be suppressed.

また、コンデンサＣ１，Ｃ２を接続するための導体も前記積層導体２と積層することにより、磁界を相殺し、インダクタンスを低減することでサージ電圧を抑制することができる。   Further, by laminating the conductors for connecting the capacitors C1 and C2 with the laminated conductor 2, the surge voltage can be suppressed by canceling the magnetic field and reducing the inductance.

さらに、コンデンサＣ１，Ｃ２を積層導体２を挟んで半導体スイッチング素子と対向して配置させ、前記積層導体２にコンデンサＣ１，Ｃ２との接続端子Ｄ，Ｅ，Ｆを設けることにより、半導体スイッチング素子とコンデンサＣ１，Ｃ２との距離を短くすることができ、この素子の配置によってもサージ電圧を低減することが可能となる。   Further, the capacitors C1 and C2 are arranged opposite to the semiconductor switching element with the laminated conductor 2 interposed therebetween, and the laminated conductor 2 is provided with connection terminals D, E, and F to the capacitors C1, C2, thereby providing the semiconductor switching element. The distance between the capacitors C1 and C2 can be shortened, and the surge voltage can be reduced also by the arrangement of the elements.

また、積層導体２を用いることにより、導体面積が小さくなり、装置の小型化を図ることが可能となる。さらに、積層導体２を用いることにより、導体の組立性が向上する。また、構造上、素子の端子と接続する接続部と素子間を結ぶ立設部の配置を分けているため、多少寸法精度が低くても導体の取付けが可能なため、コストの削減を図ることが可能となる。   Further, by using the laminated conductor 2, the conductor area is reduced, and the apparatus can be miniaturized. Furthermore, the use of the laminated conductor 2 improves the assembly of the conductor. In addition, because of the structure, the arrangement of the connecting part connected to the terminal of the element and the standing part connecting the element is separated, so the conductor can be attached even if the dimensional accuracy is somewhat low, so the cost can be reduced. Is possible.

［実施形態２］
本実施形態２におけるマルチレベルコンバータの回路構成図を図１１に示す。図１１に示すように、本実施形態２におけるマルチレベルコンバータは、実施形態１のマルチレベルコンバータに対して、半導体スイッチング素子Ｓ９，Ｓ１０の耐圧を上げるために、半導体スイッチング素子Ｓ９，Ｓ１０に対して、半導体スイッチング素子Ｓ１１，Ｓ１２を並列に接続したものである。 [Embodiment 2]
FIG. 11 shows a circuit configuration diagram of the multilevel converter according to the second embodiment. As shown in FIG. 11, the multilevel converter according to the second embodiment is different from the multilevel converter according to the first embodiment with respect to the semiconductor switching elements S9 and S10 in order to increase the breakdown voltage of the semiconductor switching elements S9 and S10. The semiconductor switching elements S11 and S12 are connected in parallel.

図１２〜図１５に本実施形態２におけるマルチレベルコンバータの構成を示す。図１２はマルチレベルコンバータの斜視図，図１３は積層導体２の斜視図，図１４はマルチレベルコンバータの平面図，図１５はマルチレベルコンバータの側面図を示している。実施形態１と同様の箇所は同一符号を付してその説明を省略する。   12 to 15 show the configuration of the multilevel converter according to the second embodiment. 12 is a perspective view of the multilevel converter, FIG. 13 is a perspective view of the laminated conductor 2, FIG. 14 is a plan view of the multilevel converter, and FIG. 15 is a side view of the multilevel converter. The same parts as those in the first embodiment are denoted by the same reference numerals and the description thereof is omitted.

図１４に示すように、本実施形態２におけるマルチレベルコンバータは、実施形態１におけるマルチレベルコンバータの構成に対して、半導体スイッチング素子Ｓ９を図１４（ａ）における上側の列に移動し、新たに設けた半導体スイッチング素子Ｓ１１，Ｓ１２を図１４（ａ）における下側の列に配置したものである。   As shown in FIG. 14, the multilevel converter according to the second embodiment moves the semiconductor switching element S9 to the upper row in FIG. The provided semiconductor switching elements S11 and S12 are arranged in the lower row in FIG.

積層導体２は、実施形態１における導体２２が導体２２ａ，２２ｂに置き換わり、導体２５が導体２５ａ，２５ｂに置き換わっている。   In the laminated conductor 2, the conductor 22 in the first embodiment is replaced with the conductors 22a and 22b, and the conductor 25 is replaced with the conductors 25a and 25b.

図１７（ａ）（ｂ）に示すように、導体２２ａは半導体スイッチング素子Ｓ１０のエミッタ端子と半導体スイッチング素子Ｓ１２のエミッタ端子とを接続し、導体２２ｂは半導体スイッチング素子Ｓ１１のエミッタ端子と半導体スイッチング素子Ｓ１２のコレクタ端子と接続する。導体２２ａ，２２ｂも同様に接続部３ａ２２〜３ａ２５と、延設部３ｂ２２〜３ｂ２５と、立設部３ｃ１０〜３ｃ１１とを有している。   As shown in FIGS. 17A and 17B, the conductor 22a connects the emitter terminal of the semiconductor switching element S10 and the emitter terminal of the semiconductor switching element S12, and the conductor 22b connects the emitter terminal of the semiconductor switching element S11 and the semiconductor switching element. Connect to the collector terminal of S12. Similarly, the conductors 22a and 22b have connection portions 3a22 to 3a25, extension portions 3b22 to 3b25, and standing portions 3c10 to 3c11.

図１８（ａ）（ｂ）に示すように、導体２５ａは半導体スイッチング素子Ｓ９のエミッタ端子と半導体スイッチング素子１１のエミッタ端子とダイオードＤ１のアノードとダイオードＤ２のカソードと端子Ｆ，Ｆとを接続し、導体２５ｂは半導体スイッチング素子Ｓ９のエミッタ端子と半導体スイッチング素子Ｓ１０のコレクタ端子とを接続する。導体２５ａ，２５ｂも同様に接続部３ａ２６〜３ａ３１，延設部３ｂ２６〜３ｂ３１，立設部３ｃ１２，３ｃ１３と、を有している。   As shown in FIGS. 18A and 18B, the conductor 25a connects the emitter terminal of the semiconductor switching element S9, the emitter terminal of the semiconductor switching element 11, the anode of the diode D1, the cathode of the diode D2, and the terminals F and F. The conductor 25b connects the emitter terminal of the semiconductor switching element S9 and the collector terminal of the semiconductor switching element S10. Similarly, the conductors 25a and 25b have connection portions 3a26 to 3a31, extension portions 3b26 to 3b31, and standing portions 3c12 and 3c13.

なお、積層導体における電流の流れは実施形態１と同様であるためここでの説明は省略する。   Since the current flow in the laminated conductor is the same as that in the first embodiment, the description thereof is omitted here.

以上示したように、本実施形態２におけるマルチレベルコンバータによれば、実施形態１と同様の作用効果を奏する。   As described above, according to the multilevel converter in the second embodiment, the same operational effects as those in the first embodiment can be obtained.

また、本実施形態では、直流電圧からマルチレベルの交流電圧への変換で動作説明を行ったが、マルチレベルの交流電圧から直流電圧への変換にも本技術が適用できるのはもちろんのことである。   In this embodiment, the operation is described by converting a DC voltage to a multi-level AC voltage. However, the present technology can also be applied to conversion from a multi-level AC voltage to a DC voltage. is there.

Ｓ１〜Ｓ１２…半導体スイッチング素子
ＶDC…直流電圧源
Ａ…出力端子
Ｂ…出力端子
Ｐ…直流電圧源の正極端
Ｎ…直流電圧源の負極端
２…積層導体
２１〜２９…導体
３ａ１〜３ａ２１…接続部
３ｂ１〜３ｂ２１…延設部
３ｃ１〜３ｃ９…立設部 S1 to S12 ... Semiconductor switching element VDC ... DC voltage source A ... Output terminal B ... Output terminal P ... Positive electrode end of DC voltage source N ... Negative electrode end of DC voltage source 2 ... Laminated conductors 21-29 ... Conductors 3a1-3a21 ... Connection part 3b1-3b21 ... Extension part 3c1-3c9 ... Standing part

Claims (5)

複数の半導体スイッチング素子を選択的にＯＮ，ＯＦＦ制御することにより、１つの直流電圧源の正負極間における直流電圧を複数の電圧レベルに変換した交流電圧を出力する、または複数の電圧レベルを直流電圧に変換するマルチレベルコンバータであって、
前記複数の半導体スイッチング素子は、回路構成上における２つの出力端子までの距離および直流電圧源の端子までの距離に基づいて２つの列に分けて配置し、
前記各半導体スイッチング素子を接続するための複数の導体は、半導体スイッチング素子の端子と接続される接続部と、接続部から前記半導体スイッチング素子の端子側における前記２つの列の中央側まで延設された延設部と、延設部の前記中央側端部から半導体スイッチング素子と反対方向に立設した立設部と、を有し、
前記立設部は、半導体スイッチング素子の端子側における２つの列の中央側で積層され積層導体を構成することを特徴とするマルチレベルコンバータ。 By selectively ON / OFF controlling a plurality of semiconductor switching elements, an AC voltage obtained by converting a DC voltage between the positive and negative electrodes of one DC voltage source into a plurality of voltage levels is output, or a plurality of voltage levels are DC A multi-level converter that converts voltage,
The plurality of semiconductor switching elements are arranged in two rows based on the distance to the two output terminals and the distance to the terminal of the DC voltage source on the circuit configuration,
The plurality of conductors for connecting the semiconductor switching elements are connected to the terminals of the semiconductor switching elements, and extend from the connection parts to the center of the two rows on the terminal side of the semiconductor switching elements. An extending portion, and a standing portion erected in a direction opposite to the semiconductor switching element from the central side end portion of the extending portion,
The multi-level converter is characterized in that the standing portion is laminated on the center side of two rows on the terminal side of the semiconductor switching element to constitute a laminated conductor. 前記延設部は、
複数の導体により積層されることを特徴とする請求項１記載のマルチレベルコンバータ。 The extending portion is
The multilevel converter according to claim 1, wherein the multilevel converter is laminated by a plurality of conductors. 前記マルチレベルコンバータ内のコンデンサを、半導体スイッチング素子の端子側に積層導体を挟んで対向して配置し、積層導体の立設部から突出した端子により接続したことを特徴とする請求項１または２に記載のマルチレベルコンバータ。   3. The capacitor in the multi-level converter is disposed so as to face the terminal side of the semiconductor switching element with a laminated conductor interposed therebetween, and is connected by a terminal protruding from the standing portion of the laminated conductor. Multilevel converter as described in. 前記半導体スイッチング素子の一部または全てを、回路構成上において、直列数を２以上としたことを特徴とする請求項１〜３の何れかに記載のマルチレベルコンバータ。   The multilevel converter according to any one of claims 1 to 3, wherein a part or all of the semiconductor switching elements have a series number of 2 or more in the circuit configuration. 前記半導体スイッチング素子の一部または全てを、回路構成上において、並列数を２以上としたことを特徴とする請求項１〜４の何れかに記載のマルチレベルコンバータ。   5. The multilevel converter according to claim 1, wherein a part or all of the semiconductor switching elements have a parallel number of 2 or more in circuit configuration.
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