JP2014158197A

JP2014158197A - データ伝送回路及びデータ伝送方法

Info

Publication number: JP2014158197A
Application number: JP2013028661A
Authority: JP
Inventors: Tomohiko Yamada; 知彦山田
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2013-02-18
Filing date: 2013-02-18
Publication date: 2014-08-28

Abstract

【課題】データの正負で処理を分岐させることなくデータのビット数を圧縮することができるデータ伝送回路を提供する。
【解決手段】負数を２の補数で表現した整数データが複数入力され、入力された各整数データに対応する各ビット列について最上位ビット２１と同符号で連続する同符号ビットの連続数を検出する同符号連続検出回路１１と、各ビット列の連続数の中から最小連続数である最小値ｎを検出する最小値検出回路１２と、各ビット列のそれぞれに対し、第１の値から最小値ｎを減じたビット数だけ右へ算術シフトし、最下位ビットから少なくとも有効桁数分のビットを抽出して最小値ｎをビットで表したものと結合するビット変換回路１３と、を備えた。
【選択図】図２

Description

本発明は、データ伝送回路及びデータ伝送方法に関する。

従来、デジタル化したセンサの出力信号に含まれる極性ビットを除いた上位ビットの連続するゼロ符号を検出してビットデータを圧縮するデータ伝送回路があった（特許文献１参照）。

特開２００２−２３０６７７号公報（［０００８］〜［００１０］、図２）

しかしながら、一般にデジタルデータの負数は２の補数で表現され、最上位ビットを含む上位ビットに「１」が連続して出現することがあり、ゼロ符号の連続を検出してもゼロが検出されないことがある。したがって、２の補数で表現された負数を極性ビットを用いた表現に変更してからゼロ符号の連続を検出する必要があり、データの正負によって処理を分岐させなければならないという課題があった。

本発明は、上述のような課題を背景としてなされたもので、データの正負で処理を分岐させることなくデータのビット数を圧縮することができるデータ伝送回路を提供することを目的とする。

本発明のデータ伝送回路は、負数を２の補数で表現した整数データが複数入力され、入力された各整数データに対応する各ビット列について最上位ビットと同符号で連続する同符号ビットの連続数を検出する同符号連続検出回路と、前記各ビット列の連続数の中から最小連続数である最小値ｎを検出する最小値検出回路と、前記各ビット列のそれぞれに対し、第１の値から前記最小値ｎを減じたビット数だけ右へ算術シフトし、最下位ビットから少なくとも有効桁数分のビットを抽出して前記最小値ｎをビットで表したものと結合するビット変換回路と、を備えたものである。

本発明のデータ伝送方法は、負数を２の補数で表現した整数データが複数入力されるステップと、入力された各整数データに対応する各ビット列について最上位ビットと同符号で連続する同符号ビットの連続数を検出するステップと、前記各ビット列の連続数の中から最小連続数である最小値ｎを検出するステップと、前記各ビット列のそれぞれに対し、第１の値から前記最小値ｎを減じたビット数だけ右へ算術シフトし、最下位ビットから少なくとも有効桁数分のビットを抽出して前記最小値ｎをビットで表したものと結合するステップと、を備えたものである。

本発明のデータ伝送回路によれば、負数を２の補数で表現した整数データが複数入力され、入力された各整数データに対応する各ビット列について最上位ビットと同符号で連続する同符号ビットの連続数を検出する同符号連続検出回路を備える。このため、２の補数で表現された負数を極性ビットを用いた表現に変更する必要がなくなり、データの正負によって処理を分岐させる必要がなくなる。

本発明の実施の形態１に係るデータ伝送回路の構成を示すブロック図である。本発明の実施の形態１に係るデータ伝送回路のビット操作の流れを示す概略図である。本発明の実施の形態１に係るデータ伝送回路のビット操作の流れを示すフローチャートである。

実施の形態１．
実施の形態に係るデータ伝送回路は、多チャンネル海中データ収集装置、特にソノブイにおけるデータ伝送回路に適用される。図１は、本発明の実施の形態１に係るデータ伝送回路１００の構成を示すブロック図である。一般に、多チャンネル海中データ収集装置のデータ伝送は、センサで受信した信号を電気信号に変換し、符号化を施して行われる。本実施の形態１では、図１に示されるように、データ伝送回路１００は、センサ１と、電気回路２と、サンプル・ホールド回路３−１，３−２，３−３と、アナログデジタル変換回路４−１，４−２，４−３と、パラレルシリアル変換回路５とを備えている。

なお、センサ１−１，１−２，１−３をセンサ１と総称することがある。また、電気回路２−１，２−２，２−３を電気回路２と総称することがある。また、サンプル・ホールド回路３−１，３−２，３−３をサンプル・ホールド回路３と総称することがある。また、アナログデジタル変換回路４−１，４−２，４−３をアナログデジタル変換回路４と総称することがある。また、図１には、センサ１、電気回路２、サンプル・ホールド回路３、アナログデジタル変換回路４、及びパラレルシリアル変換回路５がそれぞれ３つずつ設けられる例について示しているが、数はこれに限定されず、複数設けられていればよい。

センサ１は、それぞれ任意の箇所において受信した音の信号を電気信号に変換するものである。なお、センサ１に入力される信号は、単音でも雑音でもよい。電気回路２は、各センサ１の出力信号の増幅及び周波数領域限定の処理を行うものである。

サンプル・ホールド回路３は、電気回路２から出力されるアナログ信号を抜き出してサンプリングし、一定時間保持する回路である。アナログデジタル変換回路４は、サンプル・ホールド回路３でサンプリングされた信号を、負数を２の補数で表現した整数データとして数値化したデジタル信号とし、パラレルシリアル変換回路５に出力するものである。

パラレルシリアル変換回路５は、同符号連続検出回路１１と、最小値検出回路１２と、ビット変換回路１３とを備え、各アナログデジタル変換回路４からの各デジタル信号を変換処理し、シリアル信号として出力するものである。複数のアナログデジタル変換回路４からパラレルシリアル変換回路５に入力された信号は、図１に示されるように、同符号連続検出回路１１、最小値検出回路１２、ビット変換回路１３の順に処理され、シリアル信号として出力される。なお、同符号連続検出回路１１、最小値検出回路１２、及びビット変換回路１３の具体的な処理については後述する。

図２は、本発明の実施の形態１に係るデータ伝送回路１００のビット操作の流れを示す概略図である。以下、図２を用いて本実施の形態１のビット操作を説明する。

対象ビット列２０−１，２０−２，２０−３は、図１のアナログデジタル変換回路４−１，４−２，４−３からそれぞれ出力されたデジタル信号のデータに対応するビット列であり、例えば１６ビットで構成される。なお、対象ビット列２０−１，２０−２，２０−３の最上位のビットを最上位ビット２１−１，２１−２，２１−３と称することがある。また、対象ビット列２０−１，２０−２，２０−３の最下位のビットを最下位ビット２２−１，２２−２，２２−３と称することがある。

なお、対象ビット列２０−１，２０−２，２０−３を対象ビット列２０と総称することがある。また、最上位ビット２１−１，２１−２，２１−３を最上位ビット２１と総称することがある。また、最下位ビット２２−１，２２−２，２２−３を最下位ビット２２と総称することがある。

同符号連続検出回路１１は、各アナログデジタル変換回路４から出力された整数データに対応する対象ビット列２０を、最上位ビット２１に隣接するビットから順に最上位ビット２１と異なる符号の異符号ビットが初めて表れるまで読み込み、最上位ビット２１と同符号で連続する同符号ビットの連続数（以後、同符号連続数と称する）を検出する。

ここで、図２の（Ａ−１）に示されるように、対象ビット列２０−１の同符号連続数は「５」であり、図２の（Ａ−２）に示されるように、対象ビット列２０−２の同符号連続数は「６」であり、図２の（Ａ−３）に示されるように、対象ビット列２０−３の同符号連続数は「７」である。同符号連続検出回路１１は、対象ビット列２０−１，２０−２，２０−３のそれぞれの同符号連続数を最小値検出回路１２に出力する。

最小値検出回路１２は、同符号連続検出回路１１から出力されたそれぞれの同符号連続数の中から、最小連続数である最小値の「５」を検出し、最小値を４ビットで表したデータである「０１０１」（図２の（Ｂ））をビット変換回路１３に出力する。この４ビットデータ「０１０１」が、図２の（Ｂ）に示される最小値ビット列３０である。最小値検出回路１２は、最小値「５」が検出された対象ビット列２０−１を示す情報もビット変換回路１３に出力する。

ビット変換回路１３は、最小値「５」、及び最小値「５」が検出された対象ビット列２０−１を示す情報が最小値検出回路１２から出力されると、図２の（Ｃ−１）に示される対象ビット列２０−１を「６」ビット右へ算術シフトする。ここで、算術シフトするビット数は、「１１」から最小値である「５」を減じることで算出される。なお、この「１１」が本発明における第１の値に相当する。

次に、ビット変換回路１３は、図２の（Ｃ−２）に示されるような、算術シフトされた対象ビット列２０−１について、最下位ビットから４ビットを抽出する。これは、図２の（Ａ−１）に示される対象ビット列２０−１の有効桁数分のビットを抽出するための処理であり、この４ビットが本発明における有効桁数分のビットに相当する。ここで有効桁数は、図２の（Ａ−１）に示される対象ビット列２０−１の情報のうちで保持することが求められる情報に関する有効桁を示す値である。図２の（Ａ−１）に示される対象ビット列２０−１について有効桁数分のビットが抽出されたビット列の情報は、図２の（Ａ−１）に示される対象ビット列２０−１の情報をできるだけ損なわないように保持された情報である。本実施の形態１では、ビット変換回路１３は、上述したように抽出した４ビットの更にもう一つ上位のビットも抽出する。抽出ビット列４０の最上位のビットは正負を表す情報となる。また、有効桁数の情報は予め記憶するようにしてもよいし、対象ビット列の長さ（この場合１６ビット）から前記第１の値を減じることにより抽出するビット数を求めても良い。こうして、最下位ビットから有効桁数に１を加えた桁数分のビットである５ビットが抽出される。このように抽出されたビット列が、図２（Ｃ−２）に示される抽出ビット列４０である。そして、ビット変換回路１３は、図２の（Ｃ−３）に示されるように最小値ビット列３０及び抽出ビット列４０を結合し、記憶手段（図示省略）に記憶する。なお、ビット変換回路１３は、対象ビット列２０−１に対して行った図２の（Ｃ−１）〜（Ｃ−３）の処理を、対象ビット列２０−２及び対象ビット列２０−３に対しても同様に行う。

図３は、本発明の実施の形態１に係るデータ伝送回路１００のビット操作の流れを示すフローチャートである。図３は、図２のビット操作を実現するフローチャートの一例である。
以下、図２、図３を用いて本実施の形態１のビット操作の流れを説明する。

同符号連続検出回路１１は、最上位ビット２１の符号と、それよりも（１＋ｉ）（ｉの初期値０）だけ下位のビットの符号とを比較し（ステップＳ１０１）、一致していれば（ステップＳ１０２でＹｅｓ）、最上位ビット２１と比較するビットを一つだけ下位のビットとして（ステップＳ１０３）、ステップＳ１０１及びステップＳ１０２の処理を行う。以上のステップＳ１０１〜ステップＳ１０３の処理は、最上位ビット２１の符号と同一の符号が検出されなくなるまで繰り返される。なお、同符号連続検出回路１１は、最上位ビット２１と比較するビットを一つだけ下位のものとするとき、ｉをインクリメントする。

次に、同符号連続検出回路１１は、ステップＳ１０２において、最上位ビット２１の符号とは異なる符号のビット（異符号ビット）を検出すると（ステップＳ１０２でＮｏ）、全ての対象ビット列２０についてステップＳ１０１の処理が行われたか否かを判定する（ステップＳ１０４）。そして、同符号連続検出回路１１は、ステップＳ１０１の処理を行っていない対象ビット列２０が他にある場合（ステップＳ１０４でＮｏ）、ステップＳ１０１に戻り、全ての対象ビット列２０について、ステップＳ１０２で最上位ビット２１の符号とは異なる符号のビット（異符号ビット）が検出されると（ステップＳ１０４でＹｅｓ）、ステップＳ１０５に移行する。このとき、同符号連続検出回路１１は、対象ビット列２０のそれぞれのｉを最小値検出回路１２に出力する。なお、このｉは、最上位ビット２１の符号と同一の符号を有するビットの連続数（同符号連続数）に相当する。

最小値検出回路１２は、各対象ビット列２０に対応する同符号連続数の中から、最小連続数である最小値を検出する（ステップＳ１０５）。なお、以後の説明において、ステップＳ１０５で検出した最小値を最小値ｎとして説明する。最小値検出回路１２は、最小値ｎを検出すると、これを４ビットデータとしてビット変換回路１３に出力する。なお、図２に示される例では、図２の（Ａ−１）及び（Ｂ）から分かるように、最小値ｎは「５」となる。

ビット変換回路１３は、最小値ｎが最小値検出回路１２から出力されると、対象ビット列２０を順次読み込んで、（１１−ｎ）ビットだけ右へ算術シフトする（ステップＳ１０６）。なお、図２に示される例では、図２の（Ｃ−１）及び（Ｃ−２）から分かるように、ｎ＝５であり、算術シフトするビットは６ビットとなる。次に、ビット変換回路１３は、このように算術シフトが行われた対象ビット列２０の下位５ビットを抽出する（ステップＳ１０７）。すなわち、ビット変換回路１３は、最下位ビットから有効桁数分の４ビットに１を加えた桁数分のビットである５ビットを抽出する。そして、ビット変換回路１３は、最小値ビット列３０及び抽出ビット列４０を結合して（ステップＳ１０８）、記憶手段（図示省略）に記憶する。

なお、対象ビット列２０が（１１−ｎ）ビット右へ算術シフトされると、ステップＳ１０２で最後に最上位ビット２１と同じ符号が検出されたビットの符号が抽出ビット列４０の少なくとも最上位のビットに表れる。したがって、対象ビット列２０の正負を表す情報は、ビット抽出された後においても保持されており、抽出ビット列４０の最上位のビットのデータを読み出すことで対象ビット列２０の正負が分かる。

また、振幅データの４ビット（抽出ビット列４０のうち、最上位のビットを除く４ビット）を抽出して有効桁数を確保するため、同符号連続数が１１以上の場合であっても、ｉを「１１」として扱うものとする。

以上のように、本実施の形態１に係るデータ伝送回路１００は、負数を２の補数で表現した整数データが複数入力され、入力された各整数データに対応する各ビット列について最上位ビット２１と同符号で連続する同符号ビットの連続数を検出する同符号連続検出回路１１を備える。このため、２の補数で表現された負数を極性ビットを用いた表現に変更する必要がなくなり、データの正負によって処理を分岐させる必要がなくなる。

なお、本実施の形態１では、対象ビット列２０が１６ビットで構成される例について説明したが、これに限定されず、８ビット、２４ビット、３２ビットで構成されるデジタルデータにも適用することができる。

１，１−１，１−２，１−３センサ、２，２−１，２−２，２−３電気回路、３，３−１，３−２，３−３サンプル・ホールド回路、４，４−１，４−２，４−３アナログデジタル変換回路、５パラレルシリアル変換回路、１１同符号連続検出回路、１２最小値検出回路、１３ビット変換回路、２０，２０−１，２０−２，２０−３対象ビット列、２１，２１−１，２１−２，２１−３最上位ビット、２２，２２−１，２２−２，２２−３最下位ビット、３０最小値ビット列、４０抽出ビット列、１００データ伝送回路。

Claims

負数を２の補数で表現した整数データが複数入力され、入力された各整数データに対応する各ビット列について最上位ビットと同符号で連続する同符号ビットの連続数を検出する同符号連続検出回路と、
前記各ビット列の連続数の中から最小連続数である最小値ｎを検出する最小値検出回路と、
前記各ビット列のそれぞれに対し、第１の値から前記最小値ｎを減じたビット数だけ右へ算術シフトし、最下位ビットから少なくとも有効桁数分のビットを抽出して前記最小値ｎをビットで表したものと結合するビット変換回路と、を備えた
ことを特徴とするデータ伝送回路。
前記ビット変換回路は、最下位ビットから前記有効桁数に１を加えた桁数分のビットを抽出することを特徴とする請求項１に記載のデータ伝送回路。
負数を２の補数で表現した整数データが複数入力されるステップと、
入力された各整数データに対応する各ビット列について最上位ビットと同符号で連続する同符号ビットの連続数を検出するステップと、
前記各ビット列の連続数の中から最小連続数である最小値ｎを検出するステップと、
前記各ビット列のそれぞれに対し、第１の値から前記最小値ｎを減じたビット数だけ右へ算術シフトし、最下位ビットから少なくとも有効桁数分のビットを抽出して前記最小値ｎをビットで表したものと結合するステップと、を備えた
ことを特徴とするデータ伝送方法。