[第1実施形態]
以下、本発明の好ましい実施形態について図面を参照して説明する。図1には、第1実施形態に係る遊技機としてのスロットマシン1が示されている。図1において、スロットマシン1は、三個の回転リール11の各々に記された複数種類の図柄が所定の組み合わせとなるように、回転している回転リール11を停止させる遊技を行うものである。このスロットマシン1には、図1に示すように、当該スロットマシン1の各種装置を収納するとともに、正面形状が長方形となった筐体2が備えられている。
筐体2は、前面全体が開口された箱状の部材である。そして、筐体2の前面開口は、当該筐体2に回動可能に取り付けられた前扉3で塞がれるようになっている。なお、前扉3は、閉じられると、自動的に施錠されるようになっている。前扉3は、その前面をほぼ二分する上部パネル部4及び下部パネル部5を備えたものとなっている。そして、下部パネル部5の下方には、入賞時に払い出されるメダルを貯留する受皿部6Aが一体成形された受皿ユニット6が設けられている。また、上部パネル部4と下部パネル部5との間には、遊技に係る操作を行うための操作卓7が遊技者側に突出するように形成されている。
ここで、上部パネル部4及び下部パネル部5は、意匠的に優れた外観を確保するために、合成樹脂製の化粧板が表面に張り付けられたものとなっている。上部パネル部4には、図1中、操作卓7の上方且つ幅方向の中央部分において長方形状に形成された表示窓4Aが設けられている。ここで、筐体2内部に設けられた三個の回転リール11の各々は、その外周面に複数種類の図柄(図示略)が記されている。そして、各回転リール11の図柄は、筐体2の外部から表示窓4Aを通して目視可能となっている。
上部パネル部4の上端縁部分には、正面形状が逆台形状に形成された演出用照明部4Bが設けられている。この演出用照明部4Bは、上部パネル部4の上端縁部分のほぼ中央に配置されている。演出用照明部4Bの両端部は、上部パネル部4の角隅部分まで達することなく、その手前の位置で途切れたものとなっている。また、上部パネル部4の上側における両角近傍には、正面形状が湾曲した帯状に形成されるとともに、漢数字の「八」を描く一対の演出用照明部4Cが設けられている。これらの演出用照明部4Cの各々は、その上端部が演出用照明部4Bの端部近傍に配置されるとともに、その下端側の部分が上部パネル部4の側縁へ向かって斜め下方に延びたものとなっている。
さらに、上部パネル部4の両方の側縁には、演出用照明部4Cの下端に接続された別の演出用照明部4Dがそれぞれ設けられている。これらの演出用照明部4Dの各々は、演出用照明部4Cと同様に、上下方向に細長い帯状に形成されたものであり、演出用照明部4Cの下端から、上部パネル部4の側縁に沿って延び、操作卓7の直近まで達するものとなっている。これらの演出用照明部4B〜4Dの各々は、赤色のレンズの内部に配置された高輝度発光ダイオード等の光源を備え、遊技の進行に応じて、その光源の点灯又は点滅により、遊技における視覚的な演出効果を高めるものである。表示窓4A及び演出用照明部4Bの間には、遊技の演出用画像を表示する液晶表示装置4Eが設けられている。この液晶表示装置4Eは、動画を含む様々な画像を、遊技の進行に応じて表示するものである。液晶表示装置4Eの両側には、遊技に係る効果音を発生するスピーカを備えた音声出力部4Fがそれぞれ設けられている。
操作卓7は、遊技における操作に必要な各種のスイッチ類が配置されたものである。すなわち、操作卓7における図1中右端の部分には、前扉3の施錠を解除するための鍵が挿入される鍵穴7Aが設けられている。この鍵穴7Aの左斜め上方には、メダルを投入するためのメダル投入口7Bが開口されたメダル投入部7Cが設けられている。メダル投入口7Bの左斜め下方には、三個の回転リール11のそれぞれを停止させる際に操作される三個のストップスイッチ7Dが設けられている。これら三個のストップスイッチ7Dのうち、左端に配置されているストップスイッチ7Dの左斜め上方には、一度の操作で最大枚数のメダルを賭けることができるマックスベットスイッチ7Eが設けられている。
また、左端のストップスイッチ7Dの左方であって、マックスベットスイッチ7Eの左斜め下方の位置には、三個の回転リール11を一斉に回転させる際に操作されるスタートスイッチ7Fが設けられている。このスタートスイッチ7Fの左斜め上方には、1回の操作で貯留されているメダルを1枚賭けることのできる、換言すると、メダルを1枚ずつ賭ける際に操作されるベットスイッチ7Gが設けられている。さらに、ベットスイッチ7Gの左斜め下方には、精算時に貯留されているメダルを払い出させる精算スイッチ7Hが設けられている。
下部パネル部5には、スロットマシン1のモデルタイプを表す象徴するキャラクター等が描かれたパネル5Aが設けられている。受皿ユニット6には、メダルを貯留する前述の受皿部6Aに加えて、入賞時に受皿部6Aへ向かって払い出されるメダルを排出させるメダル払出口6Bと、遊技に係る効果音を発生するスピーカを備えた音声出力部6Cとが設けられている。
次いで、筐体2の内部に設けられている内部装置について簡単に説明する。筐体2の内部には、図2に示すように、スロットマシン1の遊技動作を制御するマイクロコンピュータからなるCPUを備えた主制御基板20を内蔵する主基板ケース2D、三個の回転リール11が回転自在に支持するとともに、これらの回転リール11のそれぞれを駆動する図示しないモータを備えたリールユニット10、内部に多数のメダルを貯留させる容器部12Aを備えるとともに受皿部6Aに向かってメダルを排出するホッパユニット12、及び、これらの装置に電力を供給する電源装置13等が設けられている。このうち、リールユニット10は、それぞれが円筒状に形成された複数の回転リール11を有するものである。そして、これらの回転リール11の各外周面には、特に図示していないが、複数種類の図柄が記されている。前扉3の裏側の面には、表側の面に配置された液晶表示装置4Eに対応して、液晶表示装置4E、演出用照明部4B〜4D及び音声出力部4F,6Cの動作を制御する後述の副制御基板30を内蔵する副基板ケース2Eが設けられている。また、前扉3の裏側の面には、表側の面に開口されたメダル投入口7Bに対応して、投入されたメダルの適否を判定するメダルセレクタ14が設けられている。
以上のようなスロットマシン1は、遊技者がベット操作を行った後に、スタートスイッチ7Fを操作することにより、複数の回転リール11が回転を開始し、この後、遊技者が複数のストップスイッチ7Dを操作して、所定の図柄の組み合わせを示す位置に複数の回転リール11を停止させることができた場合に入賞となって、入賞した役に対応する枚数のメダルを遊技者に払い出したり、リプレイ(再遊技)や特別遊技を付与したりする等の利益が得られるように形成されている。
次に、スロットマシン1の制御装置8について説明する。図3には、スロットマシン1に係る制御系統の概略構成が示されている。図3において、制御装置8は、当該スロットマシン1における遊技の進行に係る装置の動作を主に制御する主制御基板20と、遊技を盛り上げる演出の動作を主に制御する副制御基板30との二つの基板から構成されたものとなっている。主制御基板20及び副制御基板30は、両方とも、制御プログラムを実行するCPU、並びに、ROM及びRAM等の記憶手段を含んで構成されたハードウェアに、遊技動作制御や演出動作制御を行うためのソフトウェアがインストールされたものである。なお、本実施形態では、CPUとして、1チップで構成される1チップCPUが採用されているが、実施にあたり、1チップCPUではなく、本実施形態とは異なる形態のCPUを採用することもできる。
ここで、主制御基板20は、副制御基板30へデジタルシリアル通信でコマンドデータを送信し、副制御基板30は、主制御基板20から受信したコマンドデータに基づいて制御動作を行う制御回路を備えたものとなっている。主制御基板20は、遊技が行われる毎に遊技の当否に係る当否抽選を行うものであり、当否抽選により所定の当選役に対応した当選フラグが成立することにより、遊技者に対して当該当選役への入賞を可能にするものである。また、主制御基板20は、遊技者がストップスイッチ7Dを操作したことにより、当該ストップスイッチ7Dに対応した回転リール11を停止させる際に、参照すべき停止テーブルとして複数種類の停止制御テーブルを記憶しているものである。
換言すると、主制御基板20は、抽選により複数種類の当選役のうちの一又は複数が当否抽選で当選すると、遊技の状態及び当選した当選役の両方に対応した停止制御テーブルを選択し、選択した停止制御テーブルを参照して回転リール11の停止を行うものとなっている。このようなスロットマシン1の遊技動作を制御する主制御基板20は、信号の受信や送信を行うために、図示しない信号入力部及び制御信号出力部を備えている。信号入力部には、図3に示すように、前述したメダルセレクタ14、シングルベットスイッチ7G、マックスベットスイッチ7E、スタートスイッチ7F、ストップスイッチ7D、精算スイッチ7H、設定変更装置7J、及び、リセットスイッチ7K等、スロットマシン1の管理者又は遊技者による操作に起因して信号を出力する機器が電気的に接続されている。
制御信号出力部には、リールユニット10及びホッパユニット12等の遊技に関する動作を能動的に行う装置が電気的に接続されている。これにより、主制御基板20は、遊技者の操作や遊技の結果に対応して、リールユニット10及びホッパユニット12等の動作制御が行え、且つ、遊技に関する情報を知らせるための外部出力信号を外部へ出力できるようになっている。スロットマシン1の演出動作を制御する副制御基板30は、制御対象となる装置に制御信号を送出するために、図示しない制御信号出力部を備えている。この制御信号出力部には、音声出力部4F,6C、演出用照明部4B〜4D、液晶表示装置4E、及び、投入されたメダルの貯留枚数を示すクレジット表示器15等の能動的に演出又は表示動作を行う装置が電気的に接続されている。
これにより、副制御基板30は、遊技者の操作や遊技の結果に応じて、音声出力部4F,6C、演出用照明部4B〜4D及び液晶表示装置4E等の動作制御が行えるようになっている。この際、主制御基板20のCPUには、インストールされている前述のソフトウェアにより、スロットマシン1の遊技全般に係る制御を行う遊技制御手段21と、遊技に係る当否を決める抽選を行う当否抽選手段22と、回転リール11の動作制御を行うリールユニット制御手段23と、不正を防止するための第1不正防止制御手段40とが設けられている。
このうち、遊技制御手段21は、図3の如く、ボーナスゲーム等の特別遊技に入賞していない状態で行われる通常遊技における遊技動作を制御する通常遊技制御手段21Aと、ボーナスゲーム等に入賞すると行われる特別遊技の遊技動作を制御する特別遊技制御手段21Bと、入賞するとそのまま次の遊技を開始することができるリプレイの当選確率が通常遊技と異なる確率に設定されたリプレイタイム(以下「RT」と略す。)の遊技動作を制御するRT制御手段21Cとを備えたものとなっている。本実施形態では、RTゲームとして、リプレイの当選確率が通常遊技よりも高く設定されたものが採用されている。なお、RTゲームとしては、リプレイの当選確率が通常遊技よりも高く設定されたものに限らず、リプレイの当選確率が通常遊技より低いものでもよく、また、リプレイの当選確率が互いに異なる複数種類のRTゲームを設定し、そのうちの中に、リプレイの当選確率が通常遊技より低く設定されたRTゲームが含まれていても良い。
通常遊技制御手段21Aは、ボーナスフラグ等の特別当選フラグ成立の権利の持ち越しを制御する持ち越し制御機能と、フラグ成立の権利の持ち越しがされない小役に入賞した際にメダルを払い出す払い出し制御機能とを備えている。通常遊技制御手段21Aは、三個の回転リール11の回転が全て停止した際に、図柄表示窓61の有効ライン上に、予め設定された当選役である小役を構成する複数の図柄が揃うと、その払い出し制御機能により、ホッパユニット12に対して所定枚数のメダルを払い出させる。なお、メダルを払い出す代わりに、クレジットを増やしても良い。ここで、スロットマシン1の遊技全般における当選役としては、入賞すると、メダルの払い出しを伴い、遊技者に利益を付与する小役入賞に対応する当選役と、この小役入賞よりもさらに大きな利益を遊技者に付与する特別入賞に対応する当選役と、メダルの払い出しは無いが、遊技メダルを新たに投入することなく再度の遊技を行うことができる「再遊技(リプレイ)」に対応する当選役とが準備されている。
そして、当否抽選手段22には、当否抽選である当選役に当選した場合、その当選役に対応した当選フラグを成立させる機能を有している。この点については、後で詳述する。また、スロットマシン1には、回転リール11が停止した際に、所定の図柄が表示された状態、すなわち、所定の出目が表示された場合、通常の遊技状態から、所定の利益が遊技者に提供されることとなる特殊な遊技状態にするようになっている。特殊な遊技状態としては、例えば、リプレイへの当選確率が通常遊技よりも高く設定された前述のRTや、このRTを終了させるおそれのあるパンク役に当選していることを遊技者に知らせる報知演出を行う前述のAT等が設定されている。
また、上記以外のATとして、押し順によって獲得枚数が異なるようにした小役の当選時に、遊技者にとって有利な押し順を報知するような形態も考えられる。その場合、押し順によって払い出し枚数を異ならせる仕様や、リールの停止タイミングによって払い出し枚数を異ならせるリール停止制御の仕様に応じ、ATの報知方法として「左リール・右リール・中リール」や「左リールで赤7を狙え」のような報知方法を適宜採用するようにするのが望ましい。
この際、当否抽選手段22による当否抽選の結果が特別入賞に対応する当選である場合、特別当選フラグ、いわゆるボーナスフラグが成立し、且つ、この特別当選フラグ成立中に、リールユニット10に設けられた回転リール11の停止図柄の組み合わせが、予め定められた所定の組み合わせである特別入賞図柄(例えば、有効ライン上に「7」が三個揃うもの)と一致していることを条件に入賞となり、スロットマシン1の遊技は、遊技者に有利な特別遊技に移行するようになっている。一方、当否抽選手段22の抽選により特別当選フラグが成立したものの、回転リール11の停止図柄の組み合わせが特別入賞図柄と一致していない場合、当該遊技では、特別遊技に移行することはない。
この場合、通常遊技制御手段21Aは、その持ち越し制御機能によって、特別当選フラグ成立の権利を、それ以後の遊技に持ち越すように、特別当選フラグの成立状態を維持するように制御を行うようになっている。そして、それ以後の遊技で、遊技者が停止図柄の組み合わせを特別入賞図柄と一致させることができれば、特別当選フラグ成立の権利が持ち越されていることから、特別遊技に移行するようになっている。例えば、特定導入遊技(BBゲーム)、特定遊技(RBゲーム)、及び、アシストタイム遊技(ATゲーム)の当選フラグは、当該当選フラグの成立した遊技で入賞しなくとも、次のゲームに持ち越されるようになっている。なお、小役の当選フラグは、当選フラグが成立した遊技で入賞できなかった場合、不成立の状態に戻り、当選フラグ成立の権利が次の遊技に持ち越されることはない。
特別遊技制御手段21Bは、通常遊技とは異なる特別遊技における遊技動作を制御するものとなっている。すなわち、スロットマシン1には、特別遊技として、特定導入遊技(以下、「BBゲーム」という。)が設定されている。ここで、BBゲームは、スロットマシン1の遊技における最も大きな役であり、入賞するとメダルの払い出しが行われる所定の役に当選する当選確率が通常遊技よりも高い遊技が行える特別遊技である。ここで、BBゲームは、所定の終了条件(本実施形態では、遊技者に払い出されたメダル枚数が予め設定された最大枚数に達するという条件)を満たすと、終了するようになっている。
RT制御手段21Cは、RTにおける遊技動作を制御するものとなっている。すなわち、RT制御手段21Cは、通常遊技よりもリプレイの当選確率の高い抽選テーブルを用いて遊技における当否を選ぶ当否抽選を行う遊技動作を制御するものである。また、RT制御手段21Cは、所定の条件の成立、例えば、通常遊技において遊技者が回転リール11を停止させた際に、所定の出目が表示される、あるいは、BBゲームが終了すると、RTを開始するようになっている。さらに、RT制御手段21Cは、所定の条件の成立、例えば、RTの開始後、遊技者が回転リール11を停止させた際に、所定の役、いわゆる、パンク役に入賞する、あるいは、BBゲームが開始されると、RTを終了させるようになっている。なお、スロットマシン1に対して、設定変更処理等に基づいてRAMクリア処理が行われた場合には、RAMクリアが行われる前の一部の情報として、例えば現在のRT状態等が保持されるようになっている(具体的には、設定変更処理が行われる前と後で同じRT状態が維持される)。なお、設定変更処理において、全ての情報を保持しないようにしてもよい。
当否抽選手段22は、スタートスイッチ7Fが操作されたことを契機に、当否に係る当否抽選を行うもの、更に詳しく説明すると、予め定めた抽選確率に基づいて当選か否かの当選判定の抽選を行うものである。そして、当否抽選手段22による抽選結果が当選である場合に当選フラグが成立し、この当選フラグ成立中に、回転リール11の停止図柄の組み合わせが予め定められた入賞図柄と一致したことを条件に入賞となり、遊技者にメダルの払い出しや、特別遊技等の利益が付与されるように設定されている。
ここで、当否抽選手段22による抽選結果は、副制御基板30の演出動作に係る指令であるコマンドデータとして副制御基板30へ送信されるようになっている。このような当否抽選手段22には、図3に示すように、当否抽選用の乱数を発生させる乱数発生手段22Aと、この乱数発生手段22Aが発生した乱数を所定の条件で抽出する乱数抽出手段22Bと、当否判定の際に当選領域が参照される抽選テーブルを記憶した抽選テーブル記憶手段22Cと、この抽選テーブル記憶手段22Cの抽選テーブルに基づいて当否判定を行う当否判定手段22Dと、前述したように、当選時にフラグを成立させるフラグ設定手段22Eとが設けられている。
また、副制御基板30の演出動作に係る指令であるコマンドデータとして、直接的に送信される役抽選結果を用いて説明したが、これに限られるものではない。例えば、当否抽選手段22による抽選結果に応じて主制御基板20により行われた何らかの動作に基づくコマンドデータの間接的な送信によって、副制御基板30が演出を行うようにすることも考えられる。また例えば、当否抽選手段22による抽選結果に応じて主制御基板20により定められた演出オーダー情報を含んだコマンドデータの間接的な送信によって、副制御基板30が演出を行うようにすることも考えられる。
乱数発生手段22Aは、予め設定された所定の数値領域内(例えば、十進数で0〜999の範囲内)で、当否抽選用の乱数を発生させるものである。乱数抽出手段22Bは、予め設定された所定の条件が達成されたことを契機に、例えば、スタートスイッチ7Fが操作されたことを契機に、乱数発生手段22Aによって次々発生される乱数の中から一の乱数を抽出し、抽出した乱数を抽出乱数データとするものである。抽選テーブル記憶手段22Cは、乱数発生手段22Aが取り得る乱数の全領域における所定の箇所に、BBゲーム等の各入賞役に対応した当選役の各々を決定する当選領域がそれぞれ割り当てられた抽選テーブルを記憶している。なお、当選領域の一部には、複数の入賞役が重複当選する領域、再遊技役とBBゲーム入賞役等の特別役とが重複当選する領域、および異なる種類の再遊技役が重複当選する領域も設定されている。
抽選テーブルとしては、各当選役の当選する確率である抽選確率データが互いに異なる複数種類のものが用意されている。当否判定手段22Dは、各遊技に対応した抽選確率データを有する抽選テーブルを選択し、選択した抽選テーブルと、乱数抽出手段22Bが抽出した抽出乱数データとに基づいて、当否の判定及び当選の場合には当選役を決定するものである。具体的には、当否判定手段22Dは、乱数抽出手段22Bが抽出した抽出乱数データと、選択した抽選テーブルにおける各当選領域の当否判定領域データとを照合し、乱数抽出手段22Bが抽出した抽出乱数データに一致する当否判定領域データが属する当選領域から、当否の判定及び当選役の決定を行うものである。
また、当否判定手段22Dは、当否の判定及び当選役の決定を完了すると、その当否判定の結果、及び、当選した場合には当選役を示す当否抽選結果データを含む抽選結果信号を出力するようになっている。ここで、スロットマシン1の筐体2内部には、入賞するとメダルの払い出しが行われる当選役への当選確率を設定するための図示しない設定スイッチが設けられている。そして、この設定スイッチで設定される設定値の違いで、遊技者にとって有利な状態へ移行するための当選役に当選する確率が異なり、この設定スイッチで設定されている設定値を加減することで、メダルの出玉率(払い出し期待値/投入枚数)を増減できるようになっている。
この設定スイッチの設定値が変更されると、当否判定手段22Dは、それまで、当否抽選で参照していた抽選テーブルから、各当選役への当選確率が異なる別の抽選テーブルに置き換えて、置き換えた抽選テーブルで当否の判定及び当選役の決定を行うようになっている。フラグ設定手段22Eは、上述のような当否抽選を行った結果、当選した際にフラグを成立させるものである。ここで、フラグ設定手段22Eは、通常遊技制御手段21Aから持ち越し指令を受信しない限り、各遊技で成立させたフラグを遊技の終了時にリセットするようになっている。
換言すると、フラグ設定手段22Eは、各遊技で成立させた小役フラグを遊技の終了時にリセットするが、BBゲームのフラグが成立すると、遊技が終了してもリセットせず、回転リール11の停止時に、BBゲームに対応する図柄が有効ラインに揃った際、すなわち、BBゲームに入賞した際にリセットするようになっている。なお、RTは、開始にともない遊技者にメダルが払い出されないので、小役に相当するものではないが、フラグ設定手段22Eは、RTの開始時時にRTフラグを成立させ、RTの終了時にRTフラグをリセットするものとなっている。また、フラグ設定手段22Eは、RTフラグの状態を示すフラグ状態信号を送信するようになっている。
リールユニット制御手段23は、リールユニット10に設けられている回転リール11の動作を制御するものである。このリールユニット制御手段23には、回転リール11に回転を開始させる制御を行う起動制御手段23Aと、各回転リール11の回転角度位置を判定する回転角度位置判定手段23Bと、回転リール11に回転を停止させる制御を行う停止制御手段23Cとが設けられている。
このうち、起動制御手段23Aは、三個の回転リール11のそれぞれについて、回転を開始させる制御を行うものである。具体的に説明すると、起動制御手段23Aは、スタートスイッチ7Fが操作されると、各回転リール11の回転を開始させるようになっている。また、停止制御手段23Cは、当否抽選の結果と、ストップスイッチ7Dの操作タイミングとの両方に基づいて、回転リール11の停止制御を行うものである。換言すると、何らかの当選フラグが成立しているときに、対応する入賞図柄を有効ライン上に揃えることができるか否かは、回転リール11の回転速度が一定の場合、ストップスイッチ7Dの操作タイミングの適否によるものとなっている。
具体的には、停止制御手段23Cは、ストップスイッチ7Dの操作後、190ms以内に回転リール11を停止させるようになっており、ストップスイッチ7Dを操作した後、ストップスイッチ7Dを操作したほぼその時点の位置だけでなく、190ms以内に停止可能となる回転リール11の円周上の引き込み可能範囲内における任意の位置にも停止させることが可能となっている。換言すると、当選フラグが成立している場合、停止制御手段23Cは、停止図柄から連続する4個の引き込み可能図柄の中に、対応する入賞図柄が含まれているときには、停止するまでの時間を遅らせて、有効ライン上にその入賞図柄を引き込んで回転リール11を停止させるように制御を行うようになっている。なお、ストップスイッチ7Dの操作タイミングが不適切である等により、かかる4個の引き込み可能図柄の中に、成立した当選フラグ対応する入賞図柄が含まれていない場合には、当選フラグが成立していても、有効ライン上に、入賞図柄を引き込んで停止することは不可能となっている。
第1不正防止制御手段40は、副制御基板30に設けられている後述の副基板チップCPU30Aが不正なものに交換、あるいは、副基板チップCPU30Aが副制御基板30ごと交換された際に、スロットマシン1の一部が正常に動作しないようにすることで、副制御基板30のチップCPUである副基板チップCPU30Aの不正交換の判別を可能としたものである。具体的には、第1不正防止制御手段40は、副制御基板30へ送信する指令であるコマンドデータを暗号化し、副基板チップCPU30A等が不正なものに交換されると、スロットマシン1の一部が正常に動作しないようにすることで、副基板チップCPU30A等が不正に交換されたか否かを容易に判別できるようにしたものである。この第1不正防止制御手段40については、後で詳しく説明する。
副制御基板30は、主制御基板20に設けられた第1不正防止制御手段40とともにと副制御基板30等の不正交換の判別を行うための第2不正防止制御手段50と、後述するアシストタイム(以下「AT」と略す。)ゲームの開始及び継続を行うか否かの判定を行うAT開始継続判定手段32と、音声出力部4F,6C、演出用照明部4B〜4D及び液晶表示装置4Eで演出動作を行うために、音声出力部4F,6C、演出用照明部4B〜4D及び液晶表示装置4Eを制御する演出制御手段31とを備えたものとなっている。
演出制御手段31は、主制御基板20側に設けられた当否抽選手段22の当否抽選の抽選結果を受け、換言すると、当否抽選手段22による当否抽選の抽選結果に対応するコマンドデータを受信し、受信したコマンドデータに対応した演出動作を実行するために、音声出力部4F,6C、演出用照明部4B〜4D及び液晶表示装置4Eの作動を制御するものである。
第2不正防止制御手段50は、主制御基板20に設けられた第1不正防止制御手段40から送られてくる暗号化されたコマンドデータを元の状態に復元するものである。このような機能を有する第2不正防止制御手段50が設けられている副制御基板30を不正な副制御基板に交換すると、制御装置8は、第1不正防止制御手段40によって暗号化されたコマンドデータを副制御基板側で解読不可能となり、これにより、スロットマシン1は、その一部が正常に動作しなくなるように形成されている。この第2不正防止制御手段50については、後で詳しく説明する。
AT開始継続判定手段32は、主制御基板20から送られてくるコマンドデータに基づいてATを開始するか否か、あるいは、ATを継続するか否かの判定をおこなうものである。具体的には、AT開始継続判定手段32は、所定の条件(例えば、通常遊技において所定の役が当選したこと、遊技者が回転リール11を停止させた際に所定の出目が表示されたこと、あるいは、BBゲームが終了したこと等の条件)が成立すると、その旨を示すコマンドデータを主制御基板20から受信し、受信したコマンドデータに応じて、あるいは、受信したコマンドデータに応じた抽選結果に基づいてATを開始するようになっている。また、AT開始継続判定手段32は、所定の条件(例えば、ATの開始後、遊技者の行った遊技回数が予め定められた所定回数に達したこと、所定の役が当選したこと、あるいは、BBゲームが開始されたこと等の条件)が成立すると、その旨を示すコマンドデータを主制御基板20から受信し、ATを終了させるようになっている。さらに、AT開始継続判定手段32は、ATの開始後に、遊技者の行った遊技回数が予め定められた所定回数に達しても、所定の抽選結果が選ばれると、その旨を示すコマンドデータを主制御基板20から受信し、ATの終了をキャンセルし、ATを継続させるようになっている。
本実施形態において、ATに関する判断は、主制御基板20から送信されるコマンドデータに基づいて副制御基板30のAT開始継続判定手段32が行う構成となっているが、これに限られるものではなく、副制御基板30のAT開始継続判定手段32が主制御基板20からのコマンドデータとは関係なく独立してATの開始・終了に係る判断を行う構成であってもよい。また、本実施形態において、AT開始継続判定手段32を副制御基板30に設けているが、これに限られるものではなく、主制御基板20に設けて同様の処理を主制御基板20側で行うことも何ら問題はない。
演出制御手段31は、前述したように、主制御基板20からのコマンドデータに応じて、液晶表示装置4Eに報知演出を行わせる機能を有している。すなわち、演出制御手段31には、コマンドデータに応じて演出の内容を選択する演出選択手段31Aと、音源装置を備えるとともに、演出選択手段31Aの選択した選出内容に応じた音声をスピーカ63から出力させる音声制御手段31Bと、演出選択手段31Aの選択した選出内容に応じて装飾ランプ部62を点滅させるランプ点滅制御手段31Cと、液晶表示装置4Eの制御を行う液晶表示装置制御手段31Dとが設けられている。
以上において、副制御基板30は、主制御基板20からの制御信号に従って制御動作を行うものとなっている。一方、主制御基板20は、副制御基板30に対して一方向に制御信号を送信し、且つ、副制御基板30からの信号を受信することがないように形成されている。続いて、主制御基板20及び副制御基板30について説明する。主制御基板20には、1チップで構成されるCPUである主基板チップCPU20Aと、主基板チップCPU20Aの動作用のクロック信号を与える基準クロック生成回路24と、停電時の電力を供給する後述のバックアップコンデンサ25と、主制御基板20を所定の初期状態にリセットするためのリセット回路26と、ストップスイッチ7D及びスタートスイッチ7F等の信号出力装置が出力する信号を受けるための入力回路27と、リールユニット10等の制御対象装置へ信号を送るための出力回路28とが設けられている。
また、主基板チップCPU20Aには、図4の如く、主基板チップCPU20Aの本体部分であるCPU演算回路20Bと、主制御基板20の実行すべき制御プログラムが記憶されている主基板CPU内蔵ROM20Cと、制御プログラムを実行するのに必要な高速記憶媒体である主基板CPU内蔵RAM41と、後述する認証用データを取得する際に必要な乱数を生成する乱数生成回路部20Dと、スロットマシン1の1台ごとに付与されている固有の識別コードが登録されているセキュリティ回路20Eとが設けられている。一方、副制御基板30には、図4の如く、1チップで構成されるCPUである副基板チップCPU30Aと、副制御基板30の実行すべき制御プログラムが記憶されている外付けの副基板ソケット取付ROM32と、当該副制御基板30に設けられている装置にクロック信号を与える基準クロック生成回路36と、停電時の電力を供給する後述のバックアップコンデンサ33と、副制御基板30を所定の初期状態にリセットするためのリセット回路37と、主制御基板20及び図示しない信号出力装置が出力する信号を受けるための入力回路35と、液晶表示装置4E等の制御対象装置へ信号を送るための出力回路38とが設けられている。
以上において、副基板チップCPU30Aは、副制御基板30に設けられているとともに、不正交換検出の対象であるCPUチップとなっている。また、副基板チップCPU30Aには、図4の如く、副基板チップCPU30Aの本体部分であるCPU演算回路30Bと、制御プログラムを実行するのに必要な高速記憶媒体である副基板CPU内蔵RAM51とが設けられている。なお、以上において、バックアップコンデンサ25,33は、電源装置13に設けてもよい。
[第1不正防止制御手段40及び第2不正防止制御手段50]
次に、第1実施形態の要部である第1不正防止制御手段40及び第2不正防止制御手段50について詳しく説明する。第1不正防止制御手段40は、主制御基板20の制御回路に設けられたものである。さらに具体的に説明すると、第1不正防止制御手段40は、図5に示すように、主制御基板20に設けられた1チップのマイクロコンピュータからなる主基板チップCPU20Aの内部で実行されるソフトウェア、すなわち、プログラムを含んで構成されたものである。ここで、主基板チップCPU20Aの内部には、当該CPU20Aの内部で実行されるソフトウェアとして、第1不正防止制御手段40に加えて、前述の遊技制御手段21、当否抽選手段22及びリールユニット制御手段23が設けられている。なお、図5においては、遊技制御手段21及びリールユニット制御手段23の図示は省略されている。
また、主基板チップCPU20Aは、内部に形成されているハードウェアとして、論理演算等を行う際に、必要なデータの書き込み及び読み取りが行われる主基板CPU内蔵RAM41を備えたものとなっている。なお、主基板CPU内蔵RAM41は、ハードウェアではあるが、第1不正防止制御手段40を構成する要素の一つとなっている。第1不正防止制御手段40は、当否抽選手段22が行った当否抽選の結果、すなわち、コマンドデータを当該当否抽選手段22から受け取るとともに、受け取ったコマンドデータを暗号化するものである。
すなわち、第1不正防止制御手段40には、図5の如く、前述の主基板CPU内蔵RAM41に加えて、暗号解読用の認証用データを取得する認証用データ取得手段42と、認証用データを副制御基板30へ送信する認証用データ送信手段43と、コマンドデータを暗号化する暗号化手段44と、暗号化したコマンドデータである暗号化コマンドデータを副制御基板30へ送信するコマンド送信手段45とが設けられている。この際、主基板CPU内蔵RAM41は、認証用データ取得手段42が認証用データを取得した際に、当該認証用データを記憶する第1揮発性記憶媒体となっている。また、主制御基板20には、商用電力が遮断された停電状態となっても、主基板CPU内蔵RAM41に電力を供給することが可能なバックアップ電力供給源として、前述のバックアップコンデンサ25が設けられている。
このバックアップコンデンサ25は、スロットマシン1が商用電力で稼働している間に、商用電力を利用して充電されるようになっている。なお、バックアップ電力供給源としては、停電状態の開始から1週間以上の期間が経過するまでの間、主基板CPU内蔵RAM41に電力を供給することができれば、他の種類の電力供給源でもよく、例えば、乾電池等の一次電池や、ニッカド電池等の二次電池を採用してもよく、これらを併用してもよい。主基板CPU内蔵RAM41は、バックアップコンデンサ25によって、商用電力が遮断された停電状態となっても、内部の記憶内容が消去されずに記憶を維持することが可能となっている。
認証用データ取得手段42は、ソフトウェア乱数を発生する乱数発生プログラムを含んで構成されたものであり、この乱数発生プログラムで発生させたソフトウェア乱数を認証用データとするように形成されている。例えば、主基板チップCPU20Aとして、主基板CPU内蔵RAM41の記憶データをリフレッシュするにあたり、主基板CPU内蔵RAM41の記憶領域を複数に分け、リフレッシュすべき領域をシフトさせながら、部分なリフレッシュを複数回行うものが採用されている場合には、リフレッシュすべき領域を順番にシフトさせるために利用されるRレジスタを利用することができる。
すなわち、Rレジスタは、主基板CPU内蔵RAM41におけるリフレッシュすべき領域を順番にシフトさせるために、内部に保持しているデータが時間の経過に伴って更新されるように形成されるものである。そして、このようなRレジスタは、保持しているデータを任意のタイミングで取り出せば、取り出されたデータに規則性がないので、乱数を発生する手段として利用できるものとなっている。また、認証用データ取得手段42としては、主基板チップCPU20Aに設けられている乱数生成回路部20D(図4参照)を利用したものも採用することができる。
すなわち、認証用データ取得手段42としては、認証用データが必要になると、乱数生成回路部20Dに乱数を生成させ、乱数生成回路部20Dが生成した乱数を認証用データとするものが採用できる。あるいは、認証用データ取得手段42としては、主基板チップCPU20Aに設けられているセキュリティ回路20E(図4参照)を利用したものも採用することができる。すなわち、認証用データ取得手段42としては、認証用データが必要になると、スロットマシン1のそれぞれに付与された固有の識別コードを二乗し、識別コードを二乗した値の中央にある必要な桁数を採って、乱数の最初の数桁を形成するとともに、採った桁数を二乗し、この二乗した値の中央にある必要な桁数を採って、次の数桁とし、これを繰り返した乱数列を獲得し、獲得した乱数列を認証用データとするものが採用できる。さらに、これらの複数を演算して認証用データとすることも可能である。
以上において、認証用データ取得手段42は、スロットマシン1に対して所定の操作が行われたことを契機に、ソフトウェア乱数を発生させて認証用データを取得するようになっている。そして、認証用データ取得手段42は、ソフトウェア乱数を発生させて認証用データを取得すると、認証用データ送信手段43及び主基板CPU内蔵RAM41の両方に、取得した認証用データを送るようになっている。ここで、認証用データを取得する契機となる所定の操作としては、例えば、次の(1)〜(4)に示す操作を採用することができる。
(1)制御装置8等に設けられたRAMの内容をクリアするRAMクリアスイッチと、当該RAMの内容をクリアするとともに、認証用データ取得手段42にソフトウェア乱数を発生させるデータ取得スイッチとがスロットマシン1に設けられている場合における当該データ取得スイッチの操作。
(2)制御装置8等に設けられたRAMの内容をクリアするとともに、認証用データ取得手段42にソフトウェア乱数を発生させるデータ取得用押しボタンスイッチがスロットマシン1に設けられている場合において、データ取得用押しボタンスイッチを押圧しながら、電源装置13に設けられている電源スイッチをオンにする操作。
(3)操作卓7に設けられたスタートスイッチ7F及びストップスイッチ7D等のスイッチのうち、予め定めておいた複数のスイッチを同時に操作、例えば、二つのストップスイッチ7Dを同時に押圧操作しながら電源スイッチをオンにする操作。
(4)複数人でないと同時に操作できない、操作卓7に設けられたスイッチ(スタートスイッチ7F及びストップスイッチ7D等)と、筐体2の内部に設けられたスイッチ(データ取得用押しボタンスイッチ等)とを同時に押圧操作しながら電源スイッチをオンにする操作。
以上のような操作を採用すれば、誤操作で認証用データを取得させる可能性が著しく低減するうえ、データ取得スイッチ、データ取得用押しボタンスイッチ及び電源スイッチは、筐体2の内部に設けられるので、スロットマシン1を管理する管理者以外の者が操作することが難しくなるので、不正な操作を有効に防止することができる。主基板CPU内蔵RAM41は、認証用データ取得手段42から認証用データを受け取ると、それ以前に認証用データを受け取っていない場合には、今回の認証用データを記憶する記憶動作を行うようになっている一方、それ以前に認証用データを受け取っていた場合には、前回の認証用データを消去して、今回の認証用データを記憶し、記憶しているデータの更新動作を行うようになっている。
認証用データ送信手段43は、認証用データ取得手段42が認証用データを取得した際に、当該認証用データを副制御基板30へ送信するものである。換言すると、認証用データ送信手段43は、認証用データ取得手段42から認証用データを受け取ると、受け取った認証用データを副制御基板30へ送信するように形成されたものとなっている。暗号化手段44は、副制御基板30へコマンドデータを送信するにあたり、主基板CPU内蔵RAM41に記憶されている認証用データ、及び、副制御基板30へ送信すべきコマンドデータの二つのデータに基づいて、所定の論理演算である暗号化演算を行って、コマンドデータを暗号化した暗号化コマンドデータを生成するものである。
換言すると、暗号化手段44は、当否抽選手段22から抽選結果としてのコマンドデータを受けると、当該コマンドデータを暗号化した暗号化コマンドデータを生成するように形成されたものである。すなわち、当否抽選手段22は、当否抽選を行い、抽選結果を取得すると、抽選結果としてのコマンドデータを暗号化手段44に送るように形成されている。暗号化手段44は、当否抽選手段22からコマンドデータを受けると、主基板CPU内蔵RAM41から認証用データを受け、コマンドデータ及び認証用データで暗号化演算、例えば、コマンドデータ及び認証用データの和を求める演算を行い、コマンドデータ及び認証用データの和の値を暗号化コマンドデータとするものである。
なお、暗号化コマンドデータを生成するための暗号化演算としては、コマンドデータ及び認証用データの和を求める演算に限らず、例えば、コマンドデータと認証用データとの差を求める演算、コマンドデータと認証用データとの積を求める演算、及び、コマンドデータと認証用データとの商を求める演算、並びに、加算、減算、乗算及び除算を適宜組み合わせた演算でもよく、暗号化コマンドデータを生成するための暗号化演算は、実施に当たり適宜設定することができる。そして、暗号化手段44は、暗号化コマンドデータを生成すると、生成した暗号化コマンドデータをコマンド送信手段45へ送るように形成されている。
コマンド送信手段45は、暗号化手段44が暗号化コマンドデータを生成すると、当該暗号化コマンドデータを副制御基板30へ送信するものである。換言すると、コマンド送信手段45は、コマンド送信手段45が生成した暗号化コマンドデータを暗号化手段44から受けると、に当該暗号化コマンドデータを副制御基板30へ送信するための通信に応じた信号形式に変換し、当該信号形式に変換した暗号化コマンドデータを副制御基板30へ送信するものである。ここで、暗号化手段44が暗号化コマンドデータは、当否抽選手段22からコマンドデータ抽選結果を取得すると、その直後に、コマンドデータに基づいて、暗号化コマンドデータの生成を行うようになっている。また、コマンド送信手段45は、暗号化手段44から暗号化コマンドデータを受け取ると、その直後に、暗号化コマンドデータの送信を行うようになっている。
第2不正防止制御手段50は、副制御基板30の制御回路に設けられたものである。さらに具体的に説明すると、第2不正防止制御手段50は、図5に示すように、副制御基板30に設けられ、且つ、前述した第1不正防止制御手段40と同様に、1チップのマイクロコンピュータからなる副基板チップCPU30Aを備え、この副基板チップCPU30Aの内部で実行されるソフトウェア、すなわち、プログラムを含んで構成されたものである。
ここで、副基板チップCPU30Aの内部には、当該CPU30Aの内部で実行されるソフトウェアとして、第2不正防止制御手段50に加えて、前述の演出制御手段31等が設けられている。また、副基板チップCPU30Aは、内部に形成されているハードウェアとして、論理演算等を行う際に、必要なデータの書き込み及び読み取りが行われる副基板CPU内蔵RAM51を備えたものとなっている。なお、副基板CPU内蔵RAM51は、ハードウェアではあるが、第2不正防止制御手段50を構成する要素の一つとなっている。
第2不正防止制御手段50は、主制御基板20に設けられた第1不正防止制御手段40から受信した暗号化コマンドデータの解読を行うものである。すなわち、第2不正防止制御手段50には、図5の如く、前述の副基板CPU内蔵RAM51に加えて、暗号化コマンドデータを元のコマンドデータに復元する復元化手段52が設けられている。この副基板CPU内蔵RAM51は、主制御基板20から認証用データを受信すると、受信した認証用データを復元用データとして記憶する第2揮発性記憶媒体となっている。また、副制御基板30には、副基板チップCPU30Aの内部で実行されるソフトウェアである演出動作制御用プログラムを記憶した副基板ソケット取付ROM32と、副基板CPU内蔵RAM51にバックアップ用の電力を供給するバックアップコンデンサ33とが設けられている。
副基板ソケット取付ROM32は、副制御基板30に半田付けされた図示しないICソケットに着脱可能に設けられたものである。この副基板ソケット取付ROM32には、音声出力部4F,6C、演出用照明部4B〜4D及び液晶表示装置4E等の演出用装置の作動を制御するための演出制御用プログラムが書き込まれている。以上において、副基板ソケット取付ROM32は、所定のプログラムを記憶している記憶媒体素子であって、副制御基板30に着脱可能に取り付けられたものである。なお、副基板チップCPU30Aとしては、主基板チップCPU20Aと同様に、内部で実行されるソフトウェアを記憶したROMを内蔵する1チップ構成のものを採用してもよい。
バックアップコンデンサ33は、スロットマシン1に供給される商用電力が遮断された停電状態となっても、副基板CPU内蔵RAM51に電力を供給することが可能なバックアップ電力供給源である。また、バックアップコンデンサ33は、スロットマシン1が商用電力で稼働している間に、商用電力を利用して充電されるようになっている。なお、バックアップ電力供給源としては、停電状態の開始から1週間以上の期間が経過するまでの間、副基板CPU内蔵RAM51に電力を供給することができれば、他の種類の電力供給源でもよく、例えば、乾電池等の一次電池や、ニッカド電池等の二次電池を採用してもよく、これらを併用してもよい。
副基板CPU内蔵RAM51は、バックアップコンデンサ33によって、商用電力が遮断された停電状態となっても、内部の記憶内容が消去されずに記憶を維持することが可能となっている。ここで、副基板ソケット取付ROM32には、その内部で互いに電気的に導通する少なくとも二つの接地ピン32A,32Bが設けられている。そして、バックアップコンデンサ33の電力出力端子33Aは、副基板CPU内蔵RAM51の受電端子51Aに接続され、副基板CPU内蔵RAM51の接地端子51Bは、副基板ソケット取付ROM32に設けられた一方の接地ピン32Aに接続され、副基板ソケット取付ROM32に設けられた他方の接地ピン32Bが接地されている。
これにより、副基板CPU内蔵RAM51は、スロットマシン1に商用電力が供給されている状態でも、副基板ソケット取付ROM32が副制御基板30から取り外されると、当該副基板CPU内蔵RAM51への電力の供給が停止され、内部の記憶内容が消去され、復元用データである認証用データも消去されるようになっている。復元化手段52は、主制御基板20から受信した暗号化コマンドデータを、副基板CPU内蔵RAM51に記憶されている復元用データ、すなわち、認証用データを利用して元のコマンドデータに復元するものである。さらに詳しく説明すると、復元化手段52は、主制御基板20から暗号化コマンドデータを受信すると、副基板CPU内蔵RAM51に記憶されている復元用データである認証用データ、及び、主制御基板20から受信した暗号化コマンドデータの二つのデータに基づいて、暗号化演算とは逆の論理演算である復元化演算を行って、暗号化コマンドデータを元のコマンドデータに復元するものである。
具体的に説明すると、暗号化手段44がコマンドデータと認証用データとの和の値を暗号化コマンドデータとしている場合、復元化手段52は、暗号化コマンドデータと認証用データとの差を求める減算を行うことで、元のコマンドデータを得るものとなっている。なお、暗号化コマンドデータを元のコマンドデータに復元するための復元化演算としては、暗号化コマンドデータと認証用データとの差を求める減算に限らず、例えば、暗号化演算が減算の場合、暗号化コマンドデータと認証用データとの和を求める演算が採用でき、暗号化演算が乗算の場合、暗号化コマンドデータを認証用データで除する演算が採用でき、さらに、暗号化演算が除算の場合、暗号化コマンドデータと認証用データとの積を求める演算が採用でき、要するに、暗号化演算に対応する逆の演算が採用できる。
以上のようなスロットマシン1は、電源装置13に設けられている電源スイッチをオンにすると、通常のデモンストレーション画像を液晶表示装置4Eに表示させるのに先だって、異常検出用のデモンストレーション画像を液晶表示装置4Eに表示させるように形成されたものとなっている。換言すると、スロットマシン1は、電源装置13に設けられている電源スイッチをオンにすると、主制御基板20から副制御基板30へ、2種類の異常検出用のコマンドデータを送出するようになっている。すなわち、主制御基板20から副制御基板30へは、異常検出用デモンストレーション画像Aを表示させる異常検出用コマンドデータαと、異常検出用デモンストレーション画像Bを表示させる異常検出用コマンドデータβとが続けて送出されるようになっている。
そして、異常検出用コマンドデータαは、暗号化手段44で暗号化された後、暗号化コマンドデータとして副制御基板30へ送信される一方、異常検出用コマンドデータβは、暗号化手段44で暗号化されず、そのまま、副制御基板30へ送信されるようになっている。これにより、スロットマシン1の副制御基板30が正規のものである場合、液晶表示装置4Eの画面に異常検出用デモンストレーション画像Aが表示されてから、液晶表示装置4Eの画面に何も表示されない状態が生じ、この後、通常のデモンストレーション画像が液晶表示装置4Eの画面に表示されるようになっている。一方、スロットマシン1の副制御基板30が不正なものに交換されている場合、液晶表示装置4Eの画面に何も表示されない状態が生じてから、液晶表示装置4Eの画面に異常検出用デモンストレーション画像Bが表示され、この後、液晶表示装置4Eの画面に何も表示されない状態が継続し、これにより、画像表示機能が正常に作動していることと副制御基板30が不正なものに交換されていることが確実に把握できるようになっている。
[第1実施形態の効果]
前述のような本実施形態によれば、次のような効果が得られる。すなわち、主制御基板20の制御回路に、ソフトウェア乱数を利用して認証用データを取得する認証用データ取得手段42と、認証用データ取得手段42が認証用データを取得したした際に、当該認証用データを記憶する主基板CPU内蔵RAM41とを設けたので、主制御基板20は、工場出荷時等の都合の良い時期に、認証用データ取得手段42を動作させることにより、スロットマシン1毎に相違する認証用データを認証用データ取得手段42に取得させることができ、しかも、取得した認証用データを主基板CPU内蔵RAM41に記憶させることができる。
また、主基板CPU内蔵RAM41に記憶されている認証用データ、及び、副制御基板30へ送信すべきコマンドデータの二つのデータに基づいて、所定の論理演算である暗号化演算を行って、コマンドデータを暗号化した暗号化コマンドデータを生成する暗号化手段44と、暗号化手段44が暗号化コマンドデータを生成すると、当該暗号化コマンドデータを副制御基板30へ送信するコマンド送信手段45とを主制御基板20の制御回路に設けたので、主制御基板20は、認証用データがなければ解読することができない暗号化コマンドデータを、副制御基板30へ送信することができる。さらに、主制御基板20の制御回路に、認証用データ取得手段42が認証用データを取得した際に、当該認証用データを副制御基板30へ送信する認証用データ送信手段43を設けたので、暗号化コマンドデータを受信するのに先だって、副制御基板30が認証用データを受信することができるようになる。
一方、副制御基板30の制御回路に、主制御基板20から認証用データを受信すると、受信した認証用データを復元用データとして記憶する副基板CPU内蔵RAM51と、主制御基板20から暗号化コマンドデータを受信すると、副基板CPU内蔵RAM51に記憶されている復元用データ、及び、主制御基板20から受信した暗号化コマンドデータの二つのデータに基づいて、暗号化演算とは逆の論理演算である復元化演算を行って、暗号化コマンドデータを元のコマンドデータに復元する復元化手段52とを設けたので、主制御基板20から受信した認証用データを副基板CPU内蔵RAM51に記憶させておくことができ、これにより、主制御基板20から暗号化コマンドデータを受信する毎に、副基板CPU内蔵RAM51に記憶させた認証用データを利用して、復元化手段52で暗号化コマンドデータを復元することができ、従って、コマンドデータを暗号化しても、副制御基板30は、主制御基板20のコマンドを実行することができる。
以上において、副基板チップCPU30Aを不正なチップCPUに交換する、あるいは、副基板チップCPU30Aが設けられた副制御基板30を、不正なチップCPUが設けられている不正な改造副制御基板に交換することで、スロットマシン1から不正な利益を得ようとしても、副基板チップCPU30Aに内蔵された副基板CPU内蔵RAM51に記憶された認証用データは、外部から読み取れることができず、このため、認証用データを不正な改造副制御基板に入力することもできないので、不正なチップCPUは、主制御基板20から受信した暗号化コマンドデータを復元できず、副制御基板30に制御される装置や機器が正常に動作することがなくなる。
このように、副基板チップCPU30Aを不正なチップCPUに交換してしまうと、副制御基板30に制御される装置や機器が正常に動作しなくなることから、副基板チップCPU30Aが不正に交換されていることが把握でき、従って、ソフトウェアで論理的に副制御基板30に設けられた副基板チップCPU30Aの不正交換を把握することができる。また、副基板ソケット取付ROM32として、その内部で互いに電気的に導通する少なくとも二つの接地ピン32A,32Bを備えたものを採用し、バックアップコンデンサ33から流れてくる駆動電流が、副基板CPU内蔵RAM51を駆動した後、副基板ソケット取付ROM32に設けられた一方の接地ピン32Aから他方の接地ピン32Bを経由してグランドに達するようにし、スロットマシン1に商用電力が供給されている状態でも、副基板ソケット取付ROM32が副制御基板30から取り外されると、副基板CPU内蔵RAM51への電力の供給が停止され、副基板CPU内蔵RAM51内部の記憶内容が消去され、復元用データである認証用データも消去されるようにしたので、副基板ソケット取付ROM32を不正に交換する際に、副基板ソケット取付ROM32を副制御基板30から取り外しても、主制御基板20から受信した暗号化コマンドデータを復元することができず、副制御基板30に制御される装置や機器が正常に動作しなくなり、これにより、副基板ソケット取付ROM32の不正交換を容易に把握することができる。
[第2実施形態]
図6には、制御装置の第2実施形態が示されている。本第2実施形態は、前記第1実施形態におけるソフトウェアで論理的に副制御基板30の不正交換を把握する不正防止制御手段40,50の代わりに、センサというハードウェアで副基板ソケット取付ROM32の不正交換を把握する不正防止制御手段140,150を設けたものである。なお、以下の説明においては、既に説明した部位、素子及び手段には同じ符号を付し、その説明を省略又は簡略にする。
第1不正防止制御手段140は、主制御基板20の制御回路に設けられたものであり、図6に示すように、主制御基板20に設けられた1チップのマイクロコンピュータからなる主基板チップCPU120の内部で実行されるソフトウェア、すなわち、プログラムを含んで構成されたものである。この第1不正防止制御手段140には、主制御基板20に半田付けされた1チップICからなる主基板取付ROM141と、主基板チップCPU120の内部で実行されるプログラムからなるプログラム送信手段142とが設けられている。主基板取付ROM141は、後述する素子監視プログラムを記憶しているプログラム記憶媒体となっている。プログラム送信手段142は、スロットマシン1に対して所定の操作がなされたことを契機として、主基板取付ROM141が記憶している素子監視プログラムを副制御基板30へ送信するように形成されたものである。
ここで、素子監視プログラムを送信する契機としては、スロットマシン1の電源をオンにする電源投入操作であって、電源投入にともなって、制御装置8等に設けられたRAMの内容をクリアするRAMクリア処理が行われる電源投入操作が採用されている。また、電源投入にともなってRAMクリア処理が行われる電源投入操作を行うと、主制御基板20は、素子監視プログラムの送信に先だって、副制御基板30を初期化する初期化コマンドが当該副制御基板30へ送信するようになっている。第2不正防止制御手段150は、副制御基板30の制御回路に設けられたものである。
ここで、副制御基板30には、図6の如く、1チップのマイクロコンピュータからなる副基板チップCPU130と、前記第1実施形態と同様の副基板ソケット取付ROM32及びバックアップコンデンサ33と、副基板ソケット取付ROM32が取り外されたことを検出するROM検出センサ151と、副基板ソケット取付ROM32が取り外されたことを表示する異常表示用LED34とが設けられている。ROM検出センサ151は、副基板ソケット取付ROM32が副制御基板30から取り外されたことを検出し、副基板ソケット取付ROM32が取り外されたことを検出すると、素子取外信号としてのROM取外信号を出力する近接センサである。
また、ROM検出センサ151は、副制御基板30に設けられ、副基板ソケット取付ROM32が着脱可能に取り付けられる図示しない枠状のICソケットの内側に設けられている。なお、ROM検出センサ151としては、例えば、反射型フォトインターラプタ、あるいは、次に説明する渦電流検出式センサが採用できる。渦電流検出式センサは、特に図示しないが、ICソケットの内側に形成された渦巻き状配線パターンと、所定の周波数の交流電流を発生し、渦巻き状配線パターンに流通させる発振回路部と、渦巻き状配線パターンに流れる交流電流の所定時間当たりの振動数をカウントするカウンタ部と、このカウンタ部がカウントしたカウント値が所定範囲から逸脱すると、ROM取外信号を出力する信号出力部とを有するものである。
このような渦電流検出式センサでは、所定周波数の交流電流を渦巻き状配線パターンに流通させた状態で、副基板ソケット取付ROM32を渦巻き状配線パターンに近接させると、副基板ソケット取付ROM32の導電部分に渦電流が発生し、発生した渦電流が逆に作用し、渦電流の誘導によって渦巻き状配線パターンにも渦電流が流れ、所定周波数の交流電流に渦電流が重畳し、これにより、渦巻き状配線パターンに流れる交流電流の周波数を上昇させる、という現象が生じる。渦電流検出式センサは、この現象を利用するものであり、副基板ソケット取付ROM32が取り外されて離れると、渦電流の重畳がなくなり、カウンタ部がカウントしたカウント値が低下し、このカウント値が所定範囲から低下したことを検出することで、副基板ソケット取付ROM32が取り外されたことを検出するものである。
異常表示用LED34は、副基板ソケット取付ROM32が取り外されたことを表示する素子取外報知手段であって、二色以上の表示色を有するLEDを含んで構成されている。このような異常表示用LED34としては、例えば、緑色及び赤色のいずれかで発光する二色LEDを採用することができる。異常表示用LED34として二色LEDを採用した場合、異常表示用LED34は、緑色の発光が「異常無し」を表示する一方、赤色の発光又は消灯が「異常有り」を表示するように設定されている。なお、素子取外報知手段としては、LEDを含んで構成されたものに限らず、小型の液晶表示装置、あるいは、二つの位置の間を揺動可能に設けられるとともにソレノイド等で駆動される指針等、他の構造のものでもよく、実施にあたり適宜選択できる。
副基板チップCPU130は、内部に形成されているハードウェアとして、論理演算等を行う際に、必要なデータの書き込み及び読み取りが行われる副基板CPU内蔵RAM131と、内部で実行されるソフトウェアからなるとともに、副基板ソケット取付ROM32の取り外しを報知するための報知動作制御手段132とを備えている。副基板CPU内蔵RAM131は、主制御基板20のプログラム送信手段142から受信した素子監視プログラムを記憶するとともに、バックアップコンデンサ33からの電力を受電可能に形成された揮発性記憶媒体である。ここで、素子監視プログラムは、副基板CPU内蔵RAM131内におけるスタック領域から外れた、すなわち、スタック領域の最初のアドレスよりもアドレスの若い部位に設定された専用領域に記憶されるようになっている。
また、素子監視プログラムは、スロットマシン1の電源がオフの状態において、ROM検出センサ151が出力するROM取外信号に基づいて、副基板ソケット取付ROM32が取り外されたことを報知する動作を異常表示用LED34に実行させるプログラムである。この素子監視プログラムについては後で詳述する。報知動作制御手段132は、副基板CPU内蔵RAM131に記憶されている素子監視プログラムを実行することで、ROM検出センサ151が出力するROM取外信号に基づいて、異常表示用LED34の動作を制御し、副基板ソケット取付ROM32が取り外されると、その旨を報知する動作を異常表示用LED34に実行させるものである。
具体的には、報知動作制御手段132は、ROM検出センサ151からROM取外信号を受信するまでは、異常表示用LED34を緑色に発光(あるいは、所定周期で点滅)させる一方、ROM検出センサ151からROM取外信号を受信すると、異常表示用LED34を赤色に発光(あるいは、所定周期で点滅)させるものである。なお、報知動作制御手段132は、異常表示用LED34を、一旦、赤色に発光させると、スロットマシン1に対して所定の異常リセット操作が行われるまで、異常表示用LED34に赤色発光(あるいは、所定周期での点滅)を継続されるようになっている。この際、バックアップコンデンサ33は、スロットマシン1に供給される商用電力が遮断された停電状態となっても、副基板チップCPU130、この副基板チップCPU130に内蔵された副基板CPU内蔵RAM131、異常表示用LED34及びROM検出センサ151に電力を供給することが可能なバックアップ電力供給源である。また、バックアップコンデンサ33は、スロットマシン1が商用電力で稼働している間に、商用電力を利用して充電されるようになっている。
なお、バックアップ電力供給源としては、停電状態の開始から1週間以上の期間が経過するまでの間、副基板CPU内蔵RAM131に電力を供給することができれば、他の種類の電力供給源でもよく、例えば、乾電池等の一次電池や、ニッカド電池等の二次電池を採用してもよい。副基板チップCPU130は、バックアップコンデンサ33によって、商用電力が遮断された停電状態となっても、報知動作制御手段132の動作を維持することが可能となっている。
副基板CPU内蔵RAM131は、バックアップコンデンサ33によって、商用電力が遮断された停電状態となっても、内部の記憶内容が消去されずに記憶を維持することが可能となっている。異常表示用LED34は、バックアップコンデンサ33によって、商用電力が遮断された停電状態となっても、緑色又は赤色の発光を継続することが可能となっている。次に、本実施形態に係る素子監視プログラムによるROMチェック処理について図7のフローチャートを参照しながら説明する。ここで、副基板チップCPU130は、複数のサブルーチンプログラムを有するメインルーチンプログラムを実行していくものである。そして、素子監視プログラムは、前述のメインルーチンプログラムにおける一のサブルーチンプログラムである。
この素子監視プログラムは、スロットマシン1の電源が投入されると起動し、ROMチェック処理を開始する。この際、ROMチェック処理は、図7の如く、ステップS1000から処理が開始される。ステップS1000において、スロットマシン1の電源がオフになったか否か、換言すると、電源断となったか否かが判定される。このステップS1000で電源断となったと判定されなかった場合、ROMチェック処理はひとまず終了し、図示しないメインルーチンプログラムの処理に戻る。一方、ステップS1000で電源断となったと判定された場合、次のステップS1100へ進む。
ステップS1100では、電源断を契機として副基板チップCPU130によって行われる電断処理が完了したか否かが判定される。このステップS1100で、電断処理が完了したと判定されなかった場合、電断処理が完了するまで、このステップS1100を繰り返す待機処理が行われる。一方、ステップS1100で、電断処理が完了したと判定された場合、次のステップS2000へ進む。ステップS2000では、ROMチェック処理の処理時間を計測するタイマt1に計時を開始させるタイマt1起動処理を行い、タイマt1が計時を開始したら、次のステップS2100へ進む。
ステップS2100では、ROM検出センサ151からROM取外信号を受信したか否かが判定される。このステップS2100で、ROM取外信号を受信したと判定されなかった場合、ステップS3100へジャンプする一方、ステップS2100で、ROM取外信号を受信したと判定された場合、次のステップS2200へ進む。ステップS2200では、ROM取外信号の出力が継続する継続時間を計測するタイマt2に計時を開始させるタイマt2起動処理を行い、タイマt2が計時を開始したら、次のステップS2300へ進む。
ステップS2300では、ROM取外信号の出力が継続しているか否かが判定される。このステップS2300で、ROM取外信号の出力が継続していると判定されなかった場合、ステップS3000へジャンプする一方、ステップS2300で、ROM取外信号の出力が継続していると判定された場合、次のステップS2400へ進む。ステップS2400では、タイマt2の計時時間が最低継続時間T2に達したか否かが判定される。ステップS2400で、タイマt2の計時時間が最低継続時間T2に達したと判定されなかった場合、受信した信号がROM取外信号ではなく、ノイズである可能性があるので、ステップS2300へ戻る。
一方、ステップS2400で、タイマt2の計時時間が最低継続時間T2に達したと判定された場合、受信した信号がノイズである可能性がなくなり、ROM取外信号であることが断定できるので、次のステップS2500へ進む。ステップS2500では、異常表示用LED34の発光色を緑色から赤色へ切り換える異常表示処理を行い、この後、次のステップS3000へ進む。ステップS3000では、タイマt2に計時処理を終了させるとともに、タイマt2の計時値を「0」にリセットするタイマt2停止リセット処理を行い、タイマt2停止リセット処理が完了したら、次のステップS3100へ進む。
ステップS3100では、タイマt1の計時時間が最低処理時間T1に達したか否かが判定される。ステップS3100で、タイマt1の計時時間が最低処理時間T1に達したと判定されなかった場合、タイマt1の計時時間が最低処理時間T1に達するまで、ステップS3200を繰り返し、電力をセーブするためにスタンバイ状態で待機する電力セーブ処理を行う。一方、ステップS3100で、タイマt1の計時時間が最低処理時間T1に達したと判定された場合、ステップS3300へ進み、ステップS3300で電力セーブ処理待機を終了し、次のステップS3400へ進む。
ステップS3400では、タイマt1に計時処理を終了させるとともに、タイマt1の計時値を「0」にリセットするタイマt1停止リセット処理を行い、タイマt1停止リセット処理が完了したら、次のステップS3500へ進む。ステップS3500では、スロットマシン1の電源が復帰したか否か、換言すると、電源がオン状態に戻ったか否かが判定される。このステップS3500で、電源が復帰したと判定されなかった場合、ステップS2000に戻る一方、ステップS3500で、電源が復帰したと判定された場合、ROMチェック処理は終了し、図示しないメインルーチンプログラムの処理に戻る。
[第2実施形態の効果]
前述のような本実施形態によれば、次のような効果が得られる。すなわち、副制御基板30に、副基板ソケット取付ROM32の取り外しを検出し、副基板ソケット取付ROM32が取り外されたことを検出すると、ROM取外信号を出力するROM検出センサ151と、ROM検出センサ151が出力するROM取外信号に基づいて、副基板ソケット取付ROM32が取り外されたことを報知する異常表示用LED34と、当該副制御基板30に電力を供給することが可能なバックアップコンデンサ33とを設けたので、バックアップコンデンサ33が供給する電力で、ROM検出センサ151及び異常表示用LED34を作動させることができる。そのうえ、ROM検出センサ151が出力するROM取外信号に基づいて、副基板ソケット取付ROM32が取り外されたことを報知する報知動作を、異常表示用LED34に実行させる素子監視プログラムを、副制御基板30に設けたので、スロットマシン1の電源がオフになった状態、すなわち、電断状態で、副基板ソケット取付ROM32の取り外しを検出し、さらに、その旨の報知を異常表示用LED34に行わせることができるようになる。
ここで、主制御基板20の制御回路に、ROM検出センサ151が出力するROM取外信号に基づいて、副基板ソケット取付ROM32が取り外されたことを報知する動作を異常表示用LED34に実行させる素子監視プログラムを記憶している主基板取付ROM141と、当該スロットマシン1に対して、RAMクリア処理が行われる電源投入操作がなされたことを契機として、主基板取付ROM141が記憶している素子監視プログラムを副制御基板30へ送信するように形成されたプログラム送信手段121とを設け、さらに、副制御基板30の制御回路に、主制御基板20から受信した素子監視プログラムを記憶するとともに、バックアップコンデンサ33からの電力を受電可能に形成された副基板CPU内蔵RAM131と、副基板CPU内蔵RAM131に記憶されている素子監視プログラムを実行することで、ROM検出センサ151が出力するROM取外信号に基づいて、異常表示用LED34の動作を制御し、副基板ソケット取付ROM32が取り外されると、その旨を報知する動作を異常表示用LED34に実行させる報知動作制御手段132とを設けたので、主制御基板20から素子監視プログラムを副制御基板30へ送信させ、且つ、副制御基板30の副基板CPU内蔵RAM131に素子監視プログラムを記憶させておき、この状態で、スロットマシン1の電源がオフになると、バックアップコンデンサ33からの電力で、副制御基板30の制御回路に素子監視プログラムが実行される。そして、副基板ソケット取付ROM32が副制御基板30から取り外されると、ROM検出センサ151が出力するROM取外信号に基づいて素子取外報知手段132が作動し、副基板ソケット取付ROM32が不正交換されたことを報知する報知動作を異常表示用LED34に行わせるようになり、これにより、スロットマシン1の電源がオフになった状態で、副基板ソケット取付ROM32が不正交換されると、その旨の報知が確実に行われるようになる。
このため、副基板ソケット取付ROM32の不正交換を報知するにあたり、特開2009−82454号公報等に開示されたROMの不正交換防止を図る電気的対策、具体的には、副基板ソケット取付ROM32に巻き付けられる電線が不要となるので、副基板ソケット取付ROM32に電線を巻き付ける手間や時間が不要となり、副制御基板30の製造コストの上昇や、スロットマシン1自体の製造コストの上昇を未然に防止することができ、しかも、副基板ソケット取付ROM32の美的外観が何ら損なわれることがない。
[第3実施形態]
図8には、制御装置の第3実施形態が示されている。本第3実施形態は、前記第2実施形態における副基板CPU内蔵RAM131の所定領域に素子監視プログラムを記憶させる不正防止制御手段140,150を、ソフト乱数で設定されたアドレスを基準にして設定された副基板CPU内蔵RAM131の領域に素子監視プログラムを記憶させる不正防止制御手段240,250としたものである。
第1不正防止制御手段240は、主制御基板20の制御回路に設けられたものであり、図8に示すように、主制御基板20に設けられた1チップのマイクロコンピュータからなる主基板チップCPU220の内部で実行されるソフトウェア、すなわち、プログラムを含んで構成されたものである。主制御基板20には、当該主制御基板20を形成するハードウェアとして、前述の主基板チップCPU220に加えて、バックアップ電力供給源としてのバックアップコンデンサ25と、プログラム記憶媒体としての1チップICからなる主基板取付ROM141と、所定の情報を表示するための表示器である7セグメントLED表示器241とが設けられている。なお、バックアップコンデンサ25及び主基板取付ROM141、並びに、主基板取付ROM141に記憶されている素子監視プログラムについては、既に説明したので、以下においては説明を省略する。
主基板チップCPU220には、後述する書込基準アドレスを取得するための書込基準アドレス取得手段221と、書込基準アドレスを記憶する主基板CPU内蔵RAM222と、書込基準アドレス等を副制御基板30へ送信するためのプログラム送信手段223と、7セグメントLED表示器241を駆動するための表示器駆動手段224とが設けられている。このうち、基準アドレス取得手段221、プログラム送信手段223及び表示器駆動手段224は、主基板チップCPU220による演算命令等が規定されているソフトウェア、もしくは主制御基板20内の記憶手段(ROM)に記憶されているプログラム(ソフトウェア)によって形成されたものである。
一方、主基板CPU内蔵RAM222は、主基板チップCPU220の内部に形成された多数の記憶要素(例えば、微細なトランジスタ等)からなるハードウェアである。書込基準アドレス取得手段221は、スロットマシン1に対して所定の操作がなされたことを契機として、次に説明する書込基準アドレスを取得するものである。ここで、書込基準アドレスとは、副制御基板30に設けられている後述するプログラム書込手段231が副基板CPU内蔵RAM131に素子監視プログラムを書き込む際の基準となるアドレス、具体的には、副基板CPU内蔵RAM131の記憶領域内おける、素子監視プログラムが最初に書き込まれる先頭のアドレスである。
そして、書込基準アドレス取得手段221は、ソフトウェア乱数を利用して書込基準アドレスを取得するものとなっている。さらに詳しく説明すると、書込基準アドレス取得手段221は、ソフトウェア乱数を発生するプログラムを含んで構成されたものであり、このプログラムによって、副基板CPU内蔵RAM131内におけるスタック領域から書込領域が外れるように、すなわち、スタック領域の最初のアドレスから素子監視プログラムの容量分を減じた数値よりも小さい乱数をソフトウェア乱数発生プログラムで取得するものとなっている。そして、書込基準アドレス取得手段221は、副基板CPU内蔵RAM131に素子監視プログラムを書き込む際の書き込む際の書込基準アドレス、具体的には、副基板CPU内蔵RAM131に素子監視プログラムを書き込む際の書き込む際の先頭アドレスとして、前述の発生させた乱数を採用するようになっている。
ここで、ソフトウェア乱数を乱数発生プログラムで発生させるにあたり、例えば、主基板チップCPU220に設けられている前述のRレジスタを利用することができる。なお、書込基準アドレスとしては、先頭アドレスに限らず、例えば、素子監視プログラムを書き込む際の書き込む際の最終アドレスでもよく、要するに、副基板CPU内蔵RAM131の記憶領域における好適な部位に書込基準アドレスを書き込むための基準となるアドレスであればよく、具体的な値は、実施にあたり適宜設定すればよい。以上において、書込基準アドレス取得手段221が書込基準アドレスを取得する契機となる所定の操作としては、スロットマシン1の電源をオンにする電源投入操作であって、電源投入にともなって、制御装置8等に設けられたRAMの内容をクリアするRAMクリア処理が行われる電源投入操作が採用されている。
ここで、主基板チップCPU220は、RAMクリア処理が行われる電源投入操作が行われたRAMクリア回数をカウントするRAMクリア回数カウント機能を有している。RAMクリア処理が行われる電源投入操作が行われると、クレジットを表示する表示装置、あるいは、液晶表示装置4Eの画面には、その時点におけるRAMクリア回数が表示され、このRAMクリア回数の表示を開始してから所定時間が経過すると、RAMクリア回数の表示が消えるようなっている。なお、本実施形態に係る書込基準アドレス取得手段としては、ソフトウェア乱数を利用して書込基準アドレスを取得する書込基準アドレス取得手段221に限らず、スロットマシン1を製造する工場で、スロットマシン1毎に相違する数値を主基板チップCPU220内部のソフトウエアスイッチに設定しておき、スロットマシン1に対して所定の操作がなされたことを契機として、前述のソフトウエアスイッチに設定された数値を読むことで、書込基準アドレスを取得するものでもよい。
主基板CPU内蔵RAM222は、書込基準アドレス取得手段221によって取得された書込基準アドレスを記憶するアドレス記憶媒体である。また、主基板CPU内蔵RAM222は、バックアップコンデンサ25によって電力が供給され、商用電力が遮断された停電状態となっても、停電状態が始まってから1週間程度の時間が経過するまでの間、内部の記憶内容が消去されずに記憶を維持することが可能となっている。プログラム送信手段223は、書込基準アドレス取得手段221が書込基準アドレスを取得すると、換言すると、RAMクリア処理が行われる電源投入操作が行われると、書込基準アドレス取得手段221によって取得された書込基準アドレス、及び、主基板取付ROM141が記憶している素子監視プログラムを副制御基板30へ送信するプログラム送信手段となっている。
表示器駆動手段224は、7セグメントLED表示器241を駆動するためのプログラムであり、主基板CPU内蔵RAM222に記憶された書込基準アドレスを、主制御基板20に設けられている7セグメントLED表示器241に表示させるものである。ここで、7セグメントLED表示器241は、棒状に形成されるとともに「8」の字状に配列された7つのLEDと、小数点となる小さな丸いLEDとが組み合わされた計8つのLEDを有するものとなっている。このような7セグメントLED表示器241は、8つのLEDのそれぞれに8桁の2進数の各桁を割り当てることが可能となっている。
ここで、表示器駆動手段224は、主基板CPU内蔵RAM222に記憶された書込基準アドレスの下8桁のそれぞれを、7セグメントLED表示器241の8つのLEDに割り当て、その桁の数値が「1」の場合、該当するLEDを点灯させ、その桁の数値が「0」の場合、該当するLEDを消灯するものとなっている。以上において、第1不正防止制御手段240は、主基板取付ROM141、書込基準アドレス取得手段221、主基板CPU内蔵RAM222、プログラム送信手段223及び表示器駆動手段224を含んで構成されている。
第2不正防止制御手段250は、副制御基板30の制御回路に設けられたものであり、図8に示すように、副制御基板30に設けられた1チップのマイクロコンピュータからなる副基板チップCPU230の内部で実行されるソフトウェア、すなわち、プログラムを含んで構成されたものである。副制御基板30には、当該副制御基板30を形成するハードウェアとして、前述の副基板チップCPU230に加えて、記憶媒体素子である副基板ソケット取付ROM32と、バックアップ電力供給源としてのバックアップコンデンサ33と、素子取外報知手段としての異常表示用LED34と、素子取外検出手段としてのROM検出センサ151と、主制御基板20側の7セグメントLED表示器241と同様の7セグメントLED表示器251とが設けられている。7セグメントLED表示器251は、既に説明した7セグメントLED表示器241と同様の表示器であるので、以下においては説明を省略する。また、副基板ソケット取付ROM32、バックアップコンデンサ33、異常表示用LED34、及びROM検出センサ151については、既に説明したので、以下においては説明を省略する。
副基板チップCPU230には、図8の如く、素子監視プログラムを副基板CPU内蔵RAM131に書き込んで記憶させるプログラム書込手段231と、素子監視プログラムを記憶する副基板CPU内蔵RAM131と、7セグメントLED表示器251を駆動するための表示器駆動手段232と、異常表示用LED34の動作を制御する報知動作制御手段132とが設けられている。このうち、プログラム書込手段231、表示器駆動手段232、及び報知動作制御手段132は、副基板チップCPU230による演算命令等が規定されているソフトウェア、もしくは副制御基板30内の記憶手段(ROM)に記憶されているプログラム(ソフトウェア)によって形成されたものである。
一方、副基板CPU内蔵RAM131は、副基板チップCPU230の内部に形成された多数の記憶要素(例えば、微細なトランジスタ等)からなるハードウェアである。なお、副基板CPU内蔵RAM131及び報知動作制御手段132については、既に説明したので、以下においては説明を省略する。プログラム書込手段231は、主制御基板20から書込基準アドレス及び素子監視プログラムを受信すると、受信した書込基準アドレスに基づいて素子監視プログラムを副基板CPU内蔵RAM131に書き込んで記憶させるものである。さらに具体的に説明すると、プログラム書込手段231は、主制御基板20から書込基準アドレス及び素子監視プログラムを受信すると、副基板CPU内蔵RAM131の記憶領域における書込基準アドレスを、書込処理の先頭のアドレスとして設定し、書込基準アドレスから素子監視プログラムの書込処理を開始し、素子監視プログラムのすべての書き込みが完了すると、素子監視プログラムの書込処理を終了するものとなっている。
表示器駆動手段232は、7セグメントLED表示器251を駆動するためのプログラムであり、副基板CPU内蔵RAM131に記憶されている書込基準アドレスを7セグメントLED表示器251に表示させるものである。ここで、表示器駆動手段232は、副基板CPU内蔵RAM131に記憶された書込基準アドレスの下8桁のそれぞれを、7セグメントLED表示器251の8つのLEDに割り当て、その桁の数値が「1」の場合、該当するLEDを点灯させ、その桁の数値が「0」の場合、該当するLEDを消灯するものとなっている。
副基板チップCPU230は、商用電力が遮断された停電状態となっても、バックアップコンデンサ33によって電力が供給され、報知動作制御手段132及び表示器駆動手段232の動作を維持することが可能となっている。そして、異常表示用LED及び7セグメントLED表示器251は、バックアップコンデンサ33によって電力が供給され、且つ、副基板チップCPU230によって表示動作制御が正常に行われるので、商用電力が遮断された停電状態となっても、正確な表示を維持することが可能となっている。以上において、第2不正防止制御手段250は、プログラム書込手段231、副基板CPU内蔵RAM131、報知動作制御手段132、表示器駆動手段232、及びROM検出センサ151を含んで構成されている。
[第3実施形態の効果]
前述のような本実施形態によれば、次のような効果が得られる。すなわち、副制御基板30に、副基板ソケット取付ROM32の取り外しを検出し、副基板ソケット取付ROM32が取り外されたことを検出すると、ROM取外信号を出力するROM検出センサ151と、ROM検出センサ151が出力するROM取外信号に基づいて、副基板ソケット取付ROM32が取り外されたことを報知する異常表示用LED34と、当該副制御基板30に電力を供給することが可能なバックアップコンデンサ33とを設けたので、バックアップコンデンサ33が供給する電力でROM検出センサ151及び異常表示用LED34を作動させることができる。しかも、ROM検出センサ151が出力するROM取外信号に基づいて、副基板ソケット取付ROM32が取り外されたことを報知する報知動作を異常表示用LED34に実行させる素子監視プログラムを副制御基板30に記憶させたので、スロットマシン1の電源がオフになった状態、すなわち、電断状態で、副基板ソケット取付ROM32の取り外しを検出することができ、且つ、その旨を異常表示用LED34に報知させることができる。
ここで、主制御基板20の制御回路に設けられた主基板取付ROM141に、副制御基板30側のROM検出センサ151が出力するROM取外信号に基づいて、副基板ソケット取付ROM32が取り外されたことを報知する動作を異常表示用LED34に実行させる素子監視プログラムを記憶させ、主基板取付ROM141が記憶している素子監視プログラムを副制御基板30へ送信するように形成されたプログラム送信手段223を主制御基板20の制御回路に設け、さらに、副制御基板30の制御回路に、主制御基板20から受信した素子監視プログラムを記憶するとともに、バックアップコンデンサ33からの電力を受電可能に形成された副基板CPU内蔵RAM131と、副基板CPU内蔵RAM131に記憶されている素子監視プログラムを実行することで、ROM検出センサ151が出力するROM取外信号に基づいて、異常表示用LED34の動作を制御し、副基板ソケット取付ROM32が取り外されると、その旨を報知する動作を異常表示用LED34に実行させる報知動作制御手段132とを設けたので、主制御基板20から素子監視プログラムを副制御基板30へ送信させ、副制御基板30の副基板CPU内蔵RAM131に素子監視プログラムを記憶させておき、この状態で、遊技機の電源がオフになった後に、バックアップコンデンサ33からの電力で、副制御基板30の制御回路に素子監視プログラムを実行させれば、ROM検出センサ151が出力するROM取外信号に基づいて報知動作制御手段132が作動し、副基板ソケット取付ROM32が副制御基板30から取り外されると、その旨、すなわち、副基板ソケット取付ROM32が不正交換されたことが異常表示用LED34によって報知されるようになり、これにより、遊技機の電源がオフになった状態で、副基板ソケット取付ROM32が不正交換されると、当該副基板ソケット取付ROM32の不正交換を確実に報知することができる。
このため、副基板ソケット取付ROM32の不正交換を報知するにあたり、特開2009−82454号公報等に開示されたROMの不正交換防止を図る電気的対策、具体的には、副基板ソケット取付ROM32に巻き付けられる電線が不要となるので、副基板ソケット取付ROM32に電線を巻き付ける手間や時間が不要となり、副制御基板30の製造コスト上昇を未然に防止でき、ひいては、スロットマシン1自体の製造コストの上昇を未然に防止することができ、しかも、副基板ソケット取付ROM32の美的外観が何ら損なわれることがない。そのうえ、主制御基板20の制御回路に、当該スロットマシン1に対してRAMクリア処理が行われる電源投入操作がなされたことを契機として、書込基準アドレスを取得する書込基準アドレス取得手段221を設けたので、操作のタイミングのよって異なる書込基準アドレスが取得されるようになり、同一の機種でも、スロットマシン1の個体毎に相違する書込基準アドレスを書込基準アドレス取得手段221に取得させることができる。
そして、書込基準アドレス取得手段221が書込基準アドレスを取得すると、プログラム送信手段223が、書込基準アドレス取得手段221によって取得された書込基準アドレスと、主基板取付ROM141が記憶している素子監視プログラムとを副制御基板30へ送信するようにし、且つ、主制御基板20から書込基準アドレス及び素子監視プログラムを受信すると、受信した書込基準アドレスに基づいて素子監視プログラムを副基板CPU内蔵RAM131に書き込んで記憶させるプログラム書込手段を副制御基板30の制御回路に設けたので、副基板CPU内蔵RAM131における素子監視プログラムが書き込まれる領域は、同一の機種でも、スロットマシン1の個体毎に相違するものとなり、これにより、副基板CPU内蔵RAM131のどこにプログラム書込手段が書き込まれているかを解析することが困難となり、副基板CPU内蔵RAM131に記憶されているプログラム書込手段を解析することがさらに一層困難となり、従って、スロットマシン1における不正防止機能をさらに一層向上することができる。
また、主制御基板20及び副制御基板30のそれぞれに、書込基準アドレスを表示するための7セグメントLED表示器241,251を設け、主制御基板20の制御回路に、書込基準アドレス取得手段221によって取得された書込基準アドレスを記憶する主基板CPU内蔵RAM222と、この主基板CPU内蔵RAM222に記憶された書込基準アドレスを、当該主制御基板20に設けられている7セグメントLED表示器241に表示させる表示器駆動手段224とを設け、さらに、副制御基板30に設けられたプログラム書込手段231として、主制御基板20から書込基準アドレス及び素子監視プログラムを受信すると、受信した書込基準アドレスを副基板CPU内蔵RAM131に書き込んで記憶させるように形成されたものを採用し、且つ、副制御基板30の制御回路に、副基板CPU内蔵RAM131に記憶されている書込基準アドレスを、当該副制御基板30に設けられている7セグメントLED表示器251に表示させる表示器駆動手段232を設けたので、万が一、電源がオンにした状態で、副基板CPU内蔵RAM131を通電状態にしたまま、副基板CPU内蔵RAM131に記憶された内容の読み出しに成功したとしても、主制御基板20及び副制御基板30のそれぞれの7セグメントLED表示器241,251に何が表示されているかを把握することが困難なので、仮に、副基板CPU内蔵RAM131に記憶された素子監視プログラムの解析に成功し、副基板CPU内蔵RAM131をクリアして、不正改造された素子監視プログラムが代わりに書き込まれても、主制御基板20側の7セグメントLED表示器241による表示と、副制御基板30側の7セグメントLED表示器251による表示とが相違する。
このため、万が一、副制御基板30の副基板CPU内蔵RAM131に不正改造された素子監視プログラムが書き込まれる等の不正行為が副制御基板30になされると、主制御基板20側の7セグメントLED表示器241による表示と、副制御基板30側の7セグメントLED表示器251による表示との相違から、不正行為が副制御基板30になされたことが容易に把握でき、この点からも、スロットマシン1における不正防止機能をさらに一層向上することができる。
ここで、副制御基板30の副基板CPU内蔵RAM131に不正改造された素子監視プログラムが書き込まれる等の不正行為が副制御基板30になされた後、RAMクリア処理が行われる電源投入操作が行われると、主制御基板20の書込基準アドレス取得手段221によって新たな書込基準アドレスが取得され、副制御基板30の副基板CPU内蔵RAM131が不正改造されたにもかかわらず、主制御基板20側の主基板CPU内蔵RAM222と副制御基板30側の副基板CPU内蔵RAM131とに同じ書込基準アドレスが書き込まれ、主制御基板20側の7セグメントLED表示器241による表示と、副制御基板30側の7セグメントLED表示器251による表示とが同じ値になるおそれがある。ところが、主基板チップCPU220に、RAMクリア処理が行われる電源投入操作が行われたRAMクリア回数をカウントするRAMクリア回数カウント機能を設け、RAMクリア処理が行われる電源投入操作が行われると、その時点におけるRAMクリア回数が表示されるので、RAMクリア処理が行われる電源投入操作が行われる毎に、RAMクリア回数をチェックすれば、RAMクリア処理が行われる電源投入操作が不正に行われた場合、その回数分だけ多いRAMクリア回数が表示されるので、不正行為が副制御基板30になされたことが容易に把握でき、この点からも、スロットマシン1における不正防止機能をさらに一層向上することができる。
[第4実施形態]
図9には、制御装置の第4実施形態が示されている。本第4実施形態は、前記第1実施形態における主制御基板20から副制御基板30へ送られるコマンドデータを暗号化することで、副制御基板30の不正交換を把握できるようにした不正防止制御手段40,50を、副基板ソケット取付ROM32の所定領域にあるデータで所定の演算を行うことで、副基板ソケット取付ROM32の不正交換を把握できるようにした不正防止制御手段340,350としたものである。
第1不正防止制御手段340は、主制御基板20の制御回路に設けられたものであり、図9に示すように、主制御基板20に設けられた1チップのマイクロコンピュータからなる主基板チップCPU320の内部で実行されるソフトウェア、すなわち、プログラムを含んで構成されたものである。主制御基板20には、当該主制御基板20を形成するハードウェアとして、前述の主基板チップCPU220に加えて、バックアップ電力供給源としてのバックアップコンデンサ25が設けられている。なお、バックアップコンデンサ25については、既に説明したので、以下においては説明を省略する。主基板チップCPU320には、図9の如く、後述する範囲設定データを取得するための範囲設定データ取得手段321と、範囲設定データを記憶する主基板CPU内蔵RAM322と、範囲設定データを副制御基板30へ送信するための範囲設定データ送信手段323とが設けられている。
このうち、範囲設定データ取得手段321及び範囲設定データ送信手段323は、主基板チップCPU320による演算命令等が規定されているソフトウェア、もしくは主制御基板20内の記憶手段(ROM)に記憶されているプログラム(ソフトウェア)によって形成されたものである。一方、主基板CPU内蔵RAM322は、主基板チップCPU320の内部に形成された多数の記憶要素(例えば、微細なトランジスタ等)からなるハードウェアである。範囲設定データ取得手段321は、スロットマシン1に対して所定の操作がなされたことを契機として、次に説明する範囲設定データを取得するものである。ここで、範囲設定データとは、副制御基板30に着脱可能に設けられた副基板ソケット取付ROM32のデータ記憶領域に記憶されているデータで所定の演算を行うにあたり、データ記憶領域において、演算に利用するデータが含まれる範囲を設定するデータをいう。
本実施形態における具体的な範囲設定データとしては、演算に利用するデータが含まれる範囲の最初のデータのアドレスであるスタートアドレスと、最後のアドレスであるエンドアドレスとを含むデータが採用されている。なお。範囲設定データとしては、スタートアドレスとエンドアドレスとを含むデータに限らず、スタートアドレス、エンドアドレス、及び、中心アドレスのうちのいずれか一つと、演算に利用するデータの全数とを含んだデータでもよく、要するに、データ記憶領域において、演算に利用するデータが含まれる範囲を決定することができるデータであれば、データの数や形式は、実施にあたり適宜選択できる。
そして、範囲設定データ取得手段321は、ソフトウェア乱数を利用して範囲設定データを取得するものとなっている。さらに詳しく説明すると、範囲設定データ取得手段321は、ソフトウェア乱数を発生するプログラムを含んで構成されたものであり、このプログラムによって、範囲設定データを取得するようになっている。ここで、範囲設定データ取得手段321が範囲設定データを取得するにあたり、スロットマシン1の出玉性能に影響を与える情報が記憶されている領域、より具体的には、ATゲームに係るプログラムが書き込まれている範囲の少なくとも一部分を含むように、範囲設定データの取得が行われるようになっている。
すなわち、副基板チップCPU330のメモリマップには、図10に示すように、副基板ソケット取付ROM32のデータ記憶領域に対して、AT数値データ領域、プログラム領域及びAT判定プログラム領域が設定されている。範囲設定データ取得手段321は、範囲設定データを取得するにあたり、AT数値データ領域及びAT判定プログラム領域の少なくとも一部が含まれるように、スタートアドレス及びエンドアドレスを設定するものとなっている。換言すると、範囲設定データ取得手段321は、範囲設定データを取得するにあたり、AT数値データ領域及びAT判定プログラム領域の少なくとも一方の途中に位置するアドレスを、スタートアドレス及びエンドアドレスの少なくとも一方として設定するようになっている。
以上において、範囲設定データ取得手段321が範囲設定データを取得する契機となる所定の操作としては、スロットマシン1の電源をオンにする電源投入操作であって、電源投入にともなって、制御装置8等に設けられたRAMの内容をクリアするRAMクリア処理が行われる電源投入操作が採用されている。主基板CPU内蔵RAM322は、範囲設定データ取得手段321によって取得された範囲設定データを記憶する範囲設定データ記憶手段である。さらに詳しく説明すると、主基板CPU内蔵RAM322は、範囲設定データ取得手段321が範囲設定データを取得する毎に、範囲設定データ取得手段321によって取得された範囲設定データの記憶を更新していくように形成されている。
また、主基板CPU内蔵RAM322は、バックアップコンデンサ25によって電力が供給され、商用電力が遮断された停電状態となっても、停電状態が始まってから1週間程度の時間が経過するまでの間、内部の記憶内容が消去されずに記憶を維持することが可能となっている。範囲設定データ送信手段323は、スロットマシン1に対して電源投入操作が行われると、あるいは、商用電力が遮断された停電状態を含む電断状態から復帰して電力の供給が再開されると、主基板CPU内蔵RAM322に記憶されている範囲設定データを副制御基板30へ送信するものとなっている。以上において、第1不正防止制御手段340は、範囲設定データ取得手段321、主基板CPU内蔵RAM322、及び範囲設定データ送信手段323を含んで構成されている。
第2不正防止制御手段350は、副制御基板30の制御回路に設けられたものであり、図9に示すように、副制御基板30に設けられた1チップのマイクロコンピュータからなる副基板チップCPU330の内部で実行されるソフトウェア、すなわち、プログラムを含んで構成されたものである。副制御基板30には、当該副制御基板30を形成するハードウェアとして、前述の副基板チップCPU330に加えて、記憶媒体素子である副基板ソケット取付ROM32と、所定の情報が表示可能な表示器としてのデジタル表示器351とが設けられている。
このうち、デジタル表示器351は、特に図示しないが、所定桁数を有するアラビア数字の表示が可能なものであり、具体的には、必要な桁数に応じた数の7セグメントLEDが横に並べて設けられたものである。さらに具体的に説明すると、本実施形態では、4個の7セグメントLEDが横に並べて設けられたデジタル表示器351が採用されている。なお、副基板ソケット取付ROM32については、既に説明したので、以下においては説明を省略する。副基板チップCPU330には、図9の如く、副基板ソケット取付ROM32に記憶されている複数のデータを利用して、所定の演算を行うデータ演算手段331と、デジタル表示器351を駆動して所定の情報をデジタル表示器351に表示させる表示器駆動手段332とが設けられている。
これらのデータ演算手段331及び表示器駆動手段332は、副基板チップCPU330による演算命令等が規定されているソフトウェア、もしくは副制御基板30内の記憶手段(ROM)に記憶されているプログラム(ソフトウェア)によって形成されたものである。データ演算手段331は、主制御基板20側の範囲設定データ送信手段323から範囲設定データを受信すると、副基板ソケット取付ROM32のデータ記憶領域について、受信した範囲設定データに基づいて演算範囲を設定し、設定された演算範囲に記憶されているデータで所定の演算を行うものである。さらに具体的に説明すると、本実施形態に係るデータ演算手段331は、主制御基板20側の範囲設定データ送信手段323から範囲設定データを受信すると、副基板ソケット取付ROM32のデータ記憶領域について、受信した範囲設定データに基づいてチェックサム、すなわち、範囲設定データが示すスタートアドレスからエンドアドレスまでのデータを加算していく演算を行うものである。
なお、データ演算手段331の行う演算としては、スタートアドレスからエンドアドレスまでのデータを加算していく演算に限らず、スタートアドレスからエンドアドレスまでのデータについて、加算及び減算を交互に行っていく演算、換言すると、奇数アドレスは加算を行い、偶数アドレスは減算を行う演算等が採用でき、データ演算手段331の行う演算は、実施にあたり適宜選択又は設定することができる。表示器駆動手段332は、データ演算手段331が演算を行うと、データ演算手段331が行った演算の演算結果に基づいた情報をデジタル表示器351に表示させるものである。ここで、表示器駆動手段332は、データ演算手段331の演算結果に基づいた情報をデジタル表示器351に表示させるにあたり、当該演算結果を16進数(0〜F)に変換し、その5桁以上を削除し、16進数の下4桁を表示させるようになっている。なお、データ演算手段331が、演算結果が必ずデジタル表示器351の表示桁数に収まるように演算してもよい。
以上において、第2不正防止制御手段350は、データ演算手段331及び表示器駆動手段332を含んで構成されている。そして、電断状態から復帰すると、デジタル表示器351には、データ演算手段331の演算結果が電源の遮断されるまで表示されるようになっている。そして、スロットマシン1は、副基板ソケット取付ROM32が別のものに交換されない、あるいは、範囲設定データが別のデータに交換されない限り、デジタル表示器351の表示する4桁の16進数が同一のものとなるように形成されている。
[第4実施形態の効果]
前述のような本実施形態によれば、次のような効果が得られる。すなわち、主制御基板20の制御回路に、当該スロットマシン1に対してRAMクリア処理が行われる電源投入操作がなされると、副制御基板30に取り付けられている副基板ソケット取付ROM32のデータ記憶領域における範囲を設定する範囲設定データを取得する範囲設定データ取得手段321を設けたので、RAMクリア処理が行われる電源投入操作がなされる毎に、範囲設定データ取得手段321によって範囲設定データが取得され、且つ、同一の機種でも、スロットマシン1のそれぞれに対して、RAMクリア処理が行われる電源投入操作がランダムになされることから、範囲設定データは、スロットマシン1の個体毎に相違するものが取得されるようになる。
また、主制御基板20の制御回路に、範囲設定データ取得手段321が範囲設定データを取得する毎に、範囲設定データ取得手段321によって取得された範囲設定データの記憶を更新していく主基板CPU内蔵RAM322(範囲設定データ記憶手段)と、当該スロットマシン1に対して電源投入操作が行われると、主基板CPU内蔵RAM322に記憶されている範囲設定データを副制御基板30へ送信する範囲設定データ送信手段323とを設けたので、範囲設定データ取得手段321によって取得された範囲設定データは、次に、RAMクリア処理が行われる電源投入操作がなされるまで、主基板CPU内蔵RAM322に記憶されるとともに、スロットマシン1の電源が投入される毎に、範囲設定データ送信手段323によって副制御基板30へ送信されるようになる。
ここで、副制御基板30に所定の情報が表示可能なデジタル表示器351を設け、且つ、副制御基板30の制御回路に、範囲設定データ送信手段323から範囲設定データを受信すると、副基板ソケット取付ROM32のデータ記憶領域について、受信した範囲設定データに基づいて演算範囲を設定し、設定された演算範囲に記憶されているデータで演算、具体的には、チェックサムを行うデータ演算手段331と、このデータ演算手段331が演算を行うと、データ演算手段331が行った演算の演算結果に基づいた情報をデジタル表示器351に表示させる表示器駆動手段332とを設けたので、範囲設定データ送信手段323から範囲設定データを受信する毎に、換言すると、スロットマシン1の電源が投入される毎に、データ演算手段331が範囲設定データに基づいて演算範囲を設定するとともに、設定された演算範囲に記憶されているデータでチェックサムを行うようになり、データ演算手段331が行った演算の演算結果に基づいた情報は、表示器駆動手段332によってデジタル表示器351に表示される。
この際、デジタル表示器351に表示される演算結果に基づいた情報は、範囲設定データの変更、あるいは、副基板ソケット取付ROM32の交換が行われない限り、同じものとなる。このため、スロットマシン1の電源が投入される毎に、デジタル表示器351に表示される内容を記録しておけば、副基板ソケット取付ROM32が不正に交換された後に、スロットマシン1の電源を投入すると、デジタル表示器351には、記録された内容と異なるものが表示されるので、これより、副基板ソケット取付ROM32が不正に交換されたことが容易に把握でき、従って、電線や近接センサ等のハードウェアを利用することなく、ソフトウェアで論理的に副基板ソケット取付ROM32の不正交換を確実に把握することができる。
[第5実施形態]
図11には、制御装置の第5実施形態が示されている。本第5実施形態は、前記第4実施形態における副基板ソケット取付ROM32のチェックサム対象の範囲を、ソフトウェア乱数を利用して取得していた不正防止制御手段340,350に代えて、副基板ソケット取付ROM32の所定範囲に含まれるデータを利用して行うべき演算の内容を、ソフトウェア乱数を利用して取得する不正防止制御手段440,450を備えたものである。
第1不正防止制御手段440は、主制御基板20の制御回路に設けられたものであり、図11に示すように、主制御基板20に設けられた1チップのマイクロコンピュータからなる主基板チップCPU420の内部で実行されるソフトウェア、すなわち、プログラムを含んで構成されたものである。主制御基板20には、当該主制御基板20を形成するハードウェアとして、前述の主基板チップCPU420に加えて、当該主制御基板20に半田付けされた1チップICからなる主基板取付ROM441と、バックアップ電力供給源としてのバックアップコンデンサ25とが設けられている。なお、バックアップコンデンサ25については、既に説明したので、以下においては説明を省略する。主基板チップCPU420には、図11の如く、後述する演算内容データを取得するための演算内容データ取得手段421と、演算内容データを記憶する主基板CPU内蔵RAM422と、演算内容データを副制御基板30へ送信するための演算内容データ送信手段423とが設けられている。
このうち、演算内容データ取得手段421及び演算内容データ送信手段423は、主基板チップCPU420による演算命令等が規定されているソフトウェア、もしくは主制御基板20内の記憶手段(ROM)に記憶されているプログラム(ソフトウェア)によって形成されたものである。一方、主基板CPU内蔵RAM422は、主基板チップCPU420の内部に形成された多数の記憶要素(例えば、微細なトランジスタ等)からなるハードウェアである。演算内容データ取得手段421は、スロットマシン1に対して所定の操作がなされたことを契機として、次に説明する演算内容データを取得するものである。ここで、演算内容データとは、副制御基板30に着脱可能に設けられた副基板ソケット取付ROM32のデータ記憶領域における所定の範囲に含まれる複数のデータ(以下、「演算対象データ」という。)を利用して行う具体的な演算の手法に係るデータをいい、具体的には、すべての演算対象データが代入可能な演算式が該当する。
演算内容データとしては、例えば、演算対象データの総和を求める演算手法に係るデータ、演算対象データにおける奇数アドレスは加算し、偶数アドレスは減算する演算手法に係るデータ、演算対象データについて平均を求める演算手法に係るデータ、演算対象データについて二乗の平均の平方根を求める演算手法に係るデータ、及び、演算対象データについて標準偏差を求める演算手法に係るデータ等が採用できる。そして、主基板取付ROM441には、互いに内容の異なる複数種類の演算内容データと、これらの演算内容データの中から一の演算内容データを抽選するための抽選テーブルとが記憶されている。
そして、演算内容データ取得手段421は、ソフトウェア乱数を利用した抽選を行い、主基板取付ROM441に記憶されている複数種類の演算内容データの中から選択することで、一の演算内容データを取得するものとなっている。さらに詳しく説明すると、演算内容データ取得手段421は、乱数発生プログラムでソフトウェア乱数を発生させ、発生させたソフトウェア乱数を抽選テーブルに照らし合わせ、発生させたソフトウェア乱数に対応する演算内容データを抽出することで、一の演算内容データを取得するようになっている。以上において、演算内容データ取得手段421が演算内容データを取得する契機となる所定の操作としては、スロットマシン1の電源をオンにする電源投入操作であって、電源投入にともなって、制御装置8等に設けられたRAMの内容をクリアするRAMクリア処理が行われる電源投入操作が採用されている。
主基板CPU内蔵RAM422は、演算内容データ取得手段421によって取得された演算内容データを記憶する演算内容データ記憶手段である。さらに詳しく説明すると、主基板CPU内蔵RAM422は、演算内容データ取得手段421が演算内容データを取得する毎に、演算内容データ取得手段421によって取得された演算内容データの記憶を更新していくように形成されている。また、主基板CPU内蔵RAM422は、バックアップコンデンサ25によって電力が供給され、商用電力が遮断された停電状態となっても、停電状態が始まってから1週間程度の時間が経過するまでの間、内部の記憶内容が消去されずに記憶を維持することが可能となっている。
演算内容データ送信手段423は、スロットマシン1に対して電源投入操作が行われると、あるいは、商用電力が遮断された停電状態を含む電断状態から復帰して電力の供給が再開されると、主基板CPU内蔵RAM422に記憶されている演算内容データを副制御基板30へ送信するものとなっている。以上において、第1不正防止制御手段440は、演算内容データ取得手段421、主基板CPU内蔵RAM422、演算内容データ送信手段423、及び主基板取付ROM441を含んで構成されている。
第2不正防止制御手段450は、副制御基板30の制御回路に設けられたものであり、図11に示すように、副制御基板30に設けられた1チップのマイクロコンピュータからなる副基板チップCPU430の内部で実行されるソフトウェア、すなわち、プログラムを含んで構成されたものである。副制御基板30には、当該副制御基板30を形成するハードウェアとして、前述の副基板チップCPU430に加えて、記憶媒体素子である副基板ソケット取付ROM32と、所定の情報が表示可能な表示器としてのデジタル表示器351とが設けられている。これらの副基板ソケット取付ROM32及びデジタル表示器351については、既に説明したので、以下においては説明を省略する。副基板チップCPU430には、図11の如く、主制御基板20から受信した演算内容データを、次に説明する副基板CPU内蔵RAM432に書き込む演算内容書込手段431と、主制御基板20から受信した演算内容データを記憶するための副基板CPU内蔵RAM432と、副基板CPU内蔵RAM432に記憶されている演算内容データに基づいて演算を行うデータ演算手段433と、デジタル表示器351を駆動して所定の情報をデジタル表示器351に表示させる表示器駆動手段332とが設けられている。
このうち、演算内容書込手段431、データ演算手段433及び表示器駆動手段332は、副基板チップCPU430による演算命令等が規定されているソフトウェア、もしくは副制御基板30内の記憶手段(ROM)に記憶されているプログラム(ソフトウェア)によって形成されたものである。なお、表示器駆動手段332については、既に説明したので、以下においては説明を省略する。一方、副基板CPU内蔵RAM432は、副基板チップCPU430の内部に形成された多数の記憶要素(例えば、微細なトランジスタ等)からなるハードウェアである。演算内容書込手段431は、主制御基板20の演算内容データ送信手段423から演算内容データを受信すると、受信した演算内容データを副基板CPU内蔵RAM432に書き込むものである。
副基板CPU内蔵RAM432は、演算内容書込手段431によって書き込まれた演算内容データを記憶するものである。また、副基板CPU内蔵RAM432は、演算内容書込手段431による演算内容データの書き込みが完了すると、書き込まれた演算内容データを速やかにデータ演算手段433に送るように形成されている。データ演算手段433は、副基板CPU内蔵RAM432から演算内容データを受けると、副基板ソケット取付ROM32のデータ記憶領域における所定の範囲に含まれるデータを利用し、受けた演算内容データに基づいて演算を行うものである。
また、データ演算手段433は、演算内容データに基づいて演算を完了すると、演算の結果を表示器駆動手段332へ送るとともに、演算終了信号を副基板CPU内蔵RAM432へ送るようになっている。表示器駆動手段332は、データ演算手段433から演算結果を受けると、受けた演算結果に基づいた情報をデジタル表示器351に表示させるものである。ここで、表示器駆動手段332は、前記第4実施形態と同様に、データ演算手段331の演算結果に基づいた情報をデジタル表示器351に表示させるにあたり、当該演算結果を16進数(0〜F)に変換し、その5桁以上を削除し、16進数の下4桁を表示させるようになっている。
また、副基板CPU内蔵RAM432は、データ演算手段433から演算終了信号を受けると、記憶している演算内容データを消去するようになっている。さらに詳しく説明すると、副基板CPU内蔵RAM432は、スロットマシン1の電源投入操作が行われる毎に、主制御基板20からの演算内容データが書き込まれ、書き込みが完了すると、速やかに、記憶している演算内容データをデータ演算手段331へ送り、データ演算手段331が当該演算を終えると、記憶している演算内容データを消去するようになっており、スロットマシン1が遊技動作を開始するまでに、演算内容データが記憶領域に存在していない状態となるように形成されている。
以上において、第2不正防止制御手段450は、演算内容書込手段431、副基板CPU内蔵RAM432、データ演算手段433、及び表示器駆動手段332を含んで構成されたものとなっている。そして、電断状態が復帰すると、デジタル表示器351には、データ演算手段331の演算結果が電源の遮断されるまで表示されるようになっている。そして、スロットマシン1は、副基板ソケット取付ROM32が別のものに交換されない、あるいは、演算内容データが別のデータに交換されない限り、デジタル表示器351の表示する4桁の16進数が同一のものとなるように形成されている。
[第5実施形態の効果]
前述のような本実施形態によれば、次のような効果が得られる。すなわち、主制御基板20の制御回路に、副制御基板30に取り付けられている副基板ソケット取付ROM32のデータ記憶領域に記憶されているデータを用いて行う演算の内容を示す演算内容データを記憶している主基板取付ROM441と、当該スロットマシン1に対して電源投入操作が行われると、主基板取付ROM441に記憶されている演算内容データを副制御基板30へ送信する演算内容データ送信手段423とを設けたので、スロットマシン1の電源が投入される毎に、演算内容データ送信手段423によって、主基板取付ROM441に記憶されている演算内容データが副制御基板30へ送信されるようになる。
そして、副制御基板30に、4桁の16進数の表示が可能なデジタル表示器351を設け、且つ、副制御基板30の制御回路に、演算内容データ送信手段423から受信した演算内容データを記憶するための副基板CPU内蔵RAM432と、演算内容データ送信手段から演算内容データを受信すると、副基板CPU内蔵RAM432に記憶されている演算内容データに示される演算を、副基板ソケット取付ROM32のデータ記憶領域に記憶されているデータを用いて実行するデータ演算手段433と、データ演算手段433が演算を行うと、データ演算手段433が行った演算の演算結果に基づいた情報をデジタル表示器351に表示させる表示器駆動手段332とを設けたので、演算内容データ送信手段423から演算内容データを受信する毎に、換言すると、スロットマシン1の電源が投入される毎に、副基板ソケット取付ROM32における所定のデータ記憶領域に記憶されているデータを用いて、データ演算手段433が演算内容データに示される演算を実行し、データ演算手段433が行った演算の演算結果に基づいた情報は、表示器駆動手段332によってデジタル表示器351に表示されるようになる。
この際、デジタル表示器351に表示される演算結果に基づいた情報は、正規な副基板ソケット取付ROM32が別の記憶媒体素子に交換されない限り、同じものとなる。このため、スロットマシン1の電源が投入される毎に、デジタル表示器351に表示される内容を記録しておけば、副基板ソケット取付ROM32が不正に交換された場合、その後に、スロットマシン1の電源を投入すると、デジタル表示器351には、記録された内容と異なるものが表示されるので、これより、副基板ソケット取付ROM32が不正に交換されたことが容易に把握でき、従って、電線や近接センサ等のハードウェアを利用することなく、ソフトウェアで論理的に副基板ソケット取付ROM32の不正交換を確実に把握することができる。
[第6実施形態]
図12には、制御装置の第6実施形態が示されている。本第6実施形態は、前記第4実施形態における演算結果に基づいた情報を表示する表示器駆動手段332を、演算結果に基づいて副制御基板30に異常があることを自動的に判定して表示する異常表示制御手段561としたものである。本第6実施形態に係る主制御基板20は、前記第4実施形態に係る主制御基板20と同様のものである。
すなわち、主制御基板20は、図12に示すように、当該主制御基板20を形成するハードウェアとして、前記第4実施形態と同様の主基板チップCPU320及びバックアップコンデンサ25を備えたものとなっている。そして、本第6実施形態の第1不正防止制御手段340も、同様に、前記第4実施形態に係る第1不正防止制御手段340と同様のソフトウェアで構成されたものとなっている。これらの主基板チップCPU320及びバックアップコンデンサ25、並びに、第1不正防止制御手段340については、既に説明したので、詳しい説明は省略する。以上において、範囲設定データ取得手段321は、副制御基板30に取り付けられている副基板ソケット取付ROM32のデータ記憶領域における異なる二つの範囲設定アドレス、すなわち、スタートアドレス及びエンドアドレスを取得する範囲設定アドレス取得手段となっている。
また、主基板CPU内蔵RAM322は、範囲設定データ取得手段321がスタートアドレス及びエンドアドレスを取得する毎に、範囲設定データ取得手段321によって取得されたスタートアドレス及びエンドアドレスの記憶を更新していく範囲設定アドレス記憶手段となっている。さらに、範囲設定データ送信手段323は、当該スロットマシン1に対して電源投入操作が行われる毎に、主基板CPU内蔵RAM322に記憶されているスタートアドレス及びエンドアドレスを副制御基板30へ送信する範囲設定アドレス送信手段となっている。
第2不正防止制御手段550は、副制御基板30の制御回路に設けられたものである。この第2不正防止制御手段550は、図12に示すように、副制御基板30に設けられた1チップのマイクロコンピュータからなる副基板チップCPU530及び副基板補助チップCPU560、並びに、副基板チップCPU530及び副基板補助チップCPU560のそれぞれの内部で実行されるソフトウェア、すなわち、プログラムを含んで構成されたものである。副制御基板30には、当該副制御基板30を形成するハードウェアとして、前述の副基板チップCPU530及び副基板補助チップCPU560に加えて、記憶媒体素子である副基板ソケット取付ROM32と、副基板補助チップCPU560にバックアップ用の電力を供給するバックアップコンデンサ33とが設けられている。なお、副基板ソケット取付ROM32及びバックアップコンデンサ33については、既に説明したので、以下においては説明を省略する。
副基板チップCPU530には、範囲設定データ取得手段321からスタートアドレス及びエンドアドレスを受信すると、副基板ソケット取付ROM32に記憶されている複数のデータを利用して、所定の演算を行うデータ演算手段331が設けられている。ここで、データ演算手段331は、副基板チップCPU530による演算命令等が規定されているソフトウェア、もしくは副制御基板30内の記憶手段(ROM)に記憶されているプログラム(ソフトウェア)によって形成されたものである。そして、データ演算手段331は、所定の演算として、副基板ソケット取付ROM32のデータ記憶領域に記憶されているスタートアドレスからエンドアドレスまでのデータについてチェックサムを行い、これにより、データの総和となる値を示す総和値データを算出する総和算出手段である、また、データ演算手段331は、チェックサムの演算が完了する毎に、その演算結果である総和値データを出力するようになっている。
副基板補助チップCPU560は、主基板チップCPU320や副基板チップCPU530と同程度の機能(インテリジェンス)を有する1チップCPUである。副基板補助チップCPU560には、データ演算手段331が出力する総和値データを受信し、総和値データを受信する毎に、前回と今回とで受信した総和値データの比較を行う異常表示制御手段561が設けられている。ここで、副基板補助チップCPU560は、内部に図示しない内蔵RAMを備えたものであり、且つ、バックアップコンデンサ25によって電力が供給され、商用電力が遮断された停電状態となっても、停電状態が始まってから1週間程度の時間が経過するまでの間、内蔵RAMの記憶内容、例えば、副基板チップCPU530から受信した総和値データの値を維持することが可能となっている。
異常表示制御手段561は、副基板補助チップCPU560による演算命令等が規定されているソフトウェア、もしくは副制御基板30内の記憶手段(ROM)に記憶されているプログラム(ソフトウェア)によって形成され、且つ、単独で、液晶表示装置4E及び音声出力部4F,6Cの動作制御が行えるように形成されたものとなっている。また、異常表示制御手段561は、データ演算手段331から新たな総和値データを受信する毎に、受信した総和値データを内蔵RAMに記憶させるとともに、前回受信した総和値データ及び今回受信した総和値データを相互に比較し、比較が終わると、前回受信した総和値データを消去するようになっている。このような異常表示制御手段561は、前回受信した総和値データと、今回受信した総和値データとが相違していると、異常を報知するための異常表示を液晶表示装置4Eに行わせるとともに、警報用の音声を音声出力部4F,6Cから出力させるように形成されている。
ここで、主基板チップCPU320は、RAMクリア処理が行われる電源投入操作が行われたRAMクリア回数をカウントするRAMクリア回数カウント機能を有している。すなわち、副基板ソケット取付ROM32が交換されてから、RAMクリア処理が1回行われた後においては、総和値データが前回の値と相違するので、異常表示制御手段561は、その旨を表示・報知するが、副基板ソケット取付ROM32が交換された後、RAMクリア処理が1回行われた後においては、総和値データが前回の値と一致するので、異常表示制御手段561は、その旨を表示・報知せず、スロットマシン1に不正行為がなされたか否かを把握できなくなる。そこで、RAMクリア回数カウントをRAMクリア処理毎にチェックし、RAMクリア回数を管理することで、スロットマシン1に不正行為がなされたか否かを判別できるようにしている。
[第6実施形態の効果]
前述のような本実施形態によれば、次のような効果が得られる。すなわち、主制御基板20の制御回路に、当該スロットマシン1に対してRAMクリア処理が行われる電源投入操作がなされたことを契機として、副制御基板30に取り付けられている副基板ソケット取付ROM32のデータ記憶領域における範囲を設定する二つの範囲設定アドレス、すなわち、スタートアドレス及びエンドアドレスを取得する範囲設定データ取得手段321を設けたので、前述の電源投入操作がなされると、範囲設定データ取得手段321によってスタートアドレス及びエンドアドレスが取得される。ここで、同一の機種でも、スロットマシン1のそれぞれに対して電源投入操作がランダムになされることから、スタートアドレス及びエンドアドレスは、スロットマシン1の個体毎に相違するものが取得されるようになる。
また、主制御基板20の制御回路に、範囲設定データ取得手段321がスタートアドレス及びエンドアドレスを取得する毎に、範囲設定データ取得手段321によって取得されたスタートアドレス及びエンドアドレスの記憶を更新していく主基板CPU内蔵RAM322と、当該スロットマシン1に対して電源投入操作が行われると、主基板CPU内蔵RAM322に記憶されているスタートアドレス及びエンドアドレスを副制御基板30へ送信する範囲設定データ送信手段323とを設けたので、範囲設定データ取得手段321によって取得されたスタートアドレス及びエンドアドレスは、その次に、RAMクリア処理が行われる電源投入操作がなされるまで、主基板CPU内蔵RAM322に記憶されるとともに、スロットマシン1の電源が投入される毎に、範囲設定データ送信手段323によって副制御基板30へ送信されるようになる。
一方、副制御基板30の制御回路に、範囲設定データ送信手段323からスタートアドレス及びエンドアドレスを受信すると、副基板ソケット取付ROM32のデータ記憶領域について、受信したスタートアドレス及びエンドアドレスに基づいて加算範囲を設定し、設定された加算範囲に記憶されているデータの総和を算出するとともに、データの総和の算出が完了する毎に、算出した総和の値を示す総和値データを出力するデータ演算手段331と、単独で液晶表示装置4Eの表示動作を制御することが可能とされ、データ演算手段331から新たな総和値データを受信する毎に、前回受信した総和値データ及び今回受信した総和値データを相互に比較し、前回受信した総和値データ及び今回受信した総和値データが相違していると、異常表示を液晶表示装置4Eに行わせる異常表示制御手段561とを設けたので、範囲設定データ送信手段323からスタートアドレス及びエンドアドレスを受信する毎に、換言すると、スロットマシン1の電源が投入される毎に、データ演算手段331がスタートアドレス及びエンドアドレスに基づいて設定された加算範囲に記憶されているデータの総和を演算し、算出した総和の値を示す総和値データを出力し、総和値データを受信した異常表示制御手段561は、前回受信した総和値データと、今回受信した総和値データとを比較し、前回受信した総和値データと、今回受信した総和値データとが相違していると、液晶表示装置4Eに異常表示を行わせることができるようになる。
ここで、データ演算手段331が算出する総和値は、スタートアドレスの変更、エンドアドレスの変更、及び、別の副基板ソケット取付ROM32への交換のいずれかがなされない限り、同じものとなる。このため、スロットマシン1の電源が投入される毎に、前回受信した総和値データと、今回受信した総和値データとの比較によって、副基板ソケット取付ROM32が不正に交換されている場合には、液晶表示装置4Eが異常を表示し、これより、副基板ソケット取付ROM32が不正に交換されたことが容易に把握でき、従って、電線や近接センサ等のハードウェアを利用することなく、ソフトウェアで論理的に副基板ソケット取付ROM32の不正交換を確実に把握することができる。
[第7実施形態]
図13には、制御装置の第7実施形態が示されている。本第7実施形態は、主制御基板20に対する電力供給の遮断を検出し、電力供給の遮断情報を表示させるものである。第7実施形態の主制御基板20は、当該主制御基板20を形成するハードウェアとして、主基板チップCPU621と、電源断検出回路626と、リアルタイムクロック627と、第1バックアップコンデンサ628と、第2バックアップコンデンサ629とを有している。また、主基板チップCPU621には、主基板CPU内蔵RAM622と、電力遮断時間計時手段623と、電力遮断時間判定手段624と、表示器駆動手段625とが設けられている。なお、電力遮断時間計時手段623、電力遮断時間判定手段624、及び表示器駆動手段625は、主基板チップCPU621の内部で実行されるソフトウェア、すなわちプログラムを含んで構成されたものである。また、主基板CPU内蔵RAM622は、主基板チップCPU621の内部に設けられた多数の記憶要素(例えば、微細なトランジスタ等)からなるハードウェアである。
電源断検出回路626は、主基板チップCPU621と電気的に接続され、電源装置13からの電力供給により主制御基板20の制御回路の電圧が所定の電源電圧に達した場合に、ハイ信号を主基板チップCPU621に送信する。また、電源断検出回路626は、主制御基板20の制御回路の電圧が所定の電源電圧に達していない場合に、ロー信号を主基板チップCPU621に送信する。リアルタイムクロック627は、主基板チップCPU621と電気的に接続されており、時刻をカウントしている。
第1バックアップコンデンサ628は、主制御基板20に対する電力供給が遮断されても、主基板チップCPU621に電力を供給できるようになっている。これにより、主基板チップCPU621は、商用電力が遮断された停電状態となっても、第1バックアップコンデンサ628からの電力供給によって作動することが可能となっている。第2バックアップコンデンサ629は、主制御基板20に対する電力供給が遮断されても、リアルタイムクロック627に電力を供給できるようになっている。これにより、リアルタイムクロック627は、商用電力が遮断された停電状態となっても、第2バックアップコンデンサ629からの電力供給によって作動することが可能となっている。なお、第1バックアップコンデンサ628及び第2バックアップコンデンサ629は、第1実施形態のバックアップコンデンサ25と同様の構成であり、詳細な説明を省略する。
電力遮断時間計時手段623は、主制御基板20に対する電力供給の遮断の開始から終了までの電力遮断時間を計時する。電力遮断時間判定手段624は、電力遮断時間計時手段623により計時された電力遮断時間が所定の設定時間以上のときに長時間遮断と判定し、電力遮断時間が所定の設定時間未満のときに短時間遮断と判定する。なお、所定の設定時間は、スロットマシン1が設置される店舗の休業時間に応じた時間(例えば、6時間)に設定される。そのため、設定時間を所望の時間に設定変更可能な設定操作手段(図示せず)を設けることが好ましい。主基板CPU内蔵RAM622は、電力遮断時間判定手段624により長時間遮断と判定された回数(以下説明の便宜上、長時間遮断検知回数と称する)及び短時間遮断と判定された回数(以下説明の便宜上、短時間遮断検知回数と称する)をそれぞれ別個に計数して記憶する。
表示器駆動手段625は、長時間遮断検知回数を第1セグメント表示器641に表示させ、短時間遮断検知回数を第2セグメント表示器642に表示させる制御を行う。第1セグメント表示器641及び第2セグメント表示器642は、前扉3(例えば、下部パネル部5)の背面側に取り付けられ、通常はスロットマシン1の内側に配置されて外部から視認されないようになっている。また、第1セグメント表示器641及び第2セグメント表示器642は、棒状に形成されるとともに「8」の字状に配列された7つのLEDと、小さな丸状に形成されて小数点状に配列された1つのLEDとを、2組ずつ有するものとなっている。これにより、第1セグメント表示器641及び第2セグメント表示器642はそれぞれ、2桁の10進数を表示可能に構成される。
第7実施形態の副制御基板30は、図4に示す副制御基板30と同様の構成であり、副基板チップCPU30Aと、副基板ソケット取付ROM32等を有している。そのため、副制御基板30の詳細な説明を省略する。
[第7実施形態の作用]
第7実施形態の制御フローについて、図14に示すフローチャートを参照しながら説明する。まず、図14(a)に示すように、スロットマシン1の電源が投入されている状態で、主制御基板20に対する電力供給が遮断されたか(すなわち、電源断となったか)否かの判定が行われているものとする(ステップS5100)。このステップS5100において、主制御基板20に対する電力供給が遮断されたと判定された場合、次のステップS5200に進み、主制御基板20の主基板チップCPU621により所定の電断処理が行われ、電力遮断に関する時間情報が取得される。
このとき、主制御基板20に対する電力供給が遮断されて、主制御基板20の制御回路の電圧が所定の電源電圧より低くなると、電源断検出回路626から電力遮断時間計時手段623にロー信号が送信される。電力遮断時間計時手段623は、電源断検出回路626からロー信号を受信すると、リアルタイムクロック627がカウントしている時刻情報(以下説明の便宜上、電断開始時刻T1と称する)を取得し、主基板CPU内蔵RAM622に送信して記憶させる。なお、前述したように、主制御基板20に対する電力供給が遮断されても、主基板チップCPU621は第1バックアップコンデンサ628からの電力供給によって作動することが可能で、リアルタイムクロック627は第2バックアップコンデンサ629からの電力供給によって作動することが可能となっている。
所定の電断処理が行われた後、電断待ち状態(ステップS5300)となり、スロットマシン1の作動が停止される。その後、主制御基板20に対する電力供給が(再度)行われると(すなわち、電源が復帰すると)、図14(b)に示すように、所定の初期化処理(ステップS6100)とともに、主制御基板20の主基板チップCPU621により所定の電源復帰処理(ステップS6200)が行われ、電力遮断に関する時間情報が表示される。
このとき、主制御基板20に対する電力供給が(再度)行われて、主制御基板20の制御回路の電圧が所定の電源電圧に達すると、電源断検出回路626から電力遮断時間計時手段623にハイ信号が送信される。電力遮断時間計時手段623は、電源断検出回路626からハイ信号を受信すると、リアルタイムクロック627がカウントしている時刻情報(以下説明の便宜上、電断終了時刻T2と称する)を取得する。電力遮断時間計時手段623は、取得した電断終了時刻T2から、主基板CPU内蔵RAM622に記憶されていた電断開始時刻T1を減算し、主制御基板20に対する電力供給の遮断の開始から終了までの電力遮断時間ΔTを算出する。電力遮断時間計時手段623は、算出した電力遮断時間ΔTを電力遮断時間判定手段624に送信する。
電力遮断時間判定手段624は、電力遮断時間計時手段623から送信された電力遮断時間ΔTが所定の設定時間以上のとき、長時間遮断と判定して主基板CPU内蔵RAM622に記憶されている長時間遮断検知回数を+1だけカウントアップし、主基板CPU内蔵RAM622に上書きして記憶させる。電力遮断時間判定手段624は、電力遮断時間計時手段623から送信された電力遮断時間ΔTが所定の設定時間未満のとき、短時間遮断と判定して主基板CPU内蔵RAM622に記憶されている短時間遮断検知回数を+1だけカウントアップし、主基板CPU内蔵RAM622に上書きして記憶させる。長時間遮断検知回数及び短時間遮断検知回数は、例えば、00から99まで+1ずつカウントアップされ、99を超えると00に戻るようにカウントされる。
なお、電力遮断時間判定手段624は、電力遮断時間計時手段623から送信された電力遮断時間ΔTが所定の設定時間よりさらに短い瞬断時間(例えば、1秒)未満のとき、瞬間的な電力遮断と判定し、カウント処理を行わない。瞬間的な電力遮断として、例えば、ノイズ等による瞬間的な電力遮断が生じた場合や、電源のON・OFFの際に主制御基板20の制御回路の電圧が一時的に不安定となって所定の電源電圧付近で電圧の変動が生じた場合が想定される。
そして、表示器駆動手段625は、主基板CPU内蔵RAM622に記憶されている長時間遮断検知回数を第1セグメント表示器641に表示させるとともに、短時間遮断検知回数を第2セグメント表示器642に表示させる制御を行い、図14(a)に示す電源断時のフロー(ステップS5100)に移行する。これにより、店舗の休業時間にスロットマシン1の電源を切り、翌日の営業時間前にスロットマシン1の電源を入れたときに、第2セグメント表示器642に表示される短時間遮断検知回数の数値が前回確認した数値と同じか否かをチェックすることで、何者かによる意図的な電源の入り切りの有無を容易に確認することができる。
例えば、本実施形態の構成を知らない不正行為者が、電源が切られた状態のスロットマシン1に対して不正行為を行った場合、不正行為を行ったスロットマシン1の電源を入れて動作確認を行い、再び電源を切ることが想定される。このような場合、通常では生じない短時間の電力遮断が少なくとも一回生じるため、第2セグメント表示器642に表示される短時間遮断検知回数の数値をチェックすることで、不正行為に伴う電源の入り切りを検知することが可能になる。また、不正行為に伴う電源の入り切りを検知される可能性があると考える不正行為者が、電源が切られた状態のスロットマシン1に対して不正行為を行った場合、不正行為を行ったスロットマシン1の電源を入れて動作確認を行わないことが想定される。この場合、不正行為を行ったスロットマシン1が見かけ正常に動作しないおそれがあるため、不正行為が発見され易くなる。
なお、主制御基板20から主基板チップCPU621が取り外された場合、第1バックアップコンデンサ628からの電力供給が途絶えるため、主基板CPU内蔵RAM622に記憶されているデータ(長時間遮断検知回数及び短時間遮断検知回数等)が壊れてしまう。これにより、主基板チップCPU621の取り外しを伴う不正行為が行われた場合には、スロットマシン1の電源を入れたときに、第1セグメント表示器641及び第2セグメント表示器642に表示される数値が異常値(例えば、両方とも「00」)となるため、このような不正行為を容易に発見することができる。
[第7実施形態の効果]
前述のような本実施形態によれば、主制御基板20に対する電力供給の遮断を検出する電力遮断検出手段として、主制御基板20に対する電力供給の遮断の開始から終了までの電力遮断時間を計時する電力遮断時間計時手段623と、電力遮断時間計時手段623により計時された電力遮断時間が所定の設定時間以上のときに長時間遮断と判定し、電力遮断時間が所定の設定時間未満のときに短時間遮断と判定する電力遮断時間判定手段624と、長時間遮断検知回数及び短時間遮断検知回数をそれぞれ別個に計数して記憶する主基板CPU内蔵RAM622とが設けられている。また、主制御基板20に対する電力供給の遮断情報を表示する電力遮断情報表示手段として、長時間遮断検知回数を表示する第1セグメント表示器641と、短時間遮断検知回数を表示する第2セグメント表示器642とが設けられている。
そのため、店舗の休業時間にスロットマシン1の電源を切り、翌日の営業時間前にスロットマシン1の電源を入れたときに、第2セグメント表示器642に表示される短時間遮断検知回数の数値をチェックすることで、通常では生じない短時間の電力遮断、すなわち不正行為に伴う電源の入り切りを検知することができる。これにより、例えば副基板ソケット取付ROM32が不正に交換されたことを容易に把握することが可能となり、制御基板等に対する不正行為をより確実に防止することができる。
また、電力を供給可能な第1バックアップコンデンサ628及び第2バックアップコンデンサ629が設けられているため、スロットマシン1の電源を切った状態でも、制御基板等に対する不正行為を検知することが可能である。
[第8実施形態]
図15には、制御装置の第8実施形態が示されている。本第8実施形態は、主制御基板20に対する電力供給の遮断を検出し、電力供給の遮断情報を表示させるものである。なお、第8実施形態は、主基板チップCPU671の構成を除いて第7実施形態と同様の構成であり、各部に第7実施形態の場合と同一の符号を付して詳細な説明を省略する。第8実施形態の主制御基板20は、当該主制御基板20を形成するハードウェアとして、主基板チップCPU671と、電源断検出回路626と、リアルタイムクロック627と、第1バックアップコンデンサ628と、第2バックアップコンデンサ629とを有している。また、主基板チップCPU671には、主基板CPU内蔵RAM672と、電力遮断時刻計時手段673と、表示器駆動手段675とが設けられている。なお、電力遮断時刻計時手段673及び表示器駆動手段675は、主基板チップCPU671の内部で実行されるソフトウェア、すなわちプログラムを含んで構成されたものである。また、主基板CPU内蔵RAM672は、主基板チップCPU671の内部に設けられた多数の記憶要素(例えば、微細なトランジスタ等)からなるハードウェアである。
電力遮断時刻計時手段673は、主制御基板20に対する電力供給の遮断の開始時刻(以下説明の便宜上、電力遮断時刻と称する)を計時する。主基板CPU内蔵RAM672は、電力遮断時刻計時手段673により計時された電力遮断時刻を上書きして記憶する。表示器駆動手段675は、主基板CPU内蔵RAM672に記憶されている電力遮断時刻(時分)のうち、「時」を第1セグメント表示器641に表示させるとともに、「分」を第2セグメント表示器642に表示させる制御を行う。
[第8実施形態の作用]
第8実施形態の制御フローについて説明する。なお、第8実施形態の制御フローは、第7実施形態の制御フローと同様であるため、第7実施形態で用いた図14に示すフローチャートを参照しながら説明する。まず、図14(a)に示すように、スロットマシン1の電源が投入されている状態で、主制御基板20に対する電力供給が遮断されたか(すなわち、電源断となったか)否かの判定が行われているものとする(ステップS5100)。このステップS5100において、主制御基板20に対する電力供給が遮断されたと判定された場合、次のステップS5200に進み、主制御基板20の主基板チップCPU671により所定の電断処理が行われ、電力遮断に関する時間情報が取得される。
このとき、主制御基板20に対する電力供給が遮断されて、主制御基板20の制御回路の電圧が所定の電源電圧より低くなると、電源断検出回路626から電力遮断時刻計時手段673にロー信号が送信される。電力遮断時刻計時手段673は、電源断検出回路626からロー信号を受信すると、リアルタイムクロック627がカウントしている時刻情報(すなわち、電力遮断時刻)を取得し、主基板CPU内蔵RAM672に送信して記憶させる。なお、主制御基板20に対する電力供給が遮断されても、主基板チップCPU671は第1バックアップコンデンサ628からの電力供給によって作動することが可能で、リアルタイムクロック627は第2バックアップコンデンサ629からの電力供給によって作動することが可能となっている。
所定の電断処理が行われた後、電断待ち状態(ステップS5300)となり、スロットマシン1の作動が停止される。その後、主制御基板20に対する電力供給が(再度)行われると(すなわち、電源が復帰すると)、図14(b)に示すように、所定の初期化処理(ステップS6100)とともに、主制御基板20の主基板チップCPU671により所定の電源復帰処理(ステップS6200)が行われ、電力遮断に関する時間情報が表示される。
このとき、主制御基板20に対する電力供給が(再度)行われて、主制御基板20の制御回路の電圧が所定の電源電圧に達すると、電源断検出回路626から表示器駆動手段675にハイ信号が送信される。表示器駆動手段675は、電源断検出回路626からハイ信号を受信すると、主基板CPU内蔵RAM672に記憶されている電力遮断時刻(時分)のうち、「時」を第1セグメント表示器641に表示させるとともに、「分」を第2セグメント表示器642に表示させる制御を行い、図14(a)に示す電源断時のフロー(ステップS5100)に移行する。これにより、店舗の休業時間にスロットマシン1の電源を切り、翌日の営業時間前にスロットマシン1の電源を入れたときに、第1セグメント表示器641及び第2セグメント表示器642に表示される電力遮断時刻(時分)をチェックすることで、何者かによる意図的な電源の入り切りの有無を容易に確認することができる。
例えば、本実施形態の構成を知らない不正行為者が、電源が切られた状態のスロットマシン1に対して不正行為を行った場合、不正行為を行ったスロットマシン1の電源を入れて動作確認を行い、再び電源を切ることが想定される。このような場合、第1セグメント表示器641及び第2セグメント表示器642に表示される電力遮断時刻が、店舗の営業者により電源を切られた時刻と異なる時刻となるため、不正行為に伴う電源の入り切りを検知することが可能になる。また、不正行為に伴う電源の入り切りを検知される可能性があると考える不正行為者が、電源が切られた状態のスロットマシン1に対して不正行為を行った場合、不正行為を行ったスロットマシン1の電源を入れて動作確認を行わないことが想定される。この場合、不正行為を行ったスロットマシン1が見かけ正常に動作しないおそれがあるため、不正行為が発見され易くなる。
なお、主制御基板20から主基板チップCPU671が取り外された場合、第1バックアップコンデンサ628からの電力供給が途絶えるため、主基板CPU内蔵RAM672に記憶されているデータ(電力遮断時刻)が壊れてしまう。これにより、主基板チップCPU671の取り外しを伴う不正行為が行われた場合には、スロットマシン1の電源を入れたときに、第1セグメント表示器641及び第2セグメント表示器642に表示される数値が異常値(例えば、両方とも「00」)となるため、このような不正行為を容易に発見することができる。
[第8実施形態の効果]
前述のような本実施形態によれば、主制御基板20に対する電力供給の遮断を検出する電力遮断検出手段として、主制御基板20に対する電力供給の遮断の開始時刻(電力遮断時刻)を計時する電力遮断時刻計時手段673と、電力遮断時刻計時手段673により計時された電力遮断時刻を上書きして記憶する主基板CPU内蔵RAM672とが設けられている。また、主制御基板20に対する電力供給の遮断情報を表示する電力遮断情報表示手段として、電力遮断時刻を表示する第1セグメント表示器641及び第2セグメント表示器642が設けられている。
そのため、店舗の休業時間にスロットマシン1の電源を切り、翌日の営業時間前にスロットマシン1の電源を入れたときに、第1セグメント表示器641及び第2セグメント表示器642に表示される電力遮断時刻をチェックすることで、店舗の営業者による電力遮断より後に生じた電力遮断、すなわち不正行為に伴う電源の入り切りを検知することができる。これにより、例えば副基板ソケット取付ROM32が不正に交換されたことを容易に把握することが可能となり、制御基板等に対する不正行為をより確実に防止することができる。
また、電力を供給可能な第1バックアップコンデンサ628及び第2バックアップコンデンサ629が設けられているため、スロットマシン1の電源を切った状態でも、制御基板等に対する不正行為を検知することが可能である。
[第9実施形態]
図16には、制御装置の第9実施形態が示されている。本第9実施形態は、副制御基板30に対する電力供給の遮断を検出し、電力供給の遮断情報を表示させるものである。第9実施形態の主制御基板20は、図4に示す主制御基板20と同様の構成であり、主基板チップCPU20A等を有している。そのため、主制御基板20の詳細な説明を省略する。
第9実施形態の副制御基板30は、当該副制御基板30を形成するハードウェアとして、副基板チップCPU731と、副基板ソケット取付ROM32と、電源断検出回路737と、リアルタイムクロック738と、第1バックアップコンデンサ739と、第2バックアップコンデンサ740と、第1セグメント表示器741と、第2セグメント表示器742と、異常表示用LED743とを有している。また、副基板チップCPU731には、副基板CPU内蔵RAM732と、電力遮断時間計時手段733と、電力遮断時間判定手段734と、表示器駆動手段735と、報知動作制御手段736とが設けられている。なお、電力遮断時間計時手段733、電力遮断時間判定手段734、表示器駆動手段735、及び報知動作制御手段736は、副基板チップCPU731の内部で実行されるソフトウェア、すなわちプログラムを含んで構成されたものである。また、副基板CPU内蔵RAM732は、副基板チップCPU731の内部に設けられた多数の記憶要素(例えば、微細なトランジスタ等)からなるハードウェアである。
電源断検出回路737は、副基板チップCPU731と電気的に接続され、電源装置13からの電力供給により副制御基板30の制御回路の電圧が所定の電源電圧に達した場合に、ハイ信号を副基板チップCPU731に送信する。また、電源断検出回路626は、副制御基板30の制御回路の電圧が所定の電源電圧に達していない場合に、ロー信号を副基板チップCPU731に送信する。リアルタイムクロック738は、副基板チップCPU731と電気的に接続されており、時刻をカウントしている。
第1バックアップコンデンサ739は、副制御基板30に対する電力供給が遮断されても、副基板チップCPU731に電力を供給できるようになっている。これにより、副基板チップCPU731は、商用電力が遮断された停電状態となっても、第1バックアップコンデンサ739からの電力供給によって作動することが可能となっている。第2バックアップコンデンサ740は、副制御基板30に対する電力供給が遮断されても、リアルタイムクロック738に電力を供給できるようになっている。これにより、リアルタイムクロック738は、商用電力が遮断された停電状態となっても、第2バックアップコンデンサ740からの電力供給によって作動することが可能となっている。なお、第1バックアップコンデンサ739及び第2バックアップコンデンサ740は、第1実施形態のバックアップコンデンサ33と同様の構成であり、詳細な説明を省略する。
第1セグメント表示器741及び第2セグメント表示器742は、棒状に形成されるとともに「8」の字状に配列された7つのLEDと、小さな丸状に形成されて小数点状に配列された1つのLEDとを、2組ずつ有するものとなっている。これにより、第1セグメント表示器741及び第2セグメント表示器742はそれぞれ、2桁の10進数を表示可能に構成される。異常表示用LED743は、単色の表示色(例えば、赤色)を有するLEDを含んで構成されている。
電力遮断時間計時手段733は、副制御基板30に対する電力供給の遮断の開始から終了までの電力遮断時間を計時する。電力遮断時間判定手段734は、電力遮断時間計時手段733により計時された電力遮断時間が所定の設定時間以上のときに長時間遮断と判定し、電力遮断時間が所定の設定時間未満のときに短時間遮断と判定する。なお、所定の設定時間は、スロットマシン1が設置される店舗の休業時間に応じた時間(例えば、6時間)に設定される。そのため、設定時間を所望の時間に設定変更可能な設定操作手段(図示せず)を設けることが好ましい。副基板CPU内蔵RAM732は、電力遮断時間判定手段734により長時間遮断と判定された回数(すなわち、長時間遮断検知回数)及び短時間遮断と判定された回数(すなわち、短時間遮断検知回数)をそれぞれ別個に計数して記憶する。
表示器駆動手段735は、長時間遮断検知回数を第1セグメント表示器741に表示させ、短時間遮断検知回数を第2セグメント表示器742に表示させる制御を行う。報知動作制御手段736は、電力遮断時間判定手段734により短時間遮断と判定された際に異常表示用LED743を点灯させ、電力遮断時間判定手段734により長時間遮断と判定された際に異常表示用LED743を消灯させる制御を行う。
[第9実施形態の作用]
第9実施形態の制御フローについて説明する。なお、第9実施形態の制御フローは、第7実施形態の制御フローと同様であるため、第7実施形態で用いた図14に示すフローチャートを参照しながら説明する。まず、図14(a)に示すように、スロットマシン1の電源が投入されている状態で、副制御基板30に対する電力供給が遮断されたか(すなわち、電源断となったか)否かの判定が行われているものとする(ステップS5100)。このステップS5100において、副制御基板30に対する電力供給が遮断されたと判定された場合、次のステップS5200に進み、副制御基板30の副基板チップCPU731により所定の電断処理が行われ、電力遮断に関する時間情報が取得される。
このとき、副制御基板30に対する電力供給が遮断されて、副制御基板30の制御回路の電圧が所定の電源電圧より低くなると、電源断検出回路737から電力遮断時間計時手段733にロー信号が送信される。電力遮断時間計時手段733は、電源断検出回路737からロー信号を受信すると、リアルタイムクロック738がカウントしている時刻情報(すなわち、電断開始時刻T1)を取得し、副基板CPU内蔵RAM732に送信して記憶させる。なお、前述したように、副制御基板30に対する電力供給が遮断されても、副基板チップCPU731は第1バックアップコンデンサ739からの電力供給によって作動することが可能で、リアルタイムクロック738は第2バックアップコンデンサ740からの電力供給によって作動することが可能となっている。
所定の電断処理が行われた後、電断待ち状態(ステップS5300)となり、スロットマシン1の作動が停止される。その後、副制御基板30に対する電力供給が(再度)行われると(すなわち、電源が復帰すると)、図14(b)に示すように、所定の初期化処理(ステップS6100)とともに、副制御基板30の副基板チップCPU731により所定の電源復帰処理(ステップS6200)が行われ、電力遮断に関する時間情報が表示される。
このとき、副制御基板30に対する電力供給が(再度)行われて、副制御基板30の制御回路の電圧が所定の電源電圧に達すると、電源断検出回路737から電力遮断時間計時手段733にハイ信号が送信される。電力遮断時間計時手段733は、電源断検出回路737からハイ信号を受信すると、リアルタイムクロック738がカウントしている時刻情報(すなわち、電断終了時刻T2)を取得する。電力遮断時間計時手段733は、取得した電断終了時刻T2から、副基板CPU内蔵RAM732に記憶されていた電断開始時刻T1を減算し、副制御基板30に対する電力供給の遮断の開始から終了までの電力遮断時間ΔTを算出する。電力遮断時間計時手段733は、算出した電力遮断時間ΔTを電力遮断時間判定手段734に送信する。
電力遮断時間判定手段734は、電力遮断時間計時手段733から送信された電力遮断時間ΔTが所定の設定時間以上のとき、長時間遮断と判定して副基板CPU内蔵RAM732に記憶されている長時間遮断検知回数を+1だけカウントアップし、副基板CPU内蔵RAM732に上書きして記憶させる。電力遮断時間判定手段734は、電力遮断時間計時手段733から送信された電力遮断時間ΔTが所定の設定時間未満のとき、短時間遮断と判定して副基板CPU内蔵RAM732に記憶されている短時間遮断検知回数を+1だけカウントアップし、副基板CPU内蔵RAM732に上書きして記憶させる。長時間遮断検知回数及び短時間遮断検知回数は、例えば、00から99まで+1ずつカウントアップされ、99を超えると00に戻るようにカウントされる。
なお、電力遮断時間判定手段734は、電力遮断時間計時手段733から送信された電力遮断時間ΔTが所定の設定時間よりさらに短い瞬断時間(例えば、1秒)未満のとき、瞬間的な電力遮断と判定し、カウント処理を行わない。瞬間的な電力遮断として、例えば、ノイズ等による瞬間的な電力遮断が生じた場合や、電源のON・OFFの際に副制御基板30の制御回路の電圧が一時的に不安定となって所定の電源電圧付近で電圧の変動が生じた場合が想定される。
また、電力遮断時間判定手段734により短時間遮断と判定されて、副基板CPU内蔵RAM732に記憶されている短時間遮断検知回数が+1だけカウントアップされると、報知動作制御手段736が異常表示用LED743を点灯させる制御を行う。一方、電力遮断時間判定手段734により長時間遮断と判定されて、副基板CPU内蔵RAM732に記憶されている長時間遮断検知回数が+1だけカウントアップされると、報知動作制御手段736が異常表示用LED743を消灯させる制御を行う。
そして、表示器駆動手段735は、副基板CPU内蔵RAM732に記憶されている長時間遮断検知回数を第1セグメント表示器741に表示させるとともに、短時間遮断検知回数を第2セグメント表示器742に表示させる制御を行い、図14(a)に示す電源断時のフロー(ステップS5100)に移行する。これにより、店舗の休業時間にスロットマシン1の電源を切り、翌日の営業時間前にスロットマシン1の電源を入れたときに、異常表示用LED743の点灯状態を目視することで、何者かによる意図的な電源の入り切りの有無を容易に確認することができる。またこのとき、第2セグメント表示器742に表示される短時間遮断検知回数の数値が前回確認した数値と同じか否かをチェックすることで、何者かによる意図的な電源の入り切りの有無を確認することもできる。
例えば、本実施形態の構成を知らない不正行為者が、電源が切られた状態のスロットマシン1に対して不正行為を行った場合、不正行為を行ったスロットマシン1の電源を入れて動作確認を行い、再び電源を切ることが想定される。このような場合、通常では生じない短時間の電力遮断が少なくとも一回生じるため、異常表示用LED743の点灯状態を目視するか、第2セグメント表示器742に表示される短時間遮断検知回数の数値をチェックすることで、不正行為に伴う電源の入り切りを検知することが可能になる。また、不正行為に伴う電源の入り切りを検知される可能性があると考える不正行為者が、電源が切られた状態のスロットマシン1に対して不正行為を行った場合、不正行為を行ったスロットマシン1の電源を入れて動作確認を行わないことが想定される。この場合、不正行為を行ったスロットマシン1が見かけ正常に動作しないおそれがあるため、不正行為が発見され易くなる。
また仮に、異常表示用LED743と第2セグメント表示器742(及び第1セグメント表示器741)のうち一方が故障したとしても、他方において不正行為に伴う電源の入り切りを検知することが可能である。このように、複数の表示手段(異常表示用LED743と第2セグメント表示器742(及び第1セグメント表示器741))を用いることで、不正行為に伴う電源の入り切りをより確実に検知することができる。
[第9実施形態の効果]
前述のような本実施形態によれば、副制御基板30に対する電力供給の遮断を検出する電力遮断検出手段として、副制御基板30に対する電力供給の遮断の開始から終了までの電力遮断時間を計時する電力遮断時間計時手段733と、電力遮断時間計時手段733により計時された電力遮断時間が所定の設定時間以上のときに長時間遮断と判定し、電力遮断時間が所定の設定時間未満のときに短時間遮断と判定する電力遮断時間判定手段734と、長時間遮断検知回数及び短時間遮断検知回数をそれぞれ別個に計数して記憶する副基板CPU内蔵RAM732とが設けられている。また、副制御基板30に対する電力供給の遮断情報を表示する電力遮断情報表示手段として、長時間遮断検知回数を表示する第1セグメント表示器741と、短時間遮断検知回数を表示する第2セグメント表示器742とが設けられている。
そのため、店舗の休業時間にスロットマシン1の電源を切り、翌日の営業時間前にスロットマシン1の電源を入れたときに、第2セグメント表示器742に表示される短時間遮断検知回数の数値をチェックすることで、通常では生じない短時間の電力遮断、すなわち不正行為に伴う電源の入り切りを検知することができる。これにより、例えば副基板ソケット取付ROM32が不正に交換されたことを容易に把握することが可能となり、制御基板等に対する不正行為をより確実に防止することができる。
なお、副制御基板30に電力遮断時間計時手段733等が設けられることで、例えば、スロットマシン1の電源を入れた状態で、副制御基板30と電気的に接続された電源供給用ハーネス(図示せず)が副制御基板30から一時的に抜き外された場合にも、短時間遮断として判定される。そのため、スロットマシン1の電源を入れた状態で副制御基板30に対して行われた不正なアクセスを検知することが可能である。
また、異常表示用LED743が設けられているため、何者かによる意図的な電源の入り切りの有無を容易に視認することができる。また、異常表示用LED743と第2セグメント表示器742(及び第1セグメント表示器741)のうち一方が故障したとしても、他方において不正行為に伴う電源の入り切りを検知することが可能であり、不正行為に伴う電源の入り切りをより確実に検知することができる。
また、電力を供給可能な第1バックアップコンデンサ739及び第2バックアップコンデンサ740が設けられているため、スロットマシン1の電源を切った状態でも、制御基板等に対する不正行為を検知することが可能である。
[第10実施形態]
図17には、制御装置の第10実施形態が示されている。本第10実施形態は、前述の第3実施形態に(RAMクリア回数カウント機能に代えて)第7実施形態を組み合わせた構成となっている。第10実施形態の主制御基板20は、当該主制御基板20を形成するハードウェアとして、主基板チップCPU841と、主基板取付ROM823と、第1セグメント表示器824と、電源断検出回路826と、リアルタイムクロック827と、第1バックアップコンデンサ828と、第2バックアップコンデンサ829とを有している。また、主基板チップCPU841には、主基板CPU内蔵RAM842と、書込基準アドレス取得手段843と、プログラム送信手段844と、第1表示器駆動手段845と、電力遮断時間計時手段846と、電力遮断時間判定手段847とが設けられている。なお、書込基準アドレス取得手段843、プログラム送信手段844、第1表示器駆動手段845、電力遮断時間計時手段846、及び電力遮断時間判定手段847は、主基板チップCPU841の内部で実行されるソフトウェア、すなわちプログラムを含んで構成されたものである。また、主基板CPU内蔵RAM842は、主基板チップCPU841の内部に設けられた多数の記憶要素(例えば、微細なトランジスタ等)からなるハードウェアである。
主基板取付ROM823は、第3実施形態の主基板取付ROM141と同様の構成であり、詳細な説明を省略する。また、第1セグメント表示器824は、第3実施形態の7セグメントLED表示器241と同様の構成であり、詳細な説明を省略する。
電源断検出回路826、リアルタイムクロック827、第1バックアップコンデンサ828、及び第2バックアップコンデンサ829は、第7実施形態の電源断検出回路626、リアルタイムクロック627、第1バックアップコンデンサ628、及び第2バックアップコンデンサ629と同様の構成であり、詳細な説明を省略する。すなわち、主基板チップCPU841は、商用電力が遮断された停電状態となっても、第1バックアップコンデンサ828からの電力供給によって作動することが可能となっている。また、リアルタイムクロック827は、商用電力が遮断された停電状態となっても、第2バックアップコンデンサ829からの電力供給によって作動することが可能となっている。
書込基準アドレス取得手段843及びプログラム送信手段844は、第3実施形態の書込基準アドレス取得手段221及びプログラム送信手段223と同様の構成であり、詳細な説明を省略する。また、電力遮断時間計時手段846及び電力遮断時間判定手段847は、第7実施形態の電力遮断時間計時手段623及び電力遮断時間判定手段624と同様の構成であり、詳細な説明を省略する。主基板CPU内蔵RAM842は、書込基準アドレス取得手段843により取得された書込基準アドレスを記憶する。また、主基板CPU内蔵RAM842は、電力遮断時間判定手段847により長時間遮断と判定された回数(すなわち、長時間遮断検知回数)及び短時間遮断と判定された回数(すなわち、短時間遮断検知回数)をそれぞれ別個に計数して記憶する。
第1表示器駆動手段845は、第3実施形態の表示器駆動手段224と同様に、主基板CPU内蔵RAM842に記憶された書込基準アドレスを第1セグメント表示器824に表示させる制御を行う。すなわち、第1表示器駆動手段845は、主基板CPU内蔵RAM842に記憶された書込基準アドレスの下8桁のそれぞれを、第1セグメント表示器824の8つのLEDに割り当て、その桁の数値が「1」の場合、該当するLEDを点灯させ、その桁の数値が「0」の場合、該当するLEDを消灯するものとなっている。また、第1表示器駆動手段845は、第7実施形態の表示器駆動手段625と同様に、長時間遮断検知回数を第3セグメント表示器861に表示させ、短時間遮断検知回数を第4セグメント表示器862に表示させる制御を行う。なお、第3セグメント表示器861及び第4セグメント表示器862は、第7実施形態の第1セグメント表示器641及び第2セグメント表示器642と同様の構成であり、詳細な説明を省略する。すなわち、第3セグメント表示器861及び第4セグメント表示器862はそれぞれ、2桁の10進数を表示可能に構成される。
第10実施形態の副制御基板30は、当該副制御基板30を形成するハードウェアとして、副基板チップCPU851と、副基板ソケット取付ROM32と、ROM検出センサ833と、第2セグメント表示器834と、異常表示用LED835と、第3バックアップコンデンサ836とを有している。また、副基板チップCPU851には、副基板CPU内蔵RAM852と、プログラム書込手段853と、第2表示器駆動手段855と、報知動作制御手段856とが設けられている。なお、プログラム書込手段853、第2表示器駆動手段855、及び報知動作制御手段856は、副基板チップCPU851の内部で実行されるソフトウェア、すなわちプログラムを含んで構成されたものである。また、副基板CPU内蔵RAM852は、副基板チップCPU851の内部に設けられた多数の記憶要素(例えば、微細なトランジスタ等)からなるハードウェアである。
副基板ソケット取付ROM32及びROM検出センサ833は、第3実施形態の副基板ソケット取付ROM32及びROM検出センサ151と同様の構成であり、詳細な説明を省略する。また、第2セグメント表示器834及び異常表示用LED835は、第3実施形態の7セグメントLED表示器251及び異常表示用LED34と同様の構成であり、詳細な説明を省略する。また、第3バックアップコンデンサ836は、第3実施形態のバックアップコンデンサ33と同様の構成であり、詳細な説明を省略する。
副基板CPU内蔵RAM852、プログラム書込手段853、及び報知動作制御手段856は、第3実施形態の副基板CPU内蔵RAM131、プログラム書込手段231、及び報知動作制御手段132と同様の構成であり、詳細な説明を省略する。また、第2表示器駆動手段855は、第3実施形態の表示器駆動手段232と同様に、副基板CPU内蔵RAM852に記憶された書込基準アドレスを第2セグメント表示器834に表示させる制御を行う。すなわち、第2表示器駆動手段855は、副基板CPU内蔵RAM852に記憶された書込基準アドレスの下8桁のそれぞれを、第2セグメント表示器834の8つのLEDに割り当て、その桁の数値が「1」の場合、該当するLEDを点灯させ、その桁の数値が「0」の場合、該当するLEDを消灯するものとなっている。
[第10実施形態の作用]
第10実施形態の制御フローについて説明する。なお、第10実施形態の制御フローは、第7実施形態の制御フローと同様であるため、第7実施形態で用いた図14に示すフローチャートを参照しながら説明する。まず、図14(a)に示すように、スロットマシン1の電源が投入されている状態で、主制御基板20に対する電力供給が遮断されたか(すなわち、電源断となったか)否かの判定が行われているものとする(ステップS5100)。このステップS5100において、主制御基板20に対する電力供給が遮断されたと判定された場合、次のステップS5200に進み、主制御基板20の主基板チップCPU841により所定の電断処理が行われ、電力遮断に関する時間情報が取得される。
このとき、主制御基板20に対する電力供給が遮断されて、主制御基板20の制御回路の電圧が所定の電源電圧より低くなると、電源断検出回路826から電力遮断時間計時手段846にロー信号が送信される。電力遮断時間計時手段846は、電源断検出回路826からロー信号を受信すると、リアルタイムクロック827がカウントしている時刻情報(すなわち、電断開始時刻T1)を取得し、主基板CPU内蔵RAM842に送信して記憶させる。
所定の電断処理が行われた後、電断待ち状態(ステップS5300)となり、スロットマシン1の作動が停止される。電源断の状態で主制御基板20に対する電力供給が(再度)行われるまでの間に、副基板ソケット取付ROM32が副制御基板30から不正に取り外された場合、ROM検出センサ833が副基板ソケット取付ROM32の取り外しを検出し、ROM取外信号を報知動作制御手段856に送信する。報知動作制御手段856は、副基板CPU内蔵RAM852に記憶されている素子監視プログラムに基づいて、ROM検出センサ833からROM取外信号を受信すると、異常表示用LED835を赤色に点灯させる制御(すなわち、副基板ソケット取付ROM32の取り外しを検知した旨を報知する制御)を行う。これにより、第3実施形態と同様に、副基板ソケット取付ROM32が不正に交換されたことを容易に把握することが可能となる。
その後、主制御基板20に対する電力供給が(再度)行われると(すなわち、電源が復帰すると)、図14(b)に示すように、所定の初期化処理(ステップS6100)とともに、主制御基板20の主基板チップCPU841により所定の電源復帰処理(ステップS6200)が行われ、電力遮断に関する時間情報が表示される。このとき、主制御基板20に対する電力供給が(再度)行われて、主制御基板20の制御回路の電圧が所定の電源電圧に達すると、電源断検出回路826から電力遮断時間計時手段846にハイ信号が送信される。電力遮断時間計時手段846は、電源断検出回路826からハイ信号を受信すると、リアルタイムクロック827がカウントしている時刻情報(すなわち、電断終了時刻T2)を取得する。電力遮断時間計時手段846は、取得した電断終了時刻T2から、主基板CPU内蔵RAM842に記憶されていた電断開始時刻T1を減算し、主制御基板20に対する電力供給の遮断の開始から終了までの電力遮断時間ΔTを算出する。電力遮断時間計時手段846は、算出した電力遮断時間ΔTを電力遮断時間判定手段847に送信する。
電力遮断時間判定手段847は、電力遮断時間計時手段846から送信された電力遮断時間ΔTが所定の設定時間以上のとき、長時間遮断と判定して主基板CPU内蔵RAM842に記憶されている長時間遮断検知回数を+1だけカウントアップし、主基板CPU内蔵RAM842に上書きして記憶させる。電力遮断時間判定手段847は、電力遮断時間計時手段846から送信された電力遮断時間ΔTが所定の設定時間未満のとき、短時間遮断と判定して主基板CPU内蔵RAM842に記憶されている短時間遮断検知回数を+1だけカウントアップし、主基板CPU内蔵RAM842に上書きして記憶させる。なお、電力遮断時間判定手段847は、第7実施形態と同様に、電力遮断時間ΔTが所定の設定時間よりさらに短い瞬断時間(例えば、1秒)未満のとき、瞬間的な電力遮断と判定し、カウント処理を行わない。
そして、第1表示器駆動手段845は、主基板CPU内蔵RAM842に記憶されている長時間遮断検知回数を第3セグメント表示器861に表示させるとともに、短時間遮断検知回数を第4セグメント表示器862に表示させる制御を行い、図14(a)に示す電源断時のフロー(ステップS5100)に移行する。これにより、店舗の休業時間にスロットマシン1の電源を切り、翌日の営業時間前にスロットマシン1の電源を入れたときに、第4セグメント表示器862に表示される短時間遮断検知回数の数値が前回確認した数値と同じか否かをチェックすることで、第7実施形態と同様に、何者かによる意図的な電源の入り切りの有無を容易に確認することができる。
また、スロットマシン1に対してRAMクリア処理を伴う電源投入操作が行われた場合には、ステップS6200において、さらに第3実施形態と同様の処理が実行される。すなわち、RAMクリア処理を伴う電源投入操作を契機として、書込基準アドレス取得手段843が書込基準アドレスを取得し主基板CPU内蔵RAM842に記憶させる。書込基準アドレス取得手段843が書込基準アドレスを取得すると、プログラム送信手段844は、書込基準アドレス取得手段843により取得された書込基準アドレスとともに、主基板取付ROM823に記憶された素子監視プログラムを副制御基板30のプログラム書込手段853へ送信する。
そして、プログラム書込手段853は、プログラム送信手段844から送信された書込基準アドレスに対応する副基板CPU内蔵RAM852の追加プログラム記憶領域に、プログラム送信手段844から送信された素子監視プログラムを書き込んで記憶させる。さらに、プログラム書込手段853は、プログラム送信手段844から送信された書込基準アドレスを副基板CPU内蔵RAM852に記憶させる。これにより、副基板CPU内蔵RAM852のどこに素子監視プログラムが書き込まれているかを解析することが困難となるため、第3実施形態と同様に、スロットマシン1における不正防止機能をさらに一層向上させることができる。
またこのとき、主制御基板20の第1表示器駆動手段845が主基板CPU内蔵RAM842に記憶された書込基準アドレスを第1セグメント表示器824に表示させる制御を行うとともに、副制御基板30の第2表示器駆動手段855が副基板CPU内蔵RAM852に記憶された書込基準アドレスを第2セグメント表示器834に表示させる制御を行う。これにより、第3実施形態と同様に、万が一、副制御基板30の副基板CPU内蔵RAM852に不正改造された素子監視プログラムが書き込まれる等の不正行為が副制御基板30になされると、主制御基板20側の第1セグメント表示器824による表示と、副制御基板30側の第2セグメント表示器834による表示との相違から、不正行為が副制御基板30になされたことが容易に把握でき、スロットマシン1における不正防止機能をさらに一層向上させることができる。
なお、副制御基板30の副基板CPU内蔵RAM852に不正改造された素子監視プログラムが書き込まれる等の不正行為が副制御基板30になされた後、RAMクリア処理を伴う電源投入操作が行われると、第3実施形態で述べたように、副制御基板30の副基板CPU内蔵RAM852が不正改造されたにもかかわらず、主制御基板20側の第1セグメント表示器824による表示と、副制御基板30側の第2セグメント表示器834による表示とが同じ値になるおそれがある。これに対し、本実施形態では、店舗の休業時間にRAMクリア処理を伴う電源投入操作が行われ、再び電源が切られると、通常では生じない短時間の電力遮断が少なくとも一回生じるため、第4セグメント表示器862に表示される短時間遮断検知回数の数値をチェックすることで、不正行為に伴う電源の入り切りを検知することが可能になる。そのため、スロットマシン1における不正防止機能をさらに一層向上させることができる。
[第10実施形態の効果]
上述したように、本実施形態は、前述の第3実施形態に第7実施形態を組み合わせた構成となっている。そのため、本実施形態によれば、前述の第3実施形態と同様の効果を得ることができる。また、本実施形態によれば、第7実施形態と同様に、店舗の休業時間にスロットマシン1の電源を切り、翌日の営業時間前にスロットマシン1の電源を入れたときに、第4セグメント表示器862に表示される短時間遮断検知回数の数値をチェックすることで、通常では生じない短時間の電力遮断、すなわち不正行為に伴う電源の入り切りを検知することができる。これにより、RAMクリア処理を伴う電源投入操作が行われたとしても、副基板ソケット取付ROM32が不正に交換されたことを容易に把握することが可能となり、制御基板等に対する不正行為をより確実に防止することができる。
[第11実施形態]
図18には、制御装置の第11実施形態が示されている。本第11実施形態は、前述の第3実施形態に(RAMクリア回数カウント機能に代えて)第8実施形態を組み合わせた構成となっている。なお、第11実施形態は、主基板チップCPU891の構成を除いて第10実施形態と同様の構成であり、各部に第10実施形態の場合と同一の符号を付して詳細な説明を省略する。第11実施形態の主制御基板20は、当該主制御基板20を形成するハードウェアとして、主基板チップCPU891と、主基板取付ROM823と、第1セグメント表示器824と、電源断検出回路826と、リアルタイムクロック827と、第1バックアップコンデンサ828と、第2バックアップコンデンサ829とを有している。また、主基板チップCPU891には、主基板CPU内蔵RAM892と、書込基準アドレス取得手段893と、プログラム送信手段894と、第1表示器駆動手段895と、電力遮断時刻計時手段896とが設けられている。なお、書込基準アドレス取得手段893、プログラム送信手段894、第1表示器駆動手段895、及び電力遮断時刻計時手段896は、主基板チップCPU841の内部で実行されるソフトウェア、すなわちプログラムを含んで構成されたものである。また、主基板CPU内蔵RAM892は、主基板チップCPU891の内部に設けられた多数の記憶要素(例えば、微細なトランジスタ等)からなるハードウェアである。
書込基準アドレス取得手段893及びプログラム送信手段894は、第3実施形態の書込基準アドレス取得手段221及びプログラム送信手段223と同様の構成であり、詳細な説明を省略する。また、電力遮断時刻計時手段896は、第8実施形態の電力遮断時刻計時手段673と同様の構成であり、詳細な説明を省略する。主基板CPU内蔵RAM892は、書込基準アドレス取得手段893により取得された書込基準アドレスを記憶する。また、主基板CPU内蔵RAM892は、電力遮断時刻計時手段896により計時された主制御基板20に対する電力供給の遮断の開始時刻(すなわち、電力遮断時刻)を上書きして記憶する。
第1表示器駆動手段895は、第3実施形態の表示器駆動手段224と同様に、主基板CPU内蔵RAM892に記憶された書込基準アドレスを第1セグメント表示器824に表示させる制御を行う。すなわち、第1表示器駆動手段895は、主基板CPU内蔵RAM892に記憶された書込基準アドレスの下8桁のそれぞれを、第1セグメント表示器824の8つのLEDに割り当て、その桁の数値が「1」の場合、該当するLEDを点灯させ、その桁の数値が「0」の場合、該当するLEDを消灯するものとなっている。また、第1表示器駆動手段895は、第8実施形態の表示器駆動手段675と同様に、主基板CPU内蔵RAM892に記憶されている電力遮断時刻(時分)のうち、「時」を第3セグメント表示器861に表示させるとともに、「分」を第4セグメント表示器862に表示させる制御を行う。
[第11実施形態の作用]
第11実施形態の制御フローについて説明する。なお、第11実施形態の制御フローは、第7実施形態の制御フローと同様であるため、第7実施形態で用いた図14に示すフローチャートを参照しながら説明する。まず、図14(a)に示すように、スロットマシン1の電源が投入されている状態で、主制御基板20に対する電力供給が遮断されたか(すなわち、電源断となったか)否かの判定が行われているものとする(ステップS5100)。このステップS5100において、主制御基板20に対する電力供給が遮断されたと判定された場合、次のステップS5200に進み、主制御基板20の主基板チップCPU891により所定の電断処理が行われ、電力遮断に関する時間情報が取得される。
このとき、主制御基板20に対する電力供給が遮断されて、主制御基板20の制御回路の電圧が所定の電源電圧より低くなると、電源断検出回路826から電力遮断時刻計時手段896にロー信号が送信される。電力遮断時刻計時手段896は、電源断検出回路826からロー信号を受信すると、リアルタイムクロック827がカウントしている時刻情報(すなわち、電力遮断時刻)を取得し、主基板CPU内蔵RAM892に送信して記憶させる。なお、主制御基板20に対する電力供給が遮断されても、主基板チップCPU891は第1バックアップコンデンサ828からの電力供給によって作動することが可能で、リアルタイムクロック827は第2バックアップコンデンサ829からの電力供給によって作動することが可能となっている。
所定の電断処理が行われた後、電断待ち状態(ステップS5300)となり、スロットマシン1の作動が停止される。電源断の状態で主制御基板20に対する電力供給が(再度)行われるまでの間に、副基板ソケット取付ROM32が副制御基板30から不正に取り外された場合、ROM検出センサ833が副基板ソケット取付ROM32の取り外しを検出し、ROM取外信号を報知動作制御手段856に送信する。報知動作制御手段856は、副基板CPU内蔵RAM852に記憶されている素子監視プログラムに基づいて、ROM検出センサ833からROM取外信号を受信すると、異常表示用LED835を赤色に点灯させる制御(すなわち、副基板ソケット取付ROM32の取り外しを検知した旨を報知する制御)を行う。これにより、第3実施形態と同様に、副基板ソケット取付ROM32が不正に交換されたことを容易に把握することが可能となる。
その後、主制御基板20に対する電力供給が(再度)行われると(すなわち、電源が復帰すると)、図14(b)に示すように、所定の初期化処理(ステップS6100)とともに、主制御基板20の主基板チップCPU891により所定の電源復帰処理(ステップS6200)が行われ、電力遮断に関する時間情報が表示される。このとき、主制御基板20に対する電力供給が(再度)行われて、主制御基板20の制御回路の電圧が所定の電源電圧に達すると、電源断検出回路826から第1表示器駆動手段895にハイ信号が送信される。第1表示器駆動手段895は、電源断検出回路826からハイ信号を受信すると、主基板CPU内蔵RAM892に記憶されている電力遮断時刻(時分)のうち、「時」を第3セグメント表示器861に表示させるとともに、「分」を第4セグメント表示器862に表示させる制御を行い、図14(a)に示す電源断時のフロー(ステップS5100)に移行する。これにより、店舗の休業時間にスロットマシン1の電源を切り、翌日の営業時間前にスロットマシン1の電源を入れたときに、第3セグメント表示器861及び第4セグメント表示器862に表示される電力遮断時刻(時分)をチェックすることで、何者かによる意図的な電源の入り切りの有無を容易に確認することができる。
また、スロットマシン1に対してRAMクリア処理を伴う電源投入操作が行われた場合には、ステップS6200において、さらに第3実施形態と同様の処理が実行される。すなわち、RAMクリア処理を伴う電源投入操作を契機として、書込基準アドレス取得手段893が書込基準アドレスを取得し主基板CPU内蔵RAM892に記憶させる。書込基準アドレス取得手段893が書込基準アドレスを取得すると、プログラム送信手段894は、書込基準アドレス取得手段893により取得された書込基準アドレスとともに、主基板取付ROM823に記憶された素子監視プログラムを副制御基板30のプログラム書込手段853へ送信する。
そして、プログラム書込手段853は、プログラム送信手段894から送信された書込基準アドレスに対応する副基板CPU内蔵RAM852の追加プログラム記憶領域に、プログラム送信手段894から送信された素子監視プログラムを書き込んで記憶させる。さらに、プログラム書込手段853は、プログラム送信手段894から送信された書込基準アドレスを副基板CPU内蔵RAM852に記憶させる。これにより、副基板CPU内蔵RAM852のどこに素子監視プログラムが書き込まれているかを解析することが困難となるため、第3実施形態と同様に、スロットマシン1における不正防止機能をさらに一層向上させることができる。
またこのとき、主制御基板20の第1表示器駆動手段895が主基板CPU内蔵RAM892に記憶された書込基準アドレスを第1セグメント表示器824に表示させる制御を行うとともに、副制御基板30の第2表示器駆動手段855が副基板CPU内蔵RAM852に記憶された書込基準アドレスを第2セグメント表示器834に表示させる制御を行う。これにより、第3実施形態と同様に、万が一、副制御基板30の副基板CPU内蔵RAM852に不正改造された素子監視プログラムが書き込まれる等の不正行為が副制御基板30になされると、主制御基板20側の第1セグメント表示器824による表示と、副制御基板30側の第2セグメント表示器834による表示との相違から、不正行為が副制御基板30になされたことが容易に把握でき、スロットマシン1における不正防止機能をさらに一層向上させることができる。
なお、副制御基板30の副基板CPU内蔵RAM852に不正改造された素子監視プログラムが書き込まれる等の不正行為が副制御基板30になされた後、RAMクリア処理を伴う電源投入操作が行われると、第3実施形態で述べたように、副制御基板30の副基板CPU内蔵RAM852が不正改造されたにもかかわらず、主制御基板20側の第1セグメント表示器824による表示と、副制御基板30側の第2セグメント表示器834による表示とが同じ値になるおそれがある。これに対し、本実施形態では、店舗の休業時間にRAMクリア処理を伴う電源投入操作が行われ、再び電源が切られると、第3セグメント表示器861及び第4セグメント表示器862に表示される電力遮断時刻が、店舗の営業者により電源を切られた時刻と異なる時刻となるため、第3セグメント表示器861及び第4セグメント表示器862に表示される電力遮断時刻をチェックすることで、不正行為に伴う電源の入り切りを検知することが可能になる。そのため、スロットマシン1における不正防止機能をさらに一層向上させることができる。
[第11実施形態の効果]
上述したように、本実施形態は、前述の第3実施形態に第8実施形態を組み合わせた構成となっている。そのため、本実施形態によれば、前述の第3実施形態と同様の効果を得ることができる。また、本実施形態によれば、第8実施形態と同様に、店舗の休業時間にスロットマシン1の電源を切り、翌日の営業時間前にスロットマシン1の電源を入れたときに、第3セグメント表示器861及び第4セグメント表示器862に表示される電力遮断時刻をチェックすることで、店舗の営業者による電力遮断より後に生じた電力遮断、すなわち不正行為に伴う電源の入り切りを検知することができる。これにより、RAMクリア処理を伴う電源投入操作が行われたとしても、副基板ソケット取付ROM32が不正に交換されたことを容易に把握することが可能となり、制御基板等に対する不正行為をより確実に防止することができる。
[第12実施形態]
図19には、制御装置の第12実施形態が示されている。本第12実施形態は、前述の第6実施形態に(RAMクリア回数カウント機能に代えて)第9実施形態を組み合わせた構成となっている。第12実施形態の主制御基板20は、当該主制御基板20を形成するハードウェアとして、主基板チップCPU921と、第1バックアップコンデンサ926とを有している。また、主基板チップCPU921には、主基板CPU内蔵RAM922と、範囲設定データ取得手段923と、範囲設定データ送信手段924とが設けられている。なお、範囲設定データ取得手段923及び範囲設定データ送信手段924は、主基板チップCPU921の内部で実行されるソフトウェア、すなわちプログラムを含んで構成されたものである。また、主基板CPU内蔵RAM922は、主基板チップCPU921の内部に設けられた多数の記憶要素(例えば、微細なトランジスタ等)からなるハードウェアである。
第1バックアップコンデンサ926は、第6実施形態のバックアップコンデンサ25と同様の構成であり、詳細な説明を省略する。また、主基板CPU内蔵RAM922、範囲設定データ取得手段923、及び範囲設定データ送信手段924は、第6実施形態の主基板CPU内蔵RAM322、範囲設定データ取得手段321、及び範囲設定データ送信手段323と同様の構成であり、詳細な説明を省略する。
第12実施形態の副制御基板30は、当該副制御基板30を形成するハードウェアとして、副基板チップCPU951と、副基板ソケット取付ROM32と、副基板補助チップCPU963と、第2バックアップコンデンサ935と、電源断検出回路937と、リアルタイムクロック938と、第3バックアップコンデンサ939と、第4バックアップコンデンサ940と、第1セグメント表示器941と、第2セグメント表示器942と、異常表示用LED943とを有している。また、副基板チップCPU951には、副基板CPU内蔵RAM952と、データ演算手段953と、電力遮断時間計時手段954と、電力遮断時間判定手段955と、表示器駆動手段956と、報知動作制御手段957とが設けられている。また、副基板補助チップCPU963には、異常表示制御手段964が設けられている。なお、データ演算手段953、電力遮断時間計時手段954、電力遮断時間判定手段955、表示器駆動手段956、及び報知動作制御手段957は、副基板チップCPU951の内部で実行されるソフトウェア、すなわちプログラムを含んで構成されたものである。また、副基板CPU内蔵RAM952は、副基板チップCPU951の内部に設けられた多数の記憶要素(例えば、微細なトランジスタ等)からなるハードウェアである。
副基板ソケット取付ROM32は、第6実施形態の副基板ソケット取付ROM32と同様の構成であり、詳細な説明を省略する。また、副基板補助チップCPU963及び異常表示制御手段964は、第6実施形態の副基板補助チップCPU560及び異常表示制御手段561と同様の構成であり、詳細な説明を省略する。また、第2バックアップコンデンサ935は、第6実施形態のバックアップコンデンサ33と同様の構成であり、詳細な説明を省略する。すなわち、副基板補助チップCPU963は、商用電力が遮断された停電状態となっても、第2バックアップコンデンサ935からの電力供給によって作動することが可能となっている。
電源断検出回路937及びリアルタイムクロック938は、第9実施形態の電源断検出回路737及びリアルタイムクロック738と同様の構成であり、詳細な説明を省略する。また、第3バックアップコンデンサ939及び第4バックアップコンデンサ940は、第9実施形態の第1バックアップコンデンサ739及び第2バックアップコンデンサ740と同様の構成であり、詳細な説明を省略する。すなわち、副基板チップCPU951は、商用電力が遮断された停電状態となっても、第3バックアップコンデンサ939からの電力供給によって作動することが可能となっている。また、リアルタイムクロック938は、商用電力が遮断された停電状態となっても、第4バックアップコンデンサ940からの電力供給によって作動することが可能となっている。
データ演算手段953は、第6実施形態のデータ演算手段331と同様の構成であり、詳細な説明を省略する。副基板CPU内蔵RAM952、電力遮断時間計時手段954、電力遮断時間判定手段955、表示器駆動手段956、及び報知動作制御手段957は、第9実施形態の副基板CPU内蔵RAM732、電力遮断時間計時手段733、電力遮断時間判定手段734、表示器駆動手段735、及び報知動作制御手段736と同様の構成であり、詳細な説明を省略する。また、第1セグメント表示器941、第2セグメント表示器942、及び異常表示用LED943は、第9実施形態の第1セグメント表示器741、第2セグメント表示器742、及び異常表示用LED743と同様の構成であり、詳細な説明を省略する。
[第12実施形態の作用]
第12実施形態の制御フローについて説明する。なお、第12実施形態の制御フローは、第7実施形態の制御フローと同様であるため、第7実施形態で用いた図14に示すフローチャートを参照しながら説明する。まず、図14(a)に示すように、スロットマシン1の電源が投入されている状態で、副制御基板30に対する電力供給が遮断されたか(すなわち、電源断となったか)否かの判定が行われているものとする(ステップS5100)。このステップS5100において、副制御基板30に対する電力供給が遮断されたと判定された場合、次のステップS5200に進み、副制御基板30の副基板チップCPU951により所定の電断処理が行われ、電力遮断に関する時間情報が取得される。
このとき、副制御基板30に対する電力供給が遮断されて、副制御基板30の制御回路の電圧が所定の電源電圧より低くなると、電源断検出回路937から電力遮断時間計時手段954にロー信号が送信される。電力遮断時間計時手段954は、電源断検出回路937からロー信号を受信すると、リアルタイムクロック938がカウントしている時刻情報(すなわち、電断開始時刻T1)を取得し、副基板CPU内蔵RAM952に送信して記憶させる。
所定の電断処理が行われた後、電断待ち状態(ステップS5300)となり、スロットマシン1の作動が停止される。その後、副制御基板30に対する電力供給が(再度)行われると(すなわち、電源が復帰すると)、図14(b)に示すように、所定の初期化処理(ステップS6100)とともに、副制御基板30の副基板チップCPU951により所定の電源復帰処理(ステップS6200)が行われ、電力遮断に関する時間情報が表示される。
このとき、副制御基板30に対する電力供給が(再度)行われて、副制御基板30の制御回路の電圧が所定の電源電圧に達すると、電源断検出回路937から電力遮断時間計時手段954にハイ信号が送信される。電力遮断時間計時手段954は、電源断検出回路937からハイ信号を受信すると、リアルタイムクロック938がカウントしている時刻情報(すなわち、電断終了時刻T2)を取得する。電力遮断時間計時手段954は、取得した電断終了時刻T2から、副基板CPU内蔵RAM952に記憶されていた電断開始時刻T1を減算し、副制御基板30に対する電力供給の遮断の開始から終了までの電力遮断時間ΔTを算出する。電力遮断時間計時手段954は、算出した電力遮断時間ΔTを電力遮断時間判定手段955に送信する。
電力遮断時間判定手段955は、電力遮断時間計時手段954から送信された電力遮断時間ΔTが所定の設定時間以上のとき、長時間遮断と判定して副基板CPU内蔵RAM952に記憶されている長時間遮断検知回数を+1だけカウントアップし、副基板CPU内蔵RAM952に上書きして記憶させる。電力遮断時間判定手段955は、電力遮断時間計時手段954から送信された電力遮断時間ΔTが所定の設定時間未満のとき、短時間遮断と判定して副基板CPU内蔵RAM952に記憶されている短時間遮断検知回数を+1だけカウントアップし、副基板CPU内蔵RAM952に上書きして記憶させる。なお、電力遮断時間判定手段955は、電力遮断時間計時手段954から送信された電力遮断時間ΔTが所定の設定時間よりさらに短い瞬断時間(例えば、1秒)未満のとき、瞬間的な電力遮断と判定し、カウント処理を行わない。
また、電力遮断時間判定手段955により短時間遮断と判定されて、副基板CPU内蔵RAM952に記憶されている短時間遮断検知回数が+1だけカウントアップされると、報知動作制御手段957が異常表示用LED943を点灯させる制御を行う。一方、電力遮断時間判定手段955により長時間遮断と判定されて、副基板CPU内蔵RAM952に記憶されている長時間遮断検知回数が+1だけカウントアップされると、報知動作制御手段957が異常表示用LED943を消灯させる制御を行う。
そして、表示器駆動手段956は、副基板CPU内蔵RAM952に記憶されている長時間遮断検知回数を第1セグメント表示器941に表示させるとともに、短時間遮断検知回数を第2セグメント表示器942に表示させる制御を行い、図14(a)に示す電源断時のフロー(ステップS5100)に移行する。これにより、店舗の休業時間にスロットマシン1の電源を切り、翌日の営業時間前にスロットマシン1の電源を入れたときに、異常表示用LED943の点灯状態を目視することで、何者かによる意図的な電源の入り切りの有無を容易に確認することができる。またこのとき、第2セグメント表示器942に表示される短時間遮断検知回数の数値が前回確認した数値と同じか否かをチェックすることで、何者かによる意図的な電源の入り切りの有無を確認することもできる。
なお、スロットマシン1に対してRAMクリア処理を伴う電源投入操作が行われた場合には、ステップS6200において、以下に述べる第6実施形態と同様の処理が実行される。具体的には、RAMクリア処理を伴う電源投入操作を契機として、範囲設定データ取得手段923は、副基板ソケット取付ROM32のデータ記憶領域における異なる二つの設定範囲アドレス、すなわちスタートアドレス及びエンドアドレスを取得し、主基板CPU内蔵RAM922に上書き記憶させる。範囲設定データ送信手段924は、主基板CPU内蔵RAM922に記憶された(上書き更新された)スタートアドレス及びエンドアドレスを副制御基板30のデータ演算手段953へ送信する。
データ演算手段953は、範囲設定データ送信手段924から送信されたスタートアドレス及びエンドアドレスに基づいて、副基板ソケット取付ROM32のデータ記憶領域における加算範囲(演算範囲)を設定し、設定した加算範囲に記憶されているデータの総和(加算範囲における各アドレスのデータコードを数値に置き換えて足し合わせた総和)を算出する。データ演算手段953は、データの総和を算出すると、算出した総和の値を示す総和値データを異常表示制御手段964へ送信する。副基板補助チップCPU963の異常表示制御手段964は、副基板チップCPU951のデータ演算手段953から総和値データが送信されると、今回受信した総和値データと前回受信した総和値データとを比較し、比較した総和値データが相違している場合に、液晶表示装置4Eに異常表示を行わせるとともに、音声出力部4F,6Cに異常を報知する音声を出力させる制御を行う。
RAMクリア処理を伴う電源投入操作が行われた場合、主基板CPU内蔵RAM922に記憶されているスタートアドレス及びエンドアドレスが上書き更新されるため、異常表示制御手段964が(今回)受信した総和値データは、前回受信した総和値データと相違する。そのため、正常なRAMクリア処理を伴う電源投入操作が行われた場合でも、異常表示制御手段964は、液晶表示装置4Eに異常表示を行わせるとともに、音声出力部4F,6Cに異常を報知する音声を出力させる制御を行う。そこで、RAMクリア処理を伴う電源投入操作の後に、RAMクリア処理を伴わない(通常の)電源投入操作が行われる。
スロットマシン1に対してRAMクリア処理を伴わない(通常の)電源投入操作が行われた場合には、ステップS6200において、RAMクリア処理を伴う電源投入操作が行われた場合の処理に代えて、以下に述べる第6実施形態と同様の処理が実行される。具体的には、RAMクリア処理を伴わない(通常の)電源投入操作が行われると、範囲設定データ送信手段924は、主基板CPU内蔵RAM922に記憶された(上書き更新されていない)スタートアドレス及びエンドアドレスを副制御基板30のデータ演算手段953へ送信する。
データ演算手段953は、前述したように、範囲設定データ送信手段924から送信されたスタートアドレス及びエンドアドレスに基づいて、副基板ソケット取付ROM32のデータ記憶領域における加算範囲を設定し、設定した加算範囲に記憶されているデータの総和を算出して総和値データを異常表示制御手段964へ送信する。異常表示制御手段964は、データ演算手段953から総和値データが送信されると、今回受信した総和値データと前回受信した総和値データとを比較し、比較した総和値データが相違している場合に、液晶表示装置4Eに異常表示を行わせるとともに、音声出力部4F,6Cに異常を報知する音声を出力させる制御を行う。
RAMクリア処理を伴わない(通常の)電源投入操作が行われた場合、主基板CPU内蔵RAM922に記憶されているスタートアドレス及びエンドアドレスが上書き更新されないため、通常の場合、異常表示制御手段964が(今回)受信した総和値データは、前回受信した総和値データと同じになる。そのため、例えば副基板ソケット取付ROM32が不正に交換されて、データ演算手段953により算出された不正なデータに基づく総和値データ、すなわち、今回受信した総和値データが前回受信した総和値データが相違している場合に、異常表示制御手段964は、液晶表示装置4Eに異常表示を行わせるとともに、音声出力部4F,6Cに異常を報知する音声を出力させる制御を行う。
これにより、第6実施形態と同様に、副基板ソケット取付ROM32が不正に交換されたことを容易に把握することが可能となる。また、RAMクリア処理を伴う電源投入操作が行われた場合、範囲設定データ取得手段923がスタートアドレス及びエンドアドレスを取得し、主基板CPU内蔵RAM922に上書き記憶させる。これにより、スロットマシン1の個体毎に異なるスタートアドレス及びエンドアドレスを取得することが可能となり、複数のスロットマシン1に対する不正行為が煩雑となって、不正行為の抑止効果が期待できる。
なお、副基板ソケット取付ROM32が不正に交換された後、RAMクリア処理を伴う電源投入操作が行われると、前述したように、主基板CPU内蔵RAM922に記憶されているスタートアドレス及びエンドアドレスが上書き更新される。そのため、RAMクリア処理を伴う電源投入操作の後に、RAMクリア処理を伴わない(通常の)電源投入操作が行われると、副基板ソケット取付ROM32が不正に交換されたにもかかわらず、異常表示制御手段964で異常が検知されず、液晶表示装置4Eによる異常表示等が行われないおそれがある。これに対し、本実施形態では、店舗の休業時間にRAMクリア処理を伴う電源投入操作が行われ、再び電源が切られると、通常では生じない短時間の電力遮断が少なくとも一回生じるため、第2セグメント表示器942に表示される短時間遮断検知回数の数値をチェックすることで、不正行為に伴う電源の入り切りを検知することが可能になる。そのため、スロットマシン1における不正防止機能をさらに一層向上させることができる。
[第12実施形態の効果]
上述したように、本実施形態は、前述の第6実施形態に第9実施形態を組み合わせた構成となっている。そのため、本実施形態によれば、前述の第6実施形態と同様の効果を得ることができる。また、本実施形態によれば、第9実施形態と同様に、店舗の休業時間にスロットマシン1の電源を切り、翌日の営業時間前にスロットマシン1の電源を入れたときに、第2セグメント表示器942に表示される短時間遮断検知回数の数値をチェックすることで、通常では生じない短時間の電力遮断、すなわち不正行為に伴う電源の入り切りを検知することができる。これにより、RAMクリア処理を伴う電源投入操作が行われたとしても、副基板ソケット取付ROM32が不正に交換されたことを容易に把握することが可能となり、制御基板等に対する不正行為をより確実に防止することができる。
なお、本発明は、前記実施形態に限定されるものではなく、本発明の目的を達成できる範囲における変形及び改良などをも含むものである。例えば、副制御基板に着脱可能に設けられる記憶媒体素子としては、チップ型のROMに限らず、何度も書き換えが可能なフラッシュメモリでもよく、記憶媒体素子の具体的な記憶形式や構造は、実施にあたり適宜選択できる。
また、第3〜5実施形態等では、不正行為がなされたことを判定するための表示手段として、制御基板20,30に専用に設けられた7セグメントLED表示器241,251,351,331を採用したが、これに限らず、例えば、遊技機に一般的に設けられているクレジットの表示器、払い出し枚数を表示する表示器、あるいは、設定を確認するための設定表示器等の7セグメントLED表示器を、不正行為がなされたことを判定するための表示手段として兼用することもできる。
また、前記第1〜第6実施形態の概要としては、一定条件下、主制御基板により生成される情報を副制御基板に送出し、この送出された情報を揮発可能な記憶手段に記憶する点、並びに、この記憶情報を副制御基板のROM交換行為にもとづいて消去・或いは変化させることにより主制御基板で生成した情報と交換後の副制御基板内の情報との齟齬を生じさせる点に大きな特徴を有している。そして、この情報変化に基づいて、ROM不正交換の抑止・或いは、ROM不正交換発見の容易化を実現し、更には、前記第1〜第6実施形態のそれぞれが独自に有する構成、作用及び効果を適宜組み合わせれば、新たな相乗効果や付加的効果が期待できる。
以下に、前記第1〜第12実施形態の各々における具体的構成の変形例を説明する。前記第1実施形態では、認証用データを取得する契機として、前記第3実施形態では書込基準アドレスを取得する契機として、異なる種類のスイッチを同時に操作するという、複合的なスイッチ操作等を例示し、複合的なスイッチ操作が行われる度に、認証用データや書込基準アドレスを取得していたが、所定の操作がなされた最初の1回目のみ、認証用データや書込基準アドレスを取得でき、2回目以降は、認証用データや書込基準アドレスの取得が行えないようにしてもよい。換言すると、所定の条件が最初に達成されると、この1度の条件達成にのみに対応して、認証用データや書込基準アドレスを取得でき、それ以降は、認証用データや書込基準アドレスの取得が不可能になる構成を採用してもよい。
例えば、ネジが1方向へ所定量だけネジ込まれると、閉鎖状態から開放状態に移行し、それ以降は、閉鎖状態に戻ることがないスイッチ、具体的には、ネジが1方向へ所定量だけネジ込まれると、ねじ込まれたネジによって電気伝導部が破断されるスイッチを採用し、このスイッチが閉鎖状態から開放状態へ変化したことを契機とする等が挙げられる。このように構成することで、一度設定された認証データや書込基準アドレスの再発行を困難とすることができるため、より不正対策効果を高めることができる。
また、前記第1実施形態では、副基板ソケット取付ROM32が取り外されると、副基板CPU内蔵RAM51への電力供給ラインが遮断され、副基板CPU内蔵RAM51に記憶されている認証用データが消去されるようにしたが、これに限らず、副基板CPU内蔵RAM51のデータが破壊される構成であればよく、具体的には、前記第2実施形態で説明した渦電流検出部で副制御基板ケース2Eの開放を検出し、渦電流検出部が副制御基板ケース2Eの開放を検出するのと連動して、副基板CPU内蔵RAM51の認証用データに、別のデータを上書きさせる構成が採用できる。なお、前記第2実施例におけるROM検出センサ151に代えて、副制御基板ケース2Eの開放や、副制御基板30Aの取り外しを検出する構成や、前述した複数種類の構成を適宜組み合わせて併用してもよい。
さらに、前記第2実施形態では、報知動作制御手段132の異常報知信号の形態として、異常表示用LED34を赤色点灯させる単純な連続ON信号を採用したが、間欠的にONとなるとともに、ON時間がプログラムでランダムに設定される信号形態(ランダムにON時間が選択される信号形態)を採用してもよい。具体的には、素子監視プログラムが起動時に乱数を取得し、取得した乱数の値に基づいてON時間を設定し、設定したON時間に基づいて異常表示用LED34を点滅駆動させる構成が採用できる。このようにすれば、異常を報知する報知動作制御手段132等が内部に形成された素子に不正行為を行うと、点滅パターンが変化し、前日との点滅パターンの変化を確認することで、不正行為を確実に発見でき、当該不正行為をより一層確実に防止することができる。
また、前記第1実施形態では、主制御基板20から副制御基板30へ認証用データを送って、認証用データに基づいて解読することで暗号化コマンドデータを副制御基板30が実行できるようにし、認証用データを有していない不正な副制御基板30に交換されると、暗号化コマンドデータを実行できないようにした構成を採用したが、タイマ機能を有するとともに、所定のカウント値に達すると、警報信号を発するタイマIC(例えば、リアルタイム・クロック・モジュール等)を副制御基板30に設け、主制御基板20からのカウンタリセット信号を受信すると、タイマICのカウント値をリセットするカウンタリセットプログラムを副基板ソケット取付ROM32の所定領域に書き込んでおき、スロットマシン1の電源が投入される度に、副基板ソケット取付ROM32の所定領域を読み込んで、カウンタリセットプログラムを実行するように構成し、副基板ソケット取付ROM32が不正に交換されると、カウンタリセットプログラムが読み込めず、カウンタリセットが行われなくなり、警報信号が発信され、これにより、副基板ソケット取付ROM32の不正交換を報知するようにしてもよい。
前述の第7〜第8実施形態において、副制御基板30に副基板ソケット取付ROM32が取り付けられているが、これに限られるものではなく、例えば、副制御基板30用のROMが副制御基板30に半田付けされていてもよく、副基板チップCPU30Aに内蔵されていてもよい。
前述の第7〜第8実施形態において、第1セグメント表示器641と、第2セグメント表示器642とが設けられているが、これに限られるものではなく、例えば、スロットマシン1に設けられたクレジットの表示器(図示せず)と、払い出し枚数を表示する表示器(図示せず)に、長時間遮断検知回数及び短時間遮断検知回数もしくは電力遮断時刻を一定時間だけ表示させるようにしてもよい。
前述の第7、第9、第10、及び第12実施形態において、電力遮断時間ΔTが瞬断時間未満のとき、瞬間的な電力遮断と判定して、カウント処理を行わないように構成されているが、これに限られるものではなく、瞬間的な電力遮断の回数をカウントしてセグメント表示器に表示させるようにしてもよい。
前述の第8及び第11実施形態において、電力遮断時刻として実際の時刻を計時して表示しているが、これに限られるものではなく、所定の基準時点(例えば、製造・出荷時点)からの経過時間を電力遮断時刻として計時して表示するようにしてもよい。
前述の第9実施形態において、第1セグメント表示器741及び第2セグメント表示器742が副制御基板30に設けられているが、これに限られるものではなく、例えば、前扉3の背面側に取り付けられるようにしてもよい。
前述の第10〜第11実施形態において、第1セグメント表示器824が主制御基板20に設けられ、第2セグメント表示器834が副制御基板30に設けられているが、これに限られるものではなく、例えば、第1セグメント表示器824及び第2セグメント表示器834が前扉3の背面側に取り付けられるようにしてもよい。またこの場合、第3セグメント表示器861と、第4セグメント表示器862とに代えて、スロットマシン1に設けられたクレジットの表示器(図示せず)と、払い出し枚数を表示する表示器(図示せず)に、長時間遮断検知回数及び短時間遮断検知回数もしくは電力遮断時刻を一定時間だけ表示させるようにしてもよい。
前述の第12実施形態において、電力遮断時間計時手段954、電力遮断時間判定手段955、表示器駆動手段956、及び報知動作制御手段957が副基板チップCPU951に設けられているが、これに限られるものではなく、副基板補助チップCPU963に設けられるようにしてもよい。
前述の第12実施形態において、第1セグメント表示器941及び第2セグメント表示器942が副制御基板30に設けられているが、これに限られるものではなく、例えば、前扉3の背面側に取り付けられるようにしてもよい。
前述の第7〜第12実施形態において、各バックアップコンデンサが主制御基板20及び副制御基板30に設けられているが、これに限られるものではなく、例えば、電源装置13等に設けられるようにしてもよい。
前述の第7〜第12実施形態において、リアルタイムクロックが設けられているが、これに限られるものではなく、時刻情報をカウント可能な素子であればよい。
前述の第7〜第12実施形態において、電源断となった時点でリアルタイムクロックがカウントしている時刻情報(電断開始時刻T1もしくは電力遮断時刻)を取得し、また、電源が復帰した時点でリアルタイムクロックがカウントしている時刻情報(電断終了時刻T2)を取得しているが、これに限られるものではない。例えば、前述の第7実施形態において、図13の二点鎖線で示すように、リアルタイムクロック627内にレジスタ等の小規模な記憶部627aを設け、電源断検出回路626からの(電源断及び電源復帰の)出力信号を受信した時点でリアルタイムクロック627がカウントしている時刻情報(電断開始時刻T1及び電断終了時刻T2)をこの記憶部627aに(所定回数分)記憶させるようしてもよい。
これにより、電力遮断時間計時手段623は、電源が復帰したときに、電源断となった時点で記憶部627aに記憶された時刻情報(すなわち電断開始時刻T1)及び、電源が復帰した時点で記憶部627aに記憶された時刻情報(すなわち電断終了時刻T2)をそれぞれ読み取り、読み取った情報に基づいて電力遮断時間ΔTを算出することができる。このようにすれば、電源断となったときに、リアルタイムクロック627に時刻情報を送信させる処理や、リアルタイムクロック627から送信される時刻情報を主基板CPU内蔵RAM622に記憶させる処理が不要となるため、主基板チップCPU621の処理負担が軽減されて、短時間で円滑な電断処理を行うことができる。また、第7実施形態に限らず、第8〜第12実施形態のリアルタイムクロック内に小規模な記憶部を設け、上述と同様の処理を行うようにしても、同様の効果を得ることができる。
前述の第7〜第12実施形態において、電力遮断時間計時手段もしくは電力遮断時刻計時手段は、リアルタイムクロックがカウントしている時刻情報を取得しているが、これに限られるものではなく、「秒」を除いた「時分」までの情報をリアルタイムクロックから取得し、「秒」に関する情報を電力遮断時間計時手段もしくは電力遮断時刻計時手段に内蔵のタイマー(図示せず)から取得するようにしてもよい。これにより、例えば、電源からの電力供給が行われているときにのみ内蔵のタイマーがカウント作動するようにすれば、スロットマシン1毎にリアルタイムクロックで生じる計時誤差を低減させることができる。
また、遊技機としては、スロットマシンに限らず、パチンコ機等の弾球遊技機でもよく、要するに、本発明は、内蔵する装置の動作を制御する制御装置が主制御基板と副制御基板との二つに分かれている遊技機全般に適用できる。