JP2014004109A - 遊技機 - Google Patents

Abstract

【課題】記憶媒体素子の美的外観を損なうことがなく、且つ、製造コストを上昇させることもなく、記憶媒体素子の不正交換防止が図れる遊技機の提供。
【解決手段】主制御基板20の制御回路に、主基板ＣＰＵ内蔵ＲＡＭ222 に記憶されている書込基準アドレスを７セグメントＬＥＤ表示器241 に表示させる表示器駆動手段224 を設け、さらに、副制御基板30の制御回路に、副基板ＣＰＵ内蔵ＲＡＭ131 に記憶されている書込基準アドレスを７セグメントＬＥＤ表示器251 に表示させる表示器駆動手段232 を設けたので、副制御基板30が不正に交換されると、主制御基板20側の７セグメントＬＥＤ表示器241 による表示と、副制御基板30側の７セグメントＬＥＤ表示器251 による表示とが相違し、これにより、副制御基板30の不正交換が容易に把握できる。
【選択図】 図７

Description

本発明は、遊技の進行に伴って動作する遊技装置と、着脱可能に設けられた記憶媒体を有するとともに前記遊技装置の動作を制御する制御回路が形成された制御基板とを備えた遊技機に関する。

従来から、スロットマシン等の遊技機は、遊技を行うのに必要な遊技装置、遊技装置の動作を制御する制御回路を有する主制御装置、遊技の演出を行う液晶表示装置等の演出装置の動作を制御する制御回路を有する副制御装置、及び、遊技装置及び制御基板に電力を供給する電源装置等を備えたものとなっている。
このうち、主制御装置及び副制御装置等の制御装置は、遊技動作を制御するプログラムを記憶したＲＯＭ、及び、高速演算機能を有するＬＳＩ等からなるＣＰＵ等のハードウェアを備え、ＲＯＭに記憶されたプログラム等のソフトウェアをＣＰＵで実行することで制御を行うものとなっている。

このため、メダル等の遊技媒体を容易に獲得することができる不正なプログラムが書き込まれたＲＯＭに交換されると、多量の遊技媒体が不正に獲得されてしまう。
このような不正行為を防止するために、制御装置の主要部である制御回路が形成された回路基板を収納する箱状の基板ケースを設け、内部に回路基板を入れて閉じた基板ケースを封印、又は、封止しするようにした遊技機が知られている。
このような遊技機では、ＲＯＭの交換のために、基板ケースを開く際に、封印を剥がす又は封止を破ると、その痕跡が物理的に残るようになっており、この痕跡によってＲＯＭが交換されたことが判別でき、これにより、ＲＯＭの不正交換防止を図る物理的対策が講じられている（例えば、特許文献１参照）。

このような痕跡に基づく物理的な対策では、封印を剥がす、又は、封止を解除する際に、痕跡が残らないように丁寧な処理を行うと、痕跡の発見が難しくなり、視認がしにくくなり、ＲＯＭの不正交換防止が十分に図れないおそれがある。
さらに、各メーカーでは、遊技機の部品は汎用性や量産性を高められ、基板ケースについても、その金型が複数機種にわたって共通とされているため、金型のデッドコピーによって偽物基板ケースが製作され、この偽物基板ケースよる大規模な不正行為が行われるおそれがある。
そこで、ＩＣソケットにＲＯＭを取り付け、この状態でＲＯＭ及びＩＣソケットに電線を巻き付け、ＲＯＭを取り外すと、電線が断線するようにしておき、さらに、この断線を検出する電気回路である断線検出部を設け、ＲＯＭが取り外されると、電線が断線し、断線検出部からその旨を示す断線信号を出力させ、これにより、ＲＯＭの不正交換防止を図る電気的対策が提案されている（例えば、特許文献２参照）。

このような電線の切断に基づく電気的な対策では、遊技機の電源ＯＦＦ時に、電線が断線したことを断線検出部に検出させるとともに、制御装置に設けられているＲＡＭに、断線信号が出力されたことを記憶させるために、断線検出部及びＲＡＭに電力を、常に、供給するためのバックアップ電源が用意されている。これにより、遊技機の停止時、すなわち、遊技機の電源ＯＦＦ時に、制御装置のＲＯＭが取り外されると、電線が断線し、断線検出部から断線信号が出力され、断線信号が出力されたことがＲＡＭに記憶される。
そして、遊技機が起動されると、ＲＯＭが不正交換されたことが遊技機の液晶表示装置等を通じて報知されるので、これにより、ＲＯＭの不正交換が報知可能となり、ＲＯＭの不正交換よるメダルの不正獲得が防止できるようになる。

上述のような電線の切断に基づく電気的な対策によれば、ＲＯＭが取り外されたことを電線の断線で検出するので、基板ケースに施した封印を剥がす又は封止を破ることにより生じる痕跡が生じなくとも、また、偽物基板ケースを利用したとしても、ＲＯＭが不正に交換されたことを検出し報知することが可能となり、ＲＯＭの不正交換よってメダルの不正獲得を未然に防止することができる。

特開平１１−１９３１０号公報 特開２００９−８２４５４号公報

前述のような電線の切断に基づく電気的な対策が施された遊技機では、ＲＯＭ等の記憶媒体素子を制御基板に取り付けるにあたり、記憶媒体素子に電線を巻き付ける必要があり、この記憶媒体素子に電線を巻き付ける作業に手間と時間がかかるので、制御基板の製造コストを上昇させる、ひいては、遊技機自体の製造コストをも上昇させる、という問題がある。
また、遊技機の制御基板は、透明な基板ケースに収納され、遊技機の扉等を開けて内部が視認できる状態にすると、記憶媒体素子も視認可能となり、遊技者等が見る機会も少なくなく、電線が巻き付けられた記憶媒体素子は、その美的外観が損なわれ、見苦しいものとなるので、この点を改善したい、という要望もある。

そこで、各請求項にそれぞれ記載された各発明は、上記した従来の技術の有する問題点に鑑みてなされたものであり、その目的とするところは、記憶媒体素子の美的外観を損なうことがなく、且つ、製造コストを上昇させることもなく、記憶媒体素子の不正交換防止が図れる遊技機を提供することである。

各請求項にそれぞれ記載された各発明は、前述の目的を達成するためになされたものである。以下に、各発明の特徴点を、図面に示した発明の実施の形態を用いて説明する。
なお、符号は、発明の実施の形態において用いた符号を示し、本発明の技術的範囲を限定するものではない。
（請求項１）
（特徴点）
請求項１記載の発明は、次の点を特徴とする。
すなわち、請求項１に記載された発明は、遊技の進行に係る装置の動作を主に制御する制御回路が設けられている主制御基板(20)と、前記主制御基板(20)から受信したコマンドデータに基づいて制御動作を行う制御回路が設けられているとともに、所定のプログラムを記憶している記憶媒体素子(32)が着脱可能に取り付けられている副制御基板(30)とを備え、前記主制御基板(20)が前記副制御基板(30)へ通信でコマンドデータを送信するように形成されている遊技機(１)であって、前記副制御基板(30)には、前記記憶媒体素子(32)の取り外しを検出し、前記記憶媒体素子(32)が取り外されたことを検出すると、素子取外信号を出力する素子取外検出手段(151) と、前記素子取外検出手段(151) が出力する素子取外信号に基づいて、前記記憶媒体素子(32)が取り外されたことを報知する素子取外報知手段(34)と、当該副制御基板(30)に電力を供給することが可能なバックアップ電力供給源(33)とが設けられ、前記主制御基板(20)の制御回路には、前記素子取外検出手段(151) が出力する素子取外信号に基づいて、前記記憶媒体素子(32)が取り外されたことを報知する動作を素子取外報知手段(34)に実行させる素子監視プログラムを記憶しているプログラム記憶媒体(141) と、当該遊技機(１)に対して所定の操作がなされたことを契機として、書込基準アドレスを取得する書込基準アドレス取得手段(221) と、前記書込基準アドレス取得手段(221) が書込基準アドレスを取得すると、前記書込基準アドレス取得手段(221) によって取得された書込基準アドレス、及び、前記プログラム記憶媒体(141) が記憶している素子監視プログラムを前記副制御基板(30)へ送信するプログラム送信手段(223) とが設けられ、前記副制御基板(30)の制御回路には、前記主制御基板(20)から受信した素子監視プログラムを記憶するための揮発性記憶媒体(131) と、前記主制御基板(20)から書込基準アドレス及び素子監視プログラムを受信すると、受信した書込基準アドレスに基づいて素子監視プログラムを前記揮発性記憶媒体(131) に書き込んで記憶させるプログラム書込手段(231) と、前記揮発性記憶媒体(131) に記憶されている素子監視プログラムを実行することで、前記素子取外検出手段(151) が出力する素子取外信号に基づいて、前記素子取外報知手段(34)の動作を制御し、前記記憶媒体素子(32)が取り外されると、その旨を報知する動作を素子取外報知手段(34)に実行させる報知動作制御手段(132) とが設けられていることを特徴とする。

（請求項２）
（特徴点）
請求項２記載の発明は、前述した請求項１記載の発明において、次の特徴点を備えているものである。
すなわち、請求項２に記載された発明は、前記主制御基板(20)及び前記副制御基板(30)のそれぞれに、所定の情報を表示するための表示器(241, 251)が設けられ、前記主制御基板(20)の制御回路には、前記書込基準アドレス取得手段(221) によって取得された書込基準アドレスを記憶するアドレス記憶媒体(222) と、前記アドレス記憶媒体(222) に記憶された書込基準アドレスを、当該主制御基板(20)に設けられている表示器(241) に表示させる表示器駆動手段(224) とが設けられ、前記副制御基板(30)に設けられた前記プログラム書込手段(231) は、前記主制御基板(20)から書込基準アドレス及び素子監視プログラムを受信すると、受信した書込基準アドレスを前記揮発性記憶媒体(131) に書き込んで記憶させるように形成され、前記副制御基板(30)の制御回路には、前記揮発性記憶媒体(131) に記憶されている書込基準アドレスを、当該副制御基板(30)に設けられている表示器(251) に表示させる表示器駆動手段(232) が設けられていることを特徴とする。

（請求項１の効果）
請求項１記載の発明によれば、以下のような効果が得られる。
すなわち、請求項１記載の発明によれば、素子取外検出手段からの素子取外信号に基づいて、記憶媒体素子が取り外されたことを監視する素子監視プログラムを実行する副制御基板を、バックアップ電力供給源の電力で駆動したので、遊技機の電源オフ時に、記憶媒体素子が取り外されたことを、遊技機の電源がオンになってから報知することができ、これによって、記憶媒体素子に巻き付けられる電線を不要とし、さらに、記憶媒体素子に電線を巻き付ける手間や時間を不要にした。このため、制御基板の製造コストが上昇したり、遊技機自体の製造コストが上昇したりすることがなく、しかも、記憶媒体素子の美的外観が損なわれることもなく、以上により、前記目的が達成される。

そのうえ、副制御基板の揮発性記憶媒体に素子監視プログラムを書き込む際の基準となる書込基準アドレスは、取得のタイミングのよって異なるアドレスとなるようにしたので、素子監視プログラムの書き込み領域を解析することが困難となり、従って、素子監視プログラムを解析することも困難となり、これにより、遊技機における不正防止機能をさらに一層向上することができる。
（請求項２の効果）
請求項２記載の発明によれば、上記した請求項１記載の発明の効果に加え、次のような効果を奏する。

すなわち、主制御基板及び副制御基板のそれぞれに設けた表示器に、主制御基板及び副制御基板のそれぞれが記憶している書込基準アドレスを表示させる。ここで、表示器に何が表示されているかを第三者が把握することが困難なので、万が一、第三者が素子監視プログラムの解析に成功し、揮発性記憶媒体に不正なプログラムが書き込まれた際には、主制御基板側の表示器による表示と、副制御基板側の表示器による表示とが相違するようになり、こえにより、不正行為が副制御基板になされたことが容易に把握でき、この点からも、遊技機における不正防止機能をさらに一層向上することができる。

本発明の第１実施形態の全体を示す正面図である。 前記実施形態に係る筐体内部を示す正面図である。 前記実施形態に係る制御装置の全体を示すブロック図である。 前記実施形態に係る制御装置のハードウェアを示すブロック図である。 前記実施形態に係る制御装置の要部を示すブロック図である。 本発明の第２実施形態に係る制御装置の要部を示すブロック図である。 前記実施形態に係る素子監視プログラムを説明するための流れ図である。 本発明の第３実施形態に係る副制御基板の要部を示すブロック図である。 本発明の第４実施形態に係る副制御基板の要部を示すブロック図である。 前記実施形態に係る副基板チップＣＰＵのメモリマップを示す模式図である。 本発明の第５実施形態に係る副制御基板の要部を示すブロック図である。 本発明の第６実施形態に係る副制御基板の要部を示すブロック図である。

以下に、本発明を実施するための形態である実施形態について、図面を参照しながら説明する。
［第１実施形態］
（スロットマシン１の概要）
図１には、本発明の第１実施形態に係る遊技機としてのスロットマシン１が示されている。図１において、スロットマシン１は、三個の回転リール11の各々に記された複数種類の図柄が所定の組み合わせとなるように、回転している回転リール11を停止させる遊技を行うものである。このスロットマシン１には、図１に示すように、当該スロットマシン１の各種装置を収納するとともに、正面形状が長方形となった筐体２が備えられている。

筐体２は、前面全体が開口された箱状の部材である。そして、筐体２の前面開口は、当該筐体２に回動可能に取り付けられた前扉３で塞がれるようになっている。なお、前扉３は、閉じられると、自動的に施錠されるようになっている。
前扉３は、その前面をほぼ二分する上部パネル部４及び下部パネル部５を備えたものとなっている。そして、下部パネル部５の下方には、入賞時に払い出されるメダルを貯留する受皿部6Aが一体成形された受皿ユニット６が設けられている。また、また、上部パネル部４と下部パネル部５との間には、遊技に係る操作を行うための操作卓７が遊技者側に突出するように形成されている。

ここで、上部パネル部４及び下部パネル部５は、意匠的に優れた外観を確保するために、合成樹脂製の化粧板が表面に張り付けられたものとなっている。
（上部パネル部４）
上部パネル部４には、図１中、操作卓７の上方且つ幅方向の中央部分において長方形状に形成された表示窓4Aが設けられている。
ここで、筐体２内部に設けられた三個の回転リール11の各々は、その外周面に複数種類の図柄（図示略）が記されている。そして、各回転リール11の図柄は、筐体２の外部から表示窓4Aを通して目視可能となっている。

上部パネル部４の上端縁部分には、正面形状が逆台形状に形成された演出用照明部4Bが設けられている。この演出用照明部4Bは、上部パネル部４の上端縁部分のほぼ中央に配置されている。演出用照明部4Bの両端部は、上部パネル部４の角隅部分まで達することなく、その手前の位置で途切れたものとなっている。
また、上部パネル部４の上側における両角近傍には、正面形状が湾曲した帯状に形成されるとともに、漢数字の「八」を描く一対の演出用照明部4Cが設けられている。これらの演出用照明部4Cの各々は、その上端部が演出用照明部4Bの端部近傍に配置されるとともに、その下端側の部分が上部パネル部４の側縁へ向かって斜め下方に延びたものとなっている。

さらに、上部パネル部４の両方の側縁には、演出用照明部4Cの下端に接続された別の演出用照明部4Dがそれぞれ設けられている。これらの演出用照明部4Dの各々は、演出用照明部4Cと同様に、上下方向に細長い帯状に形成されたものであり、演出用照明部4Cの下端から、上部パネル部４の側縁に沿って延び、操作卓７の直近まで達するものとなっている。
これらの演出用照明部4B〜4Dの各々は、赤色のレンズの内部に配置された高輝度発光ダイオード等の光源を備え、遊技の進行に応じて、その光源の点灯又は点滅により、遊技における視覚的な演出効果を高めるものである。
表示窓4A及び演出用照明部4Bの間には、遊技の演出用画像を表示する液晶表示装置4Eが設けられている。この液晶表示装置4Eは、動画を含む様々な画像を、遊技の進行に応じて表示するものである。

液晶表示装置4Eの両側には、遊技に係る効果音を発生するスピーカを備えた音声出力部4Fがそれぞれ設けられている。
（操作卓７）
操作卓７は、遊技における操作に必要な各種のスイッチ類が配置されたものである。
すなわち、操作卓７における図１中右端の部分には、前扉３の施錠を解除するための鍵が挿入される鍵穴7Aが設けられている。この鍵穴7Aの左斜め上方には、メダルを投入するためのメダル投入口7Bが開口されたメダル投入部7Cが設けられている。
メダル投入口7Bの左斜め下方には、三個の回転リール11のそれぞれを停止させる際に操作される三個のストップスイッチ7Dが設けられている。これら三個のストップスイッチ7Dのうち、左端に配置されているストップスイッチ7Dの左斜め上方には、一度の操作で最大枚数のメダルを賭けることができるマックスベットスイッチ7Eが設けられている。

また、左端のストップスイッチ7Dの左方であって、マックスベットスイッチ7Eの左斜め下方の位置には、三個の回転リール11を一斉に回転させる際に操作されるスタートスイッチ7Fが設けられている。このスタートスイッチ7Fの左斜め上方には、１回の操作で貯留されているメダルを１枚賭けることのできる、換言すると、メダルを１枚ずつ賭ける際に操作されるベットスイッチ7Gが設けられている。
さらに、ベットスイッチ7Gの左斜め下方には、精算時に貯留されているメダルを払い出させる精算スイッチ7Hが設けられている。
（下部パネル部５及び受皿ユニット６）
下部パネル部５には、スロットマシン１のモデルタイプを表す象徴するキャラクター等が描かれたパネル5Aが設けられている。

受皿ユニット６には、メダルを貯留する前述の受皿部6Aに加えて、入賞時に受皿部6Aへ向かって払い出されるメダルを排出させるメダル払出口6Bと、遊技に係る効果音を発生するスピーカを備えた音声出力部6Cとが設けられている。
（筐体２に収納されている内部装置）
次いで、筐体２の内部に設けられている内部装置について簡単に説明する。
筐体２の内部には、図２に示すように、スロットマシン１の遊技動作を制御するマイクロコンピュータからなるＣＰＵを備えた主制御基板20を内蔵する主基板ケース2D、三個の回転リール11が回転自在に支持するとともに、これらの回転リール11のそれぞれを駆動する図示しないモータを備えたリールユニット10、内部に多数のメダルを貯留させる容器部12Aを備えるとともに受皿部6Aに向かってメダルを排出するホッパユニット12、及び、これらの装置に電力を供給する電源装置13等が設けられている。

このうち、リールユニット10は、それぞれが円筒状に形成された複数の回転リール11を有するものである。そして、これらの回転リール11の各外周面には、特に図示していないが、複数種類の図柄が記されている。
前扉３の裏側の面には、表側の面に配置された液晶表示装置4Eに対応して、液晶表示装置4E、演出用照明部4B〜4D及び音声出力部4F, 6Cの動作を制御する後述の副制御基板30を内蔵する副基板ケース2Eが設けられている。
また、前扉３の裏側の面には、表側の面に開口されたメダル投入口7Bに対応して、投入されたメダルの適否を判定するメダルセレクタ14が設けられている。

以上のようなスロットマシン１は、遊技者がベット操作を行った後に、スタートスイッチ7Fを操作することにより、複数の回転リール11が回転を開始し、この後、遊技者が複数のストップスイッチ7Dを操作して、所定の図柄の組み合わせを示す位置に複数の回転リール11を停止させることができた場合に入賞となって、入賞した役に対応する枚数のメダルを遊技者に払い出すように形成されている。
（スロットマシン１の制御装置８）
次に、スロットマシン１の制御装置８について説明する。
図３には、スロットマシン１に係る制御系統の概略構成が示されている。

図３において、制御装置８は、当該スロットマシン１における遊技の進行に係る装置の動作を主に制御する主制御基板20と、遊技を盛り上げる演出の動作を主に制御する副制御基板30との二つの基板から構成されたものとなっている。
主制御基板20及び副制御基板30は、両方とも、制御プログラムを実行するＣＰＵ、並びに、ＲＯＭ及びＲＡＭ等の記憶手段を含んで構成されたハードウェアに、遊技動作制御や演出動作制御を行うためのソフトウェアがインストールされたものである。なお、本実施形態では、ＣＰＵとして、１チップで構成される１チップＣＰＵが採用されているが、実施にあたり、１チップＣＰＵではなく、本実施形態とは異なる形態のＣＰＵを採用することもできる。

ここで、主制御基板20は、副制御基板30へデジタルシリアル通信でコマンドデータを送信し、副制御基板30は、主制御基板20から受信したコマンドデータに基づいて制御動作を行う制御回路を備えたものとなっている。
主制御基板20は、遊技が行われる毎に遊技の当否に係る当否抽選を行うものであり、当否抽選により所定の当選役に対応した当選フラグが成立することにより、遊技者に対して当該当選役への入賞を可能にするものである。
また、主制御基板20は、遊技者がストップスイッチ7Dを操作したことにより、当該ストップスイッチ7Dに対応した回転リール11を停止させる際に、参照すべき停止テーブルとして複数種類の停止制御テーブルを記憶しているものである。

換言すると、主制御基板20は、複数種類の当選役のうちの一つを当否抽選で当選させると、遊技の状態及び当選した当選役の両方に対応した停止制御テーブルを選択し、選択した停止制御テーブルを参照して回転リール11の停止を行うものとなっている。
このようなスロットマシン１の遊技動作を制御する主制御基板20は、信号の受信や送信を行うために、図示しない信号入力部及び制御信号出力部を備えている。
信号入力部には、図３に示すように、前述したメダルセレクタ14、シングルベットスイッチ7G、マックスベットスイッチ7E、スタートスイッチ7F、ストップスイッチ7D、精算スイッチ7H、設定変更装置7J、及び、リセットスイッチ7K等、スロットマシン１の管理者又は遊技者による操作に起因して信号を出力する機器が電気的に接続されている。

制御信号出力部には、リールユニット10及びホッパユニット12等の遊技に関する動作を能動的に行う装置が電気的に接続されている。
これにより、主制御基板20は、遊技者の操作や遊技の結果に対応して、リールユニット10及びホッパユニット12等の動作制御が行え、且つ、遊技に関する情報を知らせるための外部出力信号を外部へ出力できるようになっている。
スロットマシン１の演出動作を制御する副制御基板30は、制御対象となる装置に制御信号を送出するために、図示しない制御信号出力部を備えている。
この制御信号出力部には、音声出力部4F, 6C、演出用照明部4B〜4D、液晶表示装置4E、及び、投入されたメダルの貯留枚数を示すクレジット表示器15等の能動的に演出又は表示動作を行う装置が電気的に接続されている。

これにより、副制御基板30は、遊技者の操作や遊技の結果に応じて、音声出力部4F, 6C、演出用照明部4B〜4D及び液晶表示装置4E等の動作制御が行えるようになっている。
この際、主制御基板20のＣＰＵには、インストールされている前述のソフトウェアにより、スロットマシン１の遊技全般に係る制御を行う遊技制御手段21と、遊技に係る当否を決める抽選を行う当否抽選手段22と、回転リール11の動作制御を行うリールユニット制御手段23と、不正を防止するための第１不正防止制御手段40とが設けられている。
（遊技制御手段21）
このうち、遊技制御手段21は、図３の如く、ボーナスゲーム等の特別遊技に入賞していない状態で行われる通常遊技における遊技動作を制御する通常遊技制御手段21A と、ボーナスゲーム等に入賞すると行われる特別遊技の遊技動作を制御する特別遊技制御手段21B と、入賞するとそのまま次の遊技を開始することができるリプレイの当選確率が通常遊技と異なる確率に設定されたリプレイタイム（以下「ＲＴ」と略す。）の遊技動作を制御すＲＴ制御手段21C とを備えたものとなっている。

本実施形態では、ＲＴゲームとして、リプレイの当選確率が通常遊技よりも高く設定されたものが採用されている。なお、ＲＴゲームとしては、リプレイの当選確率が通常遊技よりも高く設定されたものに限らず、リプレイの当選確率が通常遊技より低いものでもよく、また、リプレイの当選確率が互いに異なる複数種類のＲＴゲームを設定し、そのうちの中に、リプレイの当選確率が通常遊技より低く設定されたＲＴゲームが含まれていても良い。
（通常遊技制御手段21A）
通常遊技制御手段21A は、ボーナスフラグ等の特別当選フラグ成立の権利の持ち越しを制御する持ち越し制御機能と、フラグ成立の権利の持ち越しがされない小役に入賞した際にメダルを払い出す払い出し制御機能とを備えている。

通常遊技制御手段21A は、三個の回転リール11の回転が全て停止した際に、図柄表示窓61の有効ライン上に、予め設定された当選役である小役を構成する複数の図柄が揃うと、その払い出し制御機能により、ホッパユニット12に対して所定枚数のメダルを払い出させる。なお、メダルを払い出す代わりに、クレジットを増やしても良い。
ここで、スロットマシン１の遊技全般における当選役としては、入賞すると、メダルの払い出しを伴い、遊技者に利益を付与する小役入賞に対応する当選役と、この小役入賞よりもさらに大きな利益を遊技者に付与する特別入賞に対応する当選役と、メダルの払い出しは無いが、遊技メダルを新たに投入することなく再度の遊技を行うことができる「再遊技(Replay)」に対応する当選役とが準備されている。

そして、当否抽選手段22には、当否抽選である当選役に当選した場合、その当選役に対応した当選フラグを成立させる機能を有している。この点については、後で詳述する。
また、スロットマシン１には、回転リール11が停止した際に、所定の図柄が表示された状態、すなわち、所定の出目が表示された場合、通常の遊技状態から、所定の利益が遊技者に提供されることとなる特殊な遊技状態するようになっている。
特殊な遊技状態としては、例えば、リプレイへの当選確率が通常遊技よりも高く設定された前述のＲＴや、このＲＴを終了させるおそれのあるパンク役に当選していることを遊技者に知らせる報知演出を行う前述のＡＴ等が設定されている。

この際、当否抽選手段22による当否抽選の結果が特別入賞に対応する当選である場合、特別当選フラグ、いわゆるボーナスフラグが成立し、且つ、この特別当選フラグ成立中に、リールユニット10に設けられた回転リール11の停止図柄の組み合わせが、予め定められた所定の組み合わせである特別入賞図柄（例えば、有効ライン上に「７」が三個揃うもの）と一致していることを条件に入賞となり、スロットマシン１の遊技は、遊技者に有利な特別遊技に移行するようになっている。
一方、当否抽選手段22の抽選により特別当選フラグが成立したものの、回転リール11の停止図柄の組み合わせが特別入賞図柄と一致していない場合、当該遊技では、特別遊技に移行することはない。

この場合、通常遊技制御手段21A は、その持ち越し制御機能によって、特別当選フラグ成立の権利を、それ以後の遊技に持ち越すように、特別当選フラグの成立状態を維持するように制御を行うようになっている。そして、それ以後の遊技で、遊技者が停止図柄の組み合わせを特別入賞図柄と一致させることができれば、特別当選フラグ成立の権利が持ち越されていることから、特別遊技に移行するようになっている。
例えば、特定導入遊技（ＢＢゲーム）、特定遊技（ＲＢゲーム）、及び、アシストタイム遊技（ＡＴゲーム）の当選フラグは、当該当選フラグの成立した遊技で入賞しなくとも、次のゲームに持ち越されるようになっている。

なお、小役の当選フラグは、当選フラグが成立した遊技で入賞できなかった場合、不成立の状態に戻り、当選フラグ成立の権利が次の遊技に持ち越されることはない。
（特別遊技制御手段21B）
特別遊技制御手段21B は、通常遊技とは異なる特別遊技における遊技動作を制御するものとなっている。
すなわち、スロットマシン１には、特別遊技として、特定導入遊技（以下、「ＢＢゲーム」という。）が設定されている。
ここで、ＢＢゲームは、スロットマシン１の遊技における最も大きな役であり、入賞するとメダルの払い出しが行われる所定の役に当選する当選確率が通常遊技よりも高い遊技が行える特別遊技である。

ここで、ＢＢゲームは、遊技者に払い出されたメダル枚数が予め設定された最大枚数に達すると、終了するようになっている。
（ＲＴ制御手段21C）
ＲＴ制御手段21C は、ＲＴにおける遊技動作を制御するものとなっている。
すなわち、ＲＴ制御手段21C は、通常遊技よりもリプレイの当選確率の高い抽選テーブルを用いて遊技における当否を選ぶ当否抽選を行う遊技動作を制御するものである。
また、ＲＴ制御手段21C は、所定の条件の成立、例えば、通常遊技において遊技者が回転リール11を停止させた際に、所定の出目が表示される、あるいは、ＢＢゲームが終了すると、ＲＴを開始するようになっている。

さらに、ＲＴ制御手段21C は、所定の条件の成立、例えば、ＲＴの開始後、遊技者が回転リール11を停止させた際に、所定の役、いわゆる、パンク役に入賞する、あるいは、ＢＢゲームが開始されると、ＲＴを終了させるようになっている。
（当否抽選手段22）
当否抽選手段22は、スタートスイッチ7Fが操作されたことを契機に、当否に係る当否抽選を行うもの、更に詳しく説明すると、予め定めた抽選確率に基づいて当選か否かの当選判定の抽選を行うものである。
そして、当否抽選手段22による抽選結果が当選である場合に当選フラグが成立し、この当選フラグ成立中に、回転リール11の停止図柄の組み合わせが予め定められた入賞図柄と一致したことを条件に入賞となり、遊技者にメダルの払い出しや、特別遊技等の利益が付与されるように設定されている。

ここで、当否抽選手段22による抽選結果は、副制御基板30の演出動作に係る指令であるコマンドデータとして副制御基板30へ送信されるようになっている。
このような当否抽選手段22には、図３に示すように、当否抽選用の乱数を発生させる乱数発生手段22A と、この乱数発生手段22A が発生した乱数を所定の条件で抽出する乱数抽出手段22B と、当否判定の際に当選領域が参照される抽選テーブルを記憶した抽選テーブル記憶手段22C と、この抽選テーブル記憶手段22C の抽選テーブルに基づいて当否判定を行う当否判定手段22D と、前述したように、当選時にフラグを成立させるフラグ設定手段22E とが設けられている。

乱数発生手段22A は、予め設定された所定の数値領域内（例えば、十進数で０〜９９９の範囲内）で、当否抽選用の乱数を発生させるものである。
乱数抽出手段22B は、予め設定された所定の条件が達成されたことを契機に、例えば、スタートスイッチ7Fが操作されたことを契機に、乱数発生手段22A によって次々発生される乱数の中から一の乱数を抽出し、抽出した乱数を抽出乱数データとするものである。
抽選テーブル記憶手段22C は、乱数発生手段22A が取り得る乱数の全領域における所定の箇所に、ＢＢゲーム等の各入賞役に対応した当選役の各々を決定する当選領域がそれぞれ割り当てられた抽選テーブルを記憶している。

抽選テーブルとしては、各当選役の当選する確率である抽選確率データが互いに異なる複数種類のものが用意されている。
当否判定手段22D は、各遊技に対応した抽選確率データを有する抽選テーブルを選択し、選択した抽選テーブルと、乱数抽出手段22B が抽出した抽出乱数データとに基づいて、当否の判定及び当選の場合には当選役を決定するものである。具体的には、当否判定手段22D は、乱数抽出手段22B が抽出した抽出乱数データと、選択した抽選テーブルにおける各当選領域の当否判定領域データとを照合し、乱数抽出手段22B が抽出した抽出乱数データに一致する当否判定領域データが属する当選領域から、当否の判定及び当選役の決定を行うものである。

また、当否判定手段22D は、当否の判定及び当選役の決定を完了すると、その当否判定の結果、及び、当選した場合には当選役を示す当否抽選結果データを含む抽選結果信号を出力するようになっている。
ここで、スロットマシン１の筐体２内部には、入賞するとメダルの払い出しが行われる当選役への当選確率を設定するための図示しない設定スイッチが設けられている。そして、この設定スイッチで設定される設定値の違いで、遊技者にとって有利な状態へ移行するための当選役に当選する確率が異なり、この設定スイッチで設定されている設定値を加減することで、メダルの出玉率（払い出し期待値／投入枚数）を増減できるようになっている。

この設定スイッチの設定値が変更されると、当否判定手段22D は、それまで、当否抽選で参照していた抽選テーブルから、各当選役への当選確率が異なる別の抽選テーブルに置き換えて、置き換えた抽選テーブルで当否の判定及び当選役の決定を行うようになっている。
フラグ設定手段22E は、上述のような当否抽選を行った結果、当選した際にフラグを成立させるものである。
ここで、フラグ設定手段22E は、通常遊技制御手段21A から持ち越し指令を受信しない限り、各遊技で成立させたフラグを遊技の終了時にリセットするようになっている。

換言すると、フラグ設定手段22E は、各遊技で成立させた小役フラグを遊技の終了時にリセットするが、ＢＢゲームのフラグが成立すると、遊技が終了してもリセットせず、回転リール11の停止時に、ＢＢゲームに対応する図柄が有効ラインに揃った際、すなわち、ＢＢゲームに入賞した際にリセットするようになっている。
なお、ＲＴ及びＡＴは、開始にともない遊技者にメダルが払い出されないので、小役に相当するものではないが、フラグ設定手段22E は、ＲＴの開始時及びＡＴの開始時に、それぞれＲＴフラグ及びＡＴ指令フラグを成立させ、ＲＴの終了時及びＡＴの終了時に、それぞれＲＴフラグ及びＡＴ指令フラグをリセットするものとなっている。

また、フラグ設定手段22E は、各フラグの状態を示すフラグ状態信号を送出するようになっている。
（リールユニット制御手段23）
リールユニット制御手段23は、リールユニット10に設けられている回転リール11の動作を制御するものである。
このリールユニット制御手段23には、回転リール11に回転を開始させる制御を行う起動制御手段23A と、各回転リール11の回転角度位置を判定する回転角度位置判定手段23B と、回転リール11に回転を停止させる制御を行う停止制御手段23C とが設けられている。

このうち、起動制御手段23A は、三個の回転リール11のそれぞれについて、回転を開始させる制御を行うものである。
具体的に説明すると、起動制御手段23A は、三個のストップスイッチ7Dのそれぞれが操作されると、操作されたストップスイッチ7Dに対応する回転リール11の回転を停止させるようになっている。
また、停止制御手段23C は、当否抽選の結果と、ストップスイッチ7Dの操作タイミングとの両方に基づいて、回転リール11の停止制御を行うものである。
換言すると、何らかの当選フラグが成立しているときに、対応する入賞図柄を有効ライン上に揃えることができるか否かは、回転リール11の回転速度が一定の場合、ストップスイッチ7Dの操作タイミングの適否によるものとなっている。

具体的には、停止制御手段23C は、ストップスイッチ7Dの操作後、１９０ｍｓ以内に回転リール11を停止させるようになっており、ストップスイッチ7Dを操作した後、ストップスイッチ7Dを操作したほぼその時点の位置だけでなく、１９０ｍｓ以内に停止可能となる回転リール11の円周上の引き込み可能範囲内における任意の位置にも停止させることが可能となっている。
換言すると、当選フラグが成立している場合、停止制御手段23C は、停止図柄から連続する４個の引き込み可能図柄の中に、対応する入賞図柄が含まれているときには、停止するまでの時間を遅らせて、有効ライン上にその入賞図柄を引き込んで回転リール11を停止させるように制御を行うようになっている。

なお、ストップスイッチ7Dの操作タイミングが不適切である等により、かかる４個の引き込み可能図柄の中に、成立した当選フラグ対応する入賞図柄が含まれていない場合には、当選フラグが成立していても、有効ライン上に、入賞図柄を引き込んで停止することは不可能となっている。
（第１不正防止制御手段40）
第１不正防止制御手段40は、副制御基板30に設けられている後述の副基板チップＣＰＵ30A が不正なものに交換、あるいは、副基板チップＣＰＵ30A が副制御基板30ごと交換された際に、スロットマシン１の一部が正常に動作しないようにすることで、副制御基板30のチップＣＰＵである副基板チップＣＰＵ30A の不正交換の判別を可能としたものである。

具体的には、第１不正防止制御手段40は、副制御基板30へ送信する指令であるコマンドデータを暗号化し、副基板チップＣＰＵ30A 等が不正なものに交換されると、スロットマシン１の一部が正常に動作しないようにすることで、副基板チップＣＰＵ30A 等が不正に交換されたか否かを容易に判別できるようにしたものである。この第１不正防止制御手段40については、後で詳しく説明する。
（副制御基板30）
副制御基板30は、主制御基板40に設けられた第１不正防止制御手段40とともにと副制御基板30等の不正交換の判別を行うための第２不正防止制御手段50と、後述するアシストタイム（以下「ＡＴ」と略す。）ゲームの開始及び継続を行うか否かの判定を行うＡＴ開始継続判定手段32と、音声出力部4F, 6C、演出用照明部4B〜4D及び液晶表示装置4Eで演出動作を行うために、音声出力部4F, 6C、演出用照明部4B〜4D及及び液晶表示装置4Eを制御する演出制御手段31とを備えたものとなっている。

（演出制御手段31）
演出制御手段31は、主制御基板20側に設けられた当否抽選手段22の当否抽選の抽選結果を受け、換言すると、当否抽選手段22による当否抽選の抽選結果であるコマンドデータを受信し、受信したコマンドデータに対応した演出動作を実行するために、音声出力部4F, 6C、演出用照明部4B〜4D及び液晶表示装置4Eの作動を制御するものである。
（第２不正防止制御手段50）
第２不正防止制御手段50は、主制御基板40に設けられた第１不正防止制御手段40から送られてくる暗号化されたコマンドデータを元の状態に復元するものである。

このような機能を有する第２不正防止制御手段50が設けられている副制御基板30を不正な副制御基板に交換すると、制御装置８は、第１不正防止制御手段40によって暗号化されたコマンドデータを副制御基板側で解読不可能となり、これにより、スロットマシン１は、その一部が正常に動作しなくなるように形成されている。この第２不正防止制御手段50については、後で詳しく説明する。
（ＡＴ開始継続判定手段32）
ＡＴ開始継続判定手段32は、主制御基板40から送られてくるコマンドデータに基づいてＡＴを開始するか否か、あるいは、ＡＴを継続するか否かの判定をおこなうものである。

具体的には、ＡＴ開始継続判定手段32は、所定の条件の成立、例えば、通常遊技において遊技者が回転リール11を停止させた際に、所定の出目が表示される、あるいは、ＢＢゲームが終了すると、その旨を示すコマンドデータを主制御基板40から受信し、受信したコマンドデータに応じてＡＴを開始するようになっている。
また、ＡＴ開始継続判定手段32は、所定の条件の成立、例えば、ＡＴの開始後、遊技者の行った遊技回数が予め定められた所定回数に達した、あるいは、ＢＢゲームが開始されると、その旨を示すコマンドデータを主制御基板40から受信し、ＡＴを終了させるようになっている。

さらに、ＡＴ開始継続判定手段32は、ＡＴの開始後に、遊技者の行った遊技回数が予め定められた所定回数に達しても、所定の抽選結果が選ばれると、その旨を示すコマンドデータを主制御基板40から受信し、ＡＴの終了をキャンセルし、ＡＴを継続させるようになっている。
演出制御手段31は、前述したように、主制御基板20からのコマンドデータに応じて、液晶表示装置4Eに報知演出を行わせる機能を有している。
すなわち、演出制御手段31には、コマンドデータに応じて演出の内容を選択する演出選択手段31A と、音源装置を備えるとともに、演出選択手段31A の選択した選出内容に応じた音声をスピーカ63から出力させる音声制御手段31B と、演出選択手段31A の選択した選出内容に応じて装飾ランプ部62を点滅させるランプ点滅制御手段31C と、液晶表示装置4Eの制御を行う液晶表示装置制御手段31D とが設けられている。

以上において、副制御基板30は、主制御基板20からの制御信号に従って制御動作を行うものとなっている。一方、主制御基板20は、副制御基板30に対して一方向に制御信号を送信し、且つ、副制御基板30からの信号を受信することがないように形成されている。
（主制御基板20及び副制御基板30の概略構成）
続いて、主制御基板20及び副制御基板30について説明する。
主制御基板20には、１チップで構成されるＣＰＵである主基板チップＣＰＵ20A と、主基板チップＣＰＵ20A の動作用のクロック信号を与える基準クロック生成回路24と、停電時の電力を供給する後述のバックアップコンデンサ25と、主制御基板20を所定の初期状態にリセットするためのリセット回路26と、ストップスイッチ7D及びスタートスイッチ7F等の信号出力装置が出力する信号を受けるための入力回路27と、リールユニット10等の制御対象装置へ信号を送るための出力回路28とが設けられている。

また、主基板チップＣＰＵ20A には、図４の如く、主基板チップＣＰＵ20A の本体部分であるＣＰＵ演算回路20B と、主制御基板20の実行すべき制御プログラムが記憶されている主基板ＣＰＵ内蔵ＲＯＭ20B と、制御プログラムを実行するのに必要な高速記憶媒体である主基板ＣＰＵ内蔵ＲＡＭ41と、後述する認証用データを取得する際に必要な乱数を生成する乱数生成回路部20D と、スロットマシン１の１台ごとに付与されている固有の識別コードが登録されているセキュリティ回路20E とが設けられている。
一方、副制御基板30には、図４の如く、１チップで構成されるＣＰＵである副基板チップＣＰＵ30A と、副制御基板30の実行すべき制御プログラムが記憶されている外付けの副基板ソケット取付ROM32と、当該副制御基板30に設けられている装置にクロック信号を与える基準クロック生成回路36と、停電時の電力を供給する後述のバックアップコンデンサ33と、副制御基板30を所定の初期状態にリセットするためのリセット回路37と、主制御基板20及び図示しない信号出力装置が出力する信号を受けるための入力回路35と、液晶表示装置4E等の制御対象装置へ信号を送るための出力回路38とが設けられている。

以上において、副基板チップＣＰＵ30A は、副制御基板30に設けられているとともに、不正交換検出の対象であるＣＰＵチップとなっている。
また、副基板チップＣＰＵ30A には、図４の如く、副基板チップＣＰＵ30A の本体部分であるＣＰＵ演算回路30B と、制御プログラムを実行するのに必要な高速記憶媒体である副基板ＣＰＵ内蔵ＲＡＭ51とが設けられている。
なお、以上において、バックアップコンデンサ25, 33は、電源装置13に設けてもよい。
（第１不正防止制御手段40及び第２不正防止制御手段50）
次に、第１実施形態の要部である第１不正防止制御手段40及び第２不正防止制御手段50について詳しく説明する。

（第１不正防止制御手段40の詳細説明）
第１不正防止制御手段40は、主制御基板20の制御回路に設けられたものである。
さらに具体的に説明すると、第１不正防止制御手段40は、図５に示すように、主制御基板20に設けられた１チップのマイクロコンピュータからなる主基板チップＣＰＵ20A の内部で実行されるソフトウェア、すなわち、プログラムを含んで構成されたものである。
ここで、主基板チップＣＰＵ20A の内部には、当該ＣＰＵ20A の内部で実行されるソフトウェアとして、第１不正防止制御手段40に加えて、前述の遊技制御手段21、当否抽選手段22及びリールユニット制御手段23が設けられている。なお、図５においては、遊技制御手段21及びリールユニット制御手段23の図示は省略されている。

また、主基板チップＣＰＵ20A は、内部に形成されているハードウェアとして、論理演算等を行う際に、必要なデータの書き込み及び読み取りが行われる主基板ＣＰＵ内蔵ＲＡＭ41を備えたものとなっている。
なお、主基板ＣＰＵ内蔵ＲＡＭ41は、ハードウェアではあるが、第１不正防止制御手段40を構成する要素の一つとなっている。
第１不正防止制御手段40は、当否抽選手段22が行った当否抽選の結果、すなわち、コマンドデータを当該当否抽選手段22から受け取るとともに、受け取ったコマンドデータを暗号化するものである。

すなわち、第１不正防止制御手段40には、図５の如く、前述の主基板ＣＰＵ内蔵ＲＡＭ41に加えて、暗号解読用の認証用データを取得する認証用データ取得手段42と、認証用データを副制御基板30へ送信する認証用データ送信手段43と、コマンドデータを暗号化する暗号化手段44と、暗号化したコマンドデータである暗号化コマンドデータを副制御基板30へ送信するコマンド送信手段45とが設けられている。
この際、主基板ＣＰＵ内蔵ＲＡＭ41は、認証用データ取得手段43が認証用データを取得した際に、当該認証用データを記憶する第１揮発性記憶媒体となっている。
また、主制御基板20には、商用電力が遮断された停電状態となっても、主基板ＣＰＵ内蔵ＲＡＭ41に電力を供給することが可能なバックアップ電力供給源として、前述のバックアップコンデンサ25が設けられている。

このバックアップコンデンサ25は、スロットマシン１が商用電力で稼働している間に、商用電力を利用して充電されるようになっている。
なお、バックアップ電力供給源としては、停電状態の開始から１週間以上の期間が経過するまでの間、主基板ＣＰＵ内蔵ＲＡＭ41に電力を供給することができれば、他の種類の電力供給源でもよく、例えば、乾電池等の一次電池や、ニッカド電池等の二次電池を採用してもよい。
主基板ＣＰＵ内蔵ＲＡＭ41は、バックアップコンデンサ25によって、商用電力が遮断された停電状態となっても、内部の記憶内容が消去されずに記憶を維持することが可能となっている。

認証用データ取得手段42は、ソフトウェア乱数を発生する乱数発生プログラムを含んで構成されたものであり、この乱数発生プログラムで発生させたソフトウェア乱数を認証用データとするように形成されている。
例えば、主基板チップＣＰＵ20A として、主基板ＣＰＵ内蔵ＲＡＭ41の記憶データをリフレッシュするにあたり、主基板ＣＰＵ内蔵ＲＡＭ41の記憶領域を複数に分け、リフレッシュすべき領域をシフトさせながら、部分なリフレッシュを複数回行うものが採用されている場合には、リフレッシュすべき領域を順番にシフトさせるために利用されるＲレジスタを利用することができる。

すなわち、Ｒレジスタは、主基板ＣＰＵ内蔵ＲＡＭ41におけるリフレッシュすべき領域を順番にシフトさせるために、内部に保持しているデータが時間の経過に伴って更新されるように形成されるものである。そして、このようなＲレジスタは、保持しているデータを任意のタイミングで取り出せば、取り出されたデータに規則性がないので、乱数を発生する手段として利用できるものとなっている。
また、認証用データ取得手段42としては、主基板チップＣＰＵ20A に設けられている乱数生成回路部20D （図４参照）を利用したものも採用することができる。
すなわち、認証用データ取得手段42としては、認証用データが必要になると、乱数生成回路部20D に乱数を生成させ、乱数生成回路部20D が生成した乱数を認証用データとするものが採用できる。

あるいは、認証用データ取得手段42としては、主基板チップＣＰＵ20A に設けられているセキュリティ回路20E （図４参照）を利用したものも採用することができる。
すなわち、認証用データ取得手段42としては、認証用データが必要になると、スロットマシン１のそれぞれに付与された固有の識別コードを二乗し、識別コードを二乗した値の中央にある必要な桁数を採って、乱数の最初の数桁を形成するとともに、採った桁数を二乗し、この二乗した値の中央にある必要な桁数を採って、次の数桁とし、これを繰り返した乱数列を獲得し、獲得した乱数列を認証用データとするものが採用できる。
以上において、認証用データ取得手段42は、スロットマシン１に対して所定の操作が行われたことを契機に、ソフトウェア乱数を発生させて認証用データを取得するようになっている。

そして、認証用データ取得手段42は、ソフトウェア乱数を発生させて認証用データを取得すると、認証用データ送信手段43及び主基板ＣＰＵ内蔵ＲＡＭ41の両方に、取得した認証用データを送るようになっている。
ここで、認証用データを取得する契機となる所定の操作としては、例えば、次の(１)〜(３)に示す操作を採用することができる。
(１) 制御装置８等に設けられたＲＡＭの内容をクリアするＲＡＭクリアスイッチと、当該ＲＡＭの内容をクリアするとともに、認証用データ取得手段42にソフトウェア乱数を発生させるデータ取得スイッチとがスロットマシン１に設けられている場合における当該データ取得スイッチの操作。

(２) 制御装置８等に設けられたＲＡＭの内容をクリアするとともに、認証用データ取得手段42にソフトウェア乱数を発生させるデータ取得用押しボタンスイッチがスロットマシン１に設けられている場合において、データ取得用押しボタンスイッチを押圧しながら、電源装置13に設けられている電源スイッチをオンにする操作。
(３) 操作卓７に設けられたスタートスイッチ7F及びストップスイッチ7D等のスイッチのうち、予め定めておいた複数のスイッチを同時に操作、例えば、二つのストップスイッチ7Dを同時に押圧操作しながら電源スイッチをオンにする操作。
以上のような操作を採用すれば、誤操作で認証用データを取得させる可能性が著しく低減するうえ、データ取得スイッチ、データ取得用押しボタンスイッチ及び電源スイッチは、筐体２の内部に設けられるので、スロットマシン１を管理する管理者以外の者が操作することが難しくなるので、不正な操作を有効に防止することができる。

主基板ＣＰＵ内蔵ＲＡＭ41は、認証用データ取得手段42から認証用データを受け取ると、それ以前に認証用データを受け取っていない場合には、今回の認証用データを記憶する記憶動作を行うようになっている一方、それ以前に認証用データを受け取っていた場合には、前回の認証用データを消去して、今回の認証用データを記憶し、記憶しているデータの更新動作を行うようになっている。
認証用データ送信手段43は、認証用データ取得手段42が認証用データを取得した際に、当該認証用データを副制御基板30へ送信するものである。
換言すると、認証用データ送信手段43は、認証用データ取得手段42から認証用データを受け取ると、受け取った認証用データを副制御基板30へ送信するように形成されたものとなっている。

暗号化手段44は、副制御基板30へコマンドデータを送信するにあたり、主基板ＣＰＵ内蔵ＲＡＭ41に記憶されている認証用データ、及び、副制御基板30へ送信すべきコマンドデータの二つのデータに基づいて、所定の論理演算である暗号化演算を行って、コマンドデータを暗号化した暗号化コマンドデータを生成するものである。
換言すると、暗号化手段44は、当否抽選手段22から抽選結果としてのコマンドデータを受けると、当該コマンドデータを暗号化した暗号化コマンドデータを生成するように形成されたものである。
すなわち、当否抽選手段22は、当否抽選を行い、抽選結果を取得すると、抽選結果としてのコマンドデータを暗号化手段44に送るように形成されている。

暗号化手段44は、当否抽選手段22からコマンドデータを受けると、主基板ＣＰＵ内蔵ＲＡＭ41から認証用データを受け、コマンドデータ及び認証用データで暗号化演算、例えば、コマンドデータ及び認証用データの和を求める演算を行い、コマンドデータ及び認証用データの和の値を暗号化コマンドデータとするものである。
なお、暗号化コマンドデータを生成するための暗号化演算としては、コマンドデータ及び認証用データの和を求める演算に限らず、例えば、コマンドデータと認証用データとの差を求める演算、コマンドデータと認証用データとの積を求める演算、及び、コマンドデータと認証用データとの商を求める演算、並びに、加算、減算、乗算及び除算を適宜組み合わせた演算でもよく、暗号化コマンドデータを生成するための暗号化演算は、実施に当たり適宜設定することができる。

そして、暗号化手段44は、暗号化コマンドデータを生成すると、生成した暗号化コマンドデータをコマンド送信手段45へ送るように形成されている。
コマンド送信手段45は、暗号化手段44が暗号化コマンドデータを生成すると、当該暗号化コマンドデータを副制御基板30へ送信するものである。
換言すると、コマンド送信手段45は、コマンド送信手段45が生成した暗号化コマンドデータを暗号化手段44から受けると、に当該暗号化コマンドデータを副制御基板30へ送信するための通信に応じた信号形式に変換し、当該信号形式に変換した暗号化コマンドデータを副制御基板30へ送信するものである。

ここで、暗号化手段44が暗号化コマンドデータは、当否抽選手段22からコマンドデータ抽選結果を取得すると、その直後に、コマンドデータに基づいて、暗号化コマンドデータの生成を行うようになっている。
また、コマンド送信手段45は、暗号化手段44から暗号化コマンドデータを受け取ると、その直後に、暗号化コマンドデータの送信を行うようになっている。
（第２不正防止制御手段50の詳細説明）
第２不正防止制御手段50は、副制御基板30の制御回路に設けられたものである。
さらに具体的に説明すると、第２不正防止制御手段50は、図５に示すように、副制御基板30に設けられ、且つ、前述した第１不正防止制御手段40と同様に、１チップのマイクロコンピュータからなる副基板ＣＰＵ30A を備え、この副基板ＣＰＵ30A の内部で実行されるソフトウェア、すなわち、プログラムを含んで構成されたものである。

ここで、副基板チップＣＰＵ30A の内部には、当該ＣＰＵ30A の内部で実行されるソフトウェアとして、第２不正防止制御手段50に加えて、前述の演出制御手段31等が設けられている。
また、副基板チップＣＰＵ30A は、内部に形成されているハードウェアとして、論理演算等を行う際に、必要なデータの書き込み及び読み取りが行われる副基板ＣＰＵ内蔵ＲＡＭ51を備えたものとなっている。
なお、副基板ＣＰＵ内蔵ＲＡＭ51は、ハードウェアではあるが、第２不正防止制御手段50を構成する要素の一つとなっている。

第２不正防止制御手段50は、主制御基板20に設けられた第１不正防止制御手段40から受信した暗号化コマンドデータの解読を行うものである。
すなわち、第２不正防止制御手段50には、図５の如く、前述の副基板ＣＰＵ内蔵ＲＡＭ51に加えて、暗号化コマンドデータを元のコマンドデータに復元する復元化手段52が設けられている。
この副基板ＣＰＵ内蔵ＲＡＭ51は、主制御基板20から認証用データを受信すると、受信した認証用データを復元用データとして記憶する第２揮発性記憶媒体となっている。
また、副制御基板30には、副基板チップＣＰＵ30A の内部で実行されるソフトウェアである演出動作制御用プログラムを記憶した副基板ソケット取付ＲＯＭ32と、副基板ＣＰＵ内蔵ＲＡＭ51にバックアップ用の電力を供給するバックアップコンデンサ33とが設けられている。

副基板ソケット取付ＲＯＭ32は、副制御基板30に半田付けされた図示しないＩＣソケットに着脱可能に設けられたものである。この副基板ソケット取付ＲＯＭ32には、音声出力部4F, 6C、演出用照明部4B〜4D及び液晶表示装置4E等の演出用装置の作動を制御するための演出制御用プログラムが書き込まれている。
以上において、副基板ソケット取付ＲＯＭ32は、所定のプログラムを記憶している記憶媒体素子であって、副制御基板30に着脱可能に取り付けられたものである。
なお、副基板チップＣＰＵ30A としては、主基板チップＣＰＵ20A と同様に、内部で実行されるソフトウェアを記憶したROMを内蔵する１チップ構成のものを採用してもよい。

バックアップコンデンサ33は、スロットマシン１に供給される商用電力が遮断された停電状態となっても、副基板ＣＰＵ内蔵ＲＡＭ51に電力を供給することが可能なバックアップ電力供給源である。また、バックアップコンデンサ33は、スロットマシン１が商用電力で稼働している間に、商用電力を利用して充電されるようになっている。
なお、バックアップ電力供給源としては、停電状態の開始から１週間以上の期間が経過するまでの間、副基板ＣＰＵ内蔵ＲＡＭ51に電力を供給することができれば、他の種類の電力供給源でもよく、例えば、乾電池等の一次電池や、ニッカド電池等の二次電池を採用してもよい。

副基板ＣＰＵ内蔵ＲＡＭ51は、バックアップコンデンサ33によって、商用電力が遮断された停電状態となっても、内部の記憶内容が消去されずに記憶を維持することが可能となっている。
ここで、副基板ソケット取付ＲＯＭ32には、その内部で互いに電気的に導通する少なくとも二つの接地ピン32A, 32Bが設けられている。
そして、バックアップコンデンサ33の電力出力端子33A は、副基板ＣＰＵ内蔵ＲＡＭ51の受電端子51A に接続され、副基板ＣＰＵ内蔵ＲＡＭ51の接地端子51B は、副基板ソケット取付ＲＯＭ32に設けられた一方の接地ピン32A に接続され、副基板ソケット取付ＲＯＭ32に設けられた他方の接地ピン32B が接地されている。

これにより、副基板ＣＰＵ内蔵ＲＡＭ51は、スロットマシン１に商用電力が供給されている状態でも、副基板ソケット取付ＲＯＭ32が副制御基板30から取り外されると、当該副基板ＣＰＵ内蔵ＲＡＭ51への電力の供給が停止され、内部の記憶内容が消去され、復元用データである認証用データも消去されるようになっている。
復元化手段52は、主制御基板20から受信した暗号化コマンドデータを、副基板ＣＰＵ内蔵ＲＡＭ51に記憶されている復元用データ、すなわち、認証用データを利用して元のコマンドデータに復元するものである。
さらに詳しく説明すると、復元化手段52は、主制御基板20から暗号化コマンドデータを受信すると、副基板ＣＰＵ内蔵ＲＡＭ51に記憶されている復元用データである認証用データ、及び、主制御基板20から受信した暗号化コマンドデータの二つのデータに基づいて、暗号化演算とは逆の論理演算である復元化演算を行って、暗号化コマンドデータを元のコマンドデータに復元するものである。

具体的に説明すると、暗号化手段44がコマンドデータと認証用データとの和の値を暗号化コマンドデータとしている場合、復元化手段52は、暗号化コマンドデータと認証用データとの差を求める減算を行うことで、元のコマンドデータを得るものとなっている。
なお、暗号化コマンドデータを元のコマンドデータに復元するための復元化演算としては、暗号化コマンドデータと認証用データとの差を求める減算に限らず、例えば、暗号化演算が減算の場合、暗号化コマンドデータと認証用データとの和を求める演算が採用でき、暗号化演算が乗算の場合、暗号化コマンドデータを認証用データで除する演算が採用でき、さらに、暗号化演算が除算の場合、暗号化コマンドデータと認証用データとの積を求める演算が採用でき、要するに、暗号化演算に対応する逆の演算が採用できる。

以上のようなスロットマシン１は、電源装置13に設けられている電源スイッチをオンにすると、通常のデモンストレーション画像を液晶表示装置4Eに表示させるのに先だって、異常検出用のデモンストレーション画像を液晶表示装置4Eに表示させるように形成されたものとなっている。
換言すると、スロットマシン１は、電源装置13に設けられている電源スイッチをオンにすると、主制御基板20から副制御基板30へ、２種類の異常検出用のコマンドデータを送出するようになっている。
すなわち、主制御基板20から副制御基板30へは、異常検出用デモンストレーション画像Ａを表示させる異常検出用コマンドデータαと、異常検出用デモンストレーション画像Ｂを表示させる異常検出用コマンドデータβとが続けて送出されるようになっている。

そして、異常検出用コマンドデータαは、暗号化手段44で暗号化された後、暗号化コマンドデータとして副制御基板30へ送信される一方、異常検出用コマンドデータβは、暗号化手段44で暗号化されず、そのまま、副制御基板30へ送信されるようになっている。
これにより、スロットマシン１の副制御基板30が正規のものである場合、液晶表示装置4Eの画面に異常検出用デモンストレーション画像Ａが表示されてから、液晶表示装置4Eの画面に何も表示されない状態が生じ、この後、通常のデモンストレーション画像が液晶表示装置4Eの画面に表示されるようになっている。
一方、スロットマシン１の副制御基板30が不正なものに交換されている場合、液晶表示装置4Eの画面に何も表示されない状態が生じてから、液晶表示装置4Eの画面に異常検出用デモンストレーション画像Ｂが表示され、この後、液晶表示装置4Eの画面に何も表示されない状態が継続し、これにより、副制御基板30が不正なものに交換されていることが確実に把握できるようになっている。

（第１実施形態の効果）
前述のような本実施形態によれば、次のような効果が得られる。
すなわち、主制御基板20の制御回路に、ソフトウェア乱数を利用して認証用データを取得する認証用データ取得手段42と、認証用データ取得手段42が認証用データを取得したした際に、当該認証用データを記憶する主基板ＣＰＵ内蔵ＲＡＭ41とを設けたので、主制御基板20は、工場出荷時等の都合の良い時期に、認証用データ取得手段42を動作させることにより、スロットマシン１毎に相違する認証用データを認証用データ取得手段42に取得させることができ、しかも、取得した認証用データを主基板ＣＰＵ内蔵ＲＡＭ41に記憶させることができる。

また、主基板ＣＰＵ内蔵ＲＡＭ41に記憶されている認証用データ、及び、副制御基板30へ送信すべきコマンドデータの二つのデータに基づいて、所定の論理演算である暗号化演算を行って、コマンドデータを暗号化した暗号化コマンドデータを生成する暗号化手段44と、暗号化手段44が暗号化コマンドデータを生成すると、当該暗号化コマンドデータを副制御基板30へ送信するコマンド送信手段45とを主制御基板20の制御回路に設けたので、主制御基板20は、認証用データがなければ解読することができない暗号化コマンドデータを、副制御基板30へ送信することができる。
さらに、主制御基板20の制御回路に、認証用データ取得手段42が認証用データを取得した際に、当該認証用データを副制御基板30へ送信する認証用データ送信手段43を設けたので、暗号化コマンドデータを受信するのに先だって、副制御基板30が認証用データを受信することができるようになる。

一方、副制御基板30の制御回路に、主制御基板20から認証用データを受信すると、受信した認証用データを復元用データとして記憶する副基板ＣＰＵ内蔵ＲＡＭ51と、主制御基板20から暗号化コマンドデータを受信すると、副基板ＣＰＵ内蔵ＲＡＭ51に記憶されている復元用データ、及び、主制御基板20から受信した暗号化コマンドデータの二つのデータに基づいて、暗号化演算とは逆の論理演算である復元化演算を行って、暗号化コマンドデータを元のコマンドデータに復元する復元化手段52とを設けたので、主制御基板20から受信した認証用データを副基板ＣＰＵ内蔵ＲＡＭ51に記憶させておくことができ、これにより、主制御基板20から暗号化コマンドデータを受信する毎に、副基板ＣＰＵ内蔵ＲＡＭ51に記憶させた認証用データを利用して、復元化手段52で暗号化コマンドデータを復元することができ、従って、コマンドデータを暗号化しても、副制御基板30は、主制御基板20のコマンドを実行することができる。

以上において、副基板チップＣＰＵ30A を不正なチップＣＰＵに交換する、あるいは、副基板チップＣＰＵ30A が設けられた副制御基板3を、不正なチップＣＰＵが設けられている不正な改造副制御基板に交換することで、スロットマシン１から不正な利益を得ようとしても、副基板チップＣＰＵ30A に内蔵された副基板ＣＰＵ内蔵ＲＡＭ51に記憶された認証用データは、外部から読み取れることができず、このため、認証用データを不正な改造副制御基板に入力することもできないので、不正なチップＣＰＵは、主制御基板20から受信した暗号化コマンドデータを復元できず、副制御基板30に制御される装置や機器が正常に動作することがなくなる。

このように、副基板チップＣＰＵ30A を不正なチップＣＰＵに交換してしまうと、副制御基板30に制御される装置や機器が正常に動作しなくなることから、副基板チップＣＰＵ30A が不正に交換されていることが把握でき、従って、ソフトウェアで論理的に副制御基板30に設けられた副基板チップＣＰＵ30A の不正交換を把握することができる。
また、副基板ソケット取付ＲＯＭ32として、その内部で互いに電気的に導通する少なくとも二つの接地ピン32A, 32Bを備えたものを採用し、バックアップコンデンサ33から流れてくる駆動電流が、副基板ＣＰＵ内蔵ＲＡＭ51を駆動した後、副基板ソケット取付ＲＯＭ32に設けられた一方の接地ピン32A から他方の接地ピン32B を経由してグランドに達するようにし、スロットマシン１に商用電力が供給されている状態でも、副基板ソケット取付ＲＯＭ32が副制御基板30から取り外されると、副基板ＣＰＵ内蔵ＲＡＭ51への電力の供給が停止され、副基板ＣＰＵ内蔵ＲＡＭ51内部の記憶内容が消去され、復元用データである認証用データも消去されるようにしたので、副基板ソケット取付ＲＯＭ32を不正に交換する際に、副基板ソケット取付ＲＯＭ32を副制御基板30から取り外しても、主制御基板20から受信した暗号化コマンドデータを復元することができず、副制御基板30に制御される装置や機器が正常に動作しなくなり、これにより、副基板ソケット取付ＲＯＭ32の不正交換を容易に把握することができる。

［第２実施形態］
図６には、本発明の第２実施形態が示されている。本第２実施形態は、前記第１実施形態におけるソフトウェアで論理的に副制御基板30の不正交換を把握する不正防止制御手段40, 50の代わりに、センサというハードウェアで副基板ソケット取付ＲＯＭ32の不正交換を把握する不正防止制御手段140, 150を設けたものである。
なお、以下の説明においては、既に説明した部位、素子及び手段には同じ符号を付し、その説明を省略又は簡略にする。
（第１不正防止制御手段140 の詳細説明）
第１不正防止制御手段140 は、主制御基板20の制御回路に設けられたものであり、図６に示すように、主制御基板20に設けられた１チップのマイクロコンピュータからなる主基板チップＣＰＵ120 の内部で実行されるソフトウェア、すなわち、プログラムを含んで構成されたものである。

この第１不正防止制御手段140 には、主制御基板20に半田付けされた１チップＩＣからなる主基板取付ＲＯＭ141 と、主基板チップＣＰＵ120 の内部で実行されるプログラムからなるプログラム送信手段142 とが設けられている。
主基板取付ＲＯＭ141 は、後述する素子監視プログラムを記憶しているプログラム記憶媒体となっている。
プログラム送信手段142 は、スロットマシン１に対して所定の操作がなされたことを契機として、主基板取付ＲＯＭ141 が記憶している素子監視プログラムを副制御基板30へ送信するように形成されたものである。

ここで、素子監視プログラムを送信する契機としては、スロットマシン１の電源をオンにする電源投入操作であって、電源投入にともなって、制御装置８等に設けられたＲＡＭの内容をクリアするＲＡＭクリア処理が行われる電源投入操作が採用されている。
また、電源投入にともなってＲＡＭクリア処理が行われる電源投入操作を行うと、主制御基板20は、素子監視プログラムの送信に先だって、副制御基板30を初期化する初期化コマンドが当該副制御基板30へ送信するようになっている。
（第２不正防止制御手段150 の詳細説明）
第２不正防止制御手段150 は、副制御基板30の制御回路に設けられたものである。

ここで、副制御基板30には、図６の如く、１チップのマイクロコンピュータからなる副基板チップＣＰＵ130 と、前記第１実施形態と同様の副基板ソケット取付ＲＯＭ32及びバックアップコンデンサ33と、副基板ソケット取付ＲＯＭ32が取り外されたことを検出するＲＯＭ検出センサ151 と、副基板ソケット取付ＲＯＭ32が取り外されたことを表示する異常表示用ＬＥＤ34とが設けられている。
ＲＯＭ検出センサ151 は、副基板ソケット取付ＲＯＭ32が副制御基板30から取り外されたことを検出し、副基板ソケット取付ＲＯＭ32が取り外されたことを検出すると、素子取外信号としてのＲＯＭ取外信号を出力する近接センサである。

また、ＲＯＭ検出センサ151 は、副制御基板30に設けられ、副基板ソケット取付ＲＯＭ32が着脱可能に取り付けられる図示しない枠状のＩＣソケットの内側に設けらている。
なお、ＲＯＭ検出センサ151 としては、例えば、反射型フォトインターラプタ、あるいは、次に説明する渦電流検出式センサが採用できる。
渦電流検出式センサは、特に図示しないが、ＩＣソケットの内側に形成された渦巻き状配線パターンと、所定の周波数の交流電流を発生し、渦巻き状配線パターンに流通させる発振回路部と、渦巻き状配線パターンに流れる交流電流の所定時間当たりの振動数をカウントするカウンタ部と、このカウンタ部がカウントしたカウント値が所定範囲から逸脱すると、ＲＯＭ取外信号を出力する信号出力部とを有するものである。

このような渦電流検出式センサでは、所定周波数の交流電流を渦巻き状配線パターンに流通させた状態で、副基板ソケット取付ＲＯＭ32を渦巻き状配線パターンに近接させると、副基板ソケット取付ＲＯＭ32の導電部分に渦電流が発生し、発生した渦電流が逆に作用し、渦電流の誘導によって渦巻き状配線パターンにも渦電流が流れ、所定周波数の交流電流に渦電流が重畳し、これにより、渦巻き状配線パターンに流れる交流電流の周波数を上昇させる、という現象が生じる。
渦電流検出式センサは、この現象を利用するものであり、副基板ソケット取付ＲＯＭ32が取り外されて離れると、渦電流の重畳がなくなり、カウンタ部がカウントしたカウント値が低下し、このカウント値が所定範囲から低下したことを検出することで、副基板ソケット取付ＲＯＭ32が取り外されたことを検出するものである。

異常表示用ＬＥＤ34は、副基板ソケット取付ＲＯＭ32が取り外されたことを表示する素子取外報知手段であって、二色以上の表示色を有するＬＥＤを含んで構成されている。
このような異常表示用ＬＥＤ34としては、例えば、緑色及び赤色のいずれかで発光する二色ＬＥＤを採用することができる。
異常表示用ＬＥＤ34として二色ＬＥＤを採用した場合、異常表示用ＬＥＤ34は、緑色の発光が「異常無し」を表示する一方、赤色の発光又は消灯が「異常有り」を表示するように設定されている。
なお、素子取外報知手段としては、ＬＥＤを含んで構成されたものに限らず、小型の液晶表示装置、あるいは、二つの位置の間を揺動可能に設けられるとともにソレノイド等で駆動される指針等、他の構造のものでもよく、実施にあたり適宜選択できる。

副基板チップＣＰＵ130 は、内部に形成されているハードウェアとして、論理演算等を行う際に、必要なデータの書き込み及び読み取りが行われる副基板ＣＰＵ内蔵ＲＡＭ131 と、内部で実行されるソフトウェアからなるとともに、副基板ソケット取付ＲＯＭ32の取り外しを報知するための報知動作制御手段132 とを備えている。
副基板ＣＰＵ内蔵ＲＡＭ131 は、主制御基板20のプログラム送信手段142 から受信した素子監視プログラムを記憶するとともに、バックアップコンデンサ33からの電力を受電可能に形成された揮発性記憶媒体である。
ここで、素子監視プログラムは、副基板ＣＰＵ内蔵ＲＡＭ131 内におけるスタック領域から外れた、すなわち、スタック領域の最初のアドレスよりもアドレスの若い部位に設定された専用領域に記憶されるようになっている。

また、素子監視プログラムは、スロットマシン１の電源がオフの状態において、ＲＯＭ検出センサ151 が出力するＲＯＭ取外信号に基づいて、副基板ソケット取付ＲＯＭ32が取り外されたことを報知する動作を異常表示用ＬＥＤ34に実行させるプログラムである。この素子監視プログラムについては後で詳述する。
報知動作制御手段132 は、副基板ＣＰＵ内蔵ＲＡＭ131 に記憶されている素子監視プログラムを実行することで、ＲＯＭ検出センサ151 が出力するＲＯＭ取外信号に基づいて、異常表示用ＬＥＤ34の動作を制御し、副基板ソケット取付ＲＯＭ32が取り外されると、その旨を報知する動作を異常表示用ＬＥＤ34に実行させるものである。

具体的には、報知動作制御手段132 は、ＲＯＭ検出センサ151 からＲＯＭ取外信号を受信するまでは、異常表示用ＬＥＤ34を緑色に発光させる一方、ＲＯＭ検出センサ151 からＲＯＭ取外信号を受信すると、異常表示用ＬＥＤ34を赤色に発光させるものである。
なお、報知動作制御手段132 は、異常表示用ＬＥＤ34を、一旦、赤色に発光させると、スロットマシン１に対して所定の異常リセット操作が行われるまで、異常表示用ＬＥＤ34に赤色発光を継続されるようになっている。
この際、バックアップコンデンサ33は、スロットマシン１に供給される商用電力が遮断された停電状態となっても、副基板チップＣＰＵ130 、この副基板チップＣＰＵ130 に内蔵された副基板ＣＰＵ内蔵ＲＡＭ131 、異常表示用ＬＥＤ34及びＲＯＭ検出センサ151 に電力を供給することが可能なバックアップ電力供給源である。また、バックアップコンデンサ33は、スロットマシン１が商用電力で稼働している間に、商用電力を利用して充電されるようになっている。

なお、バックアップ電力供給源としては、停電状態の開始から１週間以上の期間が経過するまでの間、副基板ＣＰＵ内蔵ＲＡＭ51に電力を供給することができれば、他の種類の電力供給源でもよく、例えば、乾電池等の一次電池や、ニッカド電池等の二次電池を採用してもよい。
、
副基板チップＣＰＵ130 は、バックアップコンデンサ33によって、商用電力が遮断された停電状態となっても、報知動作制御手段132 の動作を維持することが可能となっている。

副基板ＣＰＵ内蔵ＲＡＭ131 は、バックアップコンデンサ33によって、商用電力が遮断された停電状態となっても、内部の記憶内容が消去されずに記憶を維持することが可能となっている。
異常表示用ＬＥＤ34は、バックアップコンデンサ33によって、商用電力が遮断された停電状態となっても、緑色又は赤色の発光を継続することが可能となっている。
次に、本実施形態に係る素子監視プログラムによるＲＯＭチェック処理について図７のフローチャートを参照しながら説明する。
ここで、副基板チップＣＰＵ130 は、複数のサブルーチンプログラムを有するメインルーチンプログラムを実行していくものである。そして、素子監視プログラムは、前述のメインルーチンプログラムにおける一のサブルーチンプログラムであり、他のサブルーチンプログラムと並列処理されるようになっている。

この素子監視プログラムは、スロットマシン１の電源が投入されると起動し、ＲＯＭチェック処理を開始する。この際、ＲＯＭチェック処理は、図７の如く、ステップＳ1000から処理が開始される。
ステップＳ1000において、スロットマシン１の電源がオフになったか否か、換言すると、電源断となったか否かが判定される。
このステップＳ1000 で電源断となったと判定されなかった場合、ＲＯＭチェック処理はひとまず終了し、図示しないメインルーチンプログラムの処理に戻る。一方、ステップＳ1000で電源断となったと判定された場合、次のステップＳ1100へ進む。

ステップＳ1100では、電源断を契機として副基板チップＣＰＵ130 によって行われる電断処理が完了したか否かが判定される。
このステップＳ1100で、電断処理が完了したと判定されなかった場合、電断処理が完了するまで、このステップＳ1100を繰り返す待機処理が行われる。
一方、ステップＳ1100で、電断処理が完了したと判定された場合、次のステップＳ2000へ進む。
ステップＳ2000では、ＲＯＭチェック処理の処理時間を計測するタイマｔ_１に計時を開始させるタイマｔ_１起動処理を行い、タイマｔ_１が計時を開始したら、次のステップＳ2100へ進む。

ステップＳ2100では、ＲＯＭ検出センサ151 からＲＯＭ取外信号を受信したか否かが判定される。
このステップＳ2100で、ＲＯＭ取外信号を受信したと判定されなかった場合、ステップＳ3100へジャンプする一方、ステップＳ2100で、ＲＯＭ取外信号を受信したと判定された場合、次のステップＳ2200へ進む。
ステップＳ2200では、ＲＯＭ取外信号の出力が継続する継続時間を計測するタイマｔ_２に計時を開始させるタイマｔ_２起動処理を行い、タイマｔ_２が計時を開始したら、次のステップＳ2300へ進む。

ステップＳ2300では、ＲＯＭ取外信号の出力が継続しているか否かが判定される。
このステップＳ2300で、ＲＯＭ取外信号の出力が継続していると判定されなかった場合、ステップＳ3000へジャンプする一方、ステップＳ2300で、ＲＯＭ取外信号の出力が継続していると判定された場合、次のステップＳ2400へ進む。
ステップＳ2400では、タイマｔ_２の計時時間が最低継続時間Ｔ_２に達したか否かが判定される。
ステップＳ2400で、タイマｔ_２の計時時間が最低継続時間Ｔ_２に達したと判定されなかった場合、受信した信号がＲＯＭ取外信号ではなく、ノイズである可能性があるので、ステップＳ2300へ戻る。

一方、ステップＳ2400で、タイマｔ_２の計時時間が最低継続時間Ｔ_２に達したと判定された場合、受信した信号がノイズである可能性がなくなり、ＲＯＭ取外信号であることが断定できるので、次のステップＳ2500へ進む。
ステップＳ2500では、異常表示用ＬＥＤ34の発光色を緑色から赤色へ切り換える異常表示処理を行い、この後、次のステップＳ3000へ進む。
ステップＳ3000では、タイマｔ_２に計時処理を終了させるとともに、タイマｔ_２の計時値を「０」にリセットするタイマｔ_２停止リセット処理を行い、タイマｔ_２停止リセット処理が完了したら、次のステップＳ3100へ進む。

ステップＳ3100では、タイマｔ_１の計時時間が最低処理時間Ｔ_１に達したか否かが判定される。
ステップＳ3100で、タイマｔ_１の計時時間が最低処理時間Ｔ_１に達したと判定されなかった場合、タイマｔ_１の計時時間が最低処理時間Ｔ_１に達するまで、ステップＳ3200を繰り返し、電力をセーブするためにスタンバイ状態で待機する電力セーブ処理を行う。
一方、ステップＳ3100で、タイマｔ_１の計時時間が最低処理時間Ｔ_１に達したと判定された場合、ステップＳ3300へ進み、ステップＳ3300で電力セーブ処理待機を終了し、次のステップＳ3400へ進む。

ステップＳ3400では、タイマｔ_１に計時処理を終了させるとともに、タイマｔ_１の計時値を「０」にリセットするタイマｔ_１停止リセット処理を行い、タイマｔ_１停止リセット処理が完了したら、次のステップＳ3500へ進む。
ステップＳ3500では、スロットマシン１の電源が復帰したか否か、換言すると、電源がオン状態に戻ったか否かが判定される。
このステップＳ3500 で、電源が復帰したと判定されなかった場合、ステップＳ2000に戻る一方、ステップＳ3500 で、電源が復帰したと判定された場合、ＲＯＭチェック処理は終了し、図示しないメインルーチンプログラムの処理に戻る。

（第２実施形態の効果）
前述のような本実施形態によれば、次のような効果が得られる。
すなわち、副制御基板30に、副基板ソケット取付ＲＯＭ32の取り外しを検出し、副基板ソケット取付ＲＯＭ32が取り外されたことを検出すると、ＲＯＭ取外信号を出力するＲＯＭ検出センサ151 と、ＲＯＭ検出センサ151 が出力するＲＯＭ取外信号に基づいて、副基板ソケット取付ＲＯＭ32が取り外されたことを報知する異常表示用ＬＥＤ34と、当該副制御基板30に電力を供給することが可能なバックアップコンデンサ33とを設けたので、バックアップコンデンサ33が供給する電力で、ＲＯＭ検出センサ151 及び異常表示用ＬＥＤ34を作動させることができる。そのうえ、ＲＯＭ検出センサ151 が出力するＲＯＭ取外信号に基づいて、副基板ソケット取付ＲＯＭ32が取り外されたことを報知する報知動作を、異常表示用ＬＥＤ34に実行させる素子監視プログラムを、副制御基板30に設けたので、スロットマシン１の電源がオフになった状態、すなわち、電断状態で、副基板ソケット取付ＲＯＭ32の取り外しを検出し、さらに、その旨の報知を異常表示用ＬＥＤ34に行わせることができるようになる。

ここで、主制御基板20の制御回路に、ＲＯＭ検出センサ151 が出力するＲＯＭ取外信号に基づいて、副基板ソケット取付ＲＯＭ32が取り外されたことを報知する動作を異常表示用ＬＥＤ34に実行させる素子監視プログラムを記憶している主基板取付ＲＯＭ141 と、当該スロットマシン１に対して、ＲＡＭクリア処理が行われる電源投入操作がなされたことを契機として、主基板取付ＲＯＭ141 が記憶している素子監視プログラムを副制御基板30へ送信するように形成されたプログラム送信手段121 とを設け、さらに、副制御基板30の制御回路に、主制御基板20から受信した素子監視プログラムを記憶するとともに、バックアップコンデンサ33からの電力を受電可能に形成された副基板ＣＰＵ内蔵ＲＡＭ131 と、副基板ＣＰＵ内蔵ＲＡＭ131 に記憶されている素子監視プログラムを実行することで、ＲＯＭ検出センサ151 が出力するＲＯＭ取外信号に基づいて、異常表示用ＬＥＤ34の動作を制御し、副基板ソケット取付ＲＯＭ32が取り外されると、その旨を報知する動作を異常表示用ＬＥＤ34に実行させる報知動作制御手段132 とを設けたので、主制御基板20から素子監視プログラムを副制御基板30へ送信させ、且つ、副制御基板30の副基板ＣＰＵ内蔵ＲＡＭ131 に素子監視プログラムを記憶させておき、この状態で、スロットマシン１の電源がオフになると、バックアップコンデンサ33からの電力で、副制御基板30の制御回路に素子監視プログラムが実行される。そして、副基板ソケット取付ＲＯＭ32が副制御基板30から取り外されると、ＲＯＭ検出センサ151 が出力するＲＯＭ取外信号に基づいて素子取外報知手段132 が作動し、副基板ソケット取付ＲＯＭ32が不正交換されたことを報知する報知動作を異常表示用ＬＥＤ34に行わせるようになり、これにより、スロットマシン１の電源がオフになった状態で、副基板ソケット取付ＲＯＭ32が不正交換されると、その旨の報知が確実に行われるようになる。

このため、副基板ソケット取付ＲＯＭ32の不正交換を報知するにあたり、副基板ソケット取付ＲＯＭ32に巻き付けられる電線が不要となるので、副基板ソケット取付ＲＯＭ32に電線を巻き付ける手間や時間が不要となり、副制御基板30の製造コストの上昇や、スロットマシン１自体の製造コストの上昇を未然に防止することができ、しかも、副基板ソケット取付ＲＯＭ32の美的外観が何ら損なわれることがない。
［第３実施形態］
図７には、本発明の第３実施形態が示されている。本第３実施形態は、前記第２実施形態における副基板ＣＰＵ内蔵ＲＡＭ131の所定領域に素子監視プログラムを記憶させる不正防止制御手段140, 150を、ソフト乱数で設定されたアドレスを基準にして設定された副基板ＣＰＵ内蔵ＲＡＭ131の領域に素子監視プログラムを記憶させる不正防止制御手段240, 250としたものである。

（第１不正防止制御手段240 の詳細説明）
第１不正防止制御手段240 は、主制御基板20の制御回路に設けられたものであり、図７に示すように、主制御基板20に設けられた１チップのマイクロコンピュータからなる主基板チップＣＰＵ220 の内部で実行されるソフトウェア、すなわち、プログラムを含んで構成されたものである。
主制御基板20には、当該主制御基板20を形成するハードウェアとして、前述の主基板チップＣＰＵ220 に加えて、バックアップ電力供給源としてのバックアップコンデンサ25と、プログラム記憶媒体としての１チップＩＣからなる主基板取付ＲＯＭ141 と、所定の情報を表示するための表示器である７セグメントＬＥＤ表示器241 とが設けられている。

なお、バックアップコンデンサ25及び主基板取付ＲＯＭ141 、並びに、主基板取付ＲＯＭ141 に記憶されている素子監視プログラムについては、既に説明したので、以下においては説明を省略する。
主基板チップＣＰＵ220 には、後述する書込基準アドレスを取得するための書込基準アドレス取得手段221 と、書込基準アドレスを記憶する主基板ＣＰＵ内蔵ＲＡＭ222 と、書込基準アドレス等を副制御基板30へ送信するためのプログラム送信手段223 と、７セグメントＬＥＤ表示器241 を駆動するための表示器駆動手段224 とが設けられている。
このうち、基準アドレス取得手段221 、プログラム送信手段223 及び表示器駆動手段224 は、主基板チップＣＰＵ220 に内部に設けられているソフトウェアによって形成されたものである。

一方、主基板ＣＰＵ内蔵ＲＡＭ222 は、主基板チップＣＰＵ220 の内部に形成された多数の記憶要素（例えば、微細なトランジスタ等）からなるハードウェアである。
書込基準アドレス取得手段221 は、スロットマシン１に対して所定の操作がなされたことを契機として、次に説明する書込基準アドレスを取得するものである。
ここで、書込基準アドレスとは、副制御基板30に設けられている後述するプログラム書込手段231 が副基板ＣＰＵ内蔵ＲＡＭ131 に素子監視プログラムを書き込む際の基準となるアドレス、具体的には、副基板ＣＰＵ内蔵ＲＡＭ131 の記憶領域内おける、素子監視プログラムが最初に書き込まれる先頭のアドレスである。

そして、書込基準アドレス取得手段221 は、ソフトウェア乱数を利用して書込基準アドレスを取得するものとなっている。
さらに詳しく説明すると、書込基準アドレス取得手段221 は、ソフトウェア乱数を発生するプログラムを含んで構成されたものであり、このプログラムによって、副基板ＣＰＵ内蔵ＲＡＭ131 内におけるスタック領域から書込領域が外れるように、すなわち、スタック領域の最初のアドレスから素子監視プログラムの容量分を減じた数値よりも小さい乱数をソフトウェア乱数発生プログラムで取得するものとなっている。
そして、書込基準アドレス取得手段221 は、副基板ＣＰＵ内蔵ＲＡＭ131 に素子監視プログラムを書き込む際の書き込む際の書込基準アドレス、具体的には、副基板ＣＰＵ内蔵ＲＡＭ131 に素子監視プログラムを書き込む際の書き込む際の先頭アドレスとして、前述の発生させた乱数を採用するようになっている。

ここで、ソフトウェア乱数を乱数発生プログラムで発生させるにあたり、例えば、主基板チップＣＰＵ220 に設けられている前述のＲレジスタを利用することができる。
以上において、書込基準アドレス取得手段221 が書込基準アドレスを取得する契機となる所定の操作としては、スロットマシン１の電源をオンにする電源投入操作であって、電源投入にともなって、制御装置８等に設けられたＲＡＭの内容をクリアするＲＡＭクリア処理が行われる電源投入操作が採用されている。
ここで、主基板チップＣＰＵ220 は、ＲＡＭクリア処理が行われる電源投入操作が行われたＲＡＭクリア回数をカウントするＲＡＭクリア回数カウント機能を有している。

ＲＡＭクリア処理が行われる電源投入操作が行われると、クレジットを表示する表示装置、あるいは、液晶表示装置4Eの画面には、その時点におけるＲＡＭクリア回数が表示され、このＲＡＭクリア回数の表示を開始してから所定時間が経過すると、ＲＡＭクリア回数の表示が消えるようなっている。
なお、本発明に係る書込基準アドレス取得手段としては、ソフトウェア乱数を利用して書込基準アドレスを取得する書込基準アドレス取得手段221 に限らず、スロットマシン１を製造する工場で、スロットマシン１毎に相違する数値を主基板チップＣＰＵ220 内部のソフトウエアスイッチに設定しておき、スロットマシン１に対して所定の操作がなされたことを契機として、前述のソフトウエアスイッチに設定された数値を読むことで、書込基準アドレスを取得するものでもよい。

主基板ＣＰＵ内蔵ＲＡＭ222 は、書込基準アドレス取得手段221 によって取得された書込基準アドレスを記憶するアドレス記憶媒体である。
また、主基板ＣＰＵ内蔵ＲＡＭ222 は、バックアップコンデンサ25によって電力が供給され、商用電力が遮断された停電状態となっても、停電状態が始まってから１週間程度の時間が経過するまでの間、内部の記憶内容が消去されずに記憶を維持することが可能となっている。
プログラム送信手段223 は、書込基準アドレス取得手段221 が書込基準アドレスを取得すると、換言すると、ＲＡＭクリア処理が行われる電源投入操作が行われると、書込基準アドレス取得手段221 によって取得された書込基準アドレス、及び、主基板取付ＲＯＭ141 が記憶している素子監視プログラムを副制御基板30へ送信するプログラム送信手段となっている。

表示器駆動手段224 は、７セグメントＬＥＤ表示器241 を駆動するためのプログラムであり、主基板ＣＰＵ内蔵ＲＡＭ222 に記憶された書込基準アドレスを、主制御基板20に設けられている７セグメントＬＥＤ表示器241 に表示させるものである。
ここで、７セグメントＬＥＤ表示器241 は、棒状に形成されるとともに「８」の字状に配列された７つのＬＥＤと、小数点となる小さな丸いＬＥＤとが組み合わされた計８つのＬＥＤを有するものとなっている。
このような７セグメントＬＥＤ表示器241 は、８つのＬＥＤのそれぞれに８桁の２進数の各桁を割り当てることが可能となっている。

ここで、表示器駆動手段224 は、主基板ＣＰＵ内蔵ＲＡＭ222 に記憶された書込基準アドレスの下８桁のそれぞれを、７セグメントＬＥＤ表示器241 の８つのＬＥＤに割り当て、その桁の数値が「１」の場合、該当するＬＥＤを点灯させ、その桁の数値が「０」の場合、該当するＬＥＤを消灯するものとなっている。
以上において、第１不正防止制御手段240 は、主基板取付ＲＯＭ141 、書込基準アドレス取得手段221 、主基板ＣＰＵ内蔵ＲＡＭ222 、プログラム送信手段223 及び表示器駆動手段224 を含んで構成されている。
（第２不正防止制御手段250 の詳細説明）
第２不正防止制御手段250 は、副制御基板30の制御回路に設けられたものであり、図７に示すように、副制御基板30に設けられた１チップのマイクロコンピュータからなる副基板チップＣＰＵ230 の内部で実行されるソフトウェア、すなわち、プログラムを含んで構成されたものである。

副制御基板30には、当該副制御基板30を形成するハードウェアとして、前述の副基板チップＣＰＵ230 に加えて、記憶媒体素子である副基板ソケット取付ＲＯＭ32と、
バックアップ電力供給源としてのバックアップコンデンサ33と、素子取外報知手段としての異常表示用ＬＥＤ34と、素子取外検出手段としてのＲＯＭ検出センサ151 と、主制御基板20側の７セグメントＬＥＤ表示器241 と同様の７セグメントＬＥＤ表示器251 とが設けられている。
なお、副基板ソケット取付ＲＯＭ32、バックアップコンデンサ33、異常表示用ＬＥＤ34、ＲＯＭ検出センサ151 及び主基板取付ＲＯＭ141 については、既に説明したので、以下においては説明を省略する。

副基板チップＣＰＵ230 には、図７の如く、素子監視プログラムを副基板ＣＰＵ内蔵ＲＡＭ131 に書き込んで記憶させるプログラム書込手段231 と、素子監視プログラムを記憶する副基板ＣＰＵ内蔵ＲＡＭ131 、７セグメントＬＥＤ表示器251 を駆動するための表示器駆動手段232 と、異常表示用ＬＥＤ34の動作を制御する報知動作制御手段132 とが設けられている。
このうち、プログラム書込手段231 、表示器駆動手段232 及び報知動作制御手段132 は、主基板チップＣＰＵ220 に内部に設けられているソフトウェアによって形成されたものである。

一方、副基板ＣＰＵ内蔵ＲＡＭ131 は、副基板チップＣＰＵ230 の内部に形成された多数の記憶要素（例えば、微細なトランジスタ等）からなるハードウェアである。
なお、副基板ＣＰＵ内蔵ＲＡＭ131 及び報知動作制御手段132 については、既に説明したので、以下においては説明を省略する。
（第１不正防止制御手段240 の詳細説明）
第１不正防止制御手段240 は、主制御基板20の制御回路に設けられたものであり、図７に示すように、主制御基板20に設けられた１チップのマイクロコンピュータからなる主基板チップＣＰＵ220 の内部で実行されるソフトウェア、すなわち、プログラムを含んで構成されたものである。

主制御基板20には、当該主制御基板20を形成するハードウェアとして、前述の主基板チップＣＰＵ220 に加えて、バックアップ電力供給源としてのバックアップコンデンサ25と、プログラム記憶媒体としての１チップＩＣからなる主基板取付ＲＯＭ141 と、所定の情報を表示するための表示器である７セグメントＬＥＤ表示器241 とが設けられている。
なお、バックアップコンデンサ25及び主基板取付ＲＯＭ141 、並びに、主基板取付ＲＯＭ141 に記憶されている素子監視プログラムについては、既に説明したので、以下においては説明を省略する。
主基板チップＣＰＵ220 には、後述する書込基準アドレスを取得するための書込基準アドレス取得手段221 と、書込基準アドレスを記憶する主基板ＣＰＵ内蔵ＲＡＭ222 と、書込基準アドレス等を副制御基板30へ送信するためのプログラム送信手段223 と、７セグメントＬＥＤ表示器241 を駆動するための表示器駆動手段224 とが設けられている。

このうち、基準アドレス取得手段221 、プログラム送信手段223 及び表示器駆動手段224 は、主基板チップＣＰＵ220 に内部に設けられているソフトウェアによって形成されたものである。
一方、主基板ＣＰＵ内蔵ＲＡＭ222 は、主基板チップＣＰＵ220 の内部に形成された多数の記憶要素（例えば、微細なトランジスタ等）からなるハードウェアである。
書込基準アドレス取得手段221 は、スロットマシン１に対して所定の操作がなされたことを契機として、次に説明する書込基準アドレスを取得するものである。
ここで、書込基準アドレスとは、副制御基板30に設けられている後述するプログラム書込手段231 が副基板ＣＰＵ内蔵ＲＡＭ131 に素子監視プログラムを書き込む際の基準となるアドレス、具体的には、副基板ＣＰＵ内蔵ＲＡＭ131 の記憶領域内おける、素子監視プログラムが最初に書き込まれる先頭のアドレスである。

そして、書込基準アドレス取得手段221 は、ソフトウェア乱数を利用して書込基準アドレスを取得するものとなっている。
さらに詳しく説明すると、書込基準アドレス取得手段221 は、ソフトウェア乱数を発生するプログラムを含んで構成されたものであり、このプログラムによって、副基板ＣＰＵ内蔵ＲＡＭ131 内におけるスタック領域から書込領域が外れるように、すなわち、スタック領域の最初のアドレスから素子監視プログラムの容量分を減じた数値よりも小さい乱数をソフトウェア乱数発生プログラムで取得するものとなっている。
そして、書込基準アドレス取得手段221 は、副基板ＣＰＵ内蔵ＲＡＭ131 に素子監視プログラムを書き込む際の書き込む際の書込基準アドレス、具体的には、副基板ＣＰＵ内蔵ＲＡＭ131 に素子監視プログラムを書き込む際の書き込む際の先頭アドレスとして、前述の発生させた乱数を採用するようになっている。

ここで、ソフトウェア乱数を乱数発生プログラムで発生させるにあたり、例えば、主基板チップＣＰＵ220 に設けられている前述のＲレジスタを利用することができる。
なお、書込基準アドレスとしては、先頭アドレスに限らず、例えば、素子監視プログラムを書き込む際の書き込む際の最終アドレスでもよく、要するに、副基板ＣＰＵ内蔵ＲＡＭ131 の記憶領域における好適な部位に書込基準アドレスを書き込むための基準となるアドレスであればよく、具体的な値は、実施にあたり適宜設定すればよい。
以上において、書込基準アドレス取得手段221 が書込基準アドレスを取得する契機となる所定の操作としては、スロットマシン１の電源をオンにする電源投入操作であって、電源投入にともなって、制御装置８等に設けられたＲＡＭの内容をクリアするＲＡＭクリア処理が行われる電源投入操作が採用されている。

ここで、主基板チップＣＰＵ220 は、ＲＡＭクリア処理が行われる電源投入操作が行われたＲＡＭクリア回数をカウントするＲＡＭクリア回数カウント機能を有している。
ＲＡＭクリア処理が行われる電源投入操作が行われると、クレジットを表示する表示装置、あるいは、液晶表示装置4Eの画面には、その時点におけるＲＡＭクリア回数が表示され、このＲＡＭクリア回数の表示を開始してから所定時間が経過すると、ＲＡＭクリア回数の表示が消えるようなっている。
なお、本発明に係る書込基準アドレス取得手段としては、ソフトウェア乱数を利用して書込基準アドレスを取得する書込基準アドレス取得手段221 に限らず、スロットマシン１を製造する工場で、スロットマシン１毎に相違する数値を主基板チップＣＰＵ220 内部のソフトウエアスイッチに設定しておき、スロットマシン１に対して所定の操作がなされたことを契機として、前述のソフトウエアスイッチに設定された数値を読むことで、書込基準アドレスを取得するものでもよい。

主基板ＣＰＵ内蔵ＲＡＭ222 は、書込基準アドレス取得手段221 によって取得された書込基準アドレスを記憶するアドレス記憶媒体である。
また、主基板ＣＰＵ内蔵ＲＡＭ222 は、バックアップコンデンサ25によって電力が供給され、商用電力が遮断された停電状態となっても、停電状態が始まってから１週間程度の時間が経過するまでの間、内部の記憶内容が消去されずに記憶を維持することが可能となっている。
プログラム送信手段223 は、書込基準アドレス取得手段221 が書込基準アドレスを取得すると、換言すると、ＲＡＭクリア処理が行われる電源投入操作が行われると、書込基準アドレス取得手段221 によって取得された書込基準アドレス、及び、主基板取付ＲＯＭ141 が記憶している素子監視プログラムを副制御基板30へ送信するプログラム送信手段となっている。

表示器駆動手段224 は、７セグメントＬＥＤ表示器241 を駆動するためのプログラムであり、主基板ＣＰＵ内蔵ＲＡＭ222 に記憶された書込基準アドレスを、主制御基板20に設けられている７セグメントＬＥＤ表示器241 に表示させるものである。
ここで、７セグメントＬＥＤ表示器241 は、棒状に形成されるとともに「８」の字状に配列された７つのＬＥＤと、小数点となる小さな丸いＬＥＤとが組み合わされた計８つのＬＥＤを有するものとなっている。
このような７セグメントＬＥＤ表示器241 は、８つのＬＥＤのそれぞれに８桁の２進数の各桁を割り当てることが可能となっている。

ここで、表示器駆動手段224 は、主基板ＣＰＵ内蔵ＲＡＭ222 に記憶された書込基準アドレスの下８桁のそれぞれを、７セグメントＬＥＤ表示器241 の８つのＬＥＤに割り当て、その桁の数値が「１」の場合、該当するＬＥＤを点灯させ、その桁の数値が「０」の場合、該当するＬＥＤを消灯するものとなっている。
以上において、第１不正防止制御手段240 は、主基板取付ＲＯＭ141 、書込基準アドレス取得手段221 、主基板ＣＰＵ内蔵ＲＡＭ222 、プログラム送信手段223 及び表示器駆動手段224 を含んで構成されている。
（第２不正防止制御手段250 の詳細説明）
第２不正防止制御手段250 は、副制御基板30の制御回路に設けられたものであり、図７に示すように、副制御基板30に設けられた１チップのマイクロコンピュータからなる副基板チップＣＰＵ230 の内部で実行されるソフトウェア、すなわち、プログラムを含んで構成されたものである。

副制御基板30には、当該副制御基板30を形成するハードウェアとして、前述の副基板チップＣＰＵ230 に加えて、記憶媒体素子である副基板ソケット取付ＲＯＭ32と、バックアップ電力供給源としてのバックアップコンデンサ33と、素子取外報知手段としての異常表示用ＬＥＤ34と、素子取外検出手段としてのＲＯＭ検出センサ151 と、主制御基板20側の７セグメントＬＥＤ表示器241 と同様の７セグメントＬＥＤ表示器251 とが設けられている。
７セグメントＬＥＤ表示器251 は、既に説明した７セグメントＬＥＤ表示器241 と同様の表示器であるので、以下においては説明を省略する。

なお、副基板ソケット取付ＲＯＭ32、バックアップコンデンサ33、異常表示用ＬＥＤ34、ＲＯＭ検出センサ151 及び主基板取付ＲＯＭ141 については、既に説明したので、以下においては説明を省略する。
副基板チップＣＰＵ230 には、図７の如く、素子監視プログラムを副基板ＣＰＵ内蔵ＲＡＭ131 に書き込んで記憶させるプログラム書込手段231 と、素子監視プログラムを記憶する副基板ＣＰＵ内蔵ＲＡＭ131 、７セグメントＬＥＤ表示器251 を駆動するための表示器駆動手段232 と、異常表示用ＬＥＤ34の動作を制御する報知動作制御手段132 とが設けられている。

このうち、プログラム書込手段231 、表示器駆動手段232 及び報知動作制御手段132 は、主基板チップＣＰＵ220 に内部に設けられているソフトウェアによって形成されたものである。
一方、副基板ＣＰＵ内蔵ＲＡＭ131 は、副基板チップＣＰＵ230 の内部に形成された多数の記憶要素（例えば、微細なトランジスタ等）からなるハードウェアである。
なお、副基板ＣＰＵ内蔵ＲＡＭ131 及び報知動作制御手段132 については、既に説明したので、以下においては説明を省略する。
プログラム書込手段231 は、主制御基板20から書込基準アドレス及び素子監視プログラムを受信すると、受信した書込基準アドレスに基づいて素子監視プログラムを副基板ＣＰＵ内蔵ＲＡＭ131 に書き込んで記憶させるものである。

さらに具体的に説明すると、プログラム書込手段231 は、主制御基板20から書込基準アドレス及び素子監視プログラムを受信すると、副基板ＣＰＵ内蔵ＲＡＭ131 の記憶領域における書込基準アドレスを、書込処理の先頭のアドレスとして設定し、書込基準アドレスから素子監視プログラムの書込処理を開始し、素子監視プログラムのすべての書き込みが完了すると、素子監視プログラムの書込処理を終了するものとなっている。
表示器駆動手段232 は、７セグメントＬＥＤ表示器251 を駆動するためのプログラムであり、副基板ＣＰＵ内蔵ＲＡＭ131 に記憶されている書込基準アドレスを７セグメントＬＥＤ表示器251 に表示させるものである。

ここで、表示器駆動手段232 は、副基板ＣＰＵ内蔵ＲＡＭ131 に記憶された書込基準アドレスの下８桁のそれぞれを、７セグメントＬＥＤ表示器251 の８つのＬＥＤに割り当て、その桁の数値が「１」の場合、該当するＬＥＤを点灯させ、その桁の数値が「０」の場合、該当するＬＥＤを消灯するものとなっている。
副基板チップＣＰＵ230 は、商用電力が遮断された停電状態となっても、バックアップコンデンサ33によって電力が供給され、報知動作制御手段132 及び表示器駆動手段232 の動作を維持することが可能となっている。
そして、異常表示用ＬＥＤ及び７セグメントＬＥＤ表示器251 は、バックアップコンデンサ33によって電力が供給され、且つ、副基板チップＣＰＵ230 によって表示動作制御が正常に行われるので、商用電力が遮断された停電状態となっても、正確な表示を維持することが可能となっている。

以上において、第２不正防止制御手段250 は、プログラム書込手段231 、副基板ＣＰＵ内蔵ＲＡＭ131 、報知動作制御手段132 、表示器駆動手段232 及びＲＯＭ検出センサ151 を含んで構成されている。
（第３実施形態の効果）
前述のような本実施形態によれば、次のような効果が得られる。
すなわち、副制御基板30に、副基板ソケット取付ＲＯＭ32の取り外しを検出し、副基板ソケット取付ＲＯＭ32が取り外されたことを検出すると、ＲＯＭ取外信号を出力するＲＯＭ検出センサ151 と、ＲＯＭ検出センサ151 が出力するＲＯＭ取外信号に基づいて、副基板ソケット取付ＲＯＭ32が取り外されたことを報知する異常表示用ＬＥＤ34と、当該副制御基板30に電力を供給することが可能なバックアップコンデンサ33とを設けたので、バックアップコンデンサ33が供給する電力でＲＯＭ検出センサ151 及び異常表示用ＬＥＤ34を作動させることができる。しかも、ＲＯＭ検出センサ151 が出力するＲＯＭ取外信号に基づいて、副基板ソケット取付ＲＯＭ32が取り外されたことを報知する報知動作を異常表示用ＬＥＤ34に実行させる素子監視プログラムを副制御基板30に記憶させたので、スロットマシン１の電源がオフになった状態、すなわち、電断状態で、副基板ソケット取付ＲＯＭ32の取り外しを検出することができ、且つ、その旨を異常表示用ＬＥＤ34に報知させることができる。

ここで、主制御基板20の制御回路に設けられた主基板取付ＲＯＭ141 に、副制御基板30側のＲＯＭ検出センサ151 が出力するＲＯＭ取外信号に基づいて、副基板ソケット取付ＲＯＭ32が取り外されたことを報知する動作を異常表示用ＬＥＤ34に実行させる素子監視プログラムを記憶させ、主基板取付ＲＯＭ141 が記憶している素子監視プログラムを副制御基板30へ送信するように形成されたプログラム送信手段223 を主制御基板20の制御回路に設け、さらに、副制御基板30の制御回路に、主制御基板20から受信した素子監視プログラムを記憶するとともに、バックアップコンデンサ33からの電力を受電可能に形成された副基板ＣＰＵ内蔵ＲＡＭ131 と、副基板ＣＰＵ内蔵ＲＡＭ131 に記憶されている素子監視プログラムを実行することで、ＲＯＭ検出センサ151 が出力するＲＯＭ取外信号に基づいて、異常表示用ＬＥＤ34の動作を制御し、副基板ソケット取付ＲＯＭ32が取り外されると、その旨を報知する動作を異常表示用ＬＥＤ34に実行させる報知動作制御手段132 とを設けたので、主制御基板20から素子監視プログラムを副制御基板30へ送信させ、副制御基板30の副基板ＣＰＵ内蔵ＲＡＭ131 に素子監視プログラムを記憶させておき、この状態で、遊技機の電源がオフになった後に、バックアップコンデンサ33からの電力で、副制御基板30の制御回路に素子監視プログラムを実行させれば、ＲＯＭ検出センサ151 が出力するＲＯＭ取外信号に基づいて報知動作制御手段132 が作動し、副基板ソケット取付ＲＯＭ32が副制御基板30から取り外されると、その旨、すなわち、副基板ソケット取付ＲＯＭ32が不正交換されたことが異常表示用ＬＥＤ34によって報知されるようになり、これにより、遊技機の電源がオフになった状態で、副基板ソケット取付ＲＯＭ32が不正交換されると、当該副基板ソケット取付ＲＯＭ32の不正交換を確実に報知することができる。

このため、副基板ソケット取付ＲＯＭ32の不正交換を報知するにあたり、副基板ソケット取付ＲＯＭ32に巻き付けられる電線が不要となるので、副基板ソケット取付ＲＯＭ32に電線を巻き付ける手間や時間が不要となり、副制御基板30の製造コスト上昇を未然に防止でき、ひいては、スロットマシン１自体の製造コストの上昇を未然に防止するっことができ、しかも、副基板ソケット取付ＲＯＭ32の美的外観が何ら損なわれることがない。
そのうえ、主制御基板20の制御回路に、当該スロットマシン１に対してＲＡＭクリア処理が行われる電源投入操作がなされたことを契機として、書込基準アドレスを取得する書込基準アドレス取得手段221 を設けたの、操作のタイミングのよって異なる書込基準アドレスが取得されるようになり、同一の機種でも、スロットマシン１の個体毎に相違する書込基準アドレスを書込基準アドレス取得手段221 に取得させることができる。

そして、書込基準アドレス取得手段221 が書込基準アドレスを取得すると、プログラム送信手段223 が、書込基準アドレス取得手段221 によって取得された書込基準アドレスと、主基板取付ＲＯＭ141 が記憶している素子監視プログラムとを副制御基板30へ送信するようにし、且つ、主制御基板20から書込基準アドレス及び素子監視プログラムを受信すると、受信した書込基準アドレスに基づいて素子監視プログラムを副基板ＣＰＵ内蔵ＲＡＭ131 に書き込んで記憶させるプログラム書込手段を副制御基板30の制御回路に設けたので、副基板ＣＰＵ内蔵ＲＡＭ131 における素子監視プログラムが書き込まれる領域は、同一の機種でも、スロットマシン１の個体毎に相違するものとなり、これにより、副基板ＣＰＵ内蔵ＲＡＭ131 のどこにプログラム書込手段が書き込まれているかを解析することが困難となり、副基板ＣＰＵ内蔵ＲＡＭ131 に記憶されているプログラム書込手段を解析することがさらに一層困難となり、従って、スロットマシン１における不正防止機能をさらに一層向上することができる。

また、主制御基板20及び副制御基板30のそれぞれに、書込基準アドレスを表示するための７セグメントＬＥＤ表示器241, 251を設け、主制御基板20の制御回路に、書込基準アドレス取得手段221 によって取得された書込基準アドレスを記憶する主基板ＣＰＵ内蔵ＲＡＭ222 と、この主基板ＣＰＵ内蔵ＲＡＭ222 に記憶された書込基準アドレスを、当該主制御基板20に設けられている７セグメントＬＥＤ表示器241 に表示させる表示器駆動手段224 とを設け、さらに、副制御基板30に設けられたプログラム書込手段231 として、主制御基板20から書込基準アドレス及び素子監視プログラムを受信すると、受信した書込基準アドレスを副基板ＣＰＵ内蔵ＲＡＭ131 に書き込んで記憶させるように形成されたものを採用し、且つ、副制御基板30の制御回路に、副基板ＣＰＵ内蔵ＲＡＭ131 に記憶されている書込基準アドレスを、当該副制御基板30に設けられている７セグメントＬＥＤ表示器251 に表示させる表示器駆動手段232 を設けたので、万が一、電源がオンにした状態で、副基板ＣＰＵ内蔵ＲＡＭ131 を通電状態にしたまま、副基板ＣＰＵ内蔵ＲＡＭ131 に記憶された内容の読み出しに成功したとしても、主制御基板20及び副制御基板30のそれぞれの７セグメントＬＥＤ表示器241, 251に何が表示されているかを把握することが困難なので、仮に、副基板ＣＰＵ内蔵ＲＡＭ131 に記憶された素子監視プログラムの解析に成功し、副基板ＣＰＵ内蔵ＲＡＭ131 をクリアして、不正改造された素子監視プログラムが代わりに書き込まれても、主制御基板20側の７セグメントＬＥＤ表示器241 による表示と、副制御基板30側の７セグメントＬＥＤ表示器251 による表示とが相違する。

このため、万が一、副制御基板30の副基板ＣＰＵ内蔵ＲＡＭ131 に不正改造された素子監視プログラムが書き込まれる等の不正行為が副制御基板30になされると、主制御基板20側の７セグメントＬＥＤ表示器241 による表示と、副制御基板30側の７セグメントＬＥＤ表示器251 による表示との相違から、不正行為が副制御基板30になされたことが容易に把握でき、この点からも、スロットマシン１における不正防止機能をさらに一層向上することができる。
ここで、副制御基板30の副基板ＣＰＵ内蔵ＲＡＭ131 に不正改造された素子監視プログラムが書き込まれる等の不正行為が副制御基板30になされた後、ＲＡＭクリア処理が行われる電源投入操作が行われると、主制御基板20の書込基準アドレス取得手段221 によって新たな書込基準アドレスが取得され、副制御基板30の副基板ＣＰＵ内蔵ＲＡＭ131 が不正改造されたにもかかわらず、主制御基板20側の主基板ＣＰＵ内蔵ＲＡＭ222 と副制御基板30側の副基板ＣＰＵ内蔵ＲＡＭ131 とに同じ書込基準アドレスが書き込まれ、主制御基板20側の７セグメントＬＥＤ表示器241 による表示と、副制御基板30側の７セグメントＬＥＤ表示器251 による表示とが同じ値になるおそれがあるが、主基板チップＣＰＵ220 に、ＲＡＭクリア処理が行われる電源投入操作が行われたＲＡＭクリア回数をカウントするＲＡＭクリア回数カウント機能を設け、ＲＡＭクリア処理が行われる電源投入操作が行われると、その時点におけるＲＡＭクリア回数が表示されるので、ＲＡＭクリア処理が行われる電源投入操作が行われる毎に、ＲＡＭクリア回数をチェックすれば、ＲＡＭクリア処理が行われる電源投入操作が不正に行われた場合、その回数分だけ多いＲＡＭクリア回数が表示されるので、不正行為が副制御基板30になされたことが容易に把握でき、この点からも、スロットマシン１における不正防止機能をさらに一層向上することができる。

［第４実施形態］
図９には、本発明の第４実施形態が示されている。本第４実施形態は、前記第１実施形態における主制御基板20から副制御基板30へ送られるコマンドデータを暗号化することで、副制御基板30の不正交換を把握できるようにした不正防止制御手段40, 50を、副基板ソケット取付ＲＯＭ32の所定領域にあるデータで所定の演算を行うことで、副基板ソケット取付ＲＯＭ32の不正交換を把握できるようにした不正防止制御手段340, 350としたものである。
（第１不正防止制御手段340 の詳細説明）
第１不正防止制御手段340 は、主制御基板20の制御回路に設けられたものであり、図９に示すように、主制御基板20に設けられた１チップのマイクロコンピュータからなる主基板チップＣＰＵ320 の内部で実行されるソフトウェア、すなわち、プログラムを含んで構成されたものである。

主制御基板20には、当該主制御基板20を形成するハードウェアとして、前述の主基板チップＣＰＵ220 に加えて、バックアップ電力供給源としてのバックアップコンデンサ25が設けられている。なお、バックアップコンデンサ25については、既に説明したので、以下においては説明を省略する。
主基板チップＣＰＵ320 には、図９の如く、後述する範囲設定データを取得するための範囲設定データ取得手段321 と、範囲設定データを記憶する主基板ＣＰＵ内蔵ＲＡＭ322 と、範囲設定データを副制御基板30へ送信するための範囲設定データ送信手段323 とが設けられている。

このうち、範囲設定データ取得手段321 及び範囲設定データ送信手段323 は、主基板チップＣＰＵ320 に内部に設けられているソフトウェアによって形成されたものである。
一方、主基板ＣＰＵ内蔵ＲＡＭ322 は、主基板チップＣＰＵ320 の内部に形成された多数の記憶要素（例えば、微細なトランジスタ等）からなるハードウェアである。
範囲設定データ取得手段321 は、スロットマシン１に対して所定の操作がなされたことを契機として、次に説明する範囲設定データを取得するものである。
ここで、範囲設定データとは、副制御基板30に着脱可能に設けられた副基板ソケット取付ＲＯＭ32のデータ記憶領域に記憶されているデータで所定の演算を行うにあたり、データ記憶領域において、演算に利用するデータが含まれる範囲を設定するデータをいう。

本実施形態における具体的な範囲設定データとしては、演算に利用するデータが含まれる範囲の最初のデータのアドレスであるスタートアドレスと、最後のアドレスであるエンドアドレスとを含むデータが採用されている。
なお。範囲設定データとしては、スタートアドレスとエンドアドレスとを含むデータに限らず、スタートアドレス、エンドアドレス、及び、中心アドレスのうちのいずれか一つと、演算に利用するデータの全数とを含んだデータでもよく、要するに、データ記憶領域において、演算に利用するデータが含まれる範囲を決定することができるデータであれば、データの数や形式は、実施にあたり適宜選択できる。

そして、範囲設定データ取得手段321 は、ソフトウェア乱数を利用して範囲設定データを取得するものとなっている。
さらに詳しく説明すると、範囲設定データ取得手段321 は、ソフトウェア乱数を発生するプログラムを含んで構成されたものであり、このプログラムによって、範囲設定データを取得するようになっている。
ここで、範囲設定データ取得手段321 が範囲設定データを取得するにあたり、ＡＴゲームに係るプログラムが書き込まれている範囲の少なくとも一部分を含むように、範囲設定データの取得が行われるようになっている。

すなわち、副基板チップCPU350 のメモリマップには、図１０に示すように、副基板ソケット取付ＲＯＭ32のデータ記憶領域に対して、ＡＴ数値データ領域、プログラム領域及びＡＴ判定プログラム領域が設定されている。
範囲設定データ取得手段321 は、範囲設定データを取得するにあたり、ＡＴ数値データ領域及びＡＴ判定プログラム領域の少なくとも一部が含まれるように、スタートアドレス及びエンドアドレスを設定するものとなっている。換言すると、範囲設定データ取得手段321 は、範囲設定データを取得するにあたり、ＡＴ数値データ領域及びＡＴ判定プログラム領域の少なくとも一方の途中に位置するアドレスを、スタートアドレス及びエンドアドレスの少なくとも一方として設定するようになっている。

以上において、範囲設定データ取得手段321 が範囲設定データを取得する契機となる所定の操作としては、スロットマシン１の電源をオンにする電源投入操作であって、電源投入にともなって、制御装置８等に設けられたＲＡＭの内容をクリアするＲＡＭクリア処理が行われる電源投入操作が採用されている。
主基板ＣＰＵ内蔵ＲＡＭ322 は、範囲設定データ取得手段321 によって取得された範囲設定データを記憶する範囲設定データ記憶手段である。
さらに詳しく説明すると、主基板ＣＰＵ内蔵ＲＡＭ322 は、範囲設定データ取得手段321 が範囲設定データを取得する毎に、範囲設定データ取得手段321 によって取得された範囲設定データの記憶を更新していくように形成されている。

また、主基板ＣＰＵ内蔵ＲＡＭ322 は、バックアップコンデンサ25によって電力が供給され、商用電力が遮断された停電状態となっても、停電状態が始まってから１週間程度の時間が経過するまでの間、内部の記憶内容が消去されずに記憶を維持することが可能となっている。
範囲設定データ送信手段323 は、スロットマシン１に対して電源投入操作が行われると、あるいは、商用電力が遮断された停電状態を含む電断状態から復帰して電力の供給が再開されると、主基板ＣＰＵ内蔵ＲＡＭ322 に記憶されている範囲設定データを副制御基板30へ送信するものとなっている。

以上において、第１不正防止制御手段340 は、範囲設定データ取得手段321 、主基板ＣＰＵ内蔵ＲＡＭ322 及び範囲設定データ送信手段323 とを含んで構成されている。
（第２不正防止制御手段350 の詳細説明）
第２不正防止制御手段350 は、副制御基板30の制御回路に設けられたものであり、図９に示すように、副制御基板30に設けられた１チップのマイクロコンピュータからなる副基板チップＣＰＵ330 の内部で実行されるソフトウェア、すなわち、プログラムを含んで構成されたものである。
副制御基板30には、当該副制御基板30を形成するハードウェアとして、前述の副基板チップＣＰＵ330 に加えて、記憶媒体素子である副基板ソケット取付ＲＯＭ32と、所定の情報が表示可能な表示器としてのデジタル表示器351 とが設けられている。

このうち、デジタル表示器351 は、特に図示しないが、所定桁数を有するアラビア数字の表示が可能なものであり、具体的には、必要な桁数に応じた数の７セグメントＬＥＤが横に並べて設けられたものである。
さらに具体的に説明すると、本実施形態では、４個の７セグメントＬＥＤが横に並べて設けられたデジタル表示器351 が採用されている。
なお、副基板ソケット取付ＲＯＭ32については、既に説明したので、以下においては説明を省略する。
副基板チップＣＰＵ330 には、図９の如く、副基板ソケット取付ＲＯＭ32に記憶されている複数のデータを利用して、所定の演算を行うデータ演算手段331 と、デジタル表示器351 を駆動して所定の情報をデジタル表示器351 に表示させる表示器駆動手段332 とが設けられている。

これらのデータ演算手段331 及び表示器駆動手段332 は、副基板チップＣＰＵ330 に内部に設けられているソフトウェアによって形成されたものである。
データ演算手段331 は、主制御装置20側の範囲設定データ送信手段323 から範囲設定データを受信すると、副基板ソケット取付ＲＯＭ32のデータ記憶領域について、受信した範囲設定データに基づいて演算範囲を設定し、設定された演算範囲に記憶されているデータで所定の演算を行うものである。
さらに具体的に説明すると、本実施形態に係るデータ演算手段331 は、主制御装置20側の範囲設定データ送信手段323 から範囲設定データを受信すると、副基板ソケット取付ＲＯＭ32のデータ記憶領域について、受信した範囲設定データに基づいてチェックサム、すなわち、範囲設定データが示すスタートアドレスからエンドアドレスまでのデータを加算していく演算を行うものである。

なお、データ演算手段331 の行う演算としては、スタートアドレスからエンドアドレスまでのデータを加算していく演算に限らず、スタートアドレスからエンドアドレスまでのデータについて、加算及び減算を交互に行っていく演算、換言すると、奇数アドレスは加算を行い、偶数アドレスは減算を行う演算等が採用でき、データ演算手段331 の行う演算は、実施にあたり適宜選択又は設定することができる。
表示器駆動手段332 は、データ演算手段331 が演算を行うと、データ演算手段331 が行った演算の演算結果に基づいた情報をデジタル表示器351 に表示させるものである。
ここで、表示器駆動手段332 は、データ演算手段331 の演算結果に基づいた情報をデジタル表示器351 に表示させるにあたり、当該演算結果を１６進数（０〜Ｆ）に変換し、その５桁以上を削除し、１６進数の下４桁を表示させるようになっている。

以上において、第２不正防止制御手段350 は、データ演算手段331 及び表示器駆動手段332 とを含んで構成されている。
そして、電断状態から復帰すると、デジタル表示器351 には、データ演算手段331 の演算結果が電源の遮断されるまで表示されるようになっている。
そして、スロットマシン１は、副基板ソケット取付ＲＯＭ32が別のものに交換されない、あるいは、範囲設定データが別のデータに交換されない限り、デジタル表示器351 の表示する４桁の１６進数が同一のものとなるように形成されている。
（第４実施形態の効果）
前述のような本実施形態によれば、次のような効果が得られる。

すなわち、主制御基板20の制御回路に、当該スロットマシン１に対してＲＡＭクリア処理が行われる電源投入操作がなされると、副制御基板30に取り付けられている副基板ソケット取付ＲＯＭ32のデータ記憶領域における範囲を設定する範囲設定データを取得する範囲設定データ取得手段321 を設けたので、ＲＡＭクリア処理が行われる電源投入操作がなされる毎に、範囲設定データ取得手段321 によって範囲設定データが取得され、且つ、同一の機種でも、スロットマシン１のそれぞれに対して、ＲＡＭクリア処理が行われる電源投入操作がランダムになされることから、範囲設定データは、スロットマシン１の個体毎に相違するものが取得されるようになる。

また、主制御基板20の制御回路に、範囲設定データ取得手段321 が範囲設定データを取得する毎に、範囲設定データ取得手段321 によって取得された範囲設定データの記憶を更新していく範囲設定データ記憶手段321 と、当該スロットマシン１に対して電源投入操作が行われると、範囲設定データ記憶手段321 に記憶されている範囲設定データを副制御基板30へ送信する範囲設定データ送信手段323 とを設けたので、範囲設定データ取得手段321 によって取得された範囲設定データは、次に、ＲＡＭクリア処理が行われる電源投入操作がなされるまで、範囲設定データ記憶手段321 に記憶されるとともに、スロットマシン１の電源が投入される毎に、範囲設定データ送信手段323 によって副制御基板30へ送信されるようになる。

ここで、副制御基板30に所定の情報が表示可能なデジタル表示器351 を設け、且つ、副制御基板30の制御回路に、範囲設定データ送信手段323 から範囲設定データを受信すると、副基板ソケット取付ＲＯＭ32のデータ記憶領域について、受信した範囲設定データに基づいて演算範囲を設定し、設定された演算範囲に記憶されているデータで演算、具体的には、チェックサムを行うデータ演算手段331 と、このデータ演算手段331 が演算を行うと、データ演算手段331 が行った演算の演算結果に基づいた情報をデジタル表示器351 に表示させる表示器駆動手段332 とを設けたので、範囲設定データ送信手段323 から範囲設定データを受信する毎に、換言すると、スロットマシン１の電源が投入される毎に、データ演算手段331 が範囲設定データに基づいて演算範囲を設定するとともに、設定された演算範囲に記憶されているデータでチェックサムを行うようになり、データ演算手段331 が行った演算の演算結果に基づいた情報は、表示器駆動手段332 によってデジタル表示器351 に表示される。

この際、デジタル表示器351 に表示される演算結果に基づいた情報は、範囲設定データの変更、あるいは、副基板ソケット取付ＲＯＭ32の交換が行われない限り、同じものとなる。
このため、スロットマシン１の電源が投入される毎に、デジタル表示器351 に表示される内容を記録しておけば、副基板ソケット取付ＲＯＭ32が不正に交換された後に、スロットマシン１の電源を投入すると、デジタル表示器351 には、記録された内容と異なるものが表示されるので、これより、副基板ソケット取付ＲＯＭ32が不正に交換されたことが容易に把握でき、従って、電線や近接センサ等のハードウェアを利用することなく、ソフトウェアで論理的に副基板ソケット取付ＲＯＭ32の不正交換を確実に把握することができる。

［第５実施形態］
図１１には、本発明の第５実施形態が示されている。本第５実施形態は、前記第４実施形態における副基板ソケット取付ＲＯＭ32のチェックサム対象の範囲を、ソフトウェア乱数を利用して取得していた不正防止制御手段340, 350に代えて、副基板ソケット取付ＲＯＭ32の所定範囲に含まれるデータを利用して行うべき演算の内容を、ソフトウェア乱数を利用して取得する不正防止制御手段440, 450を備えたものである。
（第１不正防止制御手段440 の詳細説明）
第１不正防止制御手段440 は、主制御基板20の制御回路に設けられたものであり、図１１に示すように、主制御基板20に設けられた１チップのマイクロコンピュータからなる主基板チップＣＰＵ420 の内部で実行されるソフトウェア、すなわち、プログラムを含んで構成されたものである。

主制御基板20には、当該主制御基板20を形成するハードウェアとして、前述の主基板チップＣＰＵ420 に加えて、当該主制御基板20に半田付けされた１チップＩＣからなる主基板取付ＲＯＭ441 と、バックアップ電力供給源としてのバックアップコンデンサ25とが設けられている。なお、バックアップコンデンサ25については、既に説明したので、以下においては説明を省略する。
主基板チップＣＰＵ420 には、図１１の如く、後述する演算内容データを取得するための演算内容データ取得手段421 と、演算内容データを記憶する主基板ＣＰＵ内蔵ＲＡＭ422 と、演算内容データを副制御基板30へ送信するための演算内容データ送信手段423 とが設けられている。

このうち、演算内容データ取得手段421 及び演算内容データ送信手段423 は、主基板チップＣＰＵ420 に内部に設けられているソフトウェアによって形成されたものである。
一方、主基板ＣＰＵ内蔵ＲＡＭ422 は、主基板チップＣＰＵ420 の内部に形成された多数の記憶要素（例えば、微細なトランジスタ等）からなるハードウェアである。
演算内容データ取得手段421 は、スロットマシン１に対して所定の操作がなされたことを契機として、次に説明する演算内容データを取得するものである。
ここで、演算内容データとは、副制御基板30に着脱可能に設けられた副基板ソケット取付ＲＯＭ32のデータ記憶領域における所定の範囲に含まれる複数のデータ（以下、「演算対象データ」という。）を利用して行う具体的な演算の手法に係るデータをいい、具体的には、すべての演算対象データが代入可能な演算式が該当する。

演算内容データとしては、例えば、演算対象データの総和を求める演算手法に係るデータ、演算対象データにおける奇数アドレスは加算し、偶数アドレスは減産する演算手法に係るデータ、演算対象データについて平均を求める演算手法に係るデータ、演算対象データについて二乗の平均の平方根を求める演算手法に係るデータ、及び、演算対象データについて標準偏差を求める演算手法に係るデータ等が採用できる。
そして、主基板取付ＲＯＭ441 には、互いに内容の異なる複数種類の演算内容データと、これらの演算内容データの中から一の演算内容データを抽選するための抽選テーブルとが記憶されている。

そして、演算内容データ取得手段421 は、ソフトウェア乱数を利用した抽選を行い、主基板取付ＲＯＭ441 に記憶されている複数種類の演算内容データの中から選択することで、一の演算内容データを取得するものとなっている。
さらに詳しく説明すると、演算内容データ取得手段421 は、乱数発生プログラムでソフトウェア乱数を発生させ、発生させたソフトウェア乱数を抽選テーブルに照らし合わせ、発生させたソフトウェア乱数に対応する演算内容データを抽出することで、一の演算内容データを取得するようになっている。
以上において、演算内容データ取得手段421 が演算内容データを取得する契機となる所定の操作としては、スロットマシン１の電源をオンにする電源投入操作であって、電源投入にともなって、制御装置８等に設けられたＲＡＭの内容をクリアするＲＡＭクリア処理が行われる電源投入操作が採用されている。

主基板ＣＰＵ内蔵ＲＡＭ422 は、演算内容データ取得手段421 によって取得された演算内容データを記憶する演算内容データ記憶手段である。
さらに詳しく説明すると、主基板ＣＰＵ内蔵ＲＡＭ422 は、演算内容データ取得手段421 が演算内容データを取得する毎に、演算内容データ取得手段421 によって取得された演算内容データの記憶を更新していくように形成されている。
また、主基板ＣＰＵ内蔵ＲＡＭ422 は、バックアップコンデンサ25によって電力が供給され、商用電力が遮断された停電状態となっても、停電状態が始まってから１週間程度の時間が経過するまでの間、内部の記憶内容が消去されずに記憶を維持することが可能となっている。

演算内容データ送信手段423 は、スロットマシン１に対して電源投入操作が行われると、あるいは、商用電力が遮断された停電状態を含む電断状態から復帰して電力の供給が再開されると、主基板ＣＰＵ内蔵ＲＡＭ422 に記憶されている演算内容データを副制御基板30へ送信するものとなっている。
以上において、第１不正防止制御手段440 は、演算内容データ取得手段421 、主基板ＣＰＵ内蔵ＲＡＭ422 、演算内容データ送信手段423 及び主基板取付ＲＯＭ441 とを含んで構成されている。
（第２不正防止制御手段450 の詳細説明）
第２不正防止制御手段450 は、副制御基板30の制御回路に設けられたものであり、図１１に示すように、副制御基板30に設けられた１チップのマイクロコンピュータからなる副基板チップＣＰＵ430 の内部で実行されるソフトウェア、すなわち、プログラムを含んで構成されたものである。

副制御基板30には、当該副制御基板30を形成するハードウェアとして、前述の副基板チップＣＰＵ430 に加えて、記憶媒体素子である副基板ソケット取付ＲＯＭ32と、所定の情報が表示可能な表示器としてのデジタル表示器351 とが設けられている。
これらの副基板ソケット取付ＲＯＭ32及びデジタル表示器351 については、既に説明したので、以下においては説明を省略する。
副基板チップＣＰＵ430 には、図１１の如く、主制御装置20から受信した演算内容データを、次に説明する副基板ＣＰＵ内蔵ＲＡＭ432 に書き込む演算内容書込手段431 と、主制御装置20から受信した演算内容データを記憶するための副基板ＣＰＵ内蔵ＲＡＭ432 と、副基板ＣＰＵ内蔵ＲＡＭ431 に記憶されている演算内容データに基づいて演算を行うデータ演算手段433 と、デジタル表示器351 を駆動して所定の情報をデジタル表示器351 に表示させる表示器駆動手段332 とが設けられている。

このうち、演算内容書込手段431 、データ演算手段433 及び表示器駆動手段332 は、副基板チップＣＰＵ430 に内部に設けられているソフトウェアによって形成されたものである。なお、表示器駆動手段332 については、既に説明したので、以下においては説明を省略する。
一方、副基板ＣＰＵ内蔵ＲＡＭ432 は、副基板チップＣＰＵ430 の内部に形成された多数の記憶要素（例えば、微細なトランジスタ等）からなるハードウェアである。
演算内容書込手段431 は、主制御装置20の演算内容データ送信手段423 から演算内容データを受信すると、受信した演算内容データを副基板ＣＰＵ内蔵ＲＡＭ432 に書き込むものである。

副基板ＣＰＵ内蔵ＲＡＭ432 は、演算内容書込手段431 によって書き込まれた演算内容データを記憶するものである。
また、副基板ＣＰＵ内蔵ＲＡＭ432 は、演算内容書込手段431 による演算内容データの書き込みが完了すると、書き込まれた演算内容データを速やかにデータ演算手段433 に送るように形成されている。
データ演算手段433 は、副基板ＣＰＵ内蔵ＲＡＭ432 から演算内容データを受けると、副基板ソケット取付ＲＯＭ32のデータ記憶領域における所定の範囲に含まれるデータを利用し、受けた演算内容データに基づいて演算を行うものである。

また、データ演算手段433 は、演算内容データに基づいて演算を完了すると、演算の結果を表示器駆動手段332 へ送るとともに、演算終了信号を副基板ＣＰＵ内蔵ＲＡＭ432 へ送るようになっている。
表示器駆動手段332 は、データ演算手段433 から演算結果を受けると、受けた演算結果に基づいた情報をデジタル表示器351 に表示させるものである。
ここで、表示器駆動手段332 は、前記第４実施形態と同様に、データ演算手段331 の演算結果に基づいた情報をデジタル表示器351 に表示させるにあたり、当該演算結果を１６進数（０〜Ｆ）に変換し、その５桁以上を削除し、１６進数の下４桁を表示させるようになっている。

また、副基板ＣＰＵ内蔵ＲＡＭ432 は、データ演算手段433 から演算終了信号を受けると、記憶している演算内容データを消去するようになっている。
さらに詳しく説明すると、副基板ＣＰＵ内蔵ＲＡＭ432 は、スロットマシン１の電源投入操作が行われる毎に、主制御装置20からの演算内容データが書き込まれ、書き込みが完了すると、速やかに、記憶している演算内容データをデータ演算手段331 へ送り、データ演算手段331 が当該演算を終えると、記憶している演算内容データを消去するようになっており、スロットマシン１が遊技動作を開始するまでに、演算内容データが記憶領域に存在していない状態となるように形成されている。

以上において、第２不正防止制御手段450 は、演算内容書込手段431 、副基板ＣＰＵ内蔵ＲＡＭ432 、データ演算手段433 及び表示器駆動手段332 とを含んで構成されたものとなっている。
そして、電断状態が復帰すると、デジタル表示器351 には、データ演算手段331 の演算結果が電源の遮断されるまで表示されるようになっている。
そして、スロットマシン１は、副基板ソケット取付ＲＯＭ32が別のものに交換されない、あるいは、演算内容データが別のデータに交換されない限り、デジタル表示器351 の表示する４桁の１６進数が同一のものとなるように形成されている。

（第５実施形態の効果）
前述のような本実施形態によれば、次のような効果が得られる。
すなわち、主制御基板20の制御回路に、副制御基板30に取り付けられている副基板ソケット取付ＲＯＭ32のデータ記憶領域に記憶されているデータを用いて行う演算の内容を示す演算内容データを記憶している主基板取付ＲＯＭ441 と、当該スロットマシン１に対して電源投入操作が行われると、主基板取付ＲＯＭ441 に記憶されている演算内容データを副制御基板30へ送信する演算内容データ送信手段423 とを設けたので、スロットマシン１の電源が投入される毎に、演算内容データ送信手段423 によって、主基板取付ＲＯＭ441 に記憶されている演算内容データが副制御基板30へ送信されるようになる。

そして、副制御基板30に、４桁の１６進数の表示が可能なデジタル表示器351 を設け、且つ、副制御基板30の制御回路に、演算内容データ送信手段423 から受信した演算内容データを記憶するための副基板ＣＰＵ内蔵ＲＡＭ432 と、演算内容データ送信手段から演算内容データを受信すると、副基板ＣＰＵ内蔵ＲＡＭ432 に記憶されている演算内容データに示される演算を、副基板ソケット取付ＲＯＭ32のデータ記憶領域に記憶されているデータを用いて実行するデータ演算手段433 と、データ演算手段433 が演算を行うと、データ演算手段433 が行った演算の演算結果に基づいた情報をデジタル表示器351 に表示させる表示器駆動手段332 とを設けたので、演算内容データ送信手段423 から演算内容データを受信する毎に、換言すると、スロットマシン１の電源が投入される毎に、副基板ソケット取付ＲＯＭ32における所定のデータ記憶領域に記憶されているデータを用いて、データ演算手段433 が演算内容データに示される演算を実行し、データ演算手段433 が行った演算の演算結果に基づいた情報は、表示器駆動手段332 によってデジタル表示器351 に表示されるようになる。

この際、デジタル表示器351 に表示される演算結果に基づいた情報は、正規な副基板ソケット取付ＲＯＭ32が別の記憶媒体素子に交換されない限り、同じものとなる。
このため、スロットマシン１の電源が投入される毎に、デジタル表示器351 に表示される内容を記録しておけば、副基板ソケット取付ＲＯＭ32が不正に交換された場合、その後に、スロットマシン１の電源を投入すると、デジタル表示器351 には、記録された内容と異なるものが表示されるので、これより、副基板ソケット取付ＲＯＭ32が不正に交換されたことが容易に把握でき、従って、電線や近接センサ等のハードウェアを利用することなく、ソフトウェアで論理的に副基板ソケット取付ＲＯＭ32の不正交換を確実に把握することができる。

［第６実施形態］
図１２には、本発明の第６実施形態が示されている。本第６実施形態は、前記第４実施形態における演算結果に基づいた情報を表示する表示器駆動手段332 を、演算結果に基づいて副制御基板30に異常があることを自動的に判定して表示する異常表示制御手段561 としたものである。
（第１不正防止制御手段340）
本第６実施形態に係る主制御基板20は、前記第４実施形態に係る主制御基板20と同様のものである。

すなわち、主制御基板20は、図１２に示すように、当該主制御基板20を形成するハードウェアとして、前記第４実施形態と同様の主基板チップＣＰＵ220 及びバックアップコンデンサ25を備えたものとなっている。
そして、本第６実施形態に第１不正防止制御手段340 も、同様に、前記第４実施形態に係る第１不正防止制御手段340 と同様のソフトウェアで構成されたものとなっている。
これらの主基板チップＣＰＵ220 及びバックアップコンデンサ25、並びに、第１不正防止制御手段340 については、既に説明したので、詳しい説明は省略する。
以上において、範囲設定データ取得手段321 は、副制御基板30に取り付けられている副基板ソケット取付ＲＯＭ32のデータ記憶領域における異なる二つの範囲設定アドレス、すなわち、スタートアドレス及びエンドアドレスを取得する範囲設定アドレス取得手段となっている。

また、主基板ＣＰＵ内蔵ＲＡＭ322 は、範囲設定データ取得手段321 がスタートアドレス及びエンドアドレスを取得する毎に、範囲設定データ取得手段321 によって取得されたスタートアドレス及びエンドアドレスの記憶を更新していく範囲設定アドレス記憶手段となっている。
さらに、範囲設定データ送信手段323 は、当該スロットマシン１に対して電源投入操作が行われる毎に、主基板ＣＰＵ内蔵ＲＡＭ322 に記憶されているスタートアドレス及びエンドアドレスを副制御基板30へ送信する範囲設定アドレス送信手段となっている。
（第２不正防止制御手段350）
第２不正防止制御手段550 は、副制御基板30の制御回路に設けられたものである。この第２不正防止制御手段550 は、図１２に示すように、副制御基板30に設けられた１チップのマイクロコンピュータからなる副基板チップＣＰＵ330 及び副基板補助チップＣＰＵ560 、並びに、副基板チップＣＰＵ330 及び副基板補助チップＣＰＵ560 のそれぞれの内部で実行されるソフトウェア、すなわち、プログラムを含んで構成されたものである。

副制御基板30には、当該副制御基板30を形成するハードウェアとして、前述の副基板チップＣＰＵ330 及び副基板補助チップＣＰＵ560 に加えて、記憶媒体素子である副基板ソケット取付ＲＯＭ32と、副基板補助チップＣＰＵ560 にバックアップ用の電力を供給するバックアップコンデンサ33とが設けられている。
なお、副基板ソケット取付ＲＯＭ32及びバックアップコンデンサ33については、既に説明したので、以下においては説明を省略する。
副基板チップＣＰＵ530 には、範囲設定データ取得手段321 からスタートアドレス及びエンドアドレスを受信すると、副基板ソケット取付ＲＯＭ32に記憶されている複数のデータを利用して、所定の演算を行うデータ演算手段331 が設けられている。

ここで、データ演算手段331 は、副基板チップＣＰＵ530 に内部に設けられているソフトウェアによって形成されたものである。
そして、データ演算手段331 は、所定の演算として、副基板ソケット取付ＲＯＭ32のデータ記憶領域に記憶されているスタートアドレスからエンドアドレスまでのデータについてチェックサムを行い、これにより、データの総和となる値を示す総和値データを算出する総和算出手段である、
また、データ演算手段331 は、チェックサムの演算が完了する毎に、その演算結果である総和値データを出力するようになっている。

副基板補助チップＣＰＵ560 は、主基板チップＣＰＵ320 や副基板チップＣＰＵ530 と同程度の機能（インテリジェンス）を有する１チップＣＰＵである。
副基板補助チップＣＰＵ560 には、データ演算手段331 が出力する総和値データを受信し、総和値データを受信する毎に、前回と今回とで受信した総和値データの比較を行う異常表示制御手段561 が設けられている。
ここで、副基板補助チップＣＰＵ560 は、内部に図示しない内蔵ＲＡＭを備えたものであり、且つ、バックアップコンデンサ25によって電力が供給され、商用電力が遮断された停電状態となっても、停電状態が始まってから１週間程度の時間が経過するまでの間、内蔵ＲＡＭの記憶内容、例えば、副基板チップＣＰＵ530 から受信した総和値データの値を維持することが可能となっている。

異常表示制御手段561 は、副基板補助チップＣＰＵ560 に内部に設けられているソフトウェアによって形成され、且つ、単独で、液晶表示装置4E及び音声出力部4F, 6Cの動作制御が行えるように形成されたものとなっている。
また、異常表示制御手段561 は、データ演算手段331 から新たな総和値データを受信する毎に、受信した総和値データを内蔵ＲＡＭに記憶させるとともに、前回受信した総和値データ及び今回受信した総和値データを相互に比較し、比較が終わると、前回受信した総和値データを消去するようになっている。
このような異常表示制御手段561 は、前回受信した総和値データと、今回受信した総和値データとが相違していると、異常を報知するための異常表示を液晶表示装置4Eに行わせるとともに、警報用の音声を音声出力部4F, 6Cから出力させるように形成されている。

ここで、主基板チップＣＰＵ320 は、ＲＡＭクリア処理が行われる電源投入操作が行われたＲＡＭクリア回数をカウントするＲＡＭクリア回数カウント機能を有している。
すなわち、副基板ソケット取付ＲＯＭ32が交換されてから、ＲＡＭクリア処理が１回行われた後においては、総和値データが前回の値と相違するので、異常表示制御手段561 は、その旨を表示・報知するが、副基板ソケット取付ＲＯＭ32が交換された後、ＲＡＭクリア処理が１回行われた後においては、総和値データが前回の値と一致するので、異常表示制御手段561 は、その旨を表示・報知せず、スロットマシン１に不正行為がなされたか否かを把握できなくなる。そこで、ＲＡＭクリア回数カウントをＲＡＭクリア処理毎にチェックし、ＲＡＭクリア回数を管理することで、スロットマシン１に不正行為がなされたか否かを判別できるようにしている。

（第６実施形態の効果）
前述のような本実施形態によれば、次のような効果が得られる。
すなわち、主制御基板20の制御回路に、当該スロットマシン１に対してＲＡＭクリア処理が行われる電源投入操作がなされたことを契機として、副制御基板30に取り付けられている副基板ソケット取付ＲＯＭ32のデータ記憶領域における範囲を設定する二つの範囲設定アドレス、すなわち、スタートアドレス及びエンドアドレスを取得する範囲設定データ取得手段321 を設けたので、前述の電源投入操作がなされると、範囲設定データ取得手段321 によってスタートアドレス及びエンドアドレスが取得される。ここで、同一の機種でも、スロットマシン１のそれぞれに対して電源投入操作がランダムになされることから、スタートアドレス及びエンドアドレスは、スロットマシン１の個体毎に相違するものが取得されるようになる。

また、主制御基板20の制御回路に、範囲設定データ取得手段321 がスタートアドレス及びエンドアドレスを取得する毎に、範囲設定アドレス取得手段321 によって取得されたスタートアドレス及びエンドアドレスの記憶を更新していく主基板ＣＰＵ内蔵ＲＡＭ322 と、当該スロットマシン１に対して電源投入操作が行われると、主基板ＣＰＵ内蔵ＲＡＭ322 に記憶されているスタートアドレス及びエンドアドレスを副制御基板30へ送信する範囲設定データ送信手段323 とを設けたので、範囲設定アドレス取得手段321 によって取得されたスタートアドレス及びエンドアドレスは、その次に、ＲＡＭクリア処理が行われる電源投入操作がなされるまで、主基板ＣＰＵ内蔵ＲＡＭ322 に記憶されるとともに、スロットマシン１の電源が投入される毎に、範囲設定データ送信手段323 によって副制御基板30へ送信されるようになる。

一方、副制御基板30の制御回路に、範囲設定データ送信手段323 からスタートアドレス及びエンドアドレスを受信すると、副基板ソケット取付ＲＯＭ32のデータ記憶領域について、受信したスタートアドレス及びエンドアドレスに基づいて加算範囲を設定し、設定された加算範囲に記憶されているデータの総和を算出するとともに、データの総和の算出が完了する毎に、算出した総和の値を示す総和値データを出力するデータ演算手段331 と、単独で液晶表示装置4Eの表示動作を制御することが可能とされ、データ演算手段331 から新たな総和値データを受信する毎に、前回受信した総和値データ及び今回受信した総和値データを相互に比較し、前回受信した総和値データ及び今回受信した総和値データが相違していると、異常表示を液晶表示装置4Eに行わせる異常表示制御手段561 とを設けたので、範囲設定データ送信手段323 からスタートアドレス及びエンドアドレスを受信する毎に、換言すると、スロットマシン１の電源が投入される毎に、データ演算手段331 がスタートアドレス及びエンドアドレスに基づいて設定された加算範囲に記憶されているデータの総和を演算し、算出した総和の値を示す総和値データを出力し、総和値データを受信した異常表示制御手段561 は、前回受信した総和値データと、今回受信した総和値データとを比較し、前回受信した総和値データと、今回受信した総和値データとが相違していると、液晶表示装置4Eに異常表示を行わせることができるようになる。

ここで、データ演算手段331 が算出する総和値は、スタートアドレスの変更、エンドアドレスの変更、及び、別の副基板ソケット取付ＲＯＭ32への交換のいずれかがなされない限り、同じものとなる。
このため、スロットマシン１の電源が投入される毎に、前回受信した総和値データと、今回受信した総和値データとの比較によって、副基板ソケット取付ＲＯＭ32が不正に交換されている場合には、液晶表示装置4Eが異常を表示し、これより、副基板ソケット取付ＲＯＭ32が不正に交換されたことが容易に把握でき、従って、電線や近接センサ等のハードウェアを利用することなく、ソフトウェアで論理的に副基板ソケット取付ＲＯＭ32の不正交換を確実に把握することができる。

なお、本発明は、前記実施形態に限定されるものではなく、本発明の目的を達成できる範囲における変形及び改良などをも含むものである。
例えば、副制御基板に着脱可能に設けられる記憶媒体素子としては、チップ型のＲＯＭに限らず、何度も書き換えが可能なフラッシュメモリでもよく、記憶媒体素子の具体的な記憶形式や構造は、実施にあたり適宜選択できる。
また、第３〜５実施形態等では、不正行為がなされたことを判定するための表示手段として、制御基板20, 30に専用に設けられた７セグメントＬＥＤ表示器241, 251, 351, 331を採用したが、これに限らず、例えば、遊技機に一般的に設けられているクレジットの表示器、払い出し枚数を表示する表示器、あるいは、設定を確認するための設定表示器等の７セグメントＬＥＤ表示器を、不正行為がなされたことを判定するための表示手段として兼用することもできる。

以上、前記第１〜第６実施形態を通じて、本発明を具体的に説明したが、本発明の概要としては、一定条件下、主制御基板により生成される情報を副制御基板に送出し、この送出された情報を揮発可能な記憶手段に記憶する点、並びに、この記憶情報を副制御基板のＲＯＭ交換行為にもとづいて消去・或いは変化させることにより主制御基板で生成した情報と交換後の副制御基板内の情報との齟齬を生じさせる点に大きな特徴を有している。そして、この情報変化に基づいて、ＲＯＭ不正交換の抑止・或いは、ＲＯＭ不正交換発見の容易化を実現し、更には、前記第１〜第６実施形態のそれぞれが独自に有する構成、作用及び効果を適宜組み合わせれば、新たな相乗効果や付加的効果が期待できる。

以下に、前記第１〜第６実施形態の各々における具体的構成の変形例を説明する。
前記第１実施形態では、認証用データを取得する契機として、前記第３実施形態では書込基準アドレスを取得する契機として、異なる種類のスイッチを同時に操作するという、複合的なスイッチ操作等を例示し、複合的なスイッチ操作が行われる度に、認証用データや書込基準アドレスを取得していたが、所定の操作がなされた最初の１回目のみ、認証用データや書込基準アドレスを取得でき、２回目以降は、認証用データや書込基準アドレスの取得が行えないようにしてもよい。換言すると、所定の条件が最初に達成されると、この１度の条件達成にのみに対応して、認証用データや書込基準アドレスを取得でき、それ以降は、認証用データや書込基準アドレスの取得が不可能になる構成を採用してもよい。

例えば、ネジが１方向へ所定量だけネジ込まれると、閉鎖状態から開放状態に移行し、それ以降は、閉鎖状態に戻ることがないスイッチ、具体的には、ネジが１方向へ所定量だけネジ込まれると、ねじ込まれたネジによって電気伝導部が破断されるスイッチを採用し、このスイッチが閉鎖状態から開放状態へ変化したことを契機とする等が挙げられる。
このように構成することで、一度設定された認証データや書込基準アドレスの再発行を困難とすることができるため、より不正対策効果を高めることができる。
また、前記第１実施形態では、副基板ソケット取付ＲＯＭ32が取り外されると、副基板ＣＰＵ内蔵ＲＡＭ51への電力供給ラインが遮断され、副基板ＣＰＵ内蔵ＲＡＭ51に記憶されている認証用データが消去されるようにしたが、これに限らず、副基板ＣＰＵ内蔵ＲＡＭ51のデータが破壊される構成であればよく、具体的には、前記第２実施形態で説明した渦電流検出部で副制御基板ケース2Eの開放を検出し、渦電流検出部が副制御基板ケース2Eの開放を検出するのと連動して、副基板ＣＰＵ内蔵ＲＡＭ51の認証用データに、別のデータを上書きさせる構成が採用できる。なお、前記第２実施例におけるＲＯＭ検出センサ151 に代えて、副制御基板ケース2Eの開放や、副制御基板30A の取り外しを検出する構成や、前述した複数種類の構成を適宜組み合わせて併用してもよい。

さらに、前記第２実施形態では、報知動作制御手段132 の異常報知信号の形態として、異常表示用ＬＥＤ34を赤色点灯させる単純な連続ＯＮ信号を採用したが、間欠的にＯＮとなるとともに、ＯＮ時間がプログラムでランダムに設定される信号形態（ランダムにＯＮ時間が選択される信号形態）を採用してもよい。具体的には、素子監視プログラムが起動時に乱数を取得し、取得した乱数の値に基づいてＯＮ時間を設定し、設定したＯＮ時間に基づいて異常表示用ＬＥＤ34を点滅駆動させる構成が採用できる。このようにすれば、異常を報知する報知動作制御手段132 等が内部に形成された素子に不正行為を行うと、点滅パターンが変化し、前日との点滅パターンの変化を確認することで、不正行為を確実に発見でき、当該不正行為をより一層確実に防止することができる。

また、前記第１実施形態では、主制御基板20から副制御基板30へ認証用データを送って、認証用データに基づいて解読することで暗号化コマンドデータを副制御基板30が実行できるようにし、認証用データを有していない不正な副制御基板30に交換されると、暗号化コマンドデータを実行できないようにした構成を採用したが、タイマ機能を有するとともに、所定のカウント値に達すると、警報信号を発するタイマＩＣ（例えば、リアルタイム・クロック・モジュール等）を副制御基板30に設け、主制御基板20からのカウンタリセット信号を受信すると、タイマＩＣのカウント値をリセットするカウンタリセットプログラムを副基板ソケット取付ＲＯＭ32の所定領域に書き込んでおき、スロットマシン１の電源が投入される度に、副基板ソケット取付ＲＯＭ32の所定領域を読み込んで、カウンタリセットプログラムを実行するように構成し、副基板ソケット取付ＲＯＭ32が不正に交換されると、カウンタリセットプログラムが読み込めず、カウンタリセットが行われなくなり、警報信号が発信され、これにより、副基板ソケット取付ＲＯＭ32の不正交換を報知するようにしてもよい。

また、遊技機としては、スロットマシンに限らず、パチンコ機等の弾球遊技機でもよく、要するに、本発明は、内蔵する装置の動作を制御する制御装置が主制御基板と副制御基板との二つに分かれている遊技機全般に適用できる。

1 遊技機であるスロットマシン
20 主制御基板
30 副制御基板
32 記憶媒体素子としての副基板ソケット取付ＲＯＭ
34 素子取外報知手段としての異常表示用ＬＥＤ
33 バックアップ電力供給源としてのバックアップコンデンサ
131 揮発性記憶媒体としての副基板ＣＰＵ内蔵ＲＡＭ
132 報知動作制御手段
141 プログラム記憶媒体
151 素子取外検出手段としてのＲＯＭ検出センサ
221 書込基準アドレス取得手段
222 アドレス記憶媒体としての主基板ＣＰＵ内蔵ＲＡＭ
223 プログラム送信手段
224 表示器駆動手段
231 プログラム書込手段
232 表示器駆動手段
241 表示器としての７セグメントＬＥＤ表示器
251 表示器としての７セグメントＬＥＤ表示器

Claims (2)

1. 遊技の進行に係る装置の動作を主に制御する制御回路が設けられている主制御基板と、前記主制御基板から受信したコマンドデータに基づいて制御動作を行う制御回路が設けられているとともに、所定のプログラムを記憶している記憶媒体素子が着脱可能に取り付けられている副制御基板とを備え、前記主制御基板が前記副制御基板へ通信でコマンドデータを送信するように形成されている遊技機であって、
   前記副制御基板には、
   前記記憶媒体素子の取り外しを検出し、前記記憶媒体素子が取り外されたことを検出すると、素子取外信号を出力する素子取外検出手段と、
   前記素子取外検出手段が出力する素子取外信号に基づいて、前記記憶媒体素子が取り外されたことを報知する素子取外報知手段と、
   当該副制御基板に電力を供給することが可能なバックアップ電力供給源と、
   が設けられ、
   前記主制御基板の制御回路には、
   前記素子取外検出手段が出力する素子取外信号に基づいて、前記記憶媒体素子が取り外されたことを報知する動作を素子取外報知手段に実行させる素子監視プログラムを記憶しているプログラム記憶媒体と、
   当該遊技機に対して所定の操作がなされたことを契機として、書込基準アドレスを取得する書込基準アドレス取得手段と、
   前記書込基準アドレス取得手段が書込基準アドレスを取得すると、前記書込基準アドレス取得手段によって取得された書込基準アドレス、及び、前記プログラム記憶媒体が記憶している素子監視プログラムを前記副制御基板へ送信するプログラム送信手段と、
   が設けられ、
   前記副制御基板の制御回路には、
   前記主制御基板から受信した素子監視プログラムを記憶するための揮発性記憶媒体と、
   前記主制御基板から書込基準アドレス及び素子監視プログラムを受信すると、受信した書込基準アドレスに基づいて素子監視プログラムを前記揮発性記憶媒体に書き込んで記憶させるプログラム書込手段と、
   前記揮発性記憶媒体に記憶されている素子監視プログラムを実行することで、前記素子取外検出手段が出力する素子取外信号に基づいて、前記素子取外報知手段の動作を制御し、前記記憶媒体素子が取り外されると、その旨を報知する動作を素子取外報知手段に実行させる報知動作制御手段と、
   が設けられていることを特徴とする遊技機。
2. 前記主制御基板及び前記副制御基板のそれぞれには、所定の情報を表示するための表示器が設けられ、
   前記主制御基板の制御回路には、
   前記書込基準アドレス取得手段によって取得された書込基準アドレスを記憶するアドレス記憶媒体と、
   前記アドレス記憶媒体に記憶された書込基準アドレスを、当該主制御基板に設けられている表示器に表示させる表示器駆動手段と、
   が設けられ、
   前記副制御基板に設けられた前記プログラム書込手段は、前記主制御基板から書込基準アドレス及び素子監視プログラムを受信すると、受信した書込基準アドレスを前記揮発性記憶媒体に書き込んで記憶させるように形成され
   前記副制御基板の制御回路には、
   前記揮発性記憶媒体に記憶されている書込基準アドレスを、当該副制御基板に設けられている表示器に表示させる表示器駆動手段が、
   設けられていることを特徴とする請求項１記載の遊技機。

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