JP2014142841A - 設計方法、設計プログラム、および回路 - Google Patents
設計方法、設計プログラム、および回路 Download PDFInfo
- Publication number
- JP2014142841A JP2014142841A JP2013011506A JP2013011506A JP2014142841A JP 2014142841 A JP2014142841 A JP 2014142841A JP 2013011506 A JP2013011506 A JP 2013011506A JP 2013011506 A JP2013011506 A JP 2013011506A JP 2014142841 A JP2014142841 A JP 2014142841A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- external terminal
- information
- group
- signal line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
【解決手段】設計装置100は、外部端子の各々について、回路内の所定領域areaを所定単位で区切られた複数の領域T1〜T3のうちの外部端子が含まれる領域を示す領域情報と、外部端子が含まれる領域における外部端子の相対的な位置を示す位置情報と、ネットリストlistから抽出した外部端子に接続される信号線を示すネット情報と、の組み合わせを含む第2情報da2を生成する。設計装置100は、外部端子の各々を、第2情報da2内の領域情報が示す領域が同一の外部端子同士が異なるグループに分類され、第2情報da2内のネット情報が示す信号線が同一の外部端子同士が同一のグループに分類されるように、複数のグループのうちのいずれかに分類する。
【選択図】図1
Description
図3は、設計装置のハードウェア構成例を示すブロック図である。図3において、設計装置100は、CPU301と、ROM302と、RAM303と、ディスクドライブ304と、ディスク305と、を有する。設計装置100は、I/F306と、入力装置307と、出力装置308と、を有する。また、各部はバス300によってそれぞれ接続される。
図4は、設計装置の機能的構成例を示すブロック図である。設計装置100は、第1情報生成部401と、抽出部402と、第1特定部403と、第2情報生成部404と、分類部405と、取得部406と、第2特定部407と、第2レイアウトデータ生成部408と、を含む。さらに、設計装置100は、第4レイアウトデータ生成部409と、第3特定部410と、第3レイアウトデータ生成部411と、第3情報生成部412と、決定部413と、を含む。さらに、設計装置100は、選択部414と、第1判断部415と、追加部416と、第2判断部417と、変換部418と、第4情報生成部419と、第4特定部420と、第5情報生成部421と、を含む。
図19〜図21は、設計装置による設計処理手順の一例を示すフローチャートである。設計装置100は、第1レイアウトデータld1に基づいて、所定領域areaを所定単位で区切った複数のタイルを示す第1情報da1を生成する(ステップS1901)。そして、設計装置100は、所定領域area内のセルの外部端子の各々について、ネットリストlistからネット情報を抽出する(ステップS1902)。
回路内の所定領域に設けられるセルと前記セルの位置を示すレイアウトデータに基づいて前記所定領域を所定単位で区切った複数の領域を示す第1情報を生成し、
前記セルの外部端子を示す端子情報と前記外部端子に接続される信号線を示すネット情報との組みを含むネットリストから、前記外部端子の各々について、前記外部端子に接続される信号線を示すネット情報を抽出し、
前記外部端子の各々について、前記レイアウトデータに基づいて、生成した前記第1情報が示す前記複数の領域のうちの前記外部端子が含まれる領域における前記外部端子の相対的な位置を特定し、
前記外部端子の各々について、前記外部端子が含まれる領域を示す領域情報と、特定した前記相対的な位置を示す位置情報と、抽出した前記ネット情報と、の組み合わせを含む第2情報を生成し、
前記外部端子の各々を、生成した前記第2情報に含まれる前記領域情報が示す領域が同一の外部端子同士が異なるグループに分類され、生成した前記第2情報に含まれる前記ネット情報が示す信号線が同一の外部端子同士が同一のグループに分類されるように、複数のグループのうちのいずれかに分類する、
処理を実行することを特徴とする設計方法。
第1金属層群がそれぞれビア層を介して積層される第1層群であって、前記所定領域内に設けられる前記セル内の信号線と、前記外部端子と、を形成する第1層群と、
前記第1層群よりも上層であり、隣り合う金属層間で方向が直交する複数の配線路を各々が有する第2金属層群がそれぞれビア層を介して積層される第2層群であって、前記外部端子間の信号線を形成する第2層群と、
前記第1層群と前記第2層群との間に設けられる第3層であって、前記第1層群によって形成される前記外部端子と、前記第2層群によって形成される前記外部端子間を接続する信号線と、の結線を形成する第3層と、
を含むことを特徴とする付記1に記載の設計方法。
前記複数のグループの各々が、前記第2金属層群の各々の金属層について、前記金属層の前記複数の配線路のうちの少なくとも1つの配線路に対応付けられ、異なるグループ同士が異なる配線路に対応付けられた対応情報を取得し、
前記複数のグループの各々について、取得した前記対応情報から、前記グループに対応付けられた配線路を特定し、
前記複数のグループの各々について、前記グループに分類された外部端子に対応する前記第2情報に含まれるネット情報が示す信号線と、特定した前記配線路において前記信号線を形成する位置と、を示す第2レイアウトデータを生成する、
処理を実行することを特徴とする付記2に記載の設計方法。
前記所定単位は、前記最上の金属層が有する複数の配線路の配線間隔に基づく単位であって、
前記コンピュータが、
前記外部端子の各々について、前記外部端子に対応する前記第2情報に含まれる領域情報が示す領域と、前記外部端子に対応する前記第2情報に含まれる位置情報と、によって、前記最上の金属層が有する複数の配線路のうちの前記外部端子が形成される配線路を特定し、
前記外部端子の各々について、特定した前記配線路と、生成した前記第2レイアウトデータに含まれる前記配線路において前記信号線を形成する位置と、に基づいて、前記外部端子が分類されたグループに対応付けられた配線路に形成される前記外部端子に接続される信号線と、前記外部端子と、の前記第3層による結線と、前記結線の位置と、を示す第3レイアウトデータを生成する、
処理を実行することを特徴とする付記3または4に記載の設計方法。
前記所定単位は、前記最上の金属層が有する複数の配線路の配線間隔に基づく単位であって、
前記第3層は、前記最上の金属層と前記第2金属層群の最下の金属層との間に設けられるビア層であって、前記最上の金属層によって形成される前記外部端子と、前記第2層群によって形成される前記外部端子間を接続する信号線と、を前記ビア層によって接続し、
前記コンピュータが、
前記外部端子の各々について、前記外部端子に対応する前記第2情報に含まれる領域情報が示す領域と、前記外部端子に対応する前記第2情報に含まれる位置情報と、によって、前記最上の金属層が有する前記複数の配線路のうちの前記外部端子が形成される配線路を特定し、
前記最上の金属層が有する前記複数の配線路のうちの前記一定間隔に含まれる配線路の数に基づく所定サイズで前記所定領域を区切った複数の第2領域を示す第3情報を生成し、
生成した前記第3情報が示す前記複数の第2領域の各々について、前記ビア層のビアの位置を、前記第2領域に含まれる外部端子について特定した前記配線路と、前記外部端子が分類されたグループに対応付けられた前記最下の金属層が有する配線路と、の位置関係に基づいて決定する、
処理を実行することを特徴とする付記4に記載の設計方法。
前記ビア層のビアの位置を決定する処理では、
生成した前記第3情報が示す前記複数の第2領域の各々について、前記複数のビア層の各々のビアの位置を、前記第2領域に含まれる外部端子について特定した前記配線路と、前記外部端子が分類されたグループに対応付けられた前記最下の金属層が有する配線路と、の位置関係に基づいて決定することを特徴とする付記6に記載の設計方法。
前記グループの各々について生成した前記第2レイアウトデータが統合された第4レイアウトデータを生成し、
前記第2金属層群の各々が有する複数の配線路の各々を一定間隔で区切った配線路を順に選択し、
前記配線路が選択される都度、選択した前記配線路に形成される信号線があるか否かを生成した前記第4レイアウトデータに基づいて判断し、
選択した前記配線路に形成される信号線がないと判断した場合、選択した前記配線路に形成させる前記一定間隔よりも短い所定長さの信号線と、前記信号線の位置と、を示す情報を前記第4レイアウトデータに追加し、
選択した前記配線路に形成される信号線があると判断した場合、選択した前記配線路に形成される信号線の長さが前記一定間隔と同一長さであるか否かを判断し、
同一長さであると判断した場合、前記第4レイアウトデータ内の選択した前記配線路に形成される信号線を前記所定長さの信号線に変換する、
処理を実行することを特徴とする付記3〜7のいずれか一つに記載の設計方法。
前記グループの各々について生成した前記第2レイアウトデータが統合された第4レイアウトデータを生成し、
生成した前記第4レイアウトデータが示す信号線が形成される領域を一定間隔で区切った複数の第3領域を示す第4情報を生成し、
前記第2金属層群の各々の金属層について、各々に識別情報が付され、前記金属層によって形成される信号線の複数のレイアウトデータを記憶する記憶装置から、生成した前記第4情報が示す前記複数の第3領域の各々について、前記第3領域に含まれる信号線の形状に一致するレイアウトデータの識別情報を特定し、
前記複数の第3領域の各々について、前記第3領域を示す領域情報と、特定した識別情報と、が関連付けられた第5情報を生成する、
処理を実行することを特徴とする付記3〜8のいずれか一つに記載の設計方法。
回路内の所定領域に設けられるセルと前記セルの位置を示すレイアウトデータに基づいて前記所定領域を所定単位で区切った複数の領域を示す第1情報を生成し、
前記セルの外部端子を示す端子情報と前記外部端子に接続される信号線を示すネット情報との組みを含むネットリストから、前記外部端子の各々について、前記外部端子に接続される信号線を示すネット情報を抽出し、
前記外部端子の各々について、前記レイアウトデータに基づいて、生成した前記第1情報が示す前記複数の領域のうちの前記外部端子が含まれる領域における前記外部端子の相対的な位置を特定し、
前記外部端子の各々について、前記外部端子が含まれる領域を示す領域情報と、特定した前記相対的な位置を示す位置情報と、抽出した前記ネット情報と、の組み合わせを含む第2情報を生成し、
前記外部端子の各々を、生成した前記第2情報に含まれる前記領域情報が示す領域が同一の外部端子同士が異なるグループに分類され、生成した前記第2情報に含まれる前記ネット情報が示す信号線が同一の外部端子同士が同一のグループに分類されるように、複数のグループのうちのいずれかに分類する、
処理を実行させることを特徴とする設計プログラム。
前記セルの外部端子を示す端子情報と前記外部端子に接続される信号線を示すネット情報との組みを含むネットリストから、前記外部端子の各々について、前記外部端子に接続される信号線を示すネット情報を抽出し、
前記外部端子の各々について、前記レイアウトデータに基づいて、生成した前記第1情報が示す前記複数の領域のうちの前記外部端子が含まれる領域における前記外部端子の相対的な位置を特定し、
前記外部端子の各々について、前記外部端子が含まれる領域を示す領域情報と、特定した前記相対的な位置を示す位置情報と、抽出した前記ネット情報と、の組み合わせを含む第2情報を生成し、
前記外部端子の各々を、生成した前記第2情報に含まれる前記領域情報が示す領域が同一の外部端子同士が異なるグループに分類され、生成した前記第2情報に含まれる前記ネット情報が示す信号線が同一の外部端子同士が同一のグループに分類されるように、複数のグループのうちのいずれかに分類する、
処理をコンピュータに実行させる設計プログラムを記録したことを特徴とする記録媒体。
前記第1層群よりも上層であり、隣り合う金属層間で方向が直交する複数の配線路を各々が有する第2金属層群がそれぞれビア層を介して積層される第2層群であって、前記外部端子間の信号線を形成する第2層群と、
前記第1層群と前記第2層群との間に設けられる第3層であって、前記第1層群によって形成される前記外部端子と、前記第2層群によって形成される前記外部端子間を接続する信号線と、の結線を形成する第3層と、
を含み、
前記外部端子間の信号線が前記複数の配線路のうちの2以上の配線路に跨って形成される部分を含み、前記2以上の配線路は、前記複数の配線路のうちの一定間隔に位置する複数の配線路であることを特徴とする回路。
301 CPU
303 RAM
305 ディスク
1000 対応情報
1500 CPパターンライブラリ
area 所定領域
CP−A〜CP−C CPパターン
r1,ri1,ri2 一定間隔
T1〜T3 タイル
Lcl セル層
Lcn 接続層
Lw 配線層
MET1〜MET_TOP 金属層
V1〜Vn ビア層
c1〜c4 セル
G1〜G3 グループ
da1 第1情報
da2 第2情報
da4 第4情報
da5 第5情報
list ネットリスト
tlist1〜tlist3 タイルネットリスト
ld1 第1レイアウトデータ
ld2−1〜ld2−4 第2レイアウトデータ
ld3 第3レイアウトデータ
ld4 第4レイアウトデータ
Claims (10)
- コンピュータが、
回路内の所定領域に設けられるセルと前記セルの位置を示すレイアウトデータに基づいて前記所定領域を所定単位で区切った複数の領域を示す第1情報を生成し、
前記セルの外部端子を示す端子情報と前記外部端子に接続される信号線を示すネット情報との組みを含むネットリストから、前記外部端子の各々について、前記外部端子に接続される信号線を示すネット情報を抽出し、
前記外部端子の各々について、前記レイアウトデータに基づいて、生成した前記第1情報が示す前記複数の領域のうちの前記外部端子が含まれる領域における前記外部端子の相対的な位置を特定し、
前記外部端子の各々について、前記外部端子が含まれる領域を示す領域情報と、特定した前記相対的な位置を示す位置情報と、抽出した前記ネット情報と、の組み合わせを含む第2情報を生成し、
前記外部端子の各々を、生成した前記第2情報に含まれる前記領域情報が示す領域が同一の外部端子同士が異なるグループに分類され、生成した前記第2情報に含まれる前記ネット情報が示す信号線が同一の外部端子同士が同一のグループに分類されるように、複数のグループのうちのいずれかに分類する、
処理を実行することを特徴とする設計方法。 - 前記回路は、
第1金属層群がそれぞれビア層を介して積層される第1層群であって、前記所定領域内に設けられる前記セル内の信号線と、前記外部端子と、を形成する第1層群と、
前記第1層群よりも上層であり、隣り合う金属層間で方向が直交する複数の配線路を各々が有する第2金属層群がそれぞれビア層を介して積層される第2層群であって、前記外部端子間の信号線を形成する第2層群と、
前記第1層群と前記第2層群との間に設けられる第3層であって、前記第1層群によって形成される前記外部端子と、前記第2層群によって形成される前記外部端子間を接続する信号線と、の結線を形成する第3層と、
を含むことを特徴とする請求項1に記載の設計方法。 - 前記コンピュータが、
前記複数のグループの各々が、前記第2金属層群の各々の金属層について、前記金属層の前記複数の配線路のうちの少なくとも1つの配線路に対応付けられ、異なるグループ同士が異なる配線路に対応付けられた対応情報を取得し、
前記複数のグループの各々について、取得した前記対応情報から、前記グループに対応付けられた配線路を特定し、
前記複数のグループの各々について、前記グループに分類された外部端子に対応する前記第2情報に含まれるネット情報が示す信号線と、特定した前記配線路において前記信号線を形成する位置と、を示す第2レイアウトデータを生成する、
処理を実行することを特徴とする請求項2に記載の設計方法。 - 前記対応情報では、前記複数のグループの各々が、前記複数の配線路のうちの一定間隔に位置する複数の配線路に対応付けられていることを特徴とする請求項3に記載の設計方法。
- 前記外部端子の各々は、前記第1金属層群の最上の金属層が有する複数の配線路のいずれかに形成され、
前記所定単位は、前記最上の金属層が有する複数の配線路の配線間隔に基づく単位であって、
前記コンピュータが、
前記外部端子の各々について、前記外部端子に対応する前記第2情報に含まれる領域情報が示す領域と、前記外部端子に対応する前記第2情報に含まれる位置情報と、によって、前記最上の金属層が有する複数の配線路のうちの前記外部端子が形成される配線路を特定し、
前記外部端子の各々について、特定した前記配線路と、生成した前記第2レイアウトデータに含まれる前記配線路において前記信号線を形成する位置と、に基づいて、前記外部端子が分類されたグループに対応付けられた配線路に形成される前記外部端子に接続される信号線と、前記外部端子と、の前記第3層による結線と、前記結線の位置と、を示す第3レイアウトデータを生成する、
処理を実行することを特徴とする請求項3または4に記載の設計方法。 - 前記外部端子の各々は、前記第1金属層群の最上の金属層が有する複数の配線路のいずれかに形成され、
前記所定単位は、前記最上の金属層が有する複数の配線路の配線間隔に基づく単位であって、
前記第3層は、前記最上の金属層と前記第2金属層群の最下の金属層との間に設けられるビア層であって、前記最上の金属層によって形成される前記外部端子と、前記第2層群によって形成される前記外部端子間を接続する信号線と、を前記ビア層によって接続し、
前記コンピュータが、
前記外部端子の各々について、前記外部端子に対応する前記第2情報に含まれる領域情報が示す領域と、前記外部端子に対応する前記第2情報に含まれる位置情報と、によって、前記最上の金属層が有する前記複数の配線路のうちの前記外部端子が形成される配線路を特定し、
前記最上の金属層が有する前記複数の配線路のうちの前記一定間隔に含まれる配線路の数に基づく所定サイズで前記所定領域を区切った複数の第2領域を示す第3情報を生成し、
生成した前記第3情報が示す前記複数の第2領域の各々について、前記ビア層のビアの位置を、前記第2領域に含まれる外部端子について特定した前記配線路と、前記外部端子が分類されたグループに対応付けられた前記最下の金属層が有する配線路と、の位置関係に基づいて決定する、
処理を実行することを特徴とする請求項4に記載の設計方法。 - 前記第3層は、前記最上の金属層と前記第2金属層群の最下の金属層との間に設けられる複数のビア層と、前記複数のビア層の間に積層される金属層と、を含み、前記最上の金属層によって形成される前記外部端子と、前記第2層群によって形成される前記外部端子間を接続する信号線と、を前記第3層に含まれる金属層が有する複数の配線路に形成される信号線を介して前記複数のビア層によって接続し、
前記ビア層のビアの位置を決定する処理では、
生成した前記第3情報が示す前記複数の第2領域の各々について、前記複数のビア層の各々のビアの位置を、前記第2領域に含まれる外部端子について特定した前記配線路と、前記外部端子が分類されたグループに対応付けられた前記最下の金属層が有する配線路と、の位置関係に基づいて決定することを特徴とする請求項6に記載の設計方法。 - 前記コンピュータが、
前記グループの各々について生成した前記第2レイアウトデータが統合された第4レイアウトデータを生成し、
前記第2金属層群の各々が有する複数の配線路の各々を一定間隔で区切った配線路を順に選択し、
前記配線路が選択される都度、選択した前記配線路に形成される信号線があるか否かを生成した前記第4レイアウトデータに基づいて判断し、
選択した前記配線路に形成される信号線がないと判断した場合、選択した前記配線路に形成させる前記一定間隔よりも短い所定長さの信号線と、前記信号線の位置と、を示す情報を前記第4レイアウトデータに追加し、
選択した前記配線路に形成される信号線があると判断した場合、選択した前記配線路に形成される信号線の長さが前記一定間隔と同一長さであるか否かを判断し、
同一長さであると判断した場合、前記第4レイアウトデータ内の選択した前記配線路に形成される信号線を前記所定長さの信号線に変換する、
処理を実行することを特徴とする請求項3〜7のいずれか一つに記載の設計方法。 - コンピュータに、
回路内の所定領域に設けられるセルと前記セルの位置を示すレイアウトデータに基づいて前記所定領域を所定単位で区切った複数の領域を示す第1情報を生成し、
前記セルの外部端子を示す端子情報と前記外部端子に接続される信号線を示すネット情報との組みを含むネットリストから、前記外部端子の各々について、前記外部端子に接続される信号線を示すネット情報を抽出し、
前記外部端子の各々について、前記レイアウトデータに基づいて、生成した前記第1情報が示す前記複数の領域のうちの前記外部端子が含まれる領域における前記外部端子の相対的な位置を特定し、
前記外部端子の各々について、前記外部端子が含まれる領域を示す領域情報と、特定した前記相対的な位置を示す位置情報と、抽出した前記ネット情報と、の組み合わせを含む第2情報を生成し、
前記外部端子の各々を、生成した前記第2情報に含まれる前記領域情報が示す領域が同一の外部端子同士が異なるグループに分類され、生成した前記第2情報に含まれる前記ネット情報が示す信号線が同一の外部端子同士が同一のグループに分類されるように、複数のグループのうちのいずれかに分類する、
処理を実行させることを特徴とする設計プログラム。 - 第1金属層群がそれぞれビア層を介して積層される第1層群であって、所定領域内に設けられるセル内の信号線と、前記セルの外部端子と、を形成する第1層群と、
前記第1層群よりも上層であり、隣り合う金属層間で方向が直交する複数の配線路を各々が有する第2金属層群がそれぞれビア層を介して積層される第2層群であって、前記外部端子間の信号線を形成する第2層群と、
前記第1層群と前記第2層群との間に設けられる第3層であって、前記第1層群によって形成される前記外部端子と、前記第2層群によって形成される前記外部端子間を接続する信号線と、の結線を形成する第3層と、
を含み、
前記外部端子間の信号線が前記複数の配線路のうちの2以上の配線路に跨って形成される部分を含み、前記2以上の配線路は、前記複数の配線路のうちの一定間隔に位置する複数の配線路であることを特徴とする回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013011506A JP6089723B2 (ja) | 2013-01-24 | 2013-01-24 | 設計方法、および設計プログラム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013011506A JP6089723B2 (ja) | 2013-01-24 | 2013-01-24 | 設計方法、および設計プログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014142841A true JP2014142841A (ja) | 2014-08-07 |
JP6089723B2 JP6089723B2 (ja) | 2017-03-08 |
Family
ID=51424062
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013011506A Expired - Fee Related JP6089723B2 (ja) | 2013-01-24 | 2013-01-24 | 設計方法、および設計プログラム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6089723B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108846169A (zh) * | 2018-05-25 | 2018-11-20 | 福州大学 | 基于最小植入区域约束的混合高度单元布局设计方法 |
WO2023226084A1 (zh) * | 2022-05-25 | 2023-11-30 | 长鑫存储技术有限公司 | 信号线检查方法及设备 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04275678A (ja) * | 1991-03-01 | 1992-10-01 | Hokuriku Nippon Denki Software Kk | Lsiの配置処理方式 |
JP2003332431A (ja) * | 2002-05-14 | 2003-11-21 | Toshiba Corp | 半導体集積回路装置の設計装置、半導体集積回路の設計方法および半導体集積回路設計プログラム |
JP2004228156A (ja) * | 2003-01-20 | 2004-08-12 | Nec Micro Systems Ltd | 半導体集積回路の自動レイアウト方法、及び半導体集積回路の自動レイアウトプログラム |
JP2012244082A (ja) * | 2011-05-24 | 2012-12-10 | Fujitsu Semiconductor Ltd | 露光データの生成方法 |
-
2013
- 2013-01-24 JP JP2013011506A patent/JP6089723B2/ja not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04275678A (ja) * | 1991-03-01 | 1992-10-01 | Hokuriku Nippon Denki Software Kk | Lsiの配置処理方式 |
JP2003332431A (ja) * | 2002-05-14 | 2003-11-21 | Toshiba Corp | 半導体集積回路装置の設計装置、半導体集積回路の設計方法および半導体集積回路設計プログラム |
JP2004228156A (ja) * | 2003-01-20 | 2004-08-12 | Nec Micro Systems Ltd | 半導体集積回路の自動レイアウト方法、及び半導体集積回路の自動レイアウトプログラム |
JP2012244082A (ja) * | 2011-05-24 | 2012-12-10 | Fujitsu Semiconductor Ltd | 露光データの生成方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108846169A (zh) * | 2018-05-25 | 2018-11-20 | 福州大学 | 基于最小植入区域约束的混合高度单元布局设计方法 |
CN108846169B (zh) * | 2018-05-25 | 2022-07-15 | 福州大学 | 基于最小植入区域约束的混合高度单元布局设计方法 |
WO2023226084A1 (zh) * | 2022-05-25 | 2023-11-30 | 长鑫存储技术有限公司 | 信号线检查方法及设备 |
Also Published As
Publication number | Publication date |
---|---|
JP6089723B2 (ja) | 2017-03-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI775000B (zh) | 產生積體電路佈局圖的方法及用於處理積體電路佈局圖的系統 | |
US8037441B2 (en) | Gridded-router based wiring on a non-gridded library | |
US8327301B2 (en) | Routing method for double patterning design | |
TWI598758B (zh) | 用於積體電路佈局產生的方法、裝置以及計算機程式產品 | |
US11151299B2 (en) | Integrated circuit | |
CN108959666B (zh) | 集成电路设计方法及装置、芯片版图分解和着色方法及装置 | |
US20200057835A1 (en) | Capacity model for global routing | |
CN109585371A (zh) | 集成电路布局方法、结构和系统 | |
Xu et al. | Clustered fault tolerance TSV planning for 3-D integrated circuits | |
JP6089723B2 (ja) | 設計方法、および設計プログラム | |
JP3886695B2 (ja) | 露光パターンデータ生成方法、露光パターンデータ生成装置、半導体装置の製造方法、及びフォトマスクの製造方法 | |
Chen et al. | Global and detailed routing | |
TWI496020B (zh) | 電阻電容萃取方法 | |
Kodama et al. | Self-aligned double and quadruple patterning aware grid routing methods | |
Tseng et al. | A power delivery network (PDN) engineering change order (ECO) approach for repairing IR-drop failures after the routing stage | |
US7091614B2 (en) | Integrated circuit design for routing an electrical connection | |
Ozdal et al. | Exact route matching algorithms for analog and mixed signal integrated circuits | |
US20170300611A1 (en) | Semiconductor structure | |
CN104007607A (zh) | 产生方法和信息处理装置 | |
US7526744B2 (en) | Integrated circuit design method for efficiently generating mask data | |
Sinha et al. | A new flexible algorithm for random yield improvement | |
US11182527B2 (en) | Cell placement site optimization | |
JP2005301799A (ja) | 半導体集積回路のレイアウト修正方法 | |
Huang et al. | Cut redistribution and DSA template assignment for unidirectional design | |
EP1010107B1 (en) | Routing method removing cycles in vertical constraint graph |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150930 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160818 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160830 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20161031 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170110 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170123 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6089723 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |