CN108959666B - 集成电路设计方法及装置、芯片版图分解和着色方法及装置 - Google Patents
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Abstract
本申请公开了一种集成电路设计方法及装置，该设计方法在进行平面规划与布局之前，预先对单元库中的单元版图进行了面向多次光刻工艺成形的分解和着色，利用该已经分解和着色的单元版图进行平面规划与布局时，无需加大单元之间的间距，因而，该设计方法避免了不必要的加大芯片面积，相较于现有技术，节约了芯片面积。而且，该设计方法在进行单元电路特征化之前，对单元库中的单元版图预先进行分解和着色，在此基础上进行单元电路特征化，可以提取精确的寄生效应，得到准确的单元特征化数据，而基于这种特征化数据所进行的门级综合、门级仿真、以及后快速仿真其结果可信度高。此外，本申请还公开了一种芯片版图分解和着色方法及装置。
Description
技术领域
本申请涉及集成电路芯片涉及领域，尤其涉及一种集成电路设计方法及装置，此外，本申请还尤其涉及一种芯片版图分解和着色方法及装置。
背景技术
针对工艺尺寸较大的集成电路芯片，在其制造过程中，同一物理层图形只需一块掩模版一次光刻即可成形，随着集成电路工艺特征尺寸的不断缩小，在22/20nm及以下尺寸工艺下原先的同物理层图形在使用一块掩模版进行一次光刻成形由于光学邻近效应导致实际图形畸变严重，不能形成功能正确的器件、连线图形，这就需要将原来同层的物理图形分解到若干子物理层掩模版(又称分解和着色)以增大邻近图形之间的间距从而通过多次光刻成形制造出符合电路性能要求的物理图形。
为了支持同物理层图形的多次光刻成形需要将同物理层图形分解到若干子物理层掩模版(又称分解和着色)，这种分解一般是在完成整个版图设计之后进行。但因为全芯片版图进行面向多次光刻成形工艺的版图分解和着色其复杂度高花费时间长，为了降低最后版图分解和着色的复杂度，在单元的布局时需要加大单元之间的间距从而造成潜在的芯片面积浪费。
此外，在单元电路特征化时，利用未进行多次光刻成形工艺的版图分解和着色的数据所进行的寄生参数提取缺乏多次光刻成形下工艺偏差对寄生效应的影响的考虑，其所建立的单元特征化数据在该物理意义下欠缺准确性，基于这种特征化数据所进行的门级综合、门级仿真、以及后快速仿真因为基础数据的准确性问题而导致仿真结果可信度降低。
发明内容
为了解决上述技术问题，本申请的第一方面提供了一种集成电路设计方法及装置。
本申请的第二方面提供了一种芯片版图的分解和着色方法及装置。
为了解决上述技术问题，本申请采用了如下技术方案：
一种集成电路设计方法，包括：
对单元库中的单元版图进行面向多次光刻成形工艺的分解和着色，构建单元库中的单元版图对应的多套单元掩模数据；一套单元掩模数据对应单元版图面向多次光刻成形工艺的一套分解和着色方案；
对每个单元版图的每套单元掩模数据分别进行单元电路特征化，分别得到每个单元版图的每套单元掩模数据对应的单元电路特征化数据；
利用每套所述单元电路特征化数据、寄存器传输级或其更高层设计网表及设计约束条件，进行逻辑综合，得到门级网表；
根据所述门级网表和单元库中的单元摘要视图，并结合每个单元版图的每套单元掩模数据进行平面规划与布局，得到平面规划与布局结果。
一种芯片版图分解和着色方法，所述芯片版图的同层物理图形包括已经分解和着色的单元版图和未分解的物理图形；所述方法包括：
从全芯片版图中选择未分解和着色的同层物理图形；
查找相距所述未分解和着色的同层物理图形距离小于同一单元掩模板上图形最小间距的且已经分解和着色的同层物理图形；
利用选择的所述未分解和着色的同层物理图形和查找到的已经分解和着色的同层物理图形构建用于描述图形相对位置关系的逻辑图G(V，E)；其中，V为节点，其对应版图上的物理图形，E为边，若在版图中两图形之间的间距小于同一掩模板上图形之间的最小间距，则该两图形在逻辑图G(V，E)上对应的节点之间存在一条边，否则，该两图形在逻辑图G(V，E)上对应的节点之间不存在边；
根据所述查找到的已经分解和着色的同层物理图形的着色结果对所述逻辑图上对应的节点进行初始着色；
以所述初始着色为限定条件，对所述逻辑图上未分解和着色的节点进行面向多次光刻成形工艺的分解和着色；
将所述逻辑图上的分解和着色结果映射到对应的同层物理图形上。
一种集成电路设计装置，包括：
单元版图分解和着色模块，用于对单元库中的单元版图进行面向多次光刻成形工艺的分解和着色，构建单元库中的单元版图对应的多套单元掩模数据；一套单元掩模数据对应单元版图面向多次光刻成形工艺的一套分解和着色方案；
单元电路特征化模块，用于对每个单元版图的每套单元掩模数据分别进行单元电路特征化，分别得到每个单元版图的每套单元掩模数据对应的单元电路特征化数据；
逻辑综合模块，用于利用每套所述单元电路特征化数据、寄存器传输级或其更高层设计网表及设计约束条件，进行逻辑综合，得到门级网表；
平面规划与布局模块，用于根据所述门级网表和单元库中的单元摘要视图，并结合每个单元版图的每套单元掩模数据进行平面规划与布局，得到平面规划与布局结果。
一种芯片版图分解和着色装置，所述芯片版图的同层物理图形包括已经分解和着色的单元版图和未分解的物理图形；所述装置包括：
选择模块，用于从全芯片版图中选择未分解和着色的同层物理图形；
查找模块，用于查找相距所述未分解和着色的同层物理图形距离小于同一单元掩模板上图形最小间距的且已经分解和着色的同层物理图形；
构建模块，用于利用选择的所述未分解和着色的同层物理图形和查找到的已经分解和着色的同层物理图形构建用于描述图形相对位置关系的逻辑图G(V，E)；其中，V为节点，其对应版图上的物理图形，E为边，若在版图中两图形之间的间距小于同一掩模板上图形之间的最小间距，则该两图形在逻辑图G(V，E)上对应的节点之间存在一条边，否则，该两图形在逻辑图G(V，E)上对应的节点之间不存在边；
初始着色模块，用于根据所述查找到的已经分解和着色的同层物理图形的着色结果对所述逻辑图上对应的节点进行初始着色；
分解和着色模块，用于以所述初始着色为限定条件，对所述逻辑图上未分解和着色的节点进行面向多次光刻成形工艺的分解和着色；
映射模块，用于将所述逻辑图上的分解和着色结果映射到对应的同层物理图形上。
相较于现有技术，本申请具有以下有益效果：
本申请提供的集成电路设计方法在进行平面规划与布局之前，预先对单元库中的单元版图进行了面向多次光刻工艺成形的分解和着色，利用该已经分解和着色的单元版图进行平面规划与布局时，无需加大单元之间的间距，如此可以确定出较为合理的相邻单元之间的间距，因而，该设计方法避免了不必要的加大芯片面积，相较于现有技术，节约了芯片面积。
而且，本申请提供的集成电路设计方法在进行单元电路特征化之前，对单元库中的单元版图预先进行分解和着色，在此基础上进行单元电路特征化，可以提取精确的寄生效应，得到准确的单元特征化数据，而基于这种特征化数据所进行的门级综合、门级仿真、以及后快速仿真其结果可信度高。
本申请提供的芯片版图分解和着色方法利用了单元版图的分解和着色结果，减小了全芯片版图进行面向多次光刻成形工艺的版图分解和着色的问题规模，降低了分解和着色复杂度，缩短了分解时间。而且，在全芯片版图进行面向多次光刻成形工艺的分解和着色时，保留单元版图的分解和着色，有利于保证实际制造出的芯片其单元的性能与其单元库中的特征化数据一致。
附图说明
为了清楚地理解本申请的具体实施方式，下面将描述本申请具体实施方式时用到的附图做一简要说明。显而易见地，这些附图仅是本申请的部分实施例，本领域技术人员在未付出创造性劳动的前提下，还可以获得其它附图。
图1是本申请提供的集成电路设计方法一种实施例的流程示意图；
图2是本申请提供的集成电路设计方法另一种实施例的流程示意图；
图3是本申请提供的集成电路设计方法又一种实施例的流程示意图；
图4是本申请提供的集成电路设计方法又一种实施例的流程示意图；
图5是本申请提供的芯片版图的分解和着色方法的一种实施例的流程示意图；
图6A至图6E为本申请提供的芯片版图的分解和着色方法的各步骤对应的结构示意图；
图7是本申请实施例提供的集成电路设计装置结构示意图；
图8是本申请实施例提供的芯片版图分解和着色装置结构示意图。
具体实施方式
下面结合附图对本申请的具体实施方式进行详细描述。
图1是本申请实施例提供的集成电路设计方法流程示意图。如图1所示，该设计方法包括以下步骤：
S101：对单元库中的单元版图进行面向多次光刻成形工艺的分解和着色，构建单元库中的单元版图对应的多套单元掩模数据。
一套单元掩模数据对应单元版图面向多次光刻成形工艺的一套分解和着色方案，如此，本步骤能够得到一个单元版图的多套分解和着色方案。
作为示例，在本申请实施例中，单元掩模数据可以包括单元版图中的每一图形所在的掩模信息，该掩模信息可以包括图形所着的颜色或者所分配的掩模标识号。
S102：对每个单元版图的每套单元掩模数据分别进行单元电路特征化，分别得到每个单元版图的每套单元掩模数据对应的单元电路特征化数据。
单元电路特征化是指通过电路仿真获得单元电路在指定工作条件(工艺角、电源电压、温度、负载等)下的电学特性(延时、功耗等)表征数据。该特征化数据用于后续时序仿真和分析、功耗估算和优化等。
本步骤可以具体为：利用单元特征化工具对每个单元版图的每套单元掩模数据分别进行单元电路特征化，分别得到每个单元版图的每套单元掩模数据对应的单元电路特征化数据。
S103：利用每套所述单元电路特征化数据、寄存器传输级或其更高层设计网表及设计约束条件，进行逻辑综合，得到门级网表。
S104：根据所述门级网表和单元库中的单元摘要视图，并结合每个单元版图的每套单元掩模数据进行平面规划与布局，得到平面规划与布局结果。
在单元库中，每个单元电路均存在若干个摘要视图，每个摘要视图表示对应单元的部分属性，摘要视图，即ABSTRACT VIEW，主要表示版图外框的形状、尺寸、以及引出管脚的图形及其位置等。
在本申请实施例中，在进行平面规划与布局时，除了利用门级网表和单元库中的单元摘要视图外，还结合了每个单元版图的每套单元掩模数据，如此，单元版图的单元掩模数据为进行平面规划与布局的一个限定条件。
而且，在本申请实施例的步骤S101中，能够构建出一个单元版图对应的多套单元掩模数据，即多套分解和着色方案，因此，在平面规划与布局的过程中，可以从该多套单元掩模数据中选择一套合适的单元掩模数据，从而达到芯片面积或者提高电路性能的效果。
作为示例，可以利用单元库中的单元边界图形所在的掩模信息，选择合适的邻近单元的间距，从而节约芯片面积，在这种情况下，步骤S104可以具体为：
A1、根据每个单元版图的每套单元掩模数据中的单元边界图形所在的子掩模信息，确定不同单元之间的间距。
A2、根据不同单元之间的间距，确定每个单元的邻近单元。
A3、根据所述门级网表和单元库中的单元摘要视图并结合确定的邻近单元之间的间距，进行平面规划与布局，得到平面规划与布局结果。
在本申请中，单元边界图形所在的掩模信息可以为单元边界图形所着的颜色或者所分类的掩模标识。
作为另一示例，还可以选择合适的单元掩模数据，使得邻近单元之间的间距最小，以此节约芯片面积，在这种情形下，步骤S104可以具体为：
B1：按照间距最小的规则选择已确定单元掩模数据的邻近单元的单元掩模数据。
B2：根据所述门级网表和单元库中的单元摘要视图，并结合每个单元的邻近单元的单元掩模数据进行平面规划与布局，得到平面规划与布局结果。
作为又一示例，针对每个单元版图来说，还可以从其多套单元掩模数据中选择合适的单元掩模数据，使得单元的电路性能最好，以此提高集成电路的电路性能。在这种情形下，步骤S104可以具体为：
C1：按照单元电路性能最好的规则选择已确定单元掩模数据的邻近单元的单元掩模数据。
C2：根据所述门级网表和单元库中的单元摘要视图，并结合每个单元的邻近单元的单元掩模数据进行平面规划与布局，得到平面规划与布局结果。
以上为图1所示的集成电路设计方法的具体实施方式。在该具体实施方式中，在进行平面规划与布局之前，预先对单元库中的单元版图进行了面向多次光刻工艺成形的分解和着色，利用该已经分解和着色的单元版图进行平面规划与布局时，无需加大单元之间的间距，如此可以确定出较为合理的相邻单元之间的间距，因而，该设计方法避免了不必要的加大芯片面积，相较于现有技术，节约了芯片面积。
而且，本申请提供的集成电路设计方法在进行单元电路特征化之前，对单元库中的单元版图预先进行分解和着色，在此基础上进行单元电路特征化，可以提取精确的寄生效应，得到准确的单元特征化数据，而基于这种特征化数据所进行的门级综合、门级仿真、以及后快速仿真其结果可信度高。
此外，在本申请实施例中，对单元库中的单元版图进行面向多次光刻成形工艺的分解和着色时，对于一个单元版图能够构建出多套单元掩模数据。基于该多套单元掩模数据在进行平面规划与布局时，可以从每个单元单元对应的多套单元掩模数据中选出一套合适的单元掩模数据，以此节约芯片面积或者提高芯片电路性能。
此外，作为本申请的一具体实施例，为了使得单元版图的单元掩模数据中的图形更接近集成电路实际制造过程所得到的图形形貌，进而使得后续设计和仿真结果更精确，本申请还提供了集成电路设计的另一实施例。具体参见图2。
图2是本申请提供的集成电路设计方法的另一实施例的方法流程示意图。如图2所示，该方法包括以下步骤：
步骤S201与上述实施例中的步骤S101相同，为了简要起见，在此不再详细描述。
S202：对每个单元版图的每套单元掩模数据进行光学邻近效应修正。
在本申请实施例中，光学邻近效应修正具体为通过图形修改(增加或切割)使得光刻所得图形逼近期望的理想图形的技术。
S203：对光学邻近效应修正后的每个单元版图的每套单元掩模数据分别进行单元电路特征化，分别得到每个单元版图的每套单元掩模数据对应的单元电路特征化数据。
步骤S204至步骤S205与上述实施例中的步骤S103至S104相同，为了简要起见，在此不再详细描述。
图2所示的集成电路设计方法的具体实施方式是在图1所示的集成电路设计方法的具体实施方式的基础上得到的具体实施方式，因此，图2所示的具体实施方式除了具有图1所示的具体实施方式的有益效果以外，还由于图2所示的集成电路设计方法的具体实施方式，在单元特征化之前对每套单元掩模数据进行了光学邻近效应修正，经过修正后的单元掩模数据中的掩模图形更接近集成电路实际制造中所得到的图形形貌，基于该更接近集成电路实际制造中所得到的图形形貌的单元掩模数据进行的后续设计和仿真结果更加精准。
此外，作为本申请的另一具体实施例，为了使得单元版图的单元掩模数据中的图形更接近集成电路实际制造过程所得到的图形形貌，进而使得后续设计和仿真结果更精确，本申请还提供了集成电路设计方法的又一实施例，具体参见图3。如图3所示，该方法可以包括以下步骤：
步骤S301与上述实施例中的步骤S101相同，为了简要起见，在此不再详细描述。
S302：对所述每个单元版图的每套单元掩模数据进行光刻仿真，得到每个单元版图的每套单元掩模数据光刻仿真后的图形形貌。
需要说明，对单元版图中的一套单元掩模数据进行光刻仿真，可以得到精确的光刻图形形貌，基于该精确的光刻图形形貌提取寄生参数，其提取到的寄生参数的精度也较高，基于此，后续电路仿真也会更精确。
S303：对所述每个单元版图的每套单元掩模数据光刻仿真后的图形形貌进行寄生效应提取。
S304：根据提取到的每个单元版图的每套单元掩模数据的寄生效应进行单元电路特征化，分别得到每个单元版图的每套单元掩模数据对应的单元电路特征化数据。
步骤S305至步骤S306与上述实施例中的步骤S103至S104相同，为了简要起见，在此不再详细描述。
以上为图3所示的集成电路设计方法的具体实施方式。需要说明，图3所示的具体实施方式可以在图1所示的基础上进行改进得到。作为本申请实施例的扩展，也可以在图2所示的基础上进行改进得到。
图3所示的具体实施方式除了具有图1所示的具体实施方式的有益效果以外，还由于在图3所示的具体实施方式中，由于光刻仿真后的单元掩模数据更接近集成电路实际制造过程所得到的图形形貌，基于该更接近集成电路实际制造中所得到的图形形貌的单元掩模数据进行的后续设计和仿真结果更加精准。
此外，在集成电路设计的流程中，在进行完平面规划与布局之后，还可以包括布线。基于此，本申请还提供了集成电路设计方法的又一实施例。具体参见图4。
图4是本申请提供的集成电路设计方法的又一实施例的流程示意图。如图4所示，该实施例包括以下步骤：
S401至S404分别与图1所示的步骤S101至S104相同，为了简要起见，在此不再详细描述。
S405：以每个单元版图的多套分解和着色方案作为限制条件对所述平面规划与布局结果进行布线，得到全芯片版图。
本步骤可以具体为：向布线器中输入平面规划与布局结果、门级网表、单元板图以及设计规则，除此之外，还向布线器中输入每个单元版图的多套分解和着色方案，如此，布线器以每个单元版图的多套分解和着色方案为限制条件，根据门级网表、单元板图以及设计规则对平面规划与布局结果进行布线，得到全芯片版图。进一步地，输入到布线器中的每个单元版图的分解和着色方案可以包括该分解和着色方案中的每一图形所在的掩模信息，即单元版图分解和着色后图形所着的颜色或所分配的子掩模标识号。
作为示例，布线器以每个单元版图的多套分解和着色方案为限制条件，根据门级网表、单元板图以及设计规则对平面规划与布局结果进行布线，得到全芯片版图，可以通过以下步骤来实现：
D1：对全芯片版图的每一物理层图形分别创建布线格点阵列。
D2：分别根据同一物理层中的每个单元版图及其所选分解和着色方案，将每个单元版图分解所得的子掩模图形所对应的布线格点着色成与所述子掩模图形所对应的颜色。
步骤D2能够实现同一物理层上的每个单元版图子掩模图形的布线。
在本申请实施例中，由于一个单元版图对应多套单元掩模数据，即一个单元版图对应多套面向多次光刻成形工艺的分解和着色方案，所以，通过本步骤D2，针对每一单元版图的子掩模图形，能够得到多套其所对应的布线格点的着色方案。
D3：对每一未实现物理连线的线网进行布线。
在同一物理层图形上，其不仅包括单元版图，还包括非单元版图，即单元级别以上的版图。步骤D2仅实现了单元版图的子掩模图形的布线，步骤D3用于实现非单元版图的布线。
作为示例，本步骤可以具体为：在对每一未实现物理连线的线网进行布线时，布线器以考虑着色平衡、切割数最小化和连线最短等为原则确定尚未实现物理连接的线网的布线路径；以优化着色平衡和切割数最小化为目标、已用格点着色(即单元板图的子掩模图形的格点着色和本线网之前其他线网布线路径的子掩模图形的格点着色)作为约束对当前布线路径所对应的格点进行分解和着色；重复上述步骤直至对所有线网均实现物理连线。如此获得实现所有这些线网的物理连接的版图，以及版图对应的分解和着色方案。
通过该步骤的布线方式，保留单元库中面向多次光刻成形工艺的单元的子掩模数据的有效性，同时也是通过单元分解着色的不变性以及特征化数据的有效性，确保门级综合、门级仿真、电路后仿真所结果的准确性。
此外，在集成电路的设计流程中，在得到全芯片版图后，还可以对全芯片版图进行仿真和验证。因此，作为本申请的另一具体实施例，在图4所示的具体实施例的基础上，在步骤S405之后，还可以包括以下步骤：
S406：利用所述全芯片版图中用到的单元版图的分解和着色方案，对所述全芯片版图中未分解和着色的版图进行分解和着色，得到全芯片版图的分解和着色方案。
需要说明，在本申请实施例中，芯片版图中未分解和着色的版图为非单元级别具体为单元级别以上的芯片版图部分。如此，本申请中的全芯片版图的分解和着色包括单元级物理版图部分图形的分解和着色以及非单元级别即单元级别之上的单元之间连接所产生的物理版图图形的分解和着色。如此，该全芯片版图的分解和着色可以称为层次式分解和着色。如此可以认为，本申请中的全芯片版图的分解和着色方案为层次式分解和着色方案。
该层次式分解和着色方案体现为单元库中的简单单元版图的平坦式分解和着色以及复杂单元版图的层次式分解和着色。其中，简单单元一般指基本的逻辑门。复杂单元在简单单元之上，由若干基本的逻辑门(或其版图图形)及之间的连接(或连线图形)所组成。
本申请实施例在对全芯片版图进行分解和着色时，利用并保留了单元版图的分解和着色方案，如此，有利于保证实际制造出的芯片的单元的性能与单元库中的特征化数据一致。
而且，这种层次式版图分解和着色方法，因利用了单元版图的分解和着色结果，减小了全芯片版图进行面向多次光刻成形工艺的版图分解和着色的问题规模，降低了分解和着色复杂度，缩短了分解时间。
后续实施例中会详细描述层次式版图分解和着色方法的具体实施方式。
S407：从所述全芯片版图的分解和着色方案中进行寄生参数提取。
S408：根据提取到的寄生参数对全芯片版图的电路进行仿真和验证。
以上为本申请实施例提供的集成电路设计方法的一种具体实施方式。
需要说明，在本申请实施例中，为了使后仿真对后续制造的集成电路具有精确的预测评估意义，在形成全芯片版图之后进行后仿真之前，对全芯片版图进行的面向多次光刻工艺成形的分解和着色方案与在形成全芯片版图之后制造掩模板之前，对对全芯片版图进行的面向多次光刻工艺成形的分解和着色方案要一致。
下面详细介绍本申请实施例提供的层次式版图分解和着色方法，即本申请中的全芯片版图的分解和着色方法。
下面结合图5至图6E对本申请提供的芯片版图的分解和着色方法的具体实施方式进行详细描述。
图5是本申请提供的芯片版图的分解和着色方法的流程示意图。图6A至图6E分别为该分解和着色方法的各个步骤对应的结构示意图。
如图5所示，该分解和着色方法包括以下步骤：
S501：从全芯片版图中选择与单元版图的掩模图形在同一层的且未分解和着色的同层物理图形。
需要说明，在本申请实施例中，预先对单元库中的单元版图进行了面向多次光刻成形工艺的分解和着色，得到了单元版图的分解和着色方案。一个单元版图可以对应一套分解和着色方案，也可以对应多套分解和着色方案。本申请提供的芯片版图的分解和着色方法为层次式版图分解和着色方法，只要在对全芯片版图进行分解和着色之前，对单元版图预先进行了分解和着色的具体实施方式均在本申请的保护范围之列。
图6A为全芯片版图的一层物理图形层的结构示意图。在图6A中，示出了单元版图的部分子掩模图形，即已经面向多次光刻成形工艺进行分解和着色的L和P，L和P为同层物理图形，但分配在不同的子掩模板上，故着不同的颜色；图形A、B、C、D、E和F为与已经着色和分解的物理图形L和P处于同一层上的未分解和着色的物理图形，其为非单元的版图图形，一般为布线器或其他后续处理模块产生的几何图形，尚未面向多次光刻成形工艺进行分解和着色。
S502：查找相距所述未分解和着色的同层物理图形距离小于同一单元掩模板上图形最小间距的且已经分解和着色的同层物理图形。
如图6A所示的物理图形层的结构，物理图形P为相距未分解和着色的图形A、B、C、D、E、F和G距离小于同一单元掩模板上图形最小间距的且已经分解和着色的同层物理图形。
S503：利用选择的所述未分解和着色的同层物理图形和查找到的已经分解和着色的同层物理图形构建用于描述图形相对位置关系的逻辑图G(V，E)；其中，V为节点，其对应版图上的物理图形，E为边，若在版图中两图形之间的间距小于同一掩模板上图形之间的最小间距，则该两图形在逻辑图G(V，E)上对应的节点之间存在一条边，否则，该两图形在逻辑图G(V，E)上对应的节点之间不存在边。
图6B所示的图为利用选择的未分解和着色的同层物理图形A、B、C、D、E、F和G和查找到的已经分解和着色的同层物理图形P构建的用于描述这些图形P、A、B、C、D、E、F和G之间相对位置关系的逻辑图G(V，E)。
在逻辑图G(V，E)上，边的存在具有以下意义：
若在逻辑图G(V，E)上，相邻两节点之间存在边的话，说明，两节点之间的距离过小，在分解和着色时，该两节点不能着成同一颜色，即该两节点不能在一次光刻成形工艺成形，需要分两次光刻成形工艺成形。若在逻辑图G(V，E)上，相邻两节点之间不存在边的话，说明，两节点之间的距离不是很小，在分解和着色时，该两节点可以着成同一颜色，即该两节点能够在一次光刻成形工艺成形。
S504：根据所述查找到的已经分解和着色的同层物理图形的着色结果对所述逻辑图上对应的节点进行初始着色。
图6C是根据查找到的已经分解和着色的同层物理图形P的着色结果(着的颜色类型)对逻辑图G(V，E)上对应的节点P进行初始着色，即节点P所着的颜色与物理图形P所着的颜色为同一颜色。
S505：以所述初始着色为限定条件，对所述逻辑图上未分解和着色的节点进行面向多次光刻成形工艺的分解和着色。
本步骤具体可以为：根据逻辑图G(V，E)上的节点与已经进行初始着色的几点之间的相对位置关系，对逻辑图上未分解和着色的节点进行面向多次光刻成形工艺的分解和着色。具体实现过程可以如下：分析比较逻辑图上未分解和着色的各个节点分别与已经进行初始着色的节点之间的距离，根据它们各自之间的距离以及初始着色对逻辑图上未分解和着色的节点进行面向多次光刻成形工艺的分解和着色。
作为示例，如图6D所示，以节点P的初始着色为限定条件，对逻辑图G(V，E)上未分解和着色的节点A、B、C、D、E、F和G进行面向多次光刻成形工艺的分解和着色。具体可以为：节点P、B、D、F分解到同一组，即同一子掩模，着与节点P相同的同一种颜色；节点A、C、E、G分解到同一组，即另一个相同的子掩模，着与节点P不同的同一种颜色。
S506：将所述逻辑图上的分解和着色结果映射到对应的同层物理图形上，如此即得到了全芯片版图的分解和着色方案。
本步骤具体可以为：根据逻辑图上的每个节点的分解和着色结果对与之对应的物理图形进行着色和分解。
将图6D所示的逻辑图上的各个节点的分解和着色结果映射到对应的同层物理图形上，即得到图6E。
节点A、B、C、D、E、F、G的着色分别映射到图形A、B、C、D、E、F、G，隐含地根据顶点P、B、D、F的分组对应地将图形P、B、D、F分解到同一子掩模，隐含地根据节点A、C、E、G的分组对应地将图形A、C、E、G分解到另一相同的子掩模。
以上为本申请提供的芯片版图分解和着色方法的具体实施方式。
本申请提供的芯片版图分解和着色方法一是利用了单元版图的分解和着色结果，二是对非单元版图部分的版图图形进行与单元版图的分解结果无冲突的分解和着色，如此，该芯片版图分解和着色方法减小了全芯片版图进行面向多次光刻成形工艺的版图分解和着色的问题规模，降低了分解和着色复杂度，缩短了分解时间。而且，在全芯片版图进行面向多次光刻成形工艺的分解和着色时，保留单元版图的分解和着色，有利于保证实际制造出的芯片其单元的性能与其单元库中的特征化数据一致。
基于上述实施例所述的集成电路设计方法，本申请实施例还提供了一种集成电路设计装置。图7是本申请实施例提供的集成电路设计装置结构示意图。如图7所示，该装置包括：
单元版图分解和着色模块71，用于对单元库中的单元版图进行面向多次光刻成形工艺的分解和着色，构建单元库中的单元版图对应的多套单元掩模数据；一套单元掩模数据对应单元版图面向多次光刻成形工艺的一套分解和着色方案；
单元电路特征化模块72，用于对每个单元版图的每套单元掩模数据分别进行单元电路特征化，分别得到每个单元版图的每套单元掩模数据对应的单元电路特征化数据；
逻辑综合模块73，用于利用每套所述单元电路特征化数据、寄存器传输级或其更高层设计网表及设计约束条件，进行逻辑综合，得到门级网表；
平面规划与布局模块74，用于根据所述门级网表和单元库中的单元摘要视图，并结合每个单元版图的每套单元掩模数据进行平面规划与布局，得到平面规划与布局结果。
利用该集成电路设计装置，在进行平面规划与布局之前，预先对单元库中的单元版图进行了面向多次光刻工艺成形的分解和着色，利用该已经分解和着色的单元版图进行平面规划与布局时，无需加大单元之间的间距，如此可以确定出较为合理的相邻单元之间的间距，因而，该设计方法避免了不必要的加大芯片面积，相较于现有技术，节约了芯片面积。
而且，本申请提供的集成电路设计装置在进行单元电路特征化之前，对单元库中的单元版图预先进行分解和着色，在此基础上进行单元电路特征化，可以提取精确的寄生效应，得到准确的单元特征化数据，而基于这种特征化数据所进行的门级综合、门级仿真、以及后快速仿真其结果可信度高。
基于上述实施例提供的芯片版图分解和着色方法，本申请实施例还提供了一种芯片版图分解和着色装置。图8是本申请实施例提供的芯片版图分解和着色装置结构示意图。该芯片版图分解和着色装置适用于芯片版图的同层物理图形包括已经分解和着色的单元版图和未分解的物理图形的情形。
如图8所示，该芯片版图分解和着色装置包括：
选择模块81，用于从全芯片版图中选择未分解和着色的同层物理图形；
查找模块82，用于查找相距所述未分解和着色的同层物理图形距离小于同一单元掩模板上图形最小间距的且已经分解和着色的同层物理图形；
构建模块83，用于利用选择的所述未分解和着色的同层物理图形和查找到的已经分解和着色的同层物理图形构建用于描述图形相对位置关系的逻辑图G(V，E)；其中，V为节点，其对应版图上的物理图形，E为边，若在版图中两图形之间的间距小于同一掩模板上图形之间的最小间距，则该两图形在逻辑图G(V，E)上对应的节点之间存在一条边，否则，该两图形在逻辑图G(V，E)上对应的节点之间不存在边；
初始着色模块84，用于根据所述查找到的已经分解和着色的同层物理图形的着色结果对所述逻辑图上对应的节点进行初始着色；
分解和着色模块85，用于以所述初始着色为限定条件，对所述逻辑图上未分解和着色的节点进行面向多次光刻成形工艺的分解和着色；
映射模块86，用于将所述逻辑图上的分解和着色结果映射到对应的同层物理图形上。
本申请提供的芯片版图分解和着色装置利用了单元版图的分解和着色结果，减小了全芯片版图进行面向多次光刻成形工艺的版图分解和着色的问题规模，降低了分解和着色复杂度，缩短了分解时间。而且，在全芯片版图进行面向多次光刻成形工艺的分解和着色时，保留单元版图的分解和着色，有利于保证实际制造出的芯片其单元的性能与其单元库中的特征化数据一致。
以上为本申请的具体实施方式。
Claims (13)
1.一种集成电路设计方法，其特征在于，包括：
对单元库中的单元版图进行面向多次光刻成形工艺的分解和着色，构建单元库中的单元版图对应的多套单元掩模数据；一套单元掩模数据对应单元版图面向多次光刻成形工艺的一套分解和着色方案；
对每个单元版图的每套单元掩模数据分别进行单元电路特征化，分别得到每个单元版图的每套单元掩模数据对应的单元电路特征化数据；
利用每套所述单元电路特征化数据、寄存器传输级或其更高层设计网表及设计约束条件，进行逻辑综合，得到门级网表；
根据所述门级网表和单元库中的单元摘要视图，并结合每个单元版图的每套单元掩模数据进行平面规划与布局，得到平面规划与布局结果。
2.根据权利要求1所述的设计方法，其特征在于，所述根据所述门级网表和单元库中的单元摘要视图，并结合每个单元版图的每套单元掩模数据进行平面规划与布局，得到平面规划与布局结果，具体包括：
根据每个单元版图的每套单元掩模数据中的单元边界图形所在的子掩模信息，确定不同单元之间的间距；
根据所述不同单元之间的间距，确定每个单元的邻近单元；
根据所述门级网表和单元库中的单元摘要视图并结合确定的邻近单元，进行平面规划与布局，得到平面规划与布局结果。
3.根据权利要求2所述的设计方法，其特征在于，所述根据所述门级网表和单元库中的单元摘要视图，并结合每个单元版图的每套单元掩模数据进行平面规划与布局，得到平面规划与布局结果，具体包括：
按照间距最小的原则选择已确定单元掩模数据的邻近单元的单元掩模数据；
根据所述门级网表和单元库中的单元摘要视图，并结合每个单元的邻近单元的单元掩模数据进行平面规划与布局，得到平面规划与布局结果。
4.根据权利要求1所述的设计方法，其特征在于，所述根据所述门级网表和单元库中的单元摘要视图，并结合每个单元版图的每套单元掩模数据进行平面规划与布局，得到平面规划与布局结果，具体包括：
按照单元电路性能最好的原则选择已确定单元掩模数据的邻近单元的单元掩模数据；
根据所述门级网表和单元库中的单元摘要视图，并结合每个单元的邻近单元的单元掩模数据进行平面规划与布局，得到平面规划与布局结果。
5.根据权利要求1所述的设计方法，其特征在于，所述构建单元库中的单元版图对应的多套单元掩模数据之后，所述对每个单元版图的每套单元掩模数据分别进行单元电路特征化之前，还包括：
对每个单元版图的每套单元掩模数据进行光学邻近效应修正；
所述对每个单元版图的每套单元掩模数据分别进行单元电路特征化，具体包括：
对光学邻近效应修正后的每个单元版图的每套单元掩模数据分别进行单元电路特征化。
6.根据权利要求1所述的设计方法，其特征在于，所述构建单元库中的单元版图对应的多套单元掩模数据之后，所述对每个单元版图的每套单元掩模数据分别进行单元电路特征化之前，还包括：
对所述每个单元版图的每套单元掩模数据进行光刻仿真，得到每个单元版图的每套单元掩模数据光刻仿真后的图形形貌；
对所述每个单元版图的每套单元掩模数据光刻仿真后的图形形貌进行寄生效应提取；
所述对每个单元版图的每套单元掩模数据分别进行单元电路特征化，具体包括：
根据提取到的每个单元版图的每套单元掩模数据的寄生效应进行单元电路特征化。
7.根据权利要求1-6任一项所述的设计方法，其特征在于，所述得到平面规划与布局结果之后，还包括：
以每个单元版图的多套分解和着色方案作为限制条件对所述平面规划与布局结果进行布线，得到全芯片版图。
8.根据权利要求7所述的设计方法，其特征在于，所述以每个单元版图的多套分解和着色方案作为限制条件对所述平面规划与布局结果进行布线，得到全芯片版图，具体包括：
对所述全芯片版图的每一物理层图形分别创建布线格点阵列；
分别根据同一物理层中的每个单元版图及其所选分解和着色方案，将每个单元版图分解所得的子掩模图形所对应的布线格点着色成与所述子掩模图形所对应的颜色；
对未实现物理连线的线网进行布线。
9.根据权利要求7所述的设计方法，其特征在于，所述得到全芯片版图之后，还包括：
利用所述全芯片版图中用到的单元版图的分解和着色方案，对所述全芯片版图中未分解和着色的版图进行分解和着色，得到全芯片版图的分解和着色方案；
从所述全芯片版图的分解和着色方案中进行寄生参数提取；
根据提取到的寄生参数对全芯片版图的电路进行仿真和验证。
10.根据权利要求9所述的设计方法，其特征在于，所述利用所述全芯片版图中用到的单元版图的分解和着色方案，对所述全芯片版图中未分解和着色的版图进行分解和着色，得到全芯片版图的分解和着色方案，具体包括：
从全芯片版图中选择未分解和着色的同层物理图形；
查找相距所述未分解和着色的同层物理图形距离小于同一单元掩模板上图形最小间距的且已经分解和着色的同层物理图形；
利用选择的所述未分解和着色的同层物理图形和查找到的已经分解和着色的同层物理图形构建用于描述图形相对位置关系的逻辑图G(V，E)；其中，V为节点，其对应版图上的物理图形，E为边，若在版图中两图形之间的间距小于同一掩模板上图形之间的最小间距，则该两图形在逻辑图G(V，E)上对应的节点之间存在一条边，否则，该两图形在逻辑图G(V，E)上对应的节点之间不存在边；
根据所述查找到的已经分解和着色的同层物理图形的着色结果对所述逻辑图上对应的节点进行初始着色；
以所述初始着色为限定条件，对所述逻辑图上未分解和着色的节点进行面向多次光刻成形工艺的分解和着色；
将所述逻辑图上的分解和着色结果映射到对应的同层物理图形上。
11.一种芯片版图分解和着色方法，其特征在于，所述芯片版图的同层物理图形包括已经分解和着色的单元版图和未分解的物理图形；所述方法包括：
从全芯片版图中选择未分解和着色的同层物理图形；
查找相距所述未分解和着色的同层物理图形距离小于同一单元掩模板上图形最小间距的且已经分解和着色的同层物理图形；
利用选择的所述未分解和着色的同层物理图形和查找到的已经分解和着色的同层物理图形构建用于描述图形相对位置关系的逻辑图G(V，E)；其中，V为节点，其对应版图上的物理图形，E为边，若在版图中两图形之间的间距小于同一掩模板上图形之间的最小间距，则该两图形在逻辑图G(V，E)上对应的节点之间存在一条边，否则，该两图形在逻辑图G(V，E)上对应的节点之间不存在边；
根据所述查找到的已经分解和着色的同层物理图形的着色结果对所述逻辑图上对应的节点进行初始着色；
以所述初始着色为限定条件，对所述逻辑图上未分解和着色的节点进行面向多次光刻成形工艺的分解和着色；
将所述逻辑图上的分解和着色结果映射到对应的同层物理图形上。
12.一种集成电路设计装置，其特征在于，包括：
单元版图分解和着色模块，用于对单元库中的单元版图进行面向多次光刻成形工艺的分解和着色，构建单元库中的单元版图对应的多套单元掩模数据；一套单元掩模数据对应单元版图面向多次光刻成形工艺的一套分解和着色方案；
单元电路特征化模块，用于对每个单元版图的每套单元掩模数据分别进行单元电路特征化，分别得到每个单元版图的每套单元掩模数据对应的单元电路特征化数据；
逻辑综合模块，用于利用每套所述单元电路特征化数据、寄存器传输级或其更高层设计网表及设计约束条件，进行逻辑综合，得到门级网表；
平面规划与布局模块，用于根据所述门级网表和单元库中的单元摘要视图，并结合每个单元版图的每套单元掩模数据进行平面规划与布局，得到平面规划与布局结果。
13.一种芯片版图分解和着色装置，其特征在于，所述芯片版图的同层物理图形包括已经分解和着色的单元版图和未分解的物理图形；所述装置包括：
选择模块，用于从全芯片版图中选择未分解和着色的同层物理图形；
查找模块，用于查找相距所述未分解和着色的同层物理图形距离小于同一单元掩模板上图形最小间距的且已经分解和着色的同层物理图形；
构建模块，用于利用选择的所述未分解和着色的同层物理图形和查找到的已经分解和着色的同层物理图形构建用于描述图形相对位置关系的逻辑图G(V，E)；其中，V为节点，其对应版图上的物理图形，E为边，若在版图中两图形之间的间距小于同一掩模板上图形之间的最小间距，则该两图形在逻辑图G(V，E)上对应的节点之间存在一条边，否则，该两图形在逻辑图G(V，E)上对应的节点之间不存在边；
初始着色模块，用于根据所述查找到的已经分解和着色的同层物理图形的着色结果对所述逻辑图上对应的节点进行初始着色；
分解和着色模块，用于以所述初始着色为限定条件，对所述逻辑图上未分解和着色的节点进行面向多次光刻成形工艺的分解和着色；
映射模块，用于将所述逻辑图上的分解和着色结果映射到对应的同层物理图形上。
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