JP2014140025A - Semiconductor device manufacturing method - Google Patents
Semiconductor device manufacturing method Download PDFInfo
- Publication number
- JP2014140025A JP2014140025A JP2013260310A JP2013260310A JP2014140025A JP 2014140025 A JP2014140025 A JP 2014140025A JP 2013260310 A JP2013260310 A JP 2013260310A JP 2013260310 A JP2013260310 A JP 2013260310A JP 2014140025 A JP2014140025 A JP 2014140025A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- annealing
- gate
- oxide film
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
本発明は、半導体装置の製造方法に関し、特に、トランジスタのゲート絶縁膜が薄い場合でも、1/fノイズを低減できるようにした半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device in which 1 / f noise can be reduced even when a gate insulating film of a transistor is thin.
シリコン基板上に形成したMOSFETにおいて、ゲート酸化膜/シリコン基板界面の状態は、MOSFETの1/fノイズ特性を左右する重要なものである。ゲート酸化膜/シリコン基板界面にキャリアトラップが存在すると、それらにキャリアが捕獲及び放出されることで、1/fノイズが増大してしまう。1/fノイズを低減するためには、できるだけキャリアトラップの少ないゲート酸化膜/シリコン基板界面を形成することが求められる。 In a MOSFET formed on a silicon substrate, the state of the gate oxide film / silicon substrate interface is an important factor affecting the 1 / f noise characteristics of the MOSFET. If carrier traps exist at the gate oxide film / silicon substrate interface, carriers are trapped and released by them, and 1 / f noise increases. In order to reduce 1 / f noise, it is required to form a gate oxide film / silicon substrate interface with as few carrier traps as possible.
キャリアトラップの代表的なものとして界面準位がある。界面準位とは、半導体の表面において禁制帯中に発生する準位であり、結晶原子の未結合手(即ち、ダングリングボンド)に起因して発生するものである。この界面準位の発生を抑制するために、特許文献1ではゲート酸化膜を形成した直後(即ち、ゲート酸化膜を形成した後であってゲート電極膜を形成する前)に高温アニールを行うことで、ゲート酸化膜/シリコン基板界面の未結合Si−OボンドをSiO2結合とし、良好な界面特性を得る方法が記載されている。
A typical carrier trap is an interface state. The interface level is a level generated in the forbidden band on the surface of the semiconductor, and is generated due to dangling bonds (ie, dangling bonds) of crystal atoms. In order to suppress the generation of this interface state, in
ところで、本発明者は、特許文献1に記載されているように、ゲート酸化膜の形成直後に高温アニールを行う場合、1/fノイズの低減効果はゲート酸化膜厚に依存する、ということを見出した。
図9は、本発明者が行った実験の結果であり、ゲート酸化膜厚が3nmのPMOSFETと、ゲート酸化膜厚が12nmのPMOSFETとについて、ゲート酸化膜の形成直後に行ったアニールの温度と、1/fノイズとの関係をそれぞれ調査した結果を示す図である。図9の横軸はアニール温度[℃]を示し、縦軸は1/fノイズ係数比[%]を示す。
なお、この実験では、Vg(ゲート電位)=Vd(ドレイン電位)=Vth(閾値電圧)−0.4V、Vs(ソース電位)=Vsub(基板電位)=0Vの条件で、各PMOSFETに電圧を印加した。1/fノイズは式(1)のように表される。
By the way, as described in
FIG. 9 shows the results of an experiment conducted by the present inventor. The temperature of annealing performed immediately after formation of the gate oxide film for a PMOSFET having a gate oxide film thickness of 3 nm and a PMOSFET having a gate oxide film thickness of 12 nm is shown in FIG. FIG. 5 is a diagram illustrating a result of investigating a relationship with 1 / f noise. The horizontal axis in FIG. 9 indicates the annealing temperature [° C.], and the vertical axis indicates the 1 / f noise coefficient ratio [%].
In this experiment, voltage is applied to each PMOSFET under the conditions of Vg (gate potential) = Vd (drain potential) = Vth (threshold voltage) −0.4 V and Vs (source potential) = Vsub (substrate potential) = 0 V. Applied. 1 / f noise is expressed as shown in Equation (1).
Svg=Kf/(Cox*W*L*f)…(1)
式(1)において、Svgは電圧換算ノイズ、Kfは1/fノイズ係数、Coxはゲート酸化膜容量、Wはゲート幅、Lはゲート長、fは周波数を表している。ノイズ係数Kfはプロセス条件に依存する。このため、アニール温度毎のKf値をアニール無しのときのKf値と比較して1/fノイズ係数比[%]を算出し、算出した1/fノイズ係数比を各PMOSFET間やアニール温度間で比較することで、1/fノイズを評価した。
S vg = K f / (C ox * W * L * f) (1)
In equation (1), S vg represents voltage conversion noise, K f represents 1 / f noise coefficient, C ox represents gate oxide film capacitance, W represents gate width, L represents gate length, and f represents frequency. Noise factor K f is dependent on the process conditions. Therefore, K compared to the f value to calculate the 1 / f noise coefficient ratio [%], calculated 1 / f noise between the coefficient ratio each PMOSFET and annealing time without annealing K f values for each annealing
図9に示すように、ゲート酸化膜厚が12nmのMOSFETでは、ゲート酸化膜の形成直後のアニール温度を上昇させると1/fノイズ係数比は減少する。しかしながら、ゲート酸化膜厚が3nmのMOSFETでは、ゲート酸化膜の形成直後のアニール温度を上昇させるとノイズ係数比は増大するということが分かった。これは、ゲート酸化膜厚が12nmの場合はアニール温度を上昇させることで1/fノイズは改善されるが、ゲート酸化膜厚が3nmの場合はアニール温度を上昇させることで、逆に1/fノイズを増大させてしまうことを意味する。 As shown in FIG. 9, in a MOSFET having a gate oxide film thickness of 12 nm, the 1 / f noise coefficient ratio decreases when the annealing temperature immediately after formation of the gate oxide film is increased. However, it has been found that in a MOSFET having a gate oxide film thickness of 3 nm, the noise coefficient ratio increases when the annealing temperature immediately after formation of the gate oxide film is increased. This is because the 1 / f noise is improved by increasing the annealing temperature when the gate oxide film thickness is 12 nm, but conversely by increasing the annealing temperature when the gate oxide film thickness is 3 nm, the 1 / f noise is improved. f means increasing noise.
そこで、本発明は、本発明者が見出した上記課題に鑑みてなされたものであって、トランジスタのゲート絶縁膜厚が薄い場合でも、1/fノイズを低減できるようにした半導体装置の製造方法の提供を目的とする。 Accordingly, the present invention has been made in view of the above problems found by the present inventors, and a method for manufacturing a semiconductor device capable of reducing 1 / f noise even when the gate insulating film thickness of a transistor is thin. The purpose is to provide.
本発明者は、上記課題が生じる原因(メカニズム)は、ゲート酸化膜厚とアニール時のガス雰囲気とにあると考えている。詳しく説明すると、ゲート酸化膜の形成直後にアニールを行う場合、ゲート酸化膜厚が増加することを懸念して、アニールを窒素雰囲気中で行うことが一般的である。しかしながら、ゲート酸化膜厚が薄い場合は、アニール時の雰囲気である窒素がゲート酸化膜中に入りこみ、ゲート酸化膜中を拡散して、ゲート酸化膜/シリコン基板界面に到達してしまう。その結果、ゲート酸化膜/シリコン基板の界面準位を増大させ、1/fノイズを増大させてしまう。これが原因で、図9に示したように、ゲート酸化膜厚が3nmの場合は、12nmの場合と異なり1/fノイズを低減することができない。本発明者は、このような考察に基づき、以下に示す半導体装置の製造方法を提案する。 The present inventor believes that the cause (mechanism) in which the above problem occurs is the gate oxide film thickness and the gas atmosphere during annealing. More specifically, when annealing is performed immediately after the formation of the gate oxide film, the annealing is generally performed in a nitrogen atmosphere in consideration of an increase in the gate oxide film thickness. However, when the gate oxide film is thin, nitrogen, which is the atmosphere during annealing, enters the gate oxide film, diffuses in the gate oxide film, and reaches the gate oxide film / silicon substrate interface. As a result, the interface state of the gate oxide film / silicon substrate is increased, and 1 / f noise is increased. For this reason, as shown in FIG. 9, when the gate oxide film thickness is 3 nm, the 1 / f noise cannot be reduced unlike the case of 12 nm. Based on such considerations, the present inventor proposes a semiconductor device manufacturing method described below.
即ち、本発明の一態様に係る半導体装置の製造方法は、基板上に膜厚が6.5nm以下のゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に前記ゲート電極膜を堆積する工程と、前記ゲート電極膜を堆積した後で前記基板に965℃以上の高温アニールを施す工程と、前記基板に前記高温アニールを施した後で、前記ゲート電極膜をパターニングして該ゲート電極膜からなるゲート電極を前記ゲート絶縁膜上に形成する工程と、を備えることを特徴とする。 That is, in the method for manufacturing a semiconductor device according to one embodiment of the present invention, a step of forming a gate insulating film having a thickness of 6.5 nm or less over a substrate, and a step of depositing the gate electrode film on the gate insulating film And, after depositing the gate electrode film, subjecting the substrate to a high temperature annealing of 965 ° C. or higher, and after subjecting the substrate to the high temperature annealing, patterning the gate electrode film to remove the gate electrode film from the gate electrode film Forming a gate electrode on the gate insulating film.
また、上記の半導体装置の製造方法において、前記ゲート絶縁膜を形成する工程と前記ゲート電極膜を形成する工程の間では、前記基板に965℃以上の熱を加えないことを特徴としてもよい。
また、上記の半導体装置の製造方法において、前記ゲート電極膜を堆積する工程では、該ゲート電極膜として、膜中の不純物濃度が1×1016cm−3以下であるノンドープポリシリコン膜を堆積し、前記基板に前記高温アニールを施した後で前記ノンドープポリシリコン膜に不純物をドーピングする工程、をさらに備えることを特徴としてもよい。
In the method for manufacturing a semiconductor device, heat of 965 ° C. or higher may not be applied to the substrate between the step of forming the gate insulating film and the step of forming the gate electrode film.
In the method of manufacturing a semiconductor device, in the step of depositing the gate electrode film, a non-doped polysilicon film having an impurity concentration of 1 × 10 16 cm −3 or less is deposited as the gate electrode film. The method may further comprise a step of doping the non-doped polysilicon film with an impurity after the high temperature annealing is performed on the substrate.
また、上記の半導体装置の製造方法において、前記高温アニールの処理温度を965℃以上、1125℃以下とし、前記高温アニールの処理時間を15秒以上、60秒以下とすることを特徴としてもよい。
また、上記の半導体装置の製造方法において、前記高温アニールの処理雰囲気を、窒素と酸素とを含む混合ガスとすることを特徴としてもよい。
In the method for manufacturing a semiconductor device, the high temperature annealing treatment temperature may be 965 ° C. or more and 1125 ° C. or less, and the high temperature annealing treatment time may be 15 seconds or more and 60 seconds or less.
In the method for manufacturing a semiconductor device, the high-temperature annealing treatment atmosphere may be a mixed gas containing nitrogen and oxygen.
本発明の一態様によれば、ゲート電極膜を形成した後であって、該ゲート電極膜をパターニングする前に、高温アニールを行う。これにより、ゲート絶縁膜/基板界面の界面準位に悪影響を及ぼす窒素がゲート絶縁膜中に注入されることを抑制することができるので、トランジスタのゲート絶縁膜が薄い場合でも、高温アニールにより1/fノイズを低減することができる。 According to one embodiment of the present invention, high-temperature annealing is performed after forming a gate electrode film and before patterning the gate electrode film. Accordingly, nitrogen that adversely affects the interface state of the gate insulating film / substrate interface can be suppressed from being injected into the gate insulating film. Therefore, even when the gate insulating film of the transistor is thin, high temperature annealing is effective. / F noise can be reduced.
以下、本発明の実施形態を図面を用いて説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
(製造方法)
図1は、本発明の実施形態に係る半導体装置100の製造方法の主要工程を示す図である。図1に示すように、半導体装置100の製造方法は、ウエーハを用意する工程(ステップS10)と、素子分離膜を形成/不純物を注入する工程(ステップS20)と、ゲート酸化膜を形成する工程(ステップS30)と、ゲート電極膜13を形成する工程(ステップS40)と、高温アニールを施す工程(ステップS50)と、ゲート電極膜13をパターニング/不純物を注入する工程(ステップS60)と、通常のCMOSプロセスによりトランジスタを完成させる工程(ステップS70)と、を備える。以下、各ステップについて、より具体的に説明する。
Hereinafter, embodiments of the present invention will be described with reference to the drawings. Note that, in each drawing described below, parts having the same configuration are denoted by the same reference numerals, and repeated description thereof is omitted.
(Production method)
FIG. 1 is a diagram showing main steps of a method for manufacturing a
図2〜図4は、半導体装置100の製造方法を工程順に示す断面図である。
図2(a)に示すように、ウエーハの一例として、例えば単結晶シリコンからなるシリコン基板1を用意する(ステップS10)。なお、シリコン基板1の表面は、単結晶シリコンをエピタキシャル成長させたシリコンエピタキシャル層(図示せず)であってもよい。
次に、シリコン基板1の表面にフィールド酸化膜3を形成し、MOSFETを形成する領域間や、他の素子を形成する領域間などを電気的に分離する(ステップS20)。フィールド酸化膜3は素子分離層として成り立てばその形態は問わず、例えば、LOCOS(Local Oxidation of Silicon)でもSTI(Shallow Trench Isolation)でもよい。本実施形態では、例えばSTIを図示する。このフィールド酸化膜3によって、例えば、ゲート酸化膜が厚いMOSFETを形成する領域(以下、第1のMOS領域という)と、ゲート酸化膜が薄いMOSFETを形成する領域(以下、第2のMOS領域という)との間を素子分離する。
2 to 4 are cross-sectional views showing the method of manufacturing the
As shown in FIG. 2A, as an example of a wafer, a
Next, a
次に、シリコン基板1の第1のMOS領域及び第2のMOS領域にそれぞれ、図示しないウェル(WELL)層の形成又はMOSFETの閾値調節のための不純物をイオン注入する(ステップS20)。ここで、不純物は、例えば、リン(P)等のドナー元素又はボロン(B)等のアクセプター元素である。目的に応じて、ドナー元素或いはアクセプター元素を打ち分ける。 Next, an impurity for forming a well (WELL) layer (not shown) or adjusting the threshold value of the MOSFET is ion-implanted in each of the first MOS region and the second MOS region of the silicon substrate 1 (step S20). Here, the impurity is, for example, a donor element such as phosphorus (P) or an acceptor element such as boron (B). Depending on the purpose, donor elements or acceptor elements are selected.
次に、図2(b)に示すように、シリコン基板1の表面を熱酸化して、第1のMOS領域及び第2のMOS領域にそれぞれ第1のゲート酸化膜5を形成する。この第1のゲート酸化膜5の膜厚は、例えば12nm程度である。なお、第1のゲート酸化膜5の膜質はシリコン酸化膜(SiO2)に限定されず、シリコン酸化窒化膜(SiON)でもよい。
次に、図2(c)に示すように、第2のMOS領域から第1のゲート酸化膜5を除去して、シリコン基板1の表面を露出させる。この第1のゲート酸化膜5の部分的除去は、レジストパターンをマスクに用いたウェットエッチングで行う。
Next, as shown in FIG. 2B, the surface of the
Next, as shown in FIG. 2C, the first
より具体的に説明すると、まず、シリコン基板1の上方全体に低圧CVD酸化膜7を堆積させる。低圧CVD酸化膜7の堆積後の膜厚は、例えば10nm程度である。次に、この低圧CVD酸化膜7上に、第2のMOS領域の上方を開口し、第1のMOS領域の上方を覆う形状のレジストパターン9を形成する。そして、このレジストパターン9をマスクに用いて、低圧CVD酸化膜7と第1のゲート酸化膜5とをエッチングして除去する。このエッチングは、例えば、フッ酸(HF)などを用いたウェットエッチングである。これにより、第2のMOS領域から低圧CVD酸化膜7と第1のゲート酸化膜5とを除去して、第2のMOS領域の表面を露出させる。その後、レジストパターン9を例えばアッシングして除去する。
More specifically, first, a low-pressure
次に、シリコン基板1の表面全体にウェットエッチング処理を施して、第1のMOS領域から低圧CVD酸化膜7を除去する。このウェットエッチング処理では、第1のMOS領域に形成した第1のゲート酸化膜5をできるだけエッチングしないように、その処理条件(例えば、エッチャント中のフッ酸濃度や、エッチングの処理時間等)を調整する。
次に、図3(a)に示すように、シリコン基板1の表面を熱酸化して、第2のMOS領域に第2のゲート酸化膜11を形成する(ステップS30)。この第2のゲート酸化膜11の膜厚は、6.5nm以下であり、例えば3nm程度である。
Next, wet etching is performed on the entire surface of the
Next, as shown in FIG. 3A, the surface of the
次に、図3(b)に示すように、シリコン基板1の上方全体にゲート電極膜13を堆積させる(ステップS40)。ゲート電極膜13の膜厚は、例えば250nm程度である。
なお、ゲート電極膜13としてポリシリコン膜を堆積させる場合、ポリシリコン膜はドナー元素及びアクセプター元素の各濃度が検出限界値以下(例えば、各濃度が1×1016cm−3以下であり、理想的にはゼロ)である、ノンドープポリシリコン膜とすることが好ましい。その理由は、ポリシリコン中にアクセプター元素等が存在する場合、次工程の高温アニールを行うことで、ゲート電極膜13中からゲート酸化膜やシリコン基板へ、アクセプター元素等が染み出してしまい、MOSFETの閾値電圧(Vth)を変動させてしまう等の悪影響を及ぼす可能性があるからである。
Next, as shown in FIG. 3B, the
In the case where a polysilicon film is deposited as the
次に、ゲート電極膜13を形成した直後に、例えばRTA(Rapid Thermal Anneal)法によって、シリコン基板1に高温アニールを施す(ステップS50)。この高温アニールは、例えば窒素(N2)と酸素(O2)とを含む混合ガス雰囲気下で行う。後述の実験結果が示すように、この工程では、アニール温度を965℃以上、アニール処理時間を15秒以上に設定することにより、1/fノイズを効果的に低減することができる。
Next, immediately after the
なお、アニール処理温度は高く、アニール処理時間を長くすることで、1/fノイズをさらに低減することができるが、これら各値を際限なく高めると、デメリット(例えば、熱履歴が変化する、トランジスタ特性が大きく変動する、処理装置への負荷が大きくなる、スループットが低下するなど)が顕著となる。それゆえ、デメリットを抑制しつつ1/fノイズを低減するためには、アニール処理温度とアニール処理時間にそれぞれ上限値を設定する必要がある。後述の実験結果から、アニール処理温度は1125℃を上限値とし、アニール処理時間は60secを上限値とすることが好ましい。 Note that the annealing temperature is high, and the 1 / f noise can be further reduced by increasing the annealing time. However, if these values are increased indefinitely, disadvantages (for example, a transistor whose thermal history changes) The characteristics greatly change, the load on the processing apparatus increases, the throughput decreases, and the like). Therefore, in order to reduce 1 / f noise while suppressing demerits, it is necessary to set an upper limit value for the annealing temperature and the annealing time, respectively. From the experimental results described later, it is preferable that the annealing temperature is 1125 ° C. as the upper limit and the annealing time is 60 sec as the upper limit.
また、この高温アニールする工程では、ゲート電極膜13として堆積させたポリシリコン膜は、ノンドープポリシリコン膜である状態で、高温アニールすることが好ましい。高温アニール前に、ゲート電極膜13に不純物イオンを注入しないことで、ゲート電極膜13中からゲート酸化膜やシリコン基板へ、アクセプター元素等が染み出してMOSFETの閾値電圧(Vth)を変動させてしまう等の悪影響を低減できる。
In this high temperature annealing step, it is preferable that the polysilicon film deposited as the
MOS特性を向上させるためにはMOS動作時のゲートの空乏化を抑制する必要がある。ゲートパターンを形成した後にアニールを実施すると、ゲート電極からSi基板への不純物の染み出しが発生することがあるため、MOS動作時のゲートの空乏化を抑制するためのゲートポリシリコン中への不純物注入を実施できないことがある。
しかしながら、本実施形態では、ゲートポリシリコンを堆積した直後に高温アニールを実施し、この高温アニール実施後にゲートポリシリコン中へ不純物を注入する。これにより、ゲート電極膜13中からシリコン基板への不純物の染み出しを抑制しつつ、MOS動作時のゲートの空乏化を抑制するためのゲートポリシリコン中への不純物導入を実施することが可能となる。そのため、1/fノイズだけでなく、より特性が向上したMOS特性を得ることができる。
In order to improve the MOS characteristics, it is necessary to suppress the gate depletion during the MOS operation. If annealing is performed after the gate pattern is formed, impurities may leak out from the gate electrode to the Si substrate. Therefore, impurities into the gate polysilicon for suppressing gate depletion during MOS operation Infusion may not be performed.
However, in this embodiment, high temperature annealing is performed immediately after depositing the gate polysilicon, and impurities are implanted into the gate polysilicon after the high temperature annealing. As a result, it is possible to introduce impurities into the gate polysilicon for suppressing the gate depletion during the MOS operation while suppressing the leakage of impurities from the
次に、図3(c)に示すように、ゲート電極膜13に導電性を持たせるための(MOS動作時のゲートの空乏化を抑制するための)不純物をイオン注入する(ステップS60)。ここで、不純物は、例えば、リン(P)等のドナー元素又はボロン(B)等のアクセプター元素である。目的に応じて、ドナー元素或いはアクセプター元素を打ち分ける。なお、ステップS60における不純物の注入工程は省いてもよい。後述するソース/ドレインの形成工程で、第1、第2のゲート電極をマスクに不純物をイオン注入することにより、該第1、第2のゲート電極にも不純物が高濃度にドーピングされるからである。
Next, as shown in FIG. 3C, an impurity is implanted to make the
次に、図4(a)に示すように、ゲート電極膜13をパターニングして、第1のMOS領域の第1のゲート酸化膜5上に第1のゲート電極15を形成すると同時に、第2のMOS領域の第2のゲート酸化膜11上に第2のゲート電極17を形成する(ステップS60)。
以降は、一般的な半導体製造プロセスを用いて、サイドウォールの形成工程、ソース/ドレインの形成工程、層間絶縁膜の形成工程、配線の形成工程等を経て、MOSFETを完成させる(ステップS70)。例えば図4(b)に示すように、第1のゲート電極15の側面に絶縁層からなるサイドウォール19を形成すると共に、第2のゲート電極17の側面に絶縁層からなるサイドウォール21を形成する。また、サイドウォール19、21の形成工程の前後で、不純物のイオン注入を2回行うことにより、第1のMOS領域にLDD構造のソース/ドレイン23を形成すると共に、第2のMOS領域にLDD構造のソース/ドレイン25を形成する。その後、図4(c)に示すように、第1、第2のゲート電極15、17の各上面と、ソース/ドレイン23、25の各表面とにそれぞれシリサイド31を形成する。その後、図示しない層間絶縁膜、配線等を形成する。
Next, as shown in FIG. 4A, the
Thereafter, using a general semiconductor manufacturing process, the MOSFET is completed through a sidewall forming process, a source / drain forming process, an interlayer insulating film forming process, a wiring forming process, and the like (step S70). For example, as shown in FIG. 4B, a
このような工程を経て、第1のMOS領域に厚膜の第1のゲート酸化膜5を有する第1のMOSFET110を完成させると共に、第2のMOS領域に薄膜の第2のゲート酸化膜11を有する第2のMOSFET120を完成させる。
この実施形態では、シリコン基板1が本発明の「基板」に対応し、第2のゲート酸化膜11が本発明の「ゲート絶縁膜」に対応し、第2のゲート電極17が本発明の「ゲート電極」に対応している。
Through these steps, the
In this embodiment, the
(実施形態の効果)
本発明の実施形態は、以下の効果を奏する。
(1)ゲート電極膜13を形成した後であって、該ゲート電極膜13をパターニングする前に高温アニール(ステップS50)を行う。高温アニール時にゲート酸化膜5、11はゲート電極膜13で覆われているので、ゲート酸化膜/シリコン基板界面の界面準位に悪影響を及ぼす窒素がゲート酸化膜5、11中に注入されることを抑制することができる。
これにより、ゲート酸化膜厚に依存することなく、1/fノイズ低減効果のあるアニール温度やアニール時間を選択することができる。例えば厚さが3nmのゲート酸化膜11のように、MOSFETのゲート酸化膜が薄い場合でも、高温アニールにより1/fノイズを十分に低減することができる。
(Effect of embodiment)
The embodiment of the present invention has the following effects.
(1) High-temperature annealing (step S50) is performed after forming the
This makes it possible to select an annealing temperature and annealing time that have a 1 / f noise reduction effect without depending on the gate oxide film thickness. For example, even when the gate oxide film of the MOSFET is thin like the
(2)また、ゲート酸化膜5、11を形成する工程とゲート電極膜13を形成する工程の間では、アニール処理を行わない。これにより、ゲート酸化膜5、11がゲート電極膜13で覆われる前に、ゲート酸化膜5、11中に窒素等が注入されることを防ぐことができる。
(3)また、ゲート電極膜13として、ノンドープポリシリコン膜を形成することが好ましい。このノンドープポリシリコン膜への不純物(即ち、ドナー元素又はアクセプタ元素)のドーピングは、少なくとも高温アニール後に行う。これにより、ノンドープポリシリコン膜にドーピングされる不純物が、高温アニールによってゲート酸化膜5、11中に注入されることを防ぐことができる。
(2) Further, no annealing treatment is performed between the step of forming the
(3) It is preferable to form a non-doped polysilicon film as the
(4)また、高温アニールの処理温度を965℃以上、1125℃以下とし、高温アニールの処理時間を15秒以上、60秒以下とすることが好ましい。後述の実験結果が示すように、高温アニールの処理温度、処理時間を上記範囲に設定することにより、ゲート酸化膜厚が6.5nm以下のMOSFET120においても、デメリット(例えば、熱履歴が変化する、トランジスタ特性が大きく変動する、処理装置への負荷が大きくなる、スループットが低下するなど)を抑えつつ、1/fノイズを効率良く低減することができる。
(4) Moreover, it is preferable that the processing temperature of high temperature annealing shall be 965 degreeC or more and 1125 degrees C or less, and the processing time of high temperature annealing shall be 15 seconds or more and 60 seconds or less. As shown in the experimental results to be described later, by setting the processing temperature and processing time of the high temperature annealing within the above ranges, even in the
(5)また、ステップS50の高温アニールは、窒素と酸素とを含む混合ガス雰囲気下で行うことが好ましい。これにより、ノンドープポリシリコン膜からなるゲート電極膜13が、高温アニール中にエッチングされる(即ち、サーマルエッチングされる)ことを防ぐことができる。
(6)また、MOS特性を向上させるためには、MOS動作時のゲートの空乏化を抑制する必要がある。本実施形態では、ゲートポリシリコンを堆積した直後に高温アニールを実施し、この高温アニール実施後にゲートポリシリコン中へ不純物を注入する。これにより、ゲート電極膜13中からシリコン基板への不純物の染み出しを抑制しつつ、MOS動作時のゲートの空乏化を抑制するためのゲートポリシリコン中への不純物導入を実施することが可能となる。そのため、1/fノイズだけでなく、さらに特性のよいMOS特性を得ることができる。
(5) Further, the high temperature annealing in step S50 is preferably performed in a mixed gas atmosphere containing nitrogen and oxygen. As a result, the
(6) In order to improve the MOS characteristics, it is necessary to suppress the depletion of the gate during the MOS operation. In this embodiment, high-temperature annealing is performed immediately after depositing gate polysilicon, and impurities are implanted into the gate polysilicon after this high-temperature annealing. As a result, it is possible to introduce impurities into the gate polysilicon for suppressing the gate depletion during the MOS operation while suppressing the leakage of impurities from the
(その他)
本発明は、以上に記載した実施形態に限定されうるものではない。当業者の知識に基づいて各実施形態に設計の変更等を加えることが可能であり、そのような変更等を加えた態様も本発明の範囲に含まれる。
また、高温アニール工程前後にフッ素イオン注入を行ってもよい。ゲート電極に注入されたフッ素は、その後の製造工程中の熱工程でゲート酸化膜とシリコン基板の界面付近に拡散し、界面に存在するダングリングボンドを終端することで1/fノイズ低減効果がある。ここで、フッ素イオン注入は、高温アニール工程の前と後のどちらで実施しても効果があるが、高温アニール工程の前に実施した方がより効果的である。高温アニール工程は、ゲート電極膜成膜後にかかる熱工程の中で、最も高いレベルの温度であるため、フッ素の活性化率に大きく寄与するためである。フッ素注入後の熱量が大きいほどダングリングボンド終端効果は大きくなり、その結果、1/fノイズ低減効果も大きくなる。
(Other)
The present invention is not limited to the embodiment described above. Based on the knowledge of those skilled in the art, design changes and the like can be made to each embodiment, and an aspect in which such changes and the like are added is also included in the scope of the present invention.
Further, fluorine ion implantation may be performed before and after the high temperature annealing step. Fluorine injected into the gate electrode diffuses in the vicinity of the interface between the gate oxide film and the silicon substrate in a subsequent thermal process in the manufacturing process, and terminates dangling bonds existing at the interface, thereby reducing the 1 / f noise. is there. Here, the fluorine ion implantation is effective regardless of whether it is performed before or after the high-temperature annealing process, but it is more effective if it is performed before the high-temperature annealing process. This is because the high-temperature annealing process has the highest temperature in the thermal process after the gate electrode film is formed, and thus greatly contributes to the activation rate of fluorine. The greater the amount of heat after fluorine injection, the greater the dangling bond termination effect, and the greater the 1 / f noise reduction effect.
次に、本発明者が行った実験とその結果について説明する。なお、以下に説明する実験1〜4では、前述した図9の場合と同様、Vg=Vd=Vth−0.4V、Vs=Vsub=0Vの条件で実験を行った。また、アニール温度毎のKf値をアニール無しのときのKf値と比較して1/fノイズ係数比を算出し、算出した1/fノイズ係数比を比較することで、1/fノイズを評価した。
Next, the experiment conducted by the inventor and the result thereof will be described. In
(実験1)
図5は、本発明者が行った実験1の結果であり、ゲート酸化膜厚が3nmのPMOSFETについて、ゲート酸化膜の形成直後にアニールを行った場合のアニール温度とノイズとの関係、及び、ゲート電極膜の形成直後にアニールを行った場合(本実施形態のMOSFET120に相当する。)のアニール温度と1/fノイズとの関係をそれぞれ調査した結果を示す図である。図5の横軸はアニール温度[℃]を示し、縦軸は1/fノイズ係数比[%]を示す。
(Experiment 1)
FIG. 5 shows the results of
図5に示すように、ゲート酸化膜の形成直後にアニールを行った場合は、アニール温度を上昇させるとノイズ係数比が増大する。これに対して、ゲート酸化膜の形成直後ではなく、ゲート電極膜の形成直後にアニールを行った場合は、アニール温度を上昇させるとノイズ係数比が低減することが分かった。特に、アニール温度が965℃以上では、両データ間で、ノイズ係数比の差が大きくなることが分かった。この結果から、ゲート酸化膜厚が3nmで、ゲート電極膜の形成直後にアニールを行う場合は、アニール温度を965℃以上とすることが好ましいということが分かった。 As shown in FIG. 5, when annealing is performed immediately after the formation of the gate oxide film, the noise coefficient ratio increases as the annealing temperature is increased. On the other hand, when annealing was performed immediately after the formation of the gate electrode film, not immediately after the formation of the gate oxide film, it was found that the noise coefficient ratio decreased when the annealing temperature was raised. In particular, it has been found that when the annealing temperature is 965 ° C. or higher, the difference in the noise coefficient ratio between the two data increases. From this result, it was found that when the gate oxide film thickness is 3 nm and annealing is performed immediately after the formation of the gate electrode film, the annealing temperature is preferably 965 ° C. or higher.
(実験2)
図6は、本発明者が行った実験2の結果であり、ゲート酸化膜厚が3nmのPMOSFETについて、ゲート電極膜の形成直後にアニールを行った場合の処理時間(即ち、アニール時間)と、1/fノイズとの関係を調査した結果を示す図である。図6の横軸はアニール時間[s]を示し、縦軸は1/fノイズ係数比[%]を示す。なお、アニール温度は、1100℃に設定した。
(Experiment 2)
FIG. 6 shows the result of Experiment 2 conducted by the present inventor. For a PMOSFET having a gate oxide film thickness of 3 nm, the processing time when annealing is performed immediately after the formation of the gate electrode film (that is, annealing time), It is a figure which shows the result of having investigated the relationship with 1 / f noise. The horizontal axis of FIG. 6 shows annealing time [s], and the vertical axis shows 1 / f noise coefficient ratio [%]. The annealing temperature was set to 1100 ° C.
図6に示すように、アニール時間が長いほどノイズ係数比が低減することが分かった。また、ノイズ係数比の低減の度合いは0〜15秒の間で大きく、15秒以上では小さくなることが分かった。この結果から、ゲート酸化膜厚が3nmで、ゲート電極膜の形成直後にアニールを行う場合は、アニール時間を15秒以上に設定することが好ましいということが分かった。 As shown in FIG. 6, it was found that the longer the annealing time, the lower the noise coefficient ratio. Further, it was found that the degree of reduction in the noise coefficient ratio was large between 0 and 15 seconds and decreased at 15 seconds or more. From this result, it was found that when the gate oxide film thickness is 3 nm and annealing is performed immediately after the formation of the gate electrode film, the annealing time is preferably set to 15 seconds or more.
(実験3)
図7は、発明者が行った実験3の結果であり、ゲート酸化膜厚が6.5nmのPMOSFETについて、ゲート酸化膜の形成直後にアニールを行った場合のアニール温度とノイズとの関係、及び、ゲート電極膜の形成直後にアニールを行った場合のアニール温度と1/fノイズとの関係をそれぞれ調査した結果を示す図である。図7の横軸はアニール温度[℃]を示し、縦軸は1/fノイズ係数比[%]を示す。
(Experiment 3)
FIG. 7 shows the result of
図7に示すように、ゲート酸化膜の形成直後にアニールを行った場合は、アニール温度を上昇させるとノイズ係数比が増大する。これに対して、ゲート電極膜の形成直後にアニールを行った場合は、アニール温度を上昇させるとノイズ係数比が低減することが分かった。特に、アニール温度が965℃以上では、両データ間で、ノイズ係数比の差が大きくなることが分かった。この結果から、ゲート酸化膜厚が6.5nmで、ゲート電極膜の形成直後にアニールを行う場合は、アニール温度を965℃以上とすることが好ましいということが分かった。 As shown in FIG. 7, when annealing is performed immediately after the formation of the gate oxide film, the noise coefficient ratio increases as the annealing temperature is increased. On the other hand, when annealing was performed immediately after the formation of the gate electrode film, it was found that the noise coefficient ratio decreased when the annealing temperature was raised. In particular, it has been found that when the annealing temperature is 965 ° C. or higher, the difference in the noise coefficient ratio between the two data increases. From this result, it was found that when the gate oxide film thickness is 6.5 nm and annealing is performed immediately after the formation of the gate electrode film, the annealing temperature is preferably 965 ° C. or higher.
(実験4)
図8は、発明者が行った実験4の結果であり、ゲート酸化膜厚が12nmのPMOSFETについて、ゲート酸化膜の形成直後にアニールを行った場合のアニール温度とノイズとの関係、及び、ゲート電極膜の形成直後にアニールを行った場合(本実施形態のMOSFET110に相当する。)のアニール温度と1/fノイズとの関係をそれぞれ調査した結果を示す図である。図8の横軸はアニール温度[℃]を示し、縦軸は1/fノイズ係数比[%]を示す。
(Experiment 4)
FIG. 8 shows the result of Experiment 4 conducted by the inventor. The relationship between the annealing temperature and noise in the case of annealing the PMOSFET having a gate oxide film thickness of 12 nm immediately after forming the gate oxide film, and the gate It is a figure which shows the result of investigating the relationship between the annealing temperature and 1 / f noise, respectively, when annealing is performed immediately after formation of the electrode film (corresponding to the
図8に示すように、ゲート酸化膜の形成直後にアニールを行った場合、及び、ゲート電極膜の形成直後にアニールを行った場合の何れも、アニール温度を上昇させるとノイズ係数比が低減することが分かった。以上、実験2〜4の結果から、ゲート酸化膜厚が6.5nm以下のMOSFETでは、ゲート電極膜の形成直後に965℃以上の高温アニールを施すことによって、1/fノイズ低減効果を十分に得ることができるということが分かった。また、その効果は、1125℃の高温アニールにおいても顕著であることが分かった。 As shown in FIG. 8, when annealing is performed immediately after the formation of the gate oxide film and when annealing is performed immediately after the formation of the gate electrode film, the noise coefficient ratio is reduced when the annealing temperature is increased. I understood that. As described above, from the results of Experiments 2 to 4, in a MOSFET having a gate oxide film thickness of 6.5 nm or less, a 1 / f noise reduction effect can be sufficiently obtained by performing high-temperature annealing at 965 ° C. or more immediately after forming the gate electrode film. I found out I could get it. In addition, it was found that the effect is remarkable even in high-temperature annealing at 1125 ° C.
1 シリコン基板
3 フィールド酸化膜
5 第1のゲート酸化膜
7 低圧CVD酸化膜
9 レジストパターン
11 第2のゲート酸化膜
13 ゲート電極膜
15 第1のゲート電極
17 第2のゲート電極
19、21 サイドウォール
23、25 ソース/ドレイン
31 シリサイド
100 半導体装置
110 第1のMOSFET
120 第2のMOSFET
DESCRIPTION OF
120 second MOSFET
Claims (5)
前記ゲート絶縁膜上に前記ゲート電極膜を堆積する工程と、
前記ゲート電極膜を堆積した後で前記基板に965℃以上の高温アニールを施す工程と、
前記基板に前記高温アニールを施した後で、前記ゲート電極膜をパターニングして該ゲート電極膜からなるゲート電極を前記ゲート絶縁膜上に形成する工程と、を備えることを特徴とする半導体装置の製造方法。 Forming a gate insulating film having a film thickness of 6.5 nm or less on the substrate;
Depositing the gate electrode film on the gate insulating film;
Subjecting the substrate to high temperature annealing at 965 ° C. or higher after depositing the gate electrode film;
And a step of patterning the gate electrode film to form a gate electrode made of the gate electrode film on the gate insulating film after performing the high temperature annealing on the substrate. Production method.
前記基板に前記高温アニールを施した後で前記ノンドープポリシリコン膜に不純物をドーピングする工程、をさらに備えることを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法。 In the step of depositing the gate electrode film, an undoped polysilicon film having an impurity concentration of 1 × 10 16 cm −3 or less is deposited as the gate electrode film,
The method for manufacturing a semiconductor device according to claim 1, further comprising a step of doping the non-doped polysilicon film with an impurity after the high-temperature annealing is performed on the substrate.
前記高温アニールの処理時間を15秒以上、60秒以下とすることを特徴とする請求項1から請求項3の何れか一項に記載の半導体装置の製造方法。 The processing temperature of the high-temperature annealing is 965 ° C. or more and 1125 ° C. or less,
4. The method for manufacturing a semiconductor device according to claim 1, wherein a processing time of the high-temperature annealing is set to 15 seconds or more and 60 seconds or less. 5.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013260310A JP2014140025A (en) | 2012-12-19 | 2013-12-17 | Semiconductor device manufacturing method |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012276516 | 2012-12-19 | ||
JP2012276516 | 2012-12-19 | ||
JP2013260310A JP2014140025A (en) | 2012-12-19 | 2013-12-17 | Semiconductor device manufacturing method |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2014140025A true JP2014140025A (en) | 2014-07-31 |
Family
ID=51416581
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013260310A Pending JP2014140025A (en) | 2012-12-19 | 2013-12-17 | Semiconductor device manufacturing method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2014140025A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10446645B2 (en) | 2017-03-29 | 2019-10-15 | Asahi Kasei Microdevices Corporation | Semiconductor device and method of manufacturing the same |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002176172A (en) * | 2000-12-06 | 2002-06-21 | Nec Corp | Method for manufacturing mos transistor |
JP2004140343A (en) * | 2002-09-27 | 2004-05-13 | Toshiba Corp | Semiconductor device and manufacturing method thereof |
US20050136579A1 (en) * | 2003-12-22 | 2005-06-23 | Texas Instruments, Incorporated | Method for manufacturing a metal oxide transistor having reduced 1/f noise |
JP2006086151A (en) * | 2004-09-14 | 2006-03-30 | Fujitsu Ltd | Method of manufacturing semiconductor apparatus |
JP2006278488A (en) * | 2005-03-28 | 2006-10-12 | Fujitsu Ltd | Semiconductor device and its manufacturing method |
US20070196988A1 (en) * | 2006-02-23 | 2007-08-23 | Shroff Mehul D | Poly pre-doping anneals for improved gate profiles |
JP2007243003A (en) * | 2006-03-10 | 2007-09-20 | Oki Electric Ind Co Ltd | Method of manufacturing semiconductor device |
-
2013
- 2013-12-17 JP JP2013260310A patent/JP2014140025A/en active Pending
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002176172A (en) * | 2000-12-06 | 2002-06-21 | Nec Corp | Method for manufacturing mos transistor |
JP2004140343A (en) * | 2002-09-27 | 2004-05-13 | Toshiba Corp | Semiconductor device and manufacturing method thereof |
US20050136579A1 (en) * | 2003-12-22 | 2005-06-23 | Texas Instruments, Incorporated | Method for manufacturing a metal oxide transistor having reduced 1/f noise |
JP2006086151A (en) * | 2004-09-14 | 2006-03-30 | Fujitsu Ltd | Method of manufacturing semiconductor apparatus |
JP2006278488A (en) * | 2005-03-28 | 2006-10-12 | Fujitsu Ltd | Semiconductor device and its manufacturing method |
US20070196988A1 (en) * | 2006-02-23 | 2007-08-23 | Shroff Mehul D | Poly pre-doping anneals for improved gate profiles |
JP2007243003A (en) * | 2006-03-10 | 2007-09-20 | Oki Electric Ind Co Ltd | Method of manufacturing semiconductor device |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10446645B2 (en) | 2017-03-29 | 2019-10-15 | Asahi Kasei Microdevices Corporation | Semiconductor device and method of manufacturing the same |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7718506B2 (en) | Isolation structure for MOS transistor and method for forming the same | |
US9825030B2 (en) | High quality deep trench oxide | |
JP2002151684A (en) | Semiconductor device and manufacturing method thereof | |
US20020168828A1 (en) | Method of reducing threshold voltage shifting of a gate | |
JP2009111046A (en) | Semiconductor device and method of manufacturing semiconductor device | |
US20090286375A1 (en) | Method of forming sidewall spacers to reduce formation of recesses in the substrate and increase dopant retention in a semiconductor device | |
JP2016004952A (en) | Semiconductor device manufacturing method | |
US20040203210A1 (en) | Method of fabricating a semiconductor device having a shallow source/drain region | |
JPH10214888A (en) | Manufacture of semiconductor device | |
KR101088712B1 (en) | Method for manufacturing semiconductor device | |
JP2014140025A (en) | Semiconductor device manufacturing method | |
JP2010123669A (en) | Semiconductor device and method of manufacturing same | |
JPH05206454A (en) | Manufacture of mis-type semiconductor device | |
KR100770499B1 (en) | Manufacturing method of gate oxidation films | |
JP2006245306A (en) | Method of manufacturing semiconductor device | |
KR19980081779A (en) | MOOS transistor and its manufacturing method | |
KR100267399B1 (en) | Method for forming silicide | |
KR100291277B1 (en) | Salicide forming method of semiconductor devices | |
JP5283916B2 (en) | Manufacturing method of semiconductor device | |
KR100301249B1 (en) | Method of manufacturing a semiconductor device | |
KR100451768B1 (en) | Method for fabricating gate dielectric of semiconductor device | |
KR100968422B1 (en) | Method for fabricating semiconductor device | |
KR100622812B1 (en) | Method for fabricating the gate structure of semiconductor device | |
KR100982961B1 (en) | Method for fabricating semiconductor device | |
JP2010278464A (en) | Method of manufacturing semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160908 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170510 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170627 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20171226 |